JPH09214702A - 画像デ−タ出力装置 - Google Patents

Abstract

(57)【要約】 【課題】 原稿読取り速度を上げても画像品質が低下し
ない画像デ−タ出力装置を提供する。 【解決手段】 イメ−ジセンサ１３に奇数画像ラインデ
−タを読み取るセンサクロックと偶数画像ラインデ−タ
を読み取るセンサクロックとを交互に供給して画像を奇
数画像ラインデ−タと偶数画像ラインデ−タとに分けて
読み取る画像読み取り手段１４と、画像読み取り手段１
４から奇数画像ラインデ−タを入力して記憶する奇数画
像ラインメモリ１５ａと、画像読み取り手段から偶数画
像ラインデ−タを入力して記憶する偶数画像ラインメモ
リ１５ｂと、画像読み取り手段１４からＮライン目のラ
インデ−タを入力し、奇数画像ラインメモリ１５ａ及び
偶数画像ラインメモリ１５ｂから（Ｎ−１）ライン目、
（Ｎ−２）ライン目のラインデ−タを入力して、（Ｎ−
１）ライン目の主走査方向の間引かれた部分のデ−タを
補間するとともにＮライン目、（Ｎ−２）ライン目のラ
インデ−タを参照し副走査方向の間引かれた部分のデ−
タを補間して出力するデ−タ補間回路１６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はファクシミリ等に用
いられる画像デ−タ出力装置に関する。

【０００２】

【従来の技術】従来、ファクシミリ装置等に用いられる
画像デ−タ出力装置は、原稿を搬送させ、イメ−ジセン
サにセンサクロックを供給して画像を読み取る。主走査
方向のイメ−ジセンサの解像度が７．７ドット／ｍｍの
場合、副走査方向の解像度として１５．４ライン／ｍ
ｍ、７．７ライン／ｍｍ、３．８５ライン／ｍｍ等が用
意してある。副走査方向の解像度の変更は、原稿を搬送
させるモ−タ速度を変更してイメ−ジセンサの１ライン
読み取り時間当たりの原稿移動量を変えることにより実
現される。

【０００３】

【発明が解決しようとする課題】従来の画像デ−タ出力
装置にあっては、モ−タ速度を変更して原稿読取り速度
を上げた場合には、たとえ読み取れても、イメ−ジセン
サの１ライン読み取り時間当たりの原稿移動量が大きく
なるので、細線の白抜け、文字の黒つぶれ等を発生さ
せ、画像品質が低下して受信画像が読みにくくなり、逆
に原稿読取り速度を下げた場合には、画像品質が向上す
るが、通信時間を長くしなければならないという問題点
があった。

【０００４】本発明は、原稿読取り速度を上げても画像
品質が低下しない画像デ−タ出力装置を提供することを
目的としている。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明の画像デ−タ出力装置においては、イメ−ジセ
ンサに奇数画像ラインデ−タを読み取るセンサクロック
と偶数画像ラインデ−タを読み取るセンサクロックとを
交互に供給して上記画像を奇数画像ラインデ−タと偶数
画像ラインデ−タとに分けて読み取る画像読み取り手段
と、画像読み取り手段から奇数画像ラインデ−タを入力
して記憶する奇数画像ラインメモリと、画像読み取り手
段から偶数画像ラインデ−タを入力して記憶する偶数画
像ラインメモリと、画像読み取り手段からＮライン目の
ラインデ−タを入力し、奇数画像ラインメモリ及び偶数
画像ラインメモリから（Ｎ−１）ライン目、（Ｎ−２）
ライン目のラインデ−タを入力して、（Ｎ−１）ライン
目の主走査方向の間引かれた部分のデ−タを補間すると
ともにＮライン目、（Ｎ−２）ライン目のラインデ−タ
を参照し副走査方向の間引かれた部分のデ−タを補間し
て出力するデ−タ補間手段とを備える。

【０００６】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。尚、各図面に共通な要素には
同一符号を付す。

【０００７】図２はイメ−ジセンサの構成を示す模式図
であり、図３はイメ−ジセンサの入力及び出力パルスの
波形図である。イメ−ジセンサ１は光源となるＬＥＤ
（発光ダイオ−ド）アレイ２、原稿からの反射光を受光
素子３に結像させるセルホックレンズアレイ４、フォト
トランジスタ等により構成される受光素子３、受光素子
３に蓄積された電荷を取り出すアナログスイッチ５とア
ナログスイッチ５を開閉させるパルスを伝搬させるシフ
トレジスタ６、取り出された電荷を増幅させるアンプ回
路７とを有する。

【０００８】ＬＥＤアレイ２は外部から供給されるＬＥ
Ｄ電源によりＬＥＤ素子を点灯する。シフトレジスタ６
には外部信号としてセンサクロックと一定周期で送出さ
れるスタ−トパルスとが供給される。

【０００９】シフトレジスタ６は、図３に示すように、
センサクロックのエッジにてスタ−トパルスを取り込
み、センサクロックのＬレベル期間にアナログスイッチ
５をオンにし、Ｈレベル期間に受光素子３の電荷をリセ
ットさせる。センサクロックによりスタ−トパルスを順
次転送してゆくことにより、１ライン分のセンサ出力が
取り出される。

【００１０】受光素子３に蓄積される電荷は、シフトレ
ジスタ６に転送されるスタ−トパルスから、次のスタ−
トパルスまでの時間積分となる。従って、スタ−トパル
スの周期が変化すると、センサ出力もそれに比例するこ
とになる。

【００１１】図１は本発明の実施の形態による画像デ−
タ出力装置のブロック図である。画像デ−タ出力装置１
０は、原稿を搬送させる原稿駆動モ−タ１１を駆動する
モ−タ駆動回路１２、原稿から画像を読み取るイメ−ジ
センサ１３、モ−タ駆動回路１２とイメ−ジセンサ１３
とを制御して画像読み取り手段１４、ラインメモリ１
５、デ−タ補間手段としての補間回路１６及びセレクタ
回路１７を有する。

【００１２】画像読み取り手段１４はＣＰＵ制御回路１
８、センサ駆動回路１９、Ａ／Ｄコンバ−タ回路２０、
セレクタ回路２１、画素補正回路２２、補正メモリ２
３、２値化回路２４を有する。

【００１３】ＣＰＵ制御回路１８から解像度を選択する
選択信号ＳＧ1 がモ−タ駆動回路１２、センサ駆動回路
１９、セレクタ回路１７、２１に出力される。また、読
取り起動信号ＳＧ2 がモ−タ駆動回路１２、センサ駆動
回路１９に出力される。センサ駆動回路１９はイメ−ジ
センサ１３にスタ−トパルスＳＧ3 とセンサクロックＳ
Ｇ4 とを出力し、Ａ／Ｄコンバ−タ回路２０にはサンプ
ルクロックＳＧ5 を出力する。イメ−ジセンサ１３はア
ナログデ−タによるセンサ出力ＳＧ6 をＡ／Ｄコンバ−
タ回路２０に出力する。Ａ／Ｄコンバ−タ回路２０はデ
ジタル変換された階調デ−タＳＧ7 をセレクタ回路２１
に出力する。セレクタ回路２１は選択信号ＳＧ1 により
階調デ−タＳＧ7 、または、階調デ−タＳＧ7 を上位階
調デ−タに１ビットシフトした階調デ−タＳＧ8 のいず
れか一方を階調デ−タＳＧ9 として画素補正回路２２に
出力する。画素補正回路２２は補正メモリ２３から補正
デ−タとして明補正デ−タＳＧ10、暗補正デ−タＳＧ11
を入力する。

【００１４】画素補正回路２２は補正された階調デ−タ
ＳＧ12を２値化回路２４に出力する。２値化回路２４は
２値化された２値化画像デ−タＳＧ13をラインメモリ１
５、補間回路１６、セレクタ回路１７に出力する。補間
回路１６は２値化画像デ−タＳＧ13がＮライン目である
場合、補間処理対象とするラインデ−タは（Ｎ−１）ラ
イン目であり、主走査方向の間引かれた部分のデ−タを
図９（Ｂ）に示すように補間するとともに、Ｎライン目
及び（Ｎ＋１）ライン目のラインデ−タを参照して副走
査方向の間引かれた部分のデ−タを図９（Ｃ）に示すよ
うに補間し、補間された２値化画像デ−タＳＧ16をセレ
クタ回路１７に出力する。

【００１５】例えば、Ｎライン目が奇数画素ラインデ−
タである場合には、ラインメモリ１５から（Ｎ−１）ラ
イン目の偶数画素ラインデ−タ、（Ｎ−２）ライン目の
奇数画素ラインデ−タを入力し、（Ｎ−１）ライン目の
偶数画素ラインデ−タの主走査方向の間引かれた部分の
デ−タを補間するとともに、Ｎライン目及び（Ｎ−２）
ライン目の奇数画素ラインデ−タを参照して（Ｎ−１）
ライン目の偶数画素ラインデ−タの副走査方向の間引か
れた部分のデ−タを補間する。

【００１６】同様に、Ｎライン目が偶数画素ラインデ−
タである場合には、ラインメモリ１５から（Ｎ−１）ラ
イン目の奇数画素ラインデ−タ、（Ｎ−２）ライン目の
偶数画素ラインデ−タを入力し、（Ｎ−１）ライン目の
奇数画素ラインデ−タの主走査方向の間引かれた部分の
デ−タを補間するとともに、Ｎライン目及び（Ｎ−２）
ライン目の偶数画素ラインデ−タを参照して（Ｎ−１）
ライン目の奇数画素ラインデ−タの副走査方向の間引か
れた部分のデ−タを補間する。

【００１７】ラインメモリ１５は２値化画像デ−タＳＧ
13が奇数画素ラインである場合には、その奇数画素ライ
ンを奇数画素ラインメモリ１５ａに蓄積し、２値化画像
デ−タＳＧ13が偶数画素ラインである場合には、その偶
数画素ラインを偶数画素ラインメモリ１５ｂに蓄積す
る。

【００１８】セレクタ回路１７は選択信号ＳＧ1 により
２値化画像デ−タＳＧ13、又は補間された２値化画像デ
−タＳＧ16のいずれか一方を選択し、画像デ−タＳＧ17
として出力する。また、モ−タ駆動回路１２はモ−タ駆
動信号ＳＧ18を原稿駆動モ−タ１１に出力し、読取り速
度に応じた搬送速度で回転する。

【００１９】図４及び図５は読取り速度７．７ライン／
ｍｍの場合の各パルスの波形図（１）及び（２）であ
る。

【００２０】図６、図７及び図８は読取り速度３．８５
ライン／ｍｍの場合の各パルスの波形図（１）、（２）
及び（３）である。

【００２１】図９は読み取られた画素ラインと補間方法
を示す例図である。（Ａ）は読み取られる画素と読み取
られた奇数画素ラインと偶数画素ラインと重ね合わせ読
み取り結果とを示しており、（Ｂ）、（Ｃ）はそれぞれ
主走査方向、副走査方向の補間方法を示している。

【００２２】図１０、図１１はそれぞれ奇数画素ライン
デ−タ、偶数画素ラインデ−タを読み取るセンサクロッ
クの発生方法を示す説明図である。共にデュ−ティ比８
７．５％のクロック（Ｂ）とデュ−ティ比９３．７５％
のクロック（Ｃ）とを重ね合わせて奇数画素ラインデ−
タ、偶数画素ラインデ−タを読み取るセンサクロック
（Ｄ）を発生させているが、奇数画像ラインデ−タを読
み取るセンサクロックはデュ−ティ比９３．７５％のク
ロックの周期を読取り速度７．７ライン／ｍｍのセンサ
クロックの周期に合わせているのに対し、偶数画像ライ
ンデ−タを読み取るセンサクロックはデュ−ティ比８
７．５％のクロックの周期を読取り速度７．７ライン／
ｍｍのセンサクロックの周期に合わせている。

【００２３】次に動作について説明する。

【００２４】まず、読取り速度７．７ライン／ｍｍの場
合の動作について説明する。ＣＰＵ制御回路１８は読取
り速度７．７ライン／ｍｍの解像度を選択する選択信号
ＳＧ1 をモ−タ駆動回路１２、センサ駆動回路１９、セ
レクタ回路１７、２１に出力する。また、ＣＰＵ制御回
路１８はモ−タ駆動回路１２、センサ駆動回路１９に読
取り起動信号ＳＧ2 を出力する。モ−タ駆動回路１２は
図４（Ａ）に示すようなモ−タ駆動信号ＳＧ18を原稿駆
動モ−タ１１に出力し、原稿駆動モ−タ１１は原稿を読
取り速度７．７ライン／ｍｍに応じた搬送速度で走行さ
せる。

【００２５】センサ駆動回路１９は図４（Ｂ）に示すよ
うなスタ−トパルスＳＧ3 をイメ−ジセンサ１３に出力
する。また、センサ駆動回路１９はイメ−ジセンサ１３
に図５（Ｂ）に示すようなセンサクロックＳＧ4 を出力
する。また、センサ駆動回路１９は、図５（Ｄ）に示す
ようなサンプルクロックＳＧ5 をＡ／Ｄコンバ−タ回路
２０に出力する。

【００２６】また、セレクタ回路１７、２１は選択信号
ＳＧ1 によりそれぞれ階調デ−タＳＧ7 、２値化画像デ
−タＳＧ13を出力するように選択する。

【００２７】イメ−ジセンサ１３は、スタ−トパルスＳ
Ｇ3 、センサクロックＳＧ4 のタイミングにより、図５
（Ｃ）に示すように、センサ出力ＳＧ6 を出力する。Ａ
／Ｄコンバ−タ回路２０は、図５（Ｃ）、（Ｄ）に示す
ように、センサ出力ＳＧ6 をサンプルクロックＳＧ5 の
立上がりエッジで取り込み、図５（Ｅ）に示すように、
アナログ信号をデジタル信号に変換し、階調デ−タＳＧ
7 として出力する。セレクタ回路２１は階調デ−タＳＧ
7 を階調デ−タＳＧ9 として出力する。

【００２８】画素補正回路２２はイメ−ジセンサ１３が
有するセンサ出力のバラツキを画素毎に補正するため
に、補正メモリ２３からすでに読み込んである明補正デ
−タＳＧ10、暗補正デ−タＳＧ11を参照して階調デ−タ
ＳＧ9 を補正し、補正された階調デ−タＳＧ12として出
力する。２値化回路２４は補正された階調デ−タＳＧ12
を所定の閾値に基づいて２値化画像デ−タＳＧ13にし
て、ラインメモリ１５、補間回路１６、セレクタ回路１
７に出力される。

【００２９】セレクタ回路１７はＣＰＵ制御回路１８か
らの選択信号ＳＧ1 により２値化画像デ−タＳＧ13を出
力するようになっているので、２値化画像デ−タＳＧ13
を画像デ−タＳＧ17として出力する。

【００３０】つぎに、読取り速度３．８５ライン／ｍｍ
の場合の動作について説明する。ＣＰＵ制御回路１０は
読取り速度３．８５ライン／ｍｍの解像度を選択する選
択信号ＳＧ1 をモ−タ駆動回路１２、センサ駆動回路１
９、セレクタ回路１７、２１に出力する。また、ＣＰＵ
制御回路１８はモ−タ駆動回路１２、センサ駆動回路１
９に読取り起動信号ＳＧ2 を出力する。モ−タ駆動回路
１２は、図６（Ａ）に示すように、読取り１周期に付
き、読取り速度７．７ライン／ｍｍの時の倍のパルス数
を有するモ−タ駆動信号ＳＧ18を原稿駆動モ−タ１１に
出力し、原稿駆動モ−タ１１は原稿を読取り速度３．８
５ライン／ｍｍに応じた搬送速度で走行させる。

【００３１】センサ駆動回路１９は図６（Ｂ）に示すよ
うに、読取り１周期に付き、読取り速度７．７ライン／
ｍｍの時の倍のパルス数を有するスタ−トパルスＳＧ3
をイメ−ジセンサ１３に出力する。また、センサ駆動回
路１９は、スタ−トパルスＳＧ3 に応じて、図７（Ｂ）
及び図８（Ｂ）に示すように、センサクロックＳＧ4を
イメ−ジセンサ１３に出力するとともに、サンプルクロ
ックＳＧ5 をＡ／Ｄコンバ−タ回路２０に出力する。セ
ンサクロックＳＧ4 は、図７（Ｂ）及び図８（Ｂ）に示
すように、スタ−トパルスＳＧ3 の出力毎に図１０
（Ｄ）に示した奇数画素ラインのセンサクロックと図１
１（Ｄ）に示した偶数画素ラインのセンサクロックとに
交互に切り替わる。また、セレクタ回路１７、２１はそ
れぞれ階調デ−タＳＧ8 、２値化画像デ−タＳＧ16を出
力するように選択する。原稿駆動モ−タ１１は、上述し
たように原稿を読取り速度３．８５ライン／ｍｍに応じ
た搬送速度で走行させるが、スタ−トパルスＳＧ2 が読
取り速度７．７ライン／ｍｍの時の倍のパルス数となっ
ているので１ライン読取り時間当たりの原稿移動量は読
取り速度７．７ライン／ｍｍの場合と同じになる。

【００３２】センサクロックＳＧ4 は、図１０（Ｄ）、
図１１（Ｄ）に示したように、デュ−ティ比の異なる２
つのクロックを重ね合わせものであり、イメ−ジセンサ
１３内のシフトレジスタ回路を伝搬するスタ−トパルス
ＳＧ3 のタイミングを奇数画素と偶数画素とで異ならせ
ることで、アナログスイッチのオン時間を変化させ、セ
ンサ出力ＳＧ6 を図７（Ｃ）、図８（Ｃ）に示すよう
に、奇数画素、偶数画素のみを切り出せる。従って、イ
メ−ジセンサ１３はスタ−トパルスＳＧ3 、センサクロ
ックＳＧ4 のタイミングにより、読取り１周期に付き、
奇数画素ラインと偶数画素ラインとを読み込んで、図７
（Ｃ）、図８（Ｃ）に示すように、センサ出力ＳＧ6 を
出力する。Ａ／Ｄコンバ−タ回路２０は、図７（Ｄ）、
図８（Ｄ）に示すように、センサ出力ＳＧ6 をサンプル
クロックＳＧ5 の立上がりエッジで取り込み、アナログ
信号をデジタル信号に変換し、図７（Ｅ）、図８（Ｅ）
に示すように、奇数画素ラインデ−タ、偶数画素ライン
デ−タを階調デ−タＳＧ7 として出力する。センサ出力
ＳＧ6 はスタ−トパルスＳＧ3 の周期が１／２になった
ことにより出力値も１／２になっているので、出力値を
２倍にするために、セレクタ回路２１で階調デ−タＳＧ
7 を上位に１ビットシフトさせた階調デ−タＳＧ8 を階
調デ−タＳＧ9 として出力する。

【００３３】画素補正回路２２はイメ−ジセンサ１３が
有するセンサ出力ＳＧ6 のバラツキを画素毎に補正する
ために、補正メモリ２３からすでに読み込んである明補
正デ−タＳＧ19、暗補正デ−タＳＧ11を参照して階調デ
−タＳＧ9 を補正する。２値化回路２４は補正された階
調デ−タＳＧ9 を所定の閾値に基づいて２値化画像デ−
タＳＧ13にして、ラインメモリ１５、補間回路１６、セ
レクタ回路１７に出力される。

【００３４】ラインメモリ１５は２値化画像デ−タＳＧ
13が奇数画素ラインである場合には、その奇数画素ライ
ンを奇数画素ラインメモリ１５ａに蓄積し、２値化画像
デ−タＳＧ13が偶数画素ラインである場合には、その偶
数画素ラインを偶数画素ラインメモリ１５ｂに蓄積す
る。

【００３５】補間回路１６は上述したように画像デ−タ
ＳＧ13が偶数画素ラインデ−タか奇数画素ラインデ−タ
かで、補間処理対象とするラインデ−タを奇数画素ライ
ンメモリ１５ａの内容、あるいは偶数画素ラインメモリ
１５ｂの内容として補間する。補間された２値化画像デ
−タＳＧ16をセレクタ回路１７に出力する。セレクタ回
路１７はＣＰＵ制御回路１８からの選択信号ＳＧ1 によ
り２値化画像デ−タＳＧ16を出力するようになっている
ので、２値化画像デ−タＳＧ16を画像デ−タＳＧ17とし
て出力する。画像デ−タＳＧ17として出力される奇数画
素ラインの画素デ−タと偶数画素ラインの画素デ−タを
重ね合わせると、図９（Ａ）に示すような解像度を向上
させた画像が得られる。

【００３６】

【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載される効果を奏する。

【００３７】イメ−ジセンサに奇数画像ラインデ−タを
読み取るセンサクロックと偶数画像ラインデ−タを読み
取るセンサクロックとを交互に供給して上記画像を奇数
画像ラインデ−タと偶数画像ラインデ−タとに分けて読
み取る画像読み取り手段と、画像読み取り手段から奇数
画像ラインデ−タを入力して記憶する奇数画像ラインメ
モリと、画像読み取り手段から偶数画像ラインデ−タを
入力して記憶する偶数画像ラインメモリと、画像読み取
り手段からＮライン目のラインデ−タを入力し、奇数画
像ラインメモリ及び偶数画像ラインメモリから（Ｎ−
１）ライン目、（Ｎ−２）ライン目のラインデ−タを入
力して、（Ｎ−１）ライン目の主走査方向の間引かれた
部分のデ−タを補間するとともにＮライン目、（Ｎ−
２）ライン目のラインデ−タを参照し副走査方向の間引
かれた部分のデ−タを補間して出力するデ−タ補間手段
とを備えたことにより、原稿読取り速度を上げても間引
きされた部分のデ−タをデ−タ補間手段により補間でき
るので、画像品質が低下しない画像デ−タ出力装置を提
供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態による画像デ−タ出力装置
のブロック図である。

【図２】イメ−ジセンサの構成を示す模式図である。

【図３】イメ−ジセンサの入力及び出力パルスの波形図
である。

【図４】読取り速度７．７ライン／ｍｍの場合の各パル
スの波形図（１）である。

【図５】読取り速度７．７ライン／ｍｍの場合の各パル
スの波形図（２）である。

【図６】読取り速度３．８５ライン／ｍｍの場合の各パ
ルスの波形図（１）である。

【図７】読取り速度３．８５ライン／ｍｍの場合の各パ
ルスの波形図（２）である。

【図８】読取り速度３．８５ライン／ｍｍの場合の各パ
ルスの波形図（３）である。

【図９】読み取られた画素ラインと補間方法を示す例図
である。

【図１０】奇数画素ラインデ−タを読み取るセンサクロ
ックの発生方法を示す説明図である。

【図１１】偶数画素ラインデ−タを読み取るセンサクロ
ックの発生方法を示す説明図である。

【符号の説明】

１、１３ イメ−ジセンサ １０ 画像デ−タ出力装置 １５ 画像読み取り手段 １５ ラインメモリ １６ 補間回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 イメ−ジセンサにより画像を読み取って
   画像デ−タを出力する画像デ−タ出力装置において、 上記イメ−ジセンサに奇数画像ラインデ−タを読み取る
   センサクロックと偶数画像ラインデ−タを読み取るセン
   サクロックとを交互に供給して上記画像を奇数画像ライ
   ンデ−タと偶数画像ラインデ−タとに分けて読み取る画
   像読み取り手段と、 画像読み取り手段から奇数画像ラインデ−タを入力して
   記憶する奇数画像ラインメモリと、 画像読み取り手段から偶数画像ラインデ−タを入力して
   記憶する偶数画像ラインメモリと、 画像読み取り手段からＮライン目のラインデ−タを入力
   し、奇数画像ラインメモリ及び偶数画像ラインメモリか
   ら（Ｎ−１）ライン目、（Ｎ−２）ライン目のラインデ
   −タを入力して、（Ｎ−１）ライン目の主走査方向の間
   引かれた部分のデ−タを補間するとともにＮライン目、
   （Ｎ−２）ライン目のラインデ−タを参照し副走査方向
   の間引かれた部分のデ−タを補間して出力するデ−タ補
   間手段とを備えたことを特徴とする画像デ−タ出力装
   置。
2. 【請求項２】 上記画像読み取り手段は、デュ−ティ比
   の異なる２つのクロックを重ね合わせて発生させた奇数
   画像ラインデ−タを読み取るセンサクロックと偶数画像
   ラインデ−タを読み取るセンサクロックとを上記イメ−
   ジセンサに交互に供給して画像を奇数画像ラインデ−タ
   と偶数画像ラインデ−タとに分けて交互に読み取る請求
   項１記載の画像デ−タ出力装置。