JPH09213655A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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Publication number
JPH09213655A
JPH09213655A JP8021237A JP2123796A JPH09213655A JP H09213655 A JPH09213655 A JP H09213655A JP 8021237 A JP8021237 A JP 8021237A JP 2123796 A JP2123796 A JP 2123796A JP H09213655 A JPH09213655 A JP H09213655A
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JP
Japan
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film
silicon
metal silicide
refractory metal
wsi
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Application number
JP8021237A
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Japanese (ja)
Inventor
Yasushi Akasaka
泰志 赤坂
Kazuaki Nakajima
一明 中嶋
Kiyotaka Miyano
清孝 宮野
Kyoichi Suguro
恭一 須黒
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

PROBLEM TO BE SOLVED: To make a decrease in the breakdown strength of a semiconductor device inhibit even if the microscopic formation of the device is made progress by a method wherein a silicon ion-implanted layer is formed on the surface of a high-melting point metal silicide film and in an oxidation, the feed of the silicon in the silicon ion-implanted layer from the ion-implanted layer to the silicide film is caused. SOLUTION: When the microscopic formation of a semiconductor device is advanced the silicon in a high-melding point metal silicide film is easily consumed by an oxidation and the feed of the silicon in a base polycrystalline silicon film from the polycrystalline silicon film to the silicide film is locally caused. There, a silicon ion-implanted layer 6 is formed on the surface of a WSix film 5. As a result, because the feed of the silicon in the layer 6 from the layer 6 to the film 5 is caused, the feed the silicon in the polycrystalline silicon film 4 from the film 4 to the film 5 is inhibited. Accordingly, even if the microscopic formation is made progress, bite into the film 5 can be effectively made to prevent.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、電極や配線に特徴
がある半導体装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device characterized by electrodes and wiring and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】ＬＳＩは素子の微細化により動作速度の
高速化を達成してきたが、微細化に伴って素子や配線の
寄生容量や寄生抵抗の影響によるＲＣ遅延が顕在化し、
ＲＣ遅延が動作速度を律速する主要因になってきてい
る。2. Description of the Related Art LSIs have achieved higher operating speeds due to the miniaturization of elements. However, with the miniaturization, RC delay due to the influence of parasitic capacitance and parasitic resistance of elements and wirings has become apparent.
RC delay has become a major factor limiting the operating speed.

【０００３】特に、相補型ＭＯＳＦＥＴ（ＣＭＯＳ）を
用いた半導体装置においては、ゲートのＲＣ遅延を低減
するために、ゲートのシート抵抗を低減することは必須
である。Particularly, in a semiconductor device using a complementary MOSFET (CMOS), it is essential to reduce the sheet resistance of the gate in order to reduce the RC delay of the gate.

【０００４】ゲート電極としては、従来より、耐熱性や
耐酸化性に優れ、ゲート酸化膜に欠陥を生じさせること
の少ない、燐拡散された多結晶シリコン膜（多結晶シリ
コンゲート）が用いられてきた。As the gate electrode, a phosphorus-diffused polycrystalline silicon film (polycrystalline silicon gate), which has excellent heat resistance and oxidation resistance and hardly causes defects in the gate oxide film, has been conventionally used. It was

【０００５】しかし、比抵抗をさらに小さくするため
に、多結晶シリコン膜上にＷＳｉx 膜やＭｏＳｉx 膜等
の高融点金属シリサイド膜を積層したポリサイド構造の
ゲート電極（ポリサイドゲート）が一般的に用いられる
に至っている。However, in order to further reduce the specific resistance, a gate electrode (polycide gate) having a polycide structure in which a refractory metal silicide film such as a WSi x film or a MoSi x film is laminated on a polycrystalline silicon film is generally used. Has been used for.

【０００６】ポリサイドゲートは、従来の多結晶シリコ
ンゲートを用いたプロセスの多くの部分を踏襲すること
ができ、また、ゲート酸化膜に接触する部分は従来通り
の多結晶シリコンであるため、ＭＯＳＦＥＴのしきい値
電圧の設定など素子の設計に関わる部分で大きな変更を
必要としないという利点がある。The polycide gate can follow many parts of the process using the conventional polycrystalline silicon gate, and since the part in contact with the gate oxide film is the conventional polycrystalline silicon, the MOSFET This has the advantage that no major changes are required in the element design, such as the setting of the threshold voltage.

【０００７】例えば、耐熱性や耐酸化性の点では、Ｍｏ
Ｓｉx 膜やＷＳｉx 膜は、ゲート形成後に加えられると
予想される９５０℃程度の熱工程に十分耐え、酸化した
場合も正規組成（ｘ＝２）より過剰に添加されたＳｉを
消費し、表面にＳｉＯ2 膜を形成し、初期の形状を保つ
という優れた特性を持つ。また、高融点金属シリサイド
膜としては、特に比抵抗が低いＷＳｉx 膜が最近では用
いられることが多くなってきた。For example, in terms of heat resistance and oxidation resistance, Mo
The Si x film and the WSi x film sufficiently withstand a thermal process of about 950 ° C. which is expected to be added after the gate is formed, and when oxidized, consumes Si added in excess of the normal composition (x = 2), It has excellent characteristics of forming an SiO 2 film on the surface and maintaining the initial shape. In addition, as the refractory metal silicide film, a WSi x film having a particularly low specific resistance is often used recently.

【０００８】ここで、図１５の工程断面図を従って、従
来のＷＳｉx ポリサイドゲートを用いたｎ型ＭＯＳＦＥ
Ｔの製造方法を説明する。Here, according to the process sectional view of FIG. 15, an n-type MOSFE using a conventional WSi x polycide gate is used.
A method of manufacturing T will be described.

【０００９】まず、図１５（ａ）に示すように、１×１
０16ｃｍ-3程度の濃度でｐ型にドーピングされたシリコ
ン基板１０１を用意し、次に所定の領域に素子分離を構
成する厚さ６００ｎｍ程度のシリコン酸化膜１０２を形
成する。First, as shown in FIG. 15A, 1 × 1
A p-type doped silicon substrate 101 having a concentration of about 0 16 cm −3 is prepared, and then a silicon oxide film 102 having a thickness of about 600 nm which constitutes element isolation is formed in a predetermined region.

【００１０】次に同図（ａ）に示すように、シリコン基
板１０１上のシリコン酸化膜１０２が形成されていない
領域に厚さ１０ｎｍ程度の酸化膜１０３を形成する。こ
の酸化膜１０３は、引き続き行なわれるイオン注入の工
程で露出した基板表面に直接イオン注入することで欠陥
を引き起こすことを防ぐ目的と、ＣＭＯＳを形成する場
合にはレジストを形成して異なる型のイオンを打ち分け
る際にシリコン基板１０１をレジストの汚染から守る目
的を兼ねるものである。Next, as shown in FIG. 3A, an oxide film 103 having a thickness of about 10 nm is formed on a region of the silicon substrate 101 where the silicon oxide film 102 is not formed. This oxide film 103 is for the purpose of preventing defects from being directly ion-implanted into the exposed substrate surface in the subsequent ion-implantation process, and in the case of forming a CMOS, a resist is formed and ions of different types are formed. It also serves the purpose of protecting the silicon substrate 101 from the contamination of the resist when the wafers are separated.

【００１１】次に同図（ａ）に示すように、ｎ型ＭＯＳ
ＦＥＴのしきい値電圧を所定の値に合わせるために、基
板表面にｐ型不純物イオン１０４を注入する。このと
き、基板表面を１×１０17ｃｍ-3程度の濃度にするが、
このイオン注入は、所望のトランジスタ特性を得るため
に複数回の、加速やイオン種の異なる注入で構成される
場合がある。また、そのときのイオン種も同導電型のも
のに限らず、必要に応じて逆導電型のものも併せて用い
られる場合がある。Next, as shown in FIG.
In order to adjust the threshold voltage of the FET to a predetermined value, p-type impurity ions 104 are implanted on the surface of the substrate. At this time, the substrate surface is made to have a concentration of about 1 × 10 17 cm −3 ,
This ion implantation may be configured by a plurality of times of acceleration or implantation of different ion species in order to obtain desired transistor characteristics. In addition, the ion species at that time is not limited to the same conductivity type, and an opposite conductivity type may be used together as needed.

【００１２】次に図１５（ｂ）に示すように、イオン注
入により損傷を受けた酸化膜１０３を剥離し、新たに厚
さ１０ｎｍ程度のゲート酸化膜１０５を形成する。Next, as shown in FIG. 15B, the oxide film 103 damaged by the ion implantation is removed, and a gate oxide film 105 having a thickness of about 10 nm is newly formed.

【００１３】次に同図（ｂ）に示すように、厚さ２００
ｎｍ程度の多結晶シリコン膜１０６を堆積し、この多結
晶シリコン膜１０６にｎ型の不純物を２×１０20ｃｍ-3
程度の濃度になるようにドーピングする。Next, as shown in FIG.
A polycrystalline silicon film 106 having a thickness of about 10 nm is deposited, and an n-type impurity is added to the polycrystalline silicon film 106 at 2 × 10 20 cm −3.
Doping so that the concentration is about the same.

【００１４】この不純物の型は、希望するしきい値電圧
の値によってはｐ型であっても良いが、一般にｎ型ＭＯ
ＳＦＥＴにおいてはｎ型不純物を用いる。また、ドーピ
ングの方法は、ＡｓまたはＰをイオン注入により導入し
ても良いし、ＰＯＣｌ3 を含む雰囲気中で熱工程を加え
ることによりＰを導入してもよい。また、ＬＰＣＶＤ法
で多結晶シリコン膜１０６を堆積する際にＳｉＨ4 等の
Ｓｉを含むソースガスと同時にＰやＡｓを含むソースガ
スを用いることで同時にドーピングしてもかまわない。The type of the impurity may be p-type depending on the desired threshold voltage value, but generally n-type MO.
N-type impurities are used in the SFET. As the doping method, As or P may be introduced by ion implantation, or P may be introduced by adding a heat step in an atmosphere containing POCl 3 . Further, when the polycrystalline silicon film 106 is deposited by the LPCVD method, a source gas containing Si such as SiH 4 and a source gas containing P or As may be used at the same time to dope simultaneously.

【００１５】次に同図（ｂ）に示すように、スパッタ法
やＣＶＤ法を用いて、厚さ２００ｎｍ程度のＷＳｉx 膜
１０７を堆積する。このとき、ＷＳｉx 膜１０７の組成
は正規組成よりもシリコンリッチ（ｘ＞２）とする。Next, as shown in FIG. 3B, a WSi x film 107 having a thickness of about 200 nm is deposited by using a sputtering method or a CVD method. At this time, the composition of the WSi x film 107 is made richer in silicon (x> 2) than the normal composition.

【００１６】これは、後工程の酸化の際に、まず、ＷＳ
ｉx 膜１０７中に存在する余剰Ｓｉを消費し、表面にＳ
ｉＯ2 を形成しつつ初期の状態を保ち、ＷＳｉx が酸化
されＷの酸化物（ＷＯ3 ）が形成されるのを防止するた
めである。[0016] This is as follows.
Excess Si existing in the i x film 107 is consumed, and S
This is because the initial state is maintained while forming iO 2 , and WSi x is prevented from being oxidized to form an oxide of W (WO 3 ).

【００１７】ＷＯ3 が形成される際には大きな体積膨張
を伴うため、ゲート形状を損ない、甚だしい場合にはＷ
Ｓｉx 膜１０７の剥離を招く場合がある（以下、異常酸
化という）。When WO 3 is formed, a large volume expansion is involved, so that the gate shape is impaired, and in extreme cases, W 3 is formed.
The Si x film 107 may be peeled off (hereinafter referred to as abnormal oxidation).

【００１８】しかし、組成がシリコンリッチになると、
比抵抗が上昇するため、ポリサイドゲートによるシート
抵抗低減という本来の目的を満たすことができなくな
る。これらの事情を考慮し、例えばｘ＝２．６程度の組
成のものを用いるのが一般的である。However, when the composition becomes silicon-rich,
Since the specific resistance increases, the original purpose of reducing the sheet resistance by the polycide gate cannot be satisfied. In consideration of these circumstances, it is general to use a composition having a composition of, for example, x = 2.6.

【００１９】次に図１５（ｃ）に示すように、フォトリ
ソグラフィ法を用いて多結晶シリコン膜１０６およびＷ
Ｓｉx 膜１０７を所定のゲート電極の形状にパターニン
グする。このゲート電極の最小線幅は今日では０．２５
μｍを下回る場合もある。Next, as shown in FIG. 15C, the polycrystalline silicon film 106 and W are formed by photolithography.
The Si x film 107 is patterned into a predetermined gate electrode shape. The minimum line width of this gate electrode is 0.25 today
It may be less than μm.

【００２０】次に同図（ｃ）に示すように、パターニン
グの際にゲート端に与えられた損傷を回復する目的と、
ゲート端の酸化膜をわずかに厚くして電界集中を緩和す
る目的でゲート電極表面に厚さ１５ｎｍ程度の酸化膜１
０８を形成する。Next, as shown in FIG. 3C, the purpose of recovering damage given to the gate edge at the time of patterning,
An oxide film with a thickness of about 15 nm is formed on the surface of the gate electrode for the purpose of slightly thickening the oxide film at the gate end and relaxing the electric field concentration.
08 is formed.

【００２１】このとき、所望の酸化膜厚を得るために酸
化速度の速い条件で一度に厚い酸化膜１０８を形成する
と、シリコンの供給が追いつかずにＷＳｉx 膜１０７が
酸化され、Ｗのの酸化物（ＷＯ3 ）が形成される場合が
ある。At this time, if a thick oxide film 108 is formed at a time under conditions of a high oxidation rate in order to obtain a desired oxide film thickness, the supply of silicon will not catch up and the WSi x film 107 will be oxidized to oxidize W. sometimes object (WO 3) is formed.

【００２２】ＷＯ3 が形成されると上述したように異常
酸化の問題が生じるので、異常酸化を防止するために、
はじめに低温での酸化や、ＡｒやＮ2 で希釈した酸化雰
囲気を用いた酸化速度の遅い酸化で薄い酸化膜を形成
し、次に酸化速度の速い酸化に切り替え所望の膜厚を得
るという二段階の酸化を用いることが有効である。When WO 3 is formed, the problem of abnormal oxidation occurs as described above. Therefore, in order to prevent abnormal oxidation,
First, a two-step process of forming a thin oxide film by low-temperature oxidation or low-oxidation oxidation using an oxidizing atmosphere diluted with Ar or N 2 and then switching to high-oxidation oxidation to obtain the desired film thickness. It is effective to use the oxidation of

【００２３】次に同図（ｃ）に示すように、３×１０13
ｃｍ-3程度のＡｓイオン１０９をイオン注入し、低濃度
のソース・ドレイン領域１１０を形成する。[0023] Then, as shown in FIG. (C), 3 × 10 13
As ions 109 of about cm −3 are ion-implanted to form low concentration source / drain regions 110.

【００２４】次に図１５（ｄ）に示すように、全面にＳ
ｉＯ2 、Ｓｉ3 Ｎ4 等の絶縁膜１１１を堆積した後、図
１５（ｅ）に示すように、ＲＩＥなどの異方性エッチン
グを用いてエッチバックすることによりゲート部の両側
にゲート側壁絶縁膜１１２を形成する。Next, as shown in FIG.
After depositing an insulating film 111 of iO 2 , Si 3 N 4 or the like, as shown in FIG. 15E, etching back is performed using anisotropic etching such as RIE to isolate the gate sidewalls on both sides of the gate portion. The film 112 is formed.

【００２５】次に同図（ｅ）に示すように、ゲート側壁
絶縁膜１１２をマスクとして、３×１０15ｃｍ-3程度の
Ａｓイオン１１３を基板表面に注入して、高濃度のソー
ス・ドレイン領域１１４を形成する。Next, as shown in FIG. 3E, using the gate side wall insulating film 112 as a mask, As ions 113 of about 3 × 10 15 cm −3 are implanted into the substrate surface to form a high concentration source / drain. A region 114 is formed.

【００２６】このように２段階の濃度の異なるソース・
ドレイン領域を形成する方法は一般にＬＤＤ（Ｌｉｇｈ
ｉｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と呼ばれ、電界緩和
領域である低濃度のソース・ドレイン領域１１０を設け
ることで、高エネルギーのキャリア（ｈｏｔ ｃａｒｒ
ｉｅｒ）の発生を抑制し、トランジスタの信頼性を高め
ることを目的としている。As described above, the sources having the two different concentrations
The method for forming the drain region is generally LDD (Light
It is referred to as ily Doped Drain, and by providing a low concentration source / drain region 110 which is an electric field relaxation region, high energy carriers (hot carr) are provided.
The purpose of this is to suppress the occurrence of ier) and improve the reliability of the transistor.

【００２７】この後、通常の方法でソース・ドレイン領
域１１０，１１４に注入したＡｓを活性化するための熱
処理を行なった後、絶縁膜を全面に堆積し、所定の領域
にコンタクトホールを開孔し、さらにＡｌ等を主成分と
する配線を形成することにより、ｎ型ＭＯＳＦＥＴが完
成する。After that, a heat treatment for activating As injected into the source / drain regions 110 and 114 is performed by a usual method, and then an insulating film is deposited on the entire surface, and contact holes are formed in predetermined regions. Then, an n-type MOSFET is completed by forming a wiring containing Al as a main component.

【００２８】しかしながら、このようなＷＳｉx ポリサ
イドゲートを用いても、素子の微細化に伴い酸化工程に
おいて問題を生じる場合が多くなってきた。However, even when such a WSi x polycide gate is used, problems often occur in the oxidation process due to the miniaturization of the device.

【００２９】すなわち、微細化、つまり、ゲート線幅の
縮小化に伴って、ＷＳｉx 膜１０７中のシリコンの絶対
量が少なくなるために、同一膜厚の酸化でもＷＳｉx 膜
１０７中のシリコン組成比が大きく減少し、Ｓｉ組成比
ｘが化学量論的組成比に近づくため、異常酸化が起きや
すくなるという問題が生じる。That is, the absolute amount of silicon in the WSi x film 107 decreases with the miniaturization, that is, the reduction in the gate line width, and therefore the silicon composition in the WSi x film 107 is reduced even if the same film thickness is oxidized. Since the ratio is greatly reduced and the Si composition ratio x approaches the stoichiometric composition ratio, there arises a problem that abnormal oxidation easily occurs.

【００３０】図１６に、高融点金属シリサイド膜として
ＷＳｉx 膜を用いた場合の各酸化膜厚ＴOXにおけるゲー
ト線幅と組成比ｘ（Ｓｉ／Ｗ）の関係を示す。ここで
は、ＷＳｉx 膜の初期組成としては典型的な値であるＸ
＝２．６の場合を示してある。また、ＷＳｉx 膜の膜厚
は２００ｎｍで一定である。FIG. 16 shows the relationship between the gate line width and the composition ratio x (Si / W) in each oxide film thickness T OX when the WSi x film is used as the refractory metal silicide film. Here, X is a typical value as the initial composition of the WSi x film.
= 2.6 is shown. The film thickness of the WSi x film is constant at 200 nm.

【００３１】さらに、深刻な問題は、微細化が進むと、
異常酸化が生じる前に、図１７に示すように、ＷＳｉx
膜１０７の一部が、多結晶シリコン膜１０６中に食い込
み、ゲート酸化膜１０５にまで達成することにより、ゲ
ート耐圧が低下するという問題があった。Further, a serious problem is that as miniaturization progresses,
Before abnormal oxidation occurs, as shown in FIG. 17, WSi x
A part of the film 107 bites into the polycrystalline silicon film 106 and reaches the gate oxide film 105, which causes a problem that the gate breakdown voltage is lowered.

【００３２】また、ゲート酸化膜１０５にまで達成しな
い場合でも、ＷＳｉx 膜１０７が多結晶シリコン膜１０
６中に食い込んでいれば、電界集中が生じてゲート耐圧
は劣化するという問題が生じる。Even if the gate oxide film 105 is not reached, the WSi x film 107 is used as the polycrystalline silicon film 10.
If it penetrates into 6, the electric field concentration occurs and the gate breakdown voltage deteriorates.

【００３３】[0033]

【発明が解決しようとする課題】上述の如く、比抵抗を
より小さくするために、多結晶シリコンゲートに代わっ
て、多結晶シリコン膜上に高融点金属シリサイド膜を積
層した構造であるポリサイドゲートが用いられるように
なってきたが、微細化が進むと、シリサイド表面の酸化
を行なうと、異常酸化が生じたり、高融点金属シリサイ
ド膜の一部が多結晶シリコン膜に食い込み、ゲート耐圧
が低下するなどのゲートの信頼性が低下するという問題
があった。As described above, in order to further reduce the specific resistance, a polycide gate having a structure in which a refractory metal silicide film is laminated on a polycrystalline silicon film in place of the polycrystalline silicon gate. However, as miniaturization progresses, oxidation of the silicide surface causes abnormal oxidation or part of the refractory metal silicide film penetrates into the polycrystalline silicon film, lowering the gate breakdown voltage. However, there is a problem in that the reliability of the gate is deteriorated.

【００３４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、微細化を進めても、耐
圧の低下を抑制できるシリコン膜上に高融点金属シリサ
イド膜を積層した構造の電極（配線）を有する半導体装
置およびその製造方法を提供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is to stack a refractory metal silicide film on a silicon film capable of suppressing a decrease in breakdown voltage even if miniaturization is advanced. It is to provide a semiconductor device having an electrode (wiring) having a structure and a method for manufacturing the same.

【００３５】[0035]

【課題を解決するための手段】[Means for Solving the Problems]

［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、シリコン膜と、このシリコン膜
上に形成された高融点金属シリサイド膜と、この高融点
金属シリサイド膜の表面に形成されたシリコンイオン注
入層とからなる配線および電極の少なくとも一方を備え
ていることを特徴とする。[Outline] In order to achieve the above object, a semiconductor device (claim 1) according to the present invention comprises a silicon film, a refractory metal silicide film formed on the silicon film, and a refractory metal silicide film. At least one of a wiring and an electrode formed of a silicon ion implantation layer formed on the surface is provided.

【００３６】また、本発明に係る半導体装置の製造方法
（請求項２）は、シリコン膜上に高融点金属シリサイド
膜を形成し、この高融点金属シリサイド膜の表面にシリ
コンをイオン注入する工程を有する配線および電極の少
なくとも一方を形成する工程と、前記イオン注入の後に
酸化処理を行なう工程とを有することを特徴とする。ま
た、本発明に係る他の半導体装置（請求項３）は、シリ
コン膜と、このシリコン膜上に形成された高融点金属シ
リサイド膜と、この高融点金属シリサイド膜の表面に形
成され、シリコン、前記高融点金属シリサイド膜を構成
する高融点金属および濃度が１×１０21個／ｃｍ3 以上
の酸素からなり、酸化に対して安定な安定層とからなる
配線および電極の少なくとも一方を備えていることを特
徴とする。Further, a method of manufacturing a semiconductor device according to the present invention (claim 2) comprises a step of forming a refractory metal silicide film on a silicon film and implanting silicon into the surface of the refractory metal silicide film. The method is characterized by including a step of forming at least one of the wiring and the electrode which it has, and a step of performing an oxidation treatment after the ion implantation. Another semiconductor device according to the present invention (claim 3) is a silicon film, a refractory metal silicide film formed on the silicon film, and a silicon film formed on the surface of the refractory metal silicide film. The high-melting-point metal silicide film is provided with at least one of a wiring and an electrode, which is made of a high-melting-point metal and oxygen having a concentration of 1 × 10 21 pieces / cm 3 or more and is stable against oxidation. It is characterized by

【００３７】また、本発明に係る他の半導体装置の製造
方法（請求項４）は、シリコン膜上に高融点金属シリサ
イド膜を形成し、この高融点金属シリサイド膜の表面に
酸素をイオン注入して、酸化に対して安定な安定層を形
成する工程を有する配線および電極の少なくとも一方を
形成する工程と、前記イオン注入の後に酸化処理を行な
う工程とを有することを特徴とする。Further, according to another method of manufacturing a semiconductor device of the present invention (claim 4), a refractory metal silicide film is formed on a silicon film, and oxygen is ion-implanted into the surface of the refractory metal silicide film. And a step of forming at least one of a wiring and an electrode having a step of forming a stable layer that is stable against oxidation, and a step of performing an oxidation treatment after the ion implantation.

【００３８】また、本発明に係る他の半導体装置の製造
方法（請求項５）は、基板上にシリコン膜を形成する工
程と、このシリコン膜上に高融点金属シリサイド膜を形
成する工程と、前記シリコン膜および高融点金属シリサ
イド膜を加工して、配線および電極の少なくとも一方を
形成する工程と、前記加工の前または後に、前記高融点
金属シリサイド膜の表面に酸素をイオン注入して、前記
高融点金属シリサイド膜の表面に酸化に対して安定な安
定層を形成する工程と、前記イオン注入の後に酸化処理
を行なう工程とを有することを特徴とする。Another method of manufacturing a semiconductor device according to the present invention (claim 5) comprises a step of forming a silicon film on a substrate, and a step of forming a refractory metal silicide film on the silicon film. A step of processing the silicon film and the refractory metal silicide film to form at least one of a wiring and an electrode; and oxygen implantation into the surface of the refractory metal silicide film before or after the processing, The method is characterized by including a step of forming a stable layer that is stable against oxidation on the surface of the refractory metal silicide film and a step of performing an oxidation treatment after the ion implantation.

【００３９】また、本発明に係る他の半導体装置の製造
方法（請求項６）は、基板上にシリコン膜を形成する工
程と、このシリコン膜上に高融点金属シリサイド膜を形
成する工程と、前記シリコン膜および高融点金属シリサ
イド膜を加工して、配線および電極の少なくとも一方を
形成する工程と、前記加工の前または後に、前記高融点
金属シリサイド膜上に酸化膜を形成し、この酸化膜を介
して、前記高融点金属シリサイド膜の表面に酸素をイオ
ン注入して、前記高融点金属シリサイド膜の表面に酸化
に対して安定な安定層を形成する工程と、前記イオン注
入の後に酸化処理を行なう工程とを有することを特徴と
する。Another method of manufacturing a semiconductor device according to the present invention (claim 6) comprises a step of forming a silicon film on a substrate, and a step of forming a refractory metal silicide film on the silicon film. A step of processing the silicon film and the refractory metal silicide film to form at least one of a wiring and an electrode; and an oxide film formed on the refractory metal silicide film before or after the processing. Through a step of ion-implanting oxygen into the surface of the refractory metal silicide film to form a stable layer that is stable against oxidation on the surface of the refractory metal silicide film, and an oxidation treatment after the ion implantation. And a step of performing.

【００４０】本発明において、シリコン膜は、多結晶シ
リコン膜でも良いし、あるいはアモルファスシリコン膜
でも良い。In the present invention, the silicon film may be a polycrystalline silicon film or an amorphous silicon film.

【００４１】［作用］本発明者等は、ポリサイドゲート
を使用した場合に、酸化工程で、高融点金属シリサイド
膜が多結晶シリコン膜中に食い込む原因は、微細化が進
むと、高融点金属シリサイド膜中のシリコンが酸化によ
り容易に消費され、下地の多結晶シリコン膜から高融点
金属シリサイド膜へのシリコンの供給が局所的に起こる
ことにあると考えている。[Operation] When the polycide gate is used, the inventors of the present invention cause the refractory metal silicide film to bite into the polycrystalline silicon film in the oxidation step. It is considered that the silicon in the silicide film is easily consumed by oxidation, and the supply of silicon from the underlying polycrystalline silicon film to the refractory metal silicide film occurs locally.

【００４２】そこで、本発明（請求項１、請求項２）で
は、高融点金属シリサイド膜の表面にシリコンイオン注
入層を形成している。この結果、酸化の際には、シリコ
ンイオン注入層から高融点金属シリサイド膜へのシリコ
ンの供給が起こるため、多結晶シリコン膜から高融点金
属シリサイド膜へのシリコンの供給は抑制される。Therefore, in the present invention (claims 1 and 2), a silicon ion implantation layer is formed on the surface of the refractory metal silicide film. As a result, during oxidation, supply of silicon from the silicon ion-implanted layer to the refractory metal silicide film occurs, so that supply of silicon from the polycrystalline silicon film to the refractory metal silicide film is suppressed.

【００４３】したがって、本発明によれば、微細化を進
めても、高融点金属シリサイド膜の食い込みを効果的に
防止でき、耐圧の低下を抑制できるようになる。Therefore, according to the present invention, even if the miniaturization is advanced, it is possible to effectively prevent the refractory metal silicide film from being bite into and suppress the decrease in breakdown voltage.

【００４４】さらに、シリコンイオン注入層は高融点金
属シリサイド膜の表面に形成されていることから、酸化
はシリコンイオン注入層で主に起こり、高融点金属シリ
サイド膜では起こりにくくなる。これにより、酸化工程
における高融点金属シリサイド膜のシリコンの組成変動
は抑制され、所望組成の高融点シリサイド膜を容易に形
成できる。Further, since the silicon ion-implanted layer is formed on the surface of the refractory metal silicide film, the oxidation mainly occurs in the silicon-ion-implanted layer and hardly occurs in the refractory metal silicide film. As a result, variation in the composition of silicon in the refractory metal silicide film in the oxidation step is suppressed, and a refractory silicide film having a desired composition can be easily formed.

【００４５】したがって、本発明によれば、正規組成に
近い高融点シリサイド膜を容易に形成でき、これによ
り、微細化を進めても、シート抵抗の低い電極や配線を
実現できるようになる。Therefore, according to the present invention, it is possible to easily form a high-melting-point silicide film close to the normal composition, and thus it is possible to realize electrodes and wirings having a low sheet resistance even if miniaturization is advanced.

【００４６】また、本発明者等の研究によれば、ポリサ
イドゲートを使用した場合に、高融点金属シリサイド膜
の表面に高濃度（１×１０21個／ｃｍ3 以上）の酸素か
らなる層（安定層）を形成すると、酸化はこの安定層で
止まり、高融点金属シリサイド膜の酸化を効果的に防止
できることが分かった。Further, according to the study by the present inventors, when a polycide gate is used, a layer of high concentration (1 × 10 21 pieces / cm 3 or more) of oxygen is formed on the surface of the refractory metal silicide film. It was found that when the (stable layer) is formed, the oxidation stops at this stable layer, and the oxidation of the refractory metal silicide film can be effectively prevented.

【００４７】したがって、上記知見に基づいた本発明
（請求項３〜請求項６）によれば、酸化工程の際におけ
る高融点金属シリサイド膜中のシリコンの消費を効果的
に防止できるので、微細化を進めても、高融点金属シリ
サイド膜の食い込みを効果的に防止でき、耐圧の低下を
抑制できるようになる。Therefore, according to the present invention (claims 3 to 6) based on the above findings, it is possible to effectively prevent the consumption of silicon in the refractory metal silicide film during the oxidation step, and thus miniaturization. Even if the process is advanced, it is possible to effectively prevent the refractory metal silicide film from biting, and it is possible to suppress a decrease in withstand voltage.

【００４８】さらに、高融点金属シリサイド膜中のシリ
コンの消費が防止されることから、組成変動も抑制さ
れ、所望組成の高融点シリサイド膜を容易に形成でき
る。Further, since the consumption of silicon in the high melting point metal silicide film is prevented, the composition variation is suppressed and the high melting point silicide film having a desired composition can be easily formed.

【００４９】したがって、本発明によれば、正規組成に
近い高融点シリサイド膜を容易に形成でき、これによ
り、微細化を進めても、シート抵抗の低い電極や配線を
実現できるようになる。Therefore, according to the present invention, it is possible to easily form a high-melting-point silicide film close to the normal composition, and thus it is possible to realize electrodes and wirings having a low sheet resistance even if miniaturization is advanced.

【００５０】[0050]

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（実施形態）を説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００５１】（第１の実施形態）図１は、本発明の第１
の実施形態に係るｎ型ＭＯＳＦＥＴの製造方法を示す工
程断面図である。(First Embodiment) FIG. 1 shows a first embodiment of the present invention.
FIG. 6 is a process sectional view showing the method of manufacturing the n-type MOSFET according to the embodiment of the present invention.

【００５２】まず、図１（ａ）に示すように、前述した
従来のｎ型ＭＯＳＦＥＴの製造方法の場合と同様に、ｐ
型シリコン基板１の表面に素子分離絶縁膜２を形成し、
次いでしきい値電圧を調整するためのイオン注入を行な
う。First, as shown in FIG. 1A, as in the case of the conventional n-type MOSFET manufacturing method described above, p
An element isolation insulating film 2 is formed on the surface of the silicon substrate 1.
Then, ion implantation for adjusting the threshold voltage is performed.

【００５３】次に同図（ａ）に示すように、ゲート酸化
膜３を形成した後、このゲート酸化膜３上に導電性不純
物を含んだ多結晶シリコン膜４を形成する。Next, as shown in FIG. 9A, after forming the gate oxide film 3, a polycrystalline silicon film 4 containing a conductive impurity is formed on the gate oxide film 3.

【００５４】次に図１（ｂ）に示すように、多結晶シリ
コン膜４上にＷＳｉx 膜５をスパッタ法やＣＶＤ法等の
成膜法により形成する。このとき、ＷＳｉx 膜５のＳｉ
組成ｘは、２．０以上、望ましくは２．６程度にする。Next, as shown in FIG. 1B, a WSi x film 5 is formed on the polycrystalline silicon film 4 by a film forming method such as a sputtering method or a CVD method. At this time, Si of the WSi x film 5
The composition x is 2.0 or more, preferably about 2.6.

【００５５】次に図１（ｃ）に示すように、全面にＳｉ
イオンを注入して、ＷＳｉx 膜５の表面にシリコンリッ
チなシリコンイオン注入層６を形成する。Next, as shown in FIG. 1 (c), Si is formed on the entire surface.
Ions are implanted to form a silicon-rich silicon ion implantation layer 6 on the surface of the WSi x film 5.

【００５６】例えば、後酸化工程で形成するシリコン酸
化膜７の最終的な膜厚が１０ｎｍの場合には、シリコン
は２．２×１０22ａｔｏｍｓ／ｃｍ2 消費することか
ら、この程度の量のシリコンイオンを注入すれば、組成
変動を招くことなく、ＷＳｉx膜５の上面を酸化できる
ことになる。また、加速エネルギーは、Ｒｐ（飛程）と
ΔＲｐの和がシリコン酸化膜７の最終的な膜厚を大きく
上回らない程度が好ましい。[0056] For example, if the final thickness of the silicon oxide film 7 to be formed in a later oxidation step is 10nm, the silicon from the two consuming 2.2 × 10 22 atoms / cm, the amount of the degree By implanting silicon ions, the upper surface of the WSi x film 5 can be oxidized without causing compositional variation. Further, the acceleration energy is preferably such that the sum of Rp (range) and ΔRp does not greatly exceed the final film thickness of the silicon oxide film 7.

【００５７】次に図１（ｄ）に示すように、フォトリソ
グラフィ法を用いて、シリコンイオン注入層６、ＷＳｉ
x 膜５、多結晶シリコン膜４を所定のゲート電極の形状
にパターニングする。Next, as shown in FIG. 1D, the silicon ion implantation layer 6 and WSi are formed by photolithography.
The x film 5 and the polycrystalline silicon film 4 are patterned into a predetermined gate electrode shape.

【００５８】なお、このパターニング後、ＷＳｉx 膜５
の側面部にもシリコンイオンを例えば３０°〜４５°の
角度をもって斜めにイオン注入しても良く、これによ
り、ＷＳｉx 膜５の側面部にシリコンイオン注入層を形
成し、後で述べるシリコンの供給を調整することができ
る。After this patterning, the WSi x film 5 is formed.
May be ion-implanted into the side surface of the WSi x film 5 at an angle of, for example, 30 ° to 45 °, whereby a silicon ion-implanted layer is formed on the side surface of the WSi x film 5, and silicon ions to be described later are formed. The supply can be adjusted.

【００５９】さらに、ＷＳｉx 膜５の上にシリコン窒化
膜等の膜を積層形成する場合は、ゲート電極パターニン
グ後の酸化工程においてゲート電極側面部のみが露出す
るため、この側壁部のみに予めシリコンイオン注入層を
上記した斜めイオン注入法等により形成しておけば良
い。Furthermore, when a film such as a silicon nitride film is formed on the WSi x film 5, only the side surface of the gate electrode is exposed in the oxidation step after patterning the gate electrode, so that only the side wall is preliminarily formed with silicon. The ion implantation layer may be formed by the above-mentioned oblique ion implantation method or the like.

【００６０】図１（ｅ）に示すように、上記パターニン
グの際にゲート端に与えられた損傷を回復する目的と、
ゲート端の酸化膜をわずかに厚くして電界集中を緩和す
る目的で、ゲート部表面および基板表面に厚さ１５ｎｍ
程度の酸化膜７を形成する。この後、図１５（ｃ）〜図
１５（ｅ）の従来のｎ型ＭＯＳＦＥＴの工程と同様に、
低濃度の浅いソース・ドレイン領域、ゲート側壁絶縁
膜、高濃度の深いソース・ドレイン領域を形成し、ソー
ス・ドレイン領域に注入した不純物の活性化を行なった
後、絶縁膜を全面に堆積し、所定の領域にコンタクトホ
ールを開孔し、最後に、Ａｌ等を主成分とする配線を形
成することにより、ｎ型ＭＯＳＦＥＴが完成する。As shown in FIG. 1E, for the purpose of recovering the damage given to the gate end during the patterning,
The thickness of the gate surface and the substrate surface is 15 nm in order to slightly thicken the oxide film at the gate edge and reduce electric field concentration.
The oxide film 7 having a certain degree is formed. Thereafter, similar to the steps of the conventional n-type MOSFET shown in FIGS. 15C to 15E,
A low concentration shallow source / drain region, a gate sidewall insulating film, and a high concentration deep source / drain region are formed, the impurities implanted in the source / drain region are activated, and then an insulating film is deposited on the entire surface. A n-type MOSFET is completed by forming a contact hole in a predetermined region and finally forming a wiring containing Al as a main component.

【００６１】本発明者等は、ポリサイドゲートを使用し
た場合に、酸化工程で、高融点金属シリサイド膜が多結
晶シリコン膜中に食い込む原因は、微細化が進むと、高
融点金属シリサイド膜中のシリコンが酸化により容易に
消費され、下地の多結晶シリコン膜から高融点金属シリ
サイド膜へのシリコンの供給が局所的に起こることにあ
ると考えている。The present inventors have found that the reason why the refractory metal silicide film bites into the polycrystalline silicon film in the oxidation step when the polycide gate is used is that the refractory metal silicide film is It is considered that the above silicon is easily consumed by the oxidation, and the supply of silicon from the underlying polycrystalline silicon film to the refractory metal silicide film occurs locally.

【００６２】そこで、本実施形態では、ＷＳｉx 膜５の
表面にシリコンイオン注入層６を形成している。この結
果、図１（ｅ）の工程の酸化の際には、シリコンイオン
注入層６からＷＳｉx 膜５へのシリコンの供給が起こる
ため、多結晶シリコン膜４からＷＳｉx 膜５へのシリコ
ンの供給は抑制される。Therefore, in this embodiment, the silicon ion implantation layer 6 is formed on the surface of the WSi x film 5. As a result, during the oxidation in the step of FIG. 1E, silicon is supplied from the silicon ion implantation layer 6 to the WSi x film 5, so that the silicon from the polycrystalline silicon film 4 to the WSi x film 5 is removed. Supply is curbed.

【００６３】したがって、本実施形態によれば、微細化
を進めても、ＷＳｉx 膜５の食い込みを効果的に防止で
き、ゲート耐圧の低下を抑制でき、ゲートの信頼性を向
上することが可能となる。Therefore, according to the present embodiment, even if the miniaturization is advanced, it is possible to effectively prevent the penetration of the WSi x film 5, suppress the decrease of the gate breakdown voltage, and improve the reliability of the gate. Becomes

【００６４】さらに、シリコンイオン注入層６はＷＳｉ
x 膜５の表面に形成されていることから、酸化はシリコ
ンイオン注入層６で主に起こり、ＷＳｉx 膜５の内部で
は起こりにくくなる。これにより、図１（ｅ）の工程の
酸化におけるＷＳｉx 膜５のシリコンの組成変動は抑制
され、所望組成のＷＳｉx 膜５を容易に形成できるよう
になる。なお、組成変動については後述さらに詳細に説
明する。Further, the silicon ion implantation layer 6 is made of WSi.
Since it is formed on the surface of the x film 5, the oxidation mainly occurs in the silicon ion implantation layer 6 and is less likely to occur inside the WSi x film 5. As a result, variation in the composition of silicon in the WSi x film 5 during the oxidation in the step of FIG. 1E is suppressed, and the WSi x film 5 having a desired composition can be easily formed. The composition variation will be described in more detail later.

【００６５】したがって、本実施形態によれば、正規組
成に近いＷＳｉx 膜５を容易に形成でき、これにより、
シート抵抗の低いＷＳｉx ポリサイドゲートを実現でき
るようになる。Therefore, according to this embodiment, it is possible to easily form the WSi x film 5 close to the normal composition.
A WSi x polycide gate having a low sheet resistance can be realized.

【００６６】前述したように、ポリサイドゲートにおい
ては、下層である多結晶シリコン膜からＷＳｉx 膜にシ
リコンが供給されるが、これはＷＳｉx 膜が正規組成ｘ
＝２を下回るときではなく、実際にはｘ＝２．２を下回
る程度で始まるという報告もなされている。（Ｃｈｕｅ
−ｓａｎ Ｙｏｏ ｅｔ ａｌ．ＪＰＮ．Ｊ．Ａｐｐ
ｌ．Ｐｈｙｓ．２９（１９９０）ｐ．２５３５）。[0066] As described above, in the polycide gate, the silicon of a polycrystalline silicon film which is a lower layer WSi x film is supplied, which WSi x film stoichiometry x
It is also reported that it does not start when it is less than = 2, but actually when it is less than x = 2.2. (Chue
-San Yoo et al. JPN. J. App
l. Phys. 29 (1990) p. 2535).

【００６７】しかし、実際には、ｘ＝２．３〜２．４で
も耐圧劣化が生じる場合もある。これは必ずしもＳｉの
供給が均一に行われるわけではなく、例えば、ＷＳｉx
膜の結晶粒界ではＳｉの拡散が速いなどの事情を考慮す
れば理解できる。However, in reality, the breakdown voltage may deteriorate even when x = 2.3 to 2.4. This does not necessarily mean that Si is uniformly supplied. For example, WSi x
This can be understood by considering the fact that Si diffuses rapidly at the grain boundaries of the film.

【００６８】また、前述したように、ポリサイドゲート
においては、その表面に熱酸化により酸化膜を形成する
際に、高融点金属シリサイド膜中の余剰シリコンが熱酸
化により消費され、ゲート耐圧が低下する。As described above, in the polycide gate, when an oxide film is formed on the surface of the polycide gate by thermal oxidation, excess silicon in the refractory metal silicide film is consumed by thermal oxidation, and the gate breakdown voltage is lowered. To do.

【００６９】高融点金属シリサイド膜中の余剰シリコン
の量は、高融点金属シリサイド膜の膜厚とゲート線幅に
依存するから、高融点金属シリサイド膜の膜厚が薄いほ
ど、また、ゲート線幅が細いほど耐圧の劣化は顕著にな
る。The amount of excess silicon in the refractory metal silicide film depends on the film thickness of the refractory metal silicide film and the gate line width. The smaller is, the more significant the breakdown voltage is.

【００７０】本発明者等は、ＷＳｉx ポリサイドゲート
において、ＷＳｉx 膜の表面にシリコンイオン注入層
（Ｓｉ Ｉ／Ｉ層）を形成した場合および形成しなかっ
た場合について、ＷＳｉx 膜中のシリコンが酸化により
消費されることによるＳｉ／Ｗ比（Ｓｉ組成ｘ）の変動
がゲート線幅Ｌg によりどの程度異なるかを簡単なモデ
ルにより試算したみた。[0070] The present inventors have in WSi x polycide gate, for if not the case and formed to form a silicon ion implanted layer (Si I / I layer) on the surface of the WSi x film, in WSi x film A simple model was used to estimate how much the variation in the Si / W ratio (Si composition x) due to the consumption of silicon due to oxidation varies depending on the gate line width L g .

【００７１】ただし、酸化によりゲート上面および側面
に均一に酸化膜が形成されるものとし、ＷＳｉx 膜中の
組成は均一だと仮定している。また、ＷＳｉx 膜の上面
にＳｉ Ｉ／Ｉ層が形成されている場合には、上面の酸
化膜の形成はＷＳｉx 膜の内部の組成に影響を与えない
ものとする。また、ＷＳｉx 膜の初期組成ｘは２．６と
してある。However, it is assumed that an oxide film is uniformly formed on the upper and side surfaces of the gate by oxidation, and the composition in the WSi x film is uniform. Further, when the Si I / I layer on the WSi x film is formed, formation of oxide film on the upper surface shall not affect the internal composition of the WSi x film. The initial composition x of the WSi x film is 2.6.

【００７２】図２にその試算結果を示す。図中、点線は
Ｓｉ Ｉ／Ｉ層を形成した場合、実線はＳｉ Ｉ／Ｉ層
を形成しなかった場合の結果を示している。また、点線
および実線におけるＴOX（１０）、ＴOX（１５）、ＴOX
（２０）、ＴOX（２５）はそれぞれ酸化量（酸化膜厚）
が１０ｎｍ，１５ｎｍ，２０ｎｍ，２５ｎｍの場合の結
果を示している。FIG. 2 shows the trial calculation result. In the figure, the dotted line shows the result when the Si I / I layer was formed, and the solid line shows the result when the Si I / I layer was not formed. Also, T OX (10), T OX (15), and T OX in the dotted line and the solid line
(20) and T OX (25) are the oxidation amount (oxide film thickness), respectively
Shows the results when is 10 nm, 15 nm, 20 nm and 25 nm.

【００７３】図２から、Ｓｉ Ｉ／Ｉ層を形成した場
合、Ｓｉ Ｉ／Ｉ層を形成しなかった場合に比べて、組
成変動の絶対量が抑えられているのはもちろんとして、
酸化量が変化した場合の組成の変動量が小さいことが分
かる。From FIG. 2, it is obvious that the absolute amount of compositional variation is suppressed when the Si I / I layer is formed, as compared with the case where the Si I / I layer is not formed.
It can be seen that the composition variation amount is small when the oxidation amount changes.

【００７４】したがって、Ｓｉ Ｉ／Ｉ層を形成しなか
った場合には、耐圧劣化を起こさないように余裕を見込
んだ上で初期組成や酸化量を決定しなければならない
が、Ｓｉ Ｉ／Ｉ層を形成した場合には、この余裕を小
さくすることができるため、耐圧劣化を起こさない最小
の組成に近づけて用いることが可能になり、全体として
正規組成に近い、つまり、比抵抗の小さい組成のＷＳｉ
x 膜を容易に形成できるようになる。Therefore, when the Si I / I layer is not formed, the initial composition and the amount of oxidation must be determined with a margin to prevent the breakdown voltage from deteriorating. When this is formed, this margin can be made small, so that it becomes possible to use the composition close to the minimum composition that does not cause the breakdown voltage deterioration, and the composition is close to the normal composition as a whole, that is, the composition having a small specific resistance. WSi
x film can be easily formed.

【００７５】（第２の実施形態）図３、図４は、本発明
の第２の実施形態に係るｎ型ＭＯＳＦＥＴの製造方法を
示す工程断面図である。(Second Embodiment) FIGS. 3 and 4 are process sectional views showing a method for manufacturing an n-type MOSFET according to a second embodiment of the present invention.

【００７６】まず、図３（ａ）に示すように、前述した
従来のｎ型ＭＯＳＦＥＴの製造方法の場合と同様に、ｐ
型シリコン基板１１の表面に素子分離絶縁膜１２を形成
し、次いでしきい値電圧を調整するためのイオン注入を
行なう。First, as shown in FIG. 3A, as in the case of the conventional n-type MOSFET manufacturing method described above, p
An element isolation insulating film 12 is formed on the surface of the type silicon substrate 11, and then ion implantation for adjusting the threshold voltage is performed.

【００７７】次に同図（ａ）に示すように、ゲート酸化
膜１３を形成した後、このゲート酸化膜１３上に導電性
不純物を含んだ多結晶シリコン膜１４を形成する。Next, as shown in FIG. 9A, after forming the gate oxide film 13, a polycrystalline silicon film 14 containing conductive impurities is formed on the gate oxide film 13.

【００７８】次に図３（ｂ）に示すように、多結晶シリ
コン膜１４上にＷＳｉx 膜１５をスパッタ法やＣＶＤ法
等の成膜法により形成する。このとき、ＷＳｉx 膜１５
のＳｉ組成ｘは、２．０以上、望ましくは２．６程度に
する。Next, as shown in FIG. 3B, a WSi x film 15 is formed on the polycrystalline silicon film 14 by a film forming method such as a sputtering method or a CVD method. At this time, the WSi x film 15
Si composition x is 2.0 or more, preferably about 2.6.

【００７９】次に図３（ｃ）に示すように、フォトリソ
グラフィ法を用いて、ＷＳｉx 膜１５、多結晶シリコン
膜１４を所定のゲート電極の形状にパターニングする。Next, as shown in FIG. 3C, the WSi x film 15 and the polycrystalline silicon film 14 are patterned into a predetermined gate electrode shape by photolithography.

【００８０】次に図３（ｄ）に示すように、酸素をＡｒ
やＮ2 等の不活性気体で希釈した雰囲気中などの酸化速
度が遅くなる酸化雰囲気中で例えば厚さ１０ｎｍ程度の
ごく薄い酸化膜１６をゲート部表面および基板表面に形
成する。Next, as shown in FIG. 3D, oxygen is replaced by Ar.
An extremely thin oxide film 16 having a thickness of, for example, about 10 nm is formed on the surface of the gate portion and the surface of the substrate in an oxidizing atmosphere in which the oxidation rate is slow such as an atmosphere diluted with an inert gas such as N 2 or N 2 .

【００８１】次に図３（ｅ）に示すように、全面にＳｉ
イオンを注入して、ＷＳｉx 膜１５の上面にシリコンリ
ッチなシリコンイオン注入層１７を形成する。Next, as shown in FIG. 3 (e), Si is formed on the entire surface.
Ions are implanted to form a silicon-rich silicon ion implantation layer 17 on the upper surface of the WSi x film 15.

【００８２】このとき、素子分離絶縁膜１２やゲート部
以外の領域の基板表面には、上記イオン注入により、結
晶性の乱されたプリアモルファス領域１８が形成され
る。At this time, the pre-amorphous region 18 in which the crystallinity is disturbed is formed on the substrate surface in the region other than the element isolation insulating film 12 and the gate portion by the ion implantation.

【００８３】次に図４（ａ）に示すように、ドーズ量３
×１０13ｃｍ-2程度の条件で、全面にＡｓイオンを注入
して、浅い低濃度のソース・ドレイン領域１９を形成す
る。このとき、Ｓｉのイオン注入により結晶性の乱され
たプリアモルファス領域１８が形成されているため、Ａ
ｓイオンが一定確率で結晶格子の間を通り抜けて基板の
深い部分にまで到達する（チャネリング）ことを防ぐこ
とができる。Next, as shown in FIG. 4A, the dose amount is 3
As ions are implanted into the entire surface under the condition of × 10 13 cm -2 to form shallow low-concentration source / drain regions 19. At this time, since the preamorphous region 18 in which the crystallinity is disturbed by the Si ion implantation is formed, A
It is possible to prevent s ions from passing through between the crystal lattices with a certain probability to reach a deep portion of the substrate (channeling).

【００８４】これは中性粒子を注入してアモルファス化
した後、導電型不純物イオンを注入して浅い拡散層をす
るというプリアモルファス化と呼ばれている方法であ
り、本実施形態の場合には、シリコンイオン注入層１７
を形成する際のＳｉイオンの注入がアモルファス化のた
めの注入を兼ねている。This is a method called pre-amorphization in which neutral particles are injected to amorphize and then conductivity type impurity ions are injected to form a shallow diffusion layer. In the case of the present embodiment, , Silicon ion implantation layer 17
The implantation of Si ions at the time of forming the film also serves as implantation for amorphization.

【００８５】本実施形態では、ｎ型ＭＯＳＦＥＴの製造
方法について説明しているので、Ａｓをイオン種として
用いているが、この方法は、特にＢ（ホウ素）等の軽い
イオン種をイオン注入する際にチャネリングを防ぐ方法
として有効であることが知られており、したがって、ｐ
型ＭＯＳＦＥＴを製造する場合に有効である。In this embodiment, since a method for manufacturing an n-type MOSFET is described, As is used as an ion species. This method is used especially when ion implantation of a light ion species such as B (boron) is performed. Is known to be an effective method for preventing channeling, and therefore p
This is effective when manufacturing a type MOSFET.

【００８６】次に図４（ｂ）に示すように、全面にＳｉ
Ｏ2 、Ｓｉ3 Ｎ4 等のゲート側壁絶縁膜となる絶縁膜２
０を堆積した後、図４（ｃ）に示すように、ＲＩＥなど
の異方性エッチングを用いてエッチバックすることで、
ゲート部の両側にゲート側壁絶縁膜２０を形成する。な
お、絶縁膜２０の代わりに多結晶シリコン膜等の導電膜
を使用しても良い。Next, as shown in FIG. 4 (b), Si is formed on the entire surface.
Insulating film 2 for gate side wall insulating film such as O 2 and Si 3 N 4
After depositing 0, as shown in FIG. 4C, by etching back using anisotropic etching such as RIE,
A gate sidewall insulating film 20 is formed on both sides of the gate portion. A conductive film such as a polycrystalline silicon film may be used instead of the insulating film 20.

【００８７】次に図４（ｄ）に示すように、酸素雰囲気
中で８００℃程度の熱処理を行なうことで、基板表面お
よびゲート部上面に厚さ１０ｎｍ程度の酸化膜２２を形
成する。Next, as shown in FIG. 4D, a heat treatment is performed at about 800 ° C. in an oxygen atmosphere to form an oxide film 22 having a thickness of about 10 nm on the surface of the substrate and the upper surface of the gate portion.

【００８８】この酸化のとき、ゲート部の露出したＷＳ
ｉx 膜１５の表面には酸素リッチなシリコンイオン注入
層１７層が形成されているため、第１の実施例の場合と
同様に、ＷＳｉx 膜１５の食い込みや組成変動が防止さ
れ、耐圧の低下やシート抵抗の増加を抑制できる。At the time of this oxidation, the exposed WS of the gate portion
Since the oxygen-rich silicon ion-implanted layer 17 layer is formed on the surface of the i x film 15, the biting and composition change of the WSi x film 15 are prevented and the withstand voltage of the WSi x film 15 is prevented as in the case of the first embodiment. It is possible to suppress a decrease and an increase in sheet resistance.

【００８９】上記酸化は、上記エッチバックの際に基板
表面等の損消を回復する目的や、後工程のイオン注入に
よる基板表面等の損消を防止する目的もある。The oxidation also has the purpose of recovering the loss of the substrate surface and the like at the time of the etch back and the purpose of preventing the loss of the substrate surface and the like due to ion implantation in the subsequent step.

【００９０】また、ＣＭＯＳ（相補型ＭＯＳＦＥＴ）を
形成する場合のように、ｎ型ＭＯＳＦＥＴの他にｐ型Ｍ
ＯＳＦＥＴを形成する場合であれば、異なる型のイオン
種を打ち分けるとき、基板をレジストの汚染等から保護
する目的もある。Further, as in the case of forming a CMOS (complementary MOSFET), in addition to the n-type MOSFET, a p-type M
In the case of forming an OSFET, there is also the purpose of protecting the substrate from resist contamination and the like when ion species of different types are separately implanted.

【００９１】この後、図１５（ｅ）の従来のｎ型ＭＯＳ
ＦＥＴの工程と同様に、高濃度の深いソース・ドレイン
領域を形成し、ソース・ドレイン領域に注入した不純物
の活性化を行なった後、絶縁膜を全面に堆積し、所定の
領域にコンタクトホールを開孔し、最後に、Ａｌ等を主
成分とする配線を形成することにより、ｎ型ＭＯＳＦＥ
Ｔが完成する。After that, the conventional n-type MOS shown in FIG.
Similar to the FET process, a high concentration deep source / drain region is formed, the impurities implanted in the source / drain region are activated, and then an insulating film is deposited on the entire surface to form a contact hole in a predetermined region. An n-type MOSFE is formed by forming a hole and finally forming a wiring containing Al as a main component.
T is completed.

【００９２】（第３の実施形態）図５、図６は、本発明
の第３の実施形態に係るｎ型ＭＯＳＦＥＴの製造方法を
示す工程断面図である。(Third Embodiment) FIGS. 5 and 6 are process sectional views showing a method for manufacturing an n-type MOSFET according to a third embodiment of the present invention.

【００９３】まず、図５（ａ）に示すように、シリコン
基板２１にＢイオンを注入し、引続き熱拡散を行なうこ
とによって深さ１μｍ程度のｐ型ウェル２２を形成す
る。First, as shown in FIG. 5A, B ions are implanted into the silicon substrate 21 and then thermal diffusion is performed to form a p-type well 22 having a depth of about 1 μm.

【００９４】次に同図（ａ）に示すように、所定の領域
に厚さ６００ｎｍ程度の素子分離絶縁膜２３としてのシ
リコン酸化膜を形成し、素子分離を行なう。Next, as shown in FIG. 9A, a silicon oxide film as an element isolation insulating film 23 having a thickness of about 600 nm is formed in a predetermined region to perform element isolation.

【００９５】次に図５（ｂ）に示すように、厚さ１０ｎ
ｍ程度の酸化膜２４を形成した後、ｎ型ＭＯＳＦＥＴの
しきい値電圧を調整するために、不純物イオン２５を注
入する。Next, as shown in FIG. 5B, the thickness is 10n.
After forming the oxide film 24 of about m, impurity ions 25 are implanted to adjust the threshold voltage of the n-type MOSFET.

【００９６】次に図５（ｃ）に示すように、酸化膜２４
を剥離した後、厚さ１０ｎｍ程度のゲート酸化膜２６を
形成する。Next, as shown in FIG. 5C, the oxide film 24
Then, a gate oxide film 26 having a thickness of about 10 nm is formed.

【００９７】次に同図（ｃ）に示すように、全面に厚さ
２００ｎｍ程度の多結晶シリコン膜２７を形成した後、
ＰＯＣｌ3 中で８５０℃、６０分程度の熱処理を行なう
ことにより、多結晶シリコン膜２７中にＰを導入する。
Ｐ濃度は約２×１０20個／ｃｍ3 以上になるようにす
る。Next, as shown in FIG. 9C, after a polycrystalline silicon film 27 having a thickness of about 200 nm is formed on the entire surface,
P is introduced into the polycrystalline silicon film 27 by performing a heat treatment in POCl 3 at 850 ° C. for about 60 minutes.
The P concentration should be about 2 × 10 20 pieces / cm 3 or more.

【００９８】この場合、不純物元素の導入は気相ではな
く固相からの拡散により行なっても良いし、あるいはイ
オン注入により行なっても用いても良いが、これらの場
合もＰ濃度は約２×１０20個／ｃｍ3 以上になるように
する。In this case, the impurity element may be introduced by diffusion from the solid phase instead of the gas phase or by ion implantation. In these cases, the P concentration is about 2 ×. 10 20 pieces / cm 3 or more.

【００９９】この後、例えば、希弗酸等の処理を行なう
ことにより、工程中に多結晶シリコン膜２７上に形成さ
れた自然酸化膜等の酸化膜（不図示）を除去する。Thereafter, for example, a treatment with dilute hydrofluoric acid or the like is performed to remove an oxide film (not shown) such as a natural oxide film formed on the polycrystalline silicon film 27 during the process.

【０１００】次に同図（ｃ）に示すように、ＷＳｉx タ
ーゲットを用いたＡｒ雰囲気でのスパッタ法や、ＣＶＤ
法等の成膜法により、全面に厚さ２００〜３００ｎｍ程
度のＷＳｉx 膜２８を形成する。Next, as shown in FIG. 9C, a sputtering method in an Ar atmosphere using a WSi x target and a CVD method are used.
A WSi x film 28 having a thickness of about 200 to 300 nm is formed on the entire surface by a film forming method such as a method.

【０１０１】次に同図（ｃ）に示すように、ＷＳｉx 膜
２８の表面に酸素を加速電圧３０ＫｅＶ，ドーズ量約１
×１０16ｃｍ-2の条件でイオン注入して、ＷＳｉx 膜２
８の表面にＷ，Ｓｉおよび濃度が１×１０21個／ｃｍ3
以上のＯからなる酸化に対して安定な安定層２９を形成
する。Next, as shown in FIG. 10C, oxygen is accelerated on the surface of the WSi x film 28 at an acceleration voltage of 30 KeV and a dose of about 1.
Ion implantation was performed under the condition of × 10 16 cm -2 to form the WSi x film 2
W, Si and concentration of 1 × 10 21 pieces / cm 3 on the surface of No. 8
The stable layer 29 made of O and stable against oxidation is formed.

【０１０２】次に図５（ｄ）に示すように、ゲート電極
またはゲート配線（以下、単にゲート電極という）を形
成するためのフォトレジストパターン３０を形成した
後、図６（ａ）に示すように、このフォトレジストパタ
ーン３０をマスクとして、安定層２９、ＷＳｉx 膜２
８、多結晶シリコン膜２７をＲＩＥ等により異方性エッ
チングして、ゲート電極３１を形成する。この後、同図
（ａ）に示すように、フォトレジストパターン３０を炭
化して剥離する。Next, as shown in FIG. 5D, after forming a photoresist pattern 30 for forming a gate electrode or a gate wiring (hereinafter, simply referred to as a gate electrode), as shown in FIG. 6A. Then, using the photoresist pattern 30 as a mask, the stable layer 29 and the WSi x film 2 are formed.
8. The polycrystalline silicon film 27 is anisotropically etched by RIE or the like to form the gate electrode 31. Thereafter, as shown in FIG. 3A, the photoresist pattern 30 is carbonized and peeled off.

【０１０３】次に図６（ｂ）に示すように、Ｏ2 雰囲気
で８００℃、１０分程度の酸化を行なって、基板表面な
らびにゲート電極３１の側面および上面に酸化膜３２を
形成する。Next, as shown in FIG. 6B, oxidation is performed in an O 2 atmosphere at 800 ° C. for about 10 minutes to form an oxide film 32 on the substrate surface and the side and upper surfaces of the gate electrode 31.

【０１０４】次に同図（ｂ）に示すように、加速電圧６
０ＫｅＶ、ドーズ量約１×１０15ｃｍ-2の条件で全面に
Ａｓをイオン注入して、ソース・ドレイン領域３３を形
成する。Next, as shown in FIG.
Source / drain regions 33 are formed by ion-implanting As into the entire surface under the conditions of 0 KeV and a dose amount of about 1 × 10 15 cm −2 .

【０１０５】次に図６（ｃ）に示すように、Ｏ2 雰囲気
で９００℃、６０分程度の再酸化を行なって、熱酸化膜
３４を形成する。酸化量は必要とするゲート耐圧によっ
て適宜決定する。Next, as shown in FIG. 6C, reoxidation is performed at 900 ° C. for about 60 minutes in an O 2 atmosphere to form a thermal oxide film 34. The amount of oxidation is appropriately determined according to the required gate breakdown voltage.

【０１０６】ここで、図６（ｂ）、図６（ｃ）の酸化の
とき、ＷＳｉx 膜２８の表面に酸化に対して安定な安定
層２９が形成されているので、ＷＳｉx 膜２８中のシリ
コンの消費を効果的に防止できるので、微細化を進めて
も、ＷＳｉx 膜２８の食い込みを効果的に抑制でき、耐
圧劣化を防止できるようになる。[0106] Here, FIG. 6 (b), the time of oxidation of FIG. 6 (c), the so stable stable layer 29 on the surface against oxidation of the WSi x film 28 is formed, in WSi x film 28 Since it is possible to effectively prevent the consumption of silicon, it is possible to effectively suppress the biting of the WSi x film 28 and prevent the breakdown voltage from deteriorating even if the miniaturization is advanced.

【０１０７】さらに、ＷＳｉx 膜２８中のシリコンの消
費が防止されることから、組成変動も抑制され、所望組
成のＷＳｉx 膜２８を容易に形成できる。したがって、
本実施形態によれば、正規組成に近いＷＳｉx 膜２８を
容易に形成でき、これにより、シート抵抗の低いゲート
電極を実現できるようになる。Further, since the consumption of silicon in the WSi x film 28 is prevented, the composition variation is suppressed and the WSi x film 28 having a desired composition can be easily formed. Therefore,
According to this embodiment, it is possible to easily form the WSi x film 28 close to the normal composition, and thereby to realize the gate electrode having a low sheet resistance.

【０１０８】ここで、安定層２９は高濃度の酸素を含ん
でいるので、一見、酸化され易く、酸化に対して安定で
はないように思われるが、本発明者の研究によれば、以
下の実験結果に示すように、安定層２９は酸化抑制の効
果を有することが明らかになった。Here, since the stable layer 29 contains a high concentration of oxygen, it seems that it is easily oxidized and is not stable against oxidation. As shown in the experimental results, it was revealed that the stable layer 29 has an effect of suppressing oxidation.

【０１０９】図７は、ポリサイドゲートの高融点金属シ
リサイド膜３８に酸化膜３９を介してＡｓイオンを注入
した場合の様子を示す図である。FIG. 7 is a diagram showing a state in which As ions are implanted into the refractory metal silicide film 38 of the polycide gate through the oxide film 39.

【０１１０】注入されたＡｓイオンと酸化膜３９中の酸
素との反跳により、３８中に酸素が注入され、高融点金
属シリサイド膜３８の表面（高融点金属シリサイド膜３
８と酸化膜３９の界面）には、高融点金属、酸素、シリ
コンからなる層４０が形成される。Due to the recoil between the implanted As ions and the oxygen in the oxide film 39, oxygen is implanted into 38, and the surface of the high melting point metal silicide film 38 (the high melting point metal silicide film 3
A layer 40 made of a refractory metal, oxygen, and silicon is formed on the interface between the oxide film 39 and the oxide film 39.

【０１１１】図８は、高融点金属シリサイド膜３８に厚
さ約２０ｎｍの酸化膜３９を介してＡｓイオンを注入し
た後、酸素雰囲気中で酸化を行なった場合の酸化時間と
酸化膜厚ＴOX（酸化速度）との関係を示す図である。図
８から、イオン注入により高融点金属シリサイド膜３８
中に酸素が注入されることにより、酸化速度は増大する
ことが分かる。FIG. 8 shows the oxidation time and the oxide film thickness T OX when the As ions are implanted into the refractory metal silicide film 38 through the oxide film 39 having a thickness of about 20 nm and then the oxidation is performed in an oxygen atmosphere. It is a figure which shows the relationship with (oxidation rate). From FIG. 8, refractory metal silicide film 38 is formed by ion implantation.
It can be seen that the injection rate of oxygen increases the oxidation rate.

【０１１２】図９は、図８における酸化膜３９の初期酸
化膜厚（２０ｎｍ）からの増分を示す図である。図９か
ら、ドーズ量が多い場合（１×１０16ｃｍ-2）の方が、
ドーズ量が少ない場合（１×１０15ｃｍ-3）よりも、酸
化膜厚の増加が少なく、酸化速度が遅くなることが分
る。FIG. 9 is a diagram showing an increment from the initial oxide film thickness (20 nm) of the oxide film 39 in FIG. From FIG. 9, when the dose amount is large (1 × 10 16 cm −2 ),
It can be seen that the oxide film thickness is less increased and the oxidation rate is slower than when the dose amount is small (1 × 10 15 cm −3 ).

【０１１３】また、図１０は、この場合の高融点金属シ
リサイド膜３８中の酸素濃度の深さ方向の分布を示して
いる。図５から、ドーズ量が多い場合（１×１０16ｃｍ
-2）には、高融点金属シリサイド膜３８の表面には、高
濃度（１×１０21個／ｃｍ3）の酸素が導入されている
ことが分かる。FIG. 10 shows the oxygen concentration distribution in the depth direction in the refractory metal silicide film 38 in this case. From FIG. 5, when the dose amount is large (1 × 10 16 cm
-2 ) shows that high concentration (1 × 10 21 pieces / cm 3 ) of oxygen is introduced into the surface of the refractory metal silicide film 38.

【０１１４】したがって、図９、図１０から、ＷＳｉx
表面において高濃度（１×１０21個／ｃｍ3 ）の酸素が
導入されている場合、高融点金属、酸素，シリコンから
なる層４０、つまり、本実施形態の安定層２９は、酸化
速度の遅く、酸化に対して安定な層として機能すること
が分る。[0114] Thus, FIG. 9, from Figure 10, WSi x
When a high concentration (1 × 10 21 pieces / cm 3 ) of oxygen is introduced on the surface, the layer 40 made of refractory metal, oxygen, and silicon, that is, the stable layer 29 of this embodiment, has a slow oxidation rate. , It can be seen that it functions as a stable layer against oxidation.

【０１１５】このようにＡｓイオンの注入により上記し
た安定層は形成されるがＡｓイオン以外のイオン、例え
ば、Ａｒイオンやこれより質量の大きいイオン例えばＧ
ｅイオン等を注入することによっても形成される。Although the above-mentioned stable layer is formed by implanting As ions in this manner, ions other than As ions, for example, Ar ions and ions having a larger mass than this, such as G
It is also formed by implanting e ions or the like.

【０１１６】次に図６（ｄ）に示すように、全面に層間
絶縁膜３５を堆積した後に、ソース・ドレイン領域３３
上にコンタクトホール３６を開孔する。最後に、同図
（ｄ）に示すように、Ａｌ等の導電膜を全面に堆積した
後、この導電膜をパターニングしてソース・ドレイン電
極３７を形成する。Next, as shown in FIG. 6D, after depositing an interlayer insulating film 35 on the entire surface, the source / drain regions 33 are formed.
A contact hole 36 is opened above. Finally, as shown in FIG. 3D, after a conductive film such as Al is deposited on the entire surface, the conductive film is patterned to form the source / drain electrodes 37.

【０１１７】（第４の実施形態）図１１、図１２は、本
発明の第４の実施形態に係るｎ型ＭＯＳＦＥＴの製造方
法を示す工程断面図である。(Fourth Embodiment) FIGS. 11 and 12 are process sectional views showing a method for manufacturing an n-type MOSFET according to a fourth embodiment of the present invention.

【０１１８】まず、図１１（ａ）に示すように、シリコ
ン基板４１にＢイオンを注入し、引続き熱拡散を行なう
ことによって深さ１μｍ程度のｐ型ウェル４２を形成す
る。次に同図（ａ）に示すように、所定の領域に厚さ６
００ｎｍ程度の素子分離絶縁膜４３としてのシリコン酸
化膜を形成し、素子分離を行なう。First, as shown in FIG. 11A, B ions are implanted into a silicon substrate 41, and then thermal diffusion is performed to form a p-type well 42 having a depth of about 1 μm. Then, as shown in FIG.
A silicon oxide film as an element isolation insulating film 43 having a thickness of about 00 nm is formed to perform element isolation.

【０１１９】次に図１１（ｂ）に示すように、厚さ１０
ｎｍ程度の酸化膜４４を形成し、ｎ型ＭＯＳＦＥＴのし
きい値電圧を調整するために不純物イオン４５を注入す
る。次に図１１（ｃ）に示すように、酸化膜４４を剥離
した後、厚さ１０ｎｍ程度のトンネル酸化膜４６を形成
する。Next, as shown in FIG. 11B, the thickness 10
An oxide film 44 of about nm is formed, and impurity ions 45 are implanted to adjust the threshold voltage of the n-type MOSFET. Next, as shown in FIG. 11C, after removing the oxide film 44, a tunnel oxide film 46 having a thickness of about 10 nm is formed.

【０１２０】この後、ＮＨ3 雰囲気中で１０００℃、３
０秒程度の窒化処理を行ない、続いて１０００℃、３０
秒程度の再酸化処理を行なう。この窒化および再酸化処
理は電荷を注入した時にトンネル酸化膜の界面準位や酸
化膜中のトラップが増加するの抑制する効果がある。After that, in an NH 3 atmosphere, 1000 ° C., 3
Nitriding is performed for about 0 seconds, then 1000 ° C, 30
Reoxidize for about 2 seconds. This nitriding and reoxidation treatment has an effect of suppressing an increase in the interface state of the tunnel oxide film and traps in the oxide film when charges are injected.

【０１２１】次に同図（ｃ）に示すように、全面に厚さ
２００ｎｍの多結晶シリコン膜４７を形成した後、ＰＯ
Ｃｌ3 中で８５０℃、６０分程度の熱処理を行なうこと
により、多結晶シリコン膜４７中にＰを導入する。Next, as shown in FIG. 9C, after a polycrystalline silicon film 47 having a thickness of 200 nm is formed on the entire surface, PO is formed.
By performing a heat treatment in Cl 3 at 850 ° C. for about 60 minutes, P is introduced into the polycrystalline silicon film 47.

【０１２２】次に同図（ｃ）に示すように、多結晶シリ
コン膜４７上に厚さ１０ｎｍ程度の酸化膜４８を熱処理
により形成した後、ＬＰＣＶＤ法により厚さ１０ｎｍの
シリコン窒化（ＳｉＮ）膜４９を形成する。Next, as shown in FIG. 9C, an oxide film 48 having a thickness of about 10 nm is formed on the polycrystalline silicon film 47 by heat treatment, and then a silicon nitride (SiN) film having a thickness of 10 nm is formed by LPCVD. 49 is formed.

【０１２３】次に同図（ｃ）に示すように、次にシリコ
ン窒化膜４９の表面に９００℃、３０分程度の酸化を行
なって酸化膜５０を形成した後、この酸化膜５０上に厚
さ２００ｎｍの多結晶シリコン膜５１を形成し、続い
て、ＰＯＣｌ3 雰囲気中で８５０℃、６０分程度の熱処
理を行なうことにより、多結晶シリコン膜５１中にＰを
導入する。この後、例えば希弗酸等の処理を行なうこと
により、工程中に多結晶シリコン膜５１上に形成された
自然酸化膜等の酸化膜を除去する。Next, as shown in FIG. 10C, the surface of the silicon nitride film 49 is oxidized at 900 ° C. for about 30 minutes to form an oxide film 50, and then a thick film is formed on the oxide film 50. A polycrystalline silicon film 51 having a thickness of 200 nm is formed, and then heat treatment is performed in a POCl 3 atmosphere at 850 ° C. for about 60 minutes to introduce P into the polycrystalline silicon film 51. Thereafter, for example, a treatment with dilute hydrofluoric acid or the like is performed to remove an oxide film such as a natural oxide film formed on the polycrystalline silicon film 51 during the process.

【０１２４】次に同図（ｃ）に示すように、ＷＳｉx タ
ーゲットを用いてＡｒ雰囲気でのスパッタ法や、ＣＶＤ
法等の成膜法を用いて、多結晶シリコン膜５１上に厚さ
３００ｎｍ程度のＷＳｉx 膜５２を形成する。Next, as shown in FIG. 10C, a sputtering method and a CVD method in an Ar atmosphere using a WSi x target are used.
A WSi x film 52 having a thickness of about 300 nm is formed on the polycrystalline silicon film 51 by using a film forming method such as a method.

【０１２５】次に図１１（ｄ）に示すように、ゲート電
極を形成するためのフォトレジストパターン５３を形成
した後、このフォトレジストパターン５３をマスクとし
て、ＷＳｉx 膜５２、多結晶シリコン膜５１、酸化膜５
０、シリコン窒化膜４９、酸化膜４８、多結晶シリコン
膜４７をＲＩＥ等により異方性エッチングして、図１２
（ａ）に示すように、ゲート電極５４を形成する。Next, as shown in FIG. 11D, after forming a photoresist pattern 53 for forming a gate electrode, using this photoresist pattern 53 as a mask, the WSi x film 52 and the polycrystalline silicon film 51 are formed. , Oxide film 5
0, the silicon nitride film 49, the oxide film 48, and the polycrystalline silicon film 47 are anisotropically etched by RIE or the like, as shown in FIG.
As shown in (a), the gate electrode 54 is formed.

【０１２６】より詳細には、多結晶シリコン膜４７から
なるフローティングゲート電極、酸化膜４８、シリコン
窒化膜４９、酸化膜５０からなるゲート電極間絶縁膜、
ＷＳｉx 膜５２、多結晶シリコン膜５１からなるポリサ
イド構造のコントロールゲート電極を形成する。この
後、同図（ａ）に示すように、フォトレジストパターン
５３を灰化して剥離する。More specifically, a floating gate electrode made of a polycrystalline silicon film 47, an inter-gate electrode insulating film made of an oxide film 48, a silicon nitride film 49 and an oxide film 50,
A control gate electrode having a polycide structure composed of the WSi x film 52 and the polycrystalline silicon film 51 is formed. Thereafter, as shown in FIG. 4A, the photoresist pattern 53 is ashed and peeled off.

【０１２７】次に図１２（ｂ）に示すように、Ｏ2 雰囲
気で８００℃、１０分程度の酸化を行なって、基板表面
ならびにゲート電極５４の側面および上面に酸化膜５５
を形成した後、加速電圧６０ＫｅＶ，ドーズ量約１×１
０16ｃｍ-2の条件で全面にＡｓイオンを注入して、ソー
ス・ドレイン領域５６を形成する。Next, as shown in FIG. 12B, oxidation is performed in an O 2 atmosphere at 800 ° C. for about 10 minutes to form an oxide film 55 on the surface of the substrate and the side and upper surfaces of the gate electrode 54.
After forming, the acceleration voltage is 60 KeV and the dose is about 1 × 1.
As ions are implanted into the entire surface under the condition of 0 16 cm -2 to form the source / drain regions 56.

【０１２８】このイオン注入のときに、高濃度のＡｓに
より反跳された酸化膜５８中の酸素がＷＳｉx 膜５２の
表面に取り込まれ、Ｗ，Ｓｉ，Ｏからなる酸化に対して
安定な安定層５７も形成される。安定層５７のＯ濃度は
１×１０21個／ｃｍ3 以上である。At the time of this ion implantation, the oxygen in the oxide film 58 recoiled by the high concentration of As is taken into the surface of the WSi x film 52, and stable and stable against the oxidation of W, Si, and O. Layer 57 is also formed. The O concentration of the stable layer 57 is 1 × 10 21 pieces / cm 3 or more.

【０１２９】次に図１２（ｃ）に示すように、Ｏ2 雰囲
気で９００℃、６０分程度の酸化を行なって、熱酸化膜
５８を形成する。酸化量は必要とするゲート耐圧によっ
て適宜決定する。Next, as shown in FIG. 12C, oxidation is performed at 900 ° C. for about 60 minutes in an O 2 atmosphere to form a thermal oxide film 58. The amount of oxidation is appropriately determined according to the required gate breakdown voltage.

【０１３０】この酸化のとき、ＷＳｉx 膜５２の表面に
酸化に対して安定な安定層５７が形成されているので、
ＷＳｉx 膜５２中のシリコンの消費を効果的に防止でき
るので、微細化を進めても、ＷＳｉx 膜５２の食い込み
を効果的に防止でき、耐圧の低下を抑制できるようにな
る。At the time of this oxidation, since the stable layer 57 which is stable against oxidation is formed on the surface of the WSi x film 52,
Since the consumption of silicon in the WSi x film 52 can be effectively prevented, even if miniaturized, WSi x film 52 biting can be effectively prevented, and so the decrease in breakdown voltage can be suppressed.

【０１３１】次に図１２（ｄ）に示すように、全面に層
間絶縁膜５９を堆積した後に、ソース・ドレイン領域５
６上にコンタクトホール６０を開孔する。最後に、同図
（ｄ）に示すように、Ａｌ等の導電膜を全面に堆積した
後、この導電膜をパターニングしてソース・ドレイン電
極６１を形成する。Next, as shown in FIG. 12D, after the interlayer insulating film 59 is deposited on the entire surface, the source / drain regions 5 are formed.
A contact hole 60 is opened on the surface 6. Finally, as shown in FIG. 3D, after a conductive film such as Al is deposited on the entire surface, the conductive film is patterned to form the source / drain electrodes 61.

【０１３２】（第５の実施形態）図１３、図１４は、本
発明の第５の実施形態に係るｎ型ＭＯＳＦＥＴの製造方
法を示す工程断面図である。(Fifth Embodiment) FIGS. 13 and 14 are process sectional views showing a method for manufacturing an n-type MOSFET according to a fifth embodiment of the present invention.

【０１３３】まず、図１３（ａ）に示すように、シリコ
ン基板７１にＢイオンを注入し、引続き熱拡散を行なう
ことによって深さ１μｍ程度のｐ型ウェル７２を形成す
る。次に同図（ａ）に示すように、所定の領域に厚さ６
００ｎｍ程度の素子分離絶縁膜７３としてのシリコン酸
化膜を形成し、素子分離を行なう。First, as shown in FIG. 13A, B ions are implanted into the silicon substrate 71, and then thermal diffusion is performed to form a p-type well 72 having a depth of about 1 μm. Then, as shown in FIG.
A silicon oxide film as an element isolation insulating film 73 having a thickness of about 00 nm is formed to perform element isolation.

【０１３４】次に同図１３（ａ）に示すように、厚さ１
０ｎｍ程度の酸化膜７４を形成し、ｎ型ＭＯＳＦＥＴの
しきい値電圧を調整するために不純物イオン７５を注入
する。Next, as shown in FIG. 13A, the thickness 1
An oxide film 74 of about 0 nm is formed, and impurity ions 75 are implanted to adjust the threshold voltage of the n-type MOSFET.

【０１３５】次に図１３（ｂ）に示すように、酸化膜７
４を剥離した後、厚さ１０ｎｍ程度のトンネル酸化膜７
６を形成する。Next, as shown in FIG. 13B, the oxide film 7
After peeling off 4, the tunnel oxide film 7 with a thickness of about 10 nm
6 is formed.

【０１３６】この後、ＮＨ3 雰囲気中で１０００℃、３
０秒程度の窒化処理を行ない、続いて１０００℃、３０
秒程度の再酸化処理を行なう。この窒化および再酸化処
理は電荷を注入した時にトンネル酸化膜の界面準位や酸
化膜中のトラップが増加するのを抑制する効果がある。Thereafter, in an NH 3 atmosphere, 1000 ° C., 3
Nitriding is performed for about 0 seconds, then 1000 ° C, 30
Reoxidize for about 2 seconds. This nitriding and reoxidation treatment has an effect of suppressing an increase in the interface state of the tunnel oxide film and traps in the oxide film when charges are injected.

【０１３７】次に同図（ｂ）に示すように、全面に厚さ
２００ｎｍの多結晶シリコン膜７７を形成した後、ＰＯ
Ｃｌ3 中で８５０℃、６０分程度の熱処理を行なうこと
により、多結晶シリコン膜７７中にＰを導入する。Next, as shown in FIG. 13B, after a polycrystalline silicon film 77 having a thickness of 200 nm is formed on the entire surface, PO is formed.
By performing a heat treatment in Cl 3 at 850 ° C. for about 60 minutes, P is introduced into the polycrystalline silicon film 77.

【０１３８】次に同図（ｂ）に示すように、多結晶シリ
コン膜７７上に厚さ１０ｎｍ程度の酸化膜７８を熱処理
により形成した後、ＬＰＣＶＤ法により厚さ１０ｎｍの
シリコン窒化（ＳｉＮ）膜７９を形成する。Next, as shown in FIG. 9B, an oxide film 78 having a thickness of about 10 nm is formed on the polycrystalline silicon film 77 by heat treatment, and then a silicon nitride (SiN) film having a thickness of 10 nm is formed by LPCVD. 79 is formed.

【０１３９】次に同図（ｂ）に示すように、シリコン窒
化膜７９の表面に９００℃、３０分程度の酸化を行なっ
て酸化膜８０を形成した後、この酸化膜８０上に厚さ２
００ｎｍの多結晶シリコン膜８１を形成し、続いて、Ｐ
ＯＣｌ3 雰囲気中で８５０℃、６０分程度の熱処理を行
なうことにより、多結晶シリコン膜８１中にＰを導入す
る。この後、例えば希弗酸等の処理を行なうことによ
り、工程中に多結晶シリコン膜８１上に形成された自然
酸化膜等の酸化膜を除去する。Next, as shown in FIG. 11B, after the surface of the silicon nitride film 79 is oxidized at 900 ° C. for about 30 minutes to form an oxide film 80, a thickness of 2 is formed on the oxide film 80.
A 00 nm polycrystalline silicon film 81 is formed, and then P
P is introduced into the polycrystalline silicon film 81 by performing a heat treatment at 850 ° C. for about 60 minutes in an OCl 3 atmosphere. Thereafter, for example, a treatment with dilute hydrofluoric acid or the like is performed to remove an oxide film such as a natural oxide film formed on the polycrystalline silicon film 81 during the process.

【０１４０】次に同図（ｂ）に示すように、ＷＳｉx タ
ーゲットを用いてＡｒ雰囲気でのスパッタ法や、ＣＶＤ
法等の成膜法を用いて、多結晶シリコン膜８１上に厚さ
３００ｎｍ程度のＷＳｉx 膜８２を形成する。Next, as shown in FIG. 10B, a sputtering method or a CVD method in an Ar atmosphere using a WSi x target is used.
A WSi x film 82 having a thickness of about 300 nm is formed on the polycrystalline silicon film 81 by using a film forming method such as a method.

【０１４１】次に１３図（ｂ）に示すように、ゲート電
極を形成するためのフォトレジストパターン８３を形成
した後、このフォトレジストパターン８３をマスクとし
て、ＷＳｉx 膜８２、多結晶シリコン膜８１、酸化膜８
０、シリコン窒化膜７９、酸化膜７８、多結晶シリコン
膜７７をＲＩＥ等により異方性エッチングして、図１３
（ｃ）に示すように、ゲート電極８４を形成する。Next, as shown in FIG. 13B, after forming a photoresist pattern 83 for forming a gate electrode, using this photoresist pattern 83 as a mask, the WSi x film 82 and the polycrystalline silicon film 81 are formed. , Oxide film 8
0, the silicon nitride film 79, the oxide film 78, and the polycrystalline silicon film 77 are anisotropically etched by RIE or the like.
As shown in (c), the gate electrode 84 is formed.

【０１４２】より詳細には、多結晶シリコン膜７７から
なるフローティングゲート電極、酸化膜７８、シリコン
窒化膜７９、酸化膜８０からなるゲート電極間絶縁膜、
ＷＳｉx 膜８２、多結晶シリコン膜８１からなるポリサ
イド構造のコントロールゲート電極を形成する。この
後、同図（ｃ）に示すように、フォトレジストパターン
８３を灰化して剥離する。More specifically, the floating gate electrode made of the polycrystalline silicon film 77, the inter-gate electrode insulating film made of the oxide film 78, the silicon nitride film 79, and the oxide film 80,
A control gate electrode having a polycide structure composed of the WSi x film 82 and the polycrystalline silicon film 81 is formed. Thereafter, as shown in FIG. 7C, the photoresist pattern 83 is ashed and peeled off.

【０１４３】次に図１４（ｂ）に示すように、ＣＶＤ法
等を用いて基板表面ならびにゲート電極８４の側面およ
び上面に酸化膜８５を形成した後、加速電圧６０Ｋｅ
Ｖ，ドーズ量約１×１０16ｃｍ-2の条件で全面にＡｓを
イオン注入して、ソース・ドレイン領域８６を形成す
る。Next, as shown in FIG. 14B, an oxide film 85 is formed on the surface of the substrate and on the side surfaces and the upper surface of the gate electrode 84 by using the CVD method or the like, and then an accelerating voltage of 60 Ke is applied.
A source / drain region 86 is formed by ion-implanting As into the entire surface under the conditions of V and a dose amount of about 1 × 10 16 cm -2 .

【０１４４】このイオン注入のときに、高濃度のＡｓに
より反跳された酸化膜８５中の酸素がＷＳｉx 膜８２の
表面に取り込まれ、Ｗ，Ｓｉ，Ｏからなる酸化に対して
安定な安定層８７も形成される。安定層８７のＯ濃度は
１×１０21個／ｃｍ3 以上とする。At the time of this ion implantation, oxygen in the oxide film 85 recoiled by high concentration As is taken into the surface of the WSi x film 82, and stable and stable against oxidation of W, Si, and O. Layer 87 is also formed. The O concentration of the stable layer 87 is 1 × 10 21 pieces / cm 3 or more.

【０１４５】次に図１４（ａ）に示すように、Ｏ2 雰囲
気で９００℃、６０分程度の酸化を行なって、熱酸化膜
８８を形成する。酸化量は必要とするゲート耐圧によっ
て適宜決定する。Next, as shown in FIG. 14A, oxidation is performed at 900 ° C. for about 60 minutes in an O 2 atmosphere to form a thermal oxide film 88. The amount of oxidation is appropriately determined according to the required gate breakdown voltage.

【０１４６】この酸化のとき、ＷＳｉx 膜８２の表面に
酸化に対して安定な安定層８７が形成されているので、
ＷＳｉx 膜８２中のシリコンの消費を効果的に防止でき
るので、微細化を進めても、ＷＳｉx 膜８２の食い込み
を効果的に防止でき、耐圧の低下を抑制できるようにな
る。At the time of this oxidation, since the stable layer 87 which is stable against oxidation is formed on the surface of the WSi x film 82,
Since the consumption of silicon in the WSi x film 82 can be effectively prevented, even if miniaturized, it is possible to prevent biting of WSi x film 82 effectively, so that the decrease in breakdown voltage can be suppressed.

【０１４７】次に図１４（ｃ）に示すように、全面に層
間絶縁膜８９を堆積した後に、ソース・ドレイン領域８
６上にコンタクトホール９０を開孔する。最後に、同図
（ｃ）に示すように、Ａｌ等の導電膜を全面に堆積した
後、この導電膜をパターニングしてソース・ドレイン電
極９１を形成する。Next, as shown in FIG. 14C, after depositing an interlayer insulating film 89 on the entire surface, the source / drain regions 8 are formed.
A contact hole 90 is opened on the surface 6. Finally, as shown in FIG. 3C, a conductive film of Al or the like is deposited on the entire surface, and then the conductive film is patterned to form the source / drain electrodes 91.

【０１４８】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、高融点
金属シリサイド膜としてＷＳｉx 膜を用いたが、その代
わりにＭｏＳｉx 膜等の他の高融点金属シリサイド膜を
用いても良い。The present invention is not limited to the above embodiment. For example, in the above embodiment, the WSi x film is used as the refractory metal silicide film, but other refractory metal silicide film such as a MoSi x film may be used instead.

【０１４９】また、第３〜第５の実施形態では、ポリサ
イドゲートとなるＷＳｉx 膜、多結晶シリコン膜をゲー
ト状に加工した後に、酸素イオンを注入して安定層を形
成したが、逆に、酸素イオンを注入して安定層を形成し
た後、ＷＳｉx 膜、多結晶シリコン膜を加工しても良
い。Further, in the third to fifth embodiments, the WSi x film and the polycrystalline silicon film to be the polycide gate are processed into a gate shape, and then oxygen ions are implanted to form a stable layer. Alternatively, after the oxygen ions are implanted to form the stable layer, the WSi x film and the polycrystalline silicon film may be processed.

【０１５０】上記実施形態では、ｎ型ＭＯＳＦＥＴの場
合について説明したが、本発明はｐ型ＭＯＳＦＥＴにも
当然に適用できる。また、本発明は、ＭＯＳＦＥＴの電
極や配線以外の電極や配線にも適用できる。In the above embodiment, the case of the n-type MOSFET has been described, but the present invention can naturally be applied to the p-type MOSFET. Further, the present invention can be applied to electrodes and wirings other than the electrodes and wirings of the MOSFET.

【０１５１】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。Besides, various modifications can be made without departing from the scope of the present invention.

【０１５２】[0152]

【発明の効果】以上詳述したように本発明によれば、微
細化を進めても、耐圧の低下を抑制できるシリコン膜上
に高融点金属シリサイド膜を積層した構造の電極（配
線）を実現できるようになる。As described above in detail, according to the present invention, an electrode (wiring) having a structure in which a refractory metal silicide film is laminated on a silicon film, which can suppress the breakdown voltage even if the miniaturization is advanced, is realized. become able to.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施形態に係るｎ型ＭＯＳＦＥ
Ｔの製造方法を示す工程断面図FIG. 1 is an n-type MOSFET according to a first embodiment of the present invention;
Process sectional drawing showing the manufacturing method of T

【図２】シリコンイオン注入層の効果を示す図FIG. 2 is a diagram showing an effect of a silicon ion implantation layer.

【図３】本発明の第２の実施形態に係るｎ型ＭＯＳＦＥ
Ｔの製造方法を示す前半の工程断面図FIG. 3 is an n-type MOSFE according to a second embodiment of the present invention.
Process sectional drawing of the first half showing the manufacturing method of T

【図４】本発明の第２の実施形態に係るｎ型ＭＯＳＦＥ
Ｔの製造方法を示す後半の工程断面図FIG. 4 is an n-type MOSFE according to a second embodiment of the present invention.
Process sectional drawing of the latter half showing the manufacturing method of T

【図５】本発明の第３の実施形態に係るｎ型ＭＯＳＦＥ
Ｔの製造方法を示す前半の工程断面図FIG. 5 is an n-type MOSFE according to a third embodiment of the present invention.
Process sectional drawing of the first half showing the manufacturing method of T

【図６】本発明の第３の実施形態に係るｎ型ＭＯＳＦＥ
Ｔの製造方法を示す後半の工程断面図FIG. 6 is an n-type MOSFE according to a third embodiment of the present invention.
Process sectional drawing of the latter half showing the manufacturing method of T

【図７】ポリサイドゲートの高融点金属シリサイド膜に
Ａｓイオンを酸化膜を介して注入した場合の様子を示す
図FIG. 7 is a diagram showing a state in which As ions are implanted into a refractory metal silicide film of a polycide gate through an oxide film.

【図８】ポリサイドゲートに後酸化を行なった場合の酸
化時間と酸化膜厚ＴOXとの関係を示す図FIG. 8 is a diagram showing the relationship between the oxidation time and the oxide film thickness T ox when the polycide gate is post-oxidized.

【図９】高融点金属シリサイド膜に酸化膜を介してＡｓ
イオンを注入した後、酸素雰囲気中で酸化を行なった場
合の酸化膜の初期酸化膜厚からの増分を示す図FIG. 9: As through the oxide film on the refractory metal silicide film
Diagram showing the increment from the initial oxide film thickness of the oxide film when oxidizing in an oxygen atmosphere after implanting ions

【図１０】図９の高融点金属シリサイド膜の深さ方向の
酸素濃度分布を示す図10 is a diagram showing the oxygen concentration distribution in the depth direction of the refractory metal silicide film of FIG.

【図１１】本発明の第４の実施形態に係るｎ型ＭＯＳＦ
ＥＴの製造方法を示す前半の工程断面図FIG. 11 is an n-type MOSF according to a fourth embodiment of the present invention.
Process sectional drawing of the first half showing the manufacturing method of ET

【図１２】本発明の第４の実施形態に係るｎ型ＭＯＳＦ
ＥＴの製造方法を示す後半の工程断面図FIG. 12 is an n-type MOSF according to a fourth embodiment of the present invention.
Process sectional drawing of the latter half showing the manufacturing method of ET

【図１３】本発明の第５の実施形態に係るｎ型ＭＯＳＦ
ＥＴの製造方法を示す前半の工程断面図FIG. 13 is an n-type MOSF according to a fifth embodiment of the present invention.
Process sectional drawing of the first half showing the manufacturing method of ET

【図１４】本発明の第５の実施形態に係るｎ型ＭＯＳＦ
ＥＴの製造方法を示す後半の工程断面図FIG. 14 is an n-type MOSF according to a fifth embodiment of the present invention.
Process sectional drawing of the latter half showing the manufacturing method of ET

【図１５】従来のポリサイドゲートを用いたｎ型ＭＯＳ
ＦＥＴの製造方法を示す工程断面図FIG. 15 is an n-type MOS using a conventional polycide gate.
Process cross-sectional views showing a method for manufacturing an FET

【図１６】高融点金属シリサイド膜としてＷＳｉx 膜を
用いた場合の各酸化膜厚ＴOXにおけるゲート線幅とＳｉ
／Ｗとの関係を示す図FIG. 16 shows the gate line width and Si at each oxide film thickness T OX when a WSi x film is used as the refractory metal silicide film.
Diagram showing the relationship with / W

【図１７】ポリサイドゲートにおけるゲート耐圧の原因
を説明するための図FIG. 17 is a diagram for explaining a cause of gate breakdown voltage in a polycide gate.

【符号の説明】[Explanation of symbols]

１…シリコン基板 ２…素子分離絶縁膜 ３…ゲート酸化膜 ４…多結晶シリコン膜 ５…ＷＳｉx 膜 ６…シリコンイオン注入層 ７…シリコン酸化膜 １１…シリコン基板 １２…素子分離絶縁膜 １３…ゲート酸化膜 １４…多結晶シリコン膜 １５…ＷＳｉx 膜 １６、１６´…酸化膜 １７…シリコンイオン注入層 １８…プリアモルファス領域 １９…低濃度のソース・ドレイン領域 ２０…ゲート側壁絶縁膜 ２１…シリコン基板 ２２…ｐ型ウェル ２３…素子分離絶縁膜 ２４…酸化膜 ２５…不純物イオン ２６…ゲート酸化膜 ２７…多結晶シリコン膜 ２８…ＷＳｉx 膜 ２９…安定層 ３０…フォトレジストパターン ３１…ゲート電極 ３２…酸化膜 ３３…ソース・ドレイン領域 ３４…熱酸化膜 ３５…層間絶縁膜 ３６…コンタクトホール ３７…ソース・ドレイン電極 ４１…シリコン基板 ４２…ｐ型ウェル ４３…素子分離絶縁膜 ４４…酸化膜 ４５…不純物イオン ４６…トンネル酸化膜 ４７…多結晶シリコン膜 ４８…酸化膜 ４９…シリコン窒化膜 ５０…酸化膜 ５１…多結晶シリコン膜 ５２…ＷＳｉx 膜 ５３…フォトレジストパターン ５４…ゲート電極 ５５…酸化膜 ５６…ソース・ドレイン領域 ５７…安定層 ５８…熱酸化膜 ５９…層間絶縁膜 ６０…コンタクトホール ６１…ソース・ドレイン電極1 ... silicon substrate 2 ... the element isolation insulating film 3 ... gate oxide film 4 ... polycrystalline silicon film 5 ... WSi x film 6 ... silicon ion implanted layer 7 ... silicon oxide film 11 ... silicon substrate 12 ... the element isolation insulating film 13 ... gate Oxide film 14 ... Polycrystalline silicon film 15 ... WSi x film 16, 16 '... Oxide film 17 ... Silicon ion implantation layer 18 ... Preamorphous region 19 ... Low concentration source / drain region 20 ... Gate sidewall insulating film 21 ... Silicon substrate 22 ... P-type well 23 ... Element isolation insulating film 24 ... Oxide film 25 ... Impurity ion 26 ... Gate oxide film 27 ... Polycrystalline silicon film 28 ... WSi x film 29 ... Stabilization layer 30 ... Photoresist pattern 31 ... Gate electrode 32 ... Oxide film 33 ... Source / drain region 34 ... Thermal oxide film 35 ... Interlayer insulating film 36 ... Contact hole 37 ... Source Drain electrode 41 ... Silicon substrate 42 ... P-type well 43 ... Element isolation insulating film 44 ... Oxide film 45 ... Impurity ion 46 ... Tunnel oxide film 47 ... Polycrystalline silicon film 48 ... Oxide film 49 ... Silicon nitride film 50 ... Oxide film 51 ... polycrystalline silicon film 52 ... WSi x film 53 ... photo-resist pattern 54 ... gate electrode 55 ... oxide film 56 ... drain region 57 ... stable layer 58 ... thermal oxide film 59 ... interlayer insulating film 60 ... contact hole 61 ... source・ Drain electrode

フロントページの続き (72)発明者 須黒 恭一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内Front page continuation (72) Inventor Kyoichi Suguro No. 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Prefecture Corporate Research & Development Center

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】シリコン膜と、 このシリコン膜上に形成された高融点金属シリサイド膜
と、 この高融点金属シリサイド膜の表面に形成されたシリコ
ンイオン注入層とからなる配線および電極の少なくとも
一方を具備してなることを特徴とする半導体装置。1. A wiring and an electrode comprising a silicon film, a refractory metal silicide film formed on the silicon film, and a silicon ion implantation layer formed on the surface of the refractory metal silicide film. A semiconductor device comprising: 【請求項２】シリコン膜上に高融点金属シリサイド膜を
形成し、この高融点金属シリサイド膜の表面にシリコン
をイオン注入する工程を有する配線および電極の少なく
とも一方を形成する工程と、 前記イオン注入の後に酸化処理を行なう工程とを有する
ことを特徴とする半導体装置の製造方法。2. A step of forming a refractory metal silicide film on a silicon film, and forming at least one of a wiring and an electrode having a step of ion-implanting silicon on the surface of the refractory metal silicide film; And a step of performing an oxidation treatment after the step of manufacturing the semiconductor device. 【請求項３】シリコン膜と、 このシリコン膜上に形成された高融点金属シリサイド膜
と、 この高融点金属シリサイド膜の表面に形成され、シリコ
ン、前記高融点金属シリサイド膜を構成する高融点金属
および濃度が１×１０21個／ｃｍ3 以上の酸素からなる
酸化に対して安定な安定層とからなる配線および電極の
少なくとも一方を具備してなることを特徴とする半導体
装置。3. A silicon film, a refractory metal silicide film formed on the silicon film, and silicon, a refractory metal forming the refractory metal silicide film on the surface of the refractory metal silicide film. And a semiconductor device comprising at least one of a wiring and an electrode formed of a stable layer which is stable against oxidation and which is composed of oxygen having a concentration of 1 × 10 21 pieces / cm 3 or more. 【請求項４】シリコン膜上に高融点金属シリサイド膜を
形成し、この高融点金属シリサイド膜の表面に酸素をイ
オン注入して、酸化に対して安定な安定層を形成する工
程を有する配線および電極の少なくとも一方を形成する
工程と、 前記イオン注入の後に酸化処理を行なう工程とを有する
ことを特徴とする半導体装置の製造方法。4. A wiring having a step of forming a refractory metal silicide film on a silicon film, and implanting oxygen into the surface of the refractory metal silicide film to form a stable layer stable against oxidation. A method of manufacturing a semiconductor device, comprising: a step of forming at least one of electrodes; and a step of performing an oxidation treatment after the ion implantation. 【請求項５】基板上にシリコン膜を形成する工程と、 このシリコン膜上に高融点金属シリサイド膜を形成する
工程と、 前記シリコン膜および高融点金属シリサイド膜を加工し
て、配線および電極の少なくとも一方を形成する工程
と、 前記加工の前または後に、前記高融点金属シリサイド膜
の表面に酸素をイオン注入して、前記高融点金属シリサ
イド膜の表面に酸化に対して安定な安定層を形成する工
程と、 前記イオン注入の後に酸化処理を行なう工程とを有する
ことを特徴とする半導体装置の製造方法。5. A step of forming a silicon film on a substrate, a step of forming a refractory metal silicide film on the silicon film, a step of processing the silicon film and the refractory metal silicide film to form wiring and electrodes. Forming at least one of them, and before or after the processing, oxygen is ion-implanted into the surface of the refractory metal silicide film to form a stable layer against oxidation on the surface of the refractory metal silicide film. And a step of performing an oxidation treatment after the ion implantation, a method of manufacturing a semiconductor device. 【請求項６】基板上にシリコン膜を形成する工程と、 このシリコン膜上に高融点金属シリサイド膜を形成する
工程と、 前記シリコン膜および高融点金属シリサイド膜を加工し
て、配線および電極の少なくとも一方を形成する工程
と、 前記加工の前または後に、前記高融点金属シリサイド膜
上に酸化膜を形成し、この酸化膜を介して、前記高融点
金属シリサイド膜の表面に酸素をイオン注入して、前記
高融点金属シリサイド膜の表面に酸化に対して安定な安
定層を形成する工程と、 前記イオン注入の後に酸化処理を行なう工程とを有する
ことを特徴とする半導体装置の製造方法。6. A step of forming a silicon film on a substrate, a step of forming a refractory metal silicide film on the silicon film, a step of processing the silicon film and the refractory metal silicide film to form wiring and electrodes. A step of forming at least one, and before or after the processing, an oxide film is formed on the refractory metal silicide film, and oxygen is ion-implanted into the surface of the refractory metal silicide film through the oxide film. And a step of forming a stable layer that is stable against oxidation on the surface of the refractory metal silicide film, and a step of performing an oxidation treatment after the ion implantation, a method of manufacturing a semiconductor device.
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