JPH09204792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 歩留まりを向上させることができる半導体記
憶装置を提供する。 【解決手段】ヒューズＦ１〜Ｆ３がいずれも切断されて
いないときは、コラムデコーダのデコード出力Ａ１、Ａ
２、Ａ３はコラム線ＣＬ０、ＣＬ１、ＣＬ２に接続され
る。この場合では端子ａ０、ａ３の電圧が等しいためＮ
ＯＲゲート１５の出力（シグネチャー出力信号）は常に
ローレベルとなる。コラム線ＣＬ１が不良であるとき
は、ヒューズＦ２が切断され、コラムデコーダのデコー
ド出力Ａ１、Ａ２、Ａ３はコラム線ＣＬ０、ＣＬ１、予
備コラム線ＣＬ２に接続される。この場合では端子ａ
０、ａ３の電圧が異なるため、シグネチャー制御信号Ｐ
ＩＳＩＧがローレベルとなると、シグネチャー出力信号
がハイレベルとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長メモリセルを
備える半導体記憶装置に関し、冗長メモリセルを使用し
たか否かを検出する検出手段を備える半導体集積回路に
関する。

【０００２】

【従来の技術】一般に、半導体記憶装置（以下、メモリ
装置という。）を設計する際には、規定の記憶容量分の
メモリセルに加えて、予備のコラム線、ロウ線に沿って
配置した冗長メモリセルを設けておくようになってい
る。このような冗長メモリセルを設けることにより、製
造時に一部のメモリセルに欠陥が生じた場合に、不良な
メモリセルが接続されているコラム線あるいはロウ線を
切り離し、他の良好な冗長メモリセルが接続されている
予備のコラム線あるいはロウ線を使用して規定の記憶容
量のメモリ装置とすることができる。これにより、製造
時の歩留まりを向上させることができるようになってい
る。

【０００３】コラム線あるいはロウ線の切り換えは、コ
ラムアドレスデコーダあるいはロウアドレスデコーダ中
に設けられたシフトリダンシー回路を用いて行われる。
このシフトリダンシー回路は、いずれかのメモリセルが
不良である場合に、不良セルが接続されているコラム線
あるいはロウ線にいずれのデコード出力も供給されず、
冗長セルが接続されているコラム線あるいはロウ線にデ
コード出力が供給されるように、コラムアドレスあるい
はロウアドレスのデコード出力とコラム線あるいはロウ
線との対応関係を切り換えるようになっている。このデ
コード出力とコラム線あるいはロウ線との対応関係の切
り換えは、例えばシフトリダンシー回路内に設けられた
ヒューズを切断することにより行われる。

【０００４】このように冗長メモリセルを備えるメモリ
装置は、入出力、電源供給等の動作を制御するために、
冗長メモリセルを使用したか否かを検出する検出回路
（シグネチャー回路）を備えている。

【０００５】図２はこのようなシグネチャー回路の構成
を示しており、同図中において、２０は冗長メモリセル
あるいは冗長メモリセルを使用したか否かに応じた電圧
を発生する電圧発生回路であり、２５はシグネチャー制
御信号ＰＩＳＩＧに応じてシグネチャー出力信号を出力
するＮＯＲゲートである。電圧発生部２０は電源電圧と
接地電位の間に直列に接続されたＰ型ＭＯＳトランスフ
ァーゲートＰＭ０と、このＰ型ＭＯＳトランスファーゲ
ートＰＭ０と並列接続されたＰ型ＭＯＳトランスファー
ゲートＰＭ１と、ヒューズＦ０を備えている。

【０００６】このヒューズＦ０は上述のようにシフトリ
ダンシー回路内に設けられたヒューズを切断して冗長セ
ルを使用する際に、同時に切断される。従って、冗長メ
モリセルを使用していない場合、すなわち不良なメモリ
セルが存在しない場合は、このヒューズＦ０は切断され
ない。

【０００７】また、Ｐ型ＭＯＳトランスファーゲートＰ
Ｍ０のゲートには制御信号ＩＮＴが入力されている。こ
の制御信号ＩＮＴはシグネチャー制御信号ＰＩＳＩＧが
ローレベルになる所定時間前にハイレベルとされ、シグ
ネチャー出力信号ＳＩＧＩＯの出力が終了した後、ロー
レベルとされるようになっている。この制御信号ＩＮＴ
がローレベルである間は、Ｐ型ＭＯＳトランスファーゲ
ートＰＭ０がオン状態となっている。

【０００８】Ｐ型ＭＯＳトランスファーゲートＰＭ０の
ドレイン（あるいはソース）とヒューズＦ０の間の接点
ｎ０の電位は、インバータＩＶ０を介してＰ型ＭＯＳト
ランスファーゲートＰＭ１のゲートに供給されている。
インバータＩＶ０の出力（出力端子ｎ１）はＮＯＲゲー
ト２５の一方の入力端子に供給されている。ＮＯＲゲー
ト２５の他の入力端子には、シグネチャー制御信号ＰＩ
ＳＩＧが供給されている。このＮＯＲゲート２５はシグ
ネチャー制御信号ＰＩＳＩＧがローレベルであるとき
に、その出力をシグネチャー出力信号ＳＩＧＩＯとして
図示しない入出力制御部等に供給するようになってい
る。

【０００９】以下、このようなシグネチャー回路の動作
を説明する。

【００１０】冗長メモリセルを使用していない場合は、
ヒューズＦ０が切断されていないため、端子ｎ０が接地
電位に接続されており、図３（Ａ）に示すように制御信
号ＩＮＴがローレベルである間にＰ型ＭＯＳトランスフ
ァーゲートＰＭ０がオン状態となっても端子ｎ０の電圧
は同図（Ｃ）に示すように常にローレベルとなり、イン
バータＩＶ０の出力端子ｎ１の電圧は同図（Ｄ）に示す
ように常にハイレベルとなる。従って、同図（Ｂ）に示
すようにシグネチャー制御信号ＰＩＳＩＧがローレベル
となっても、同図（Ｅ）に示すようにシグネチャー出力
信号ＳＩＧＩＯはローレベルのままとなる。

【００１１】一方、冗長メモリセルを使用している場合
は、ヒューズＦ０が切断されているため、端子ｎ０が接
地されず、図４（Ａ）に示すように制御信号ＩＮＴがロ
ーレベルであるときにＰ型ＭＯＳトランスファーゲート
ＰＭ０がオン状態となると、インバータＩＶ０の入力に
ハイレベルの電圧が供給される。これにより、インバー
タＩＶ０の出力電圧がローレベルとなり、Ｐ型ＭＯＳト
ランスファーゲートＰＭ１がオン状態となって、常にイ
ンバータＩＶ０の入力にハイレベルの電圧が供給された
状態で安定する。

【００１２】従って、端子ｎ０の電圧は図４（Ｃ）に示
すように常にハイレベルとなり、インバータＩＶ０の出
力端子ｎ１の電圧は同図（Ｄ）に示すように常にローレ
ベルとなる。このため、同図（Ｂ）に示すようにシグネ
チャー制御信号ＰＩＳＩＧがローレベルとなると、同図
（Ｅ）に示すようにシグネチャー出力信号ＳＩＧＩＯが
ハイレベルとなる。

【００１３】このようにシグネチャー回路はヒューズＦ
０の状態に応じてローレベル又はハイレベルとなるシグ
ネチャー出力信号ＳＩＧＩＯを発生し、上述の入出力制
御部等に供給するようになっている。

【００１４】

【発明が解決しようとする課題】従来のシグネチャー回
路は上述のように構成されているため、不良なメモリセ
ルが接続されているコラム（ロウ）線をアドレスのデコ
ード出力から切り離し、コラム（ロウ）線を順次シフト
して、冗長ビットが接続されているコラム（ロウ）線に
アドレスのデコード出力を供給する際に、切り換え制御
回路に設けられているヒューズを切断する。

【００１５】これらのヒューズの切断は、一般に集光し
たレーザ光等によって切断されるようになっており、切
断するヒューズの数が増えると、切断作業の工数が増加
してコストが増加し、また、切断するヒューズの数が増
加すると、切断作業の失敗の可能性が増加するために歩
留まりが低下する問題がある。

【００１６】本発明は、上述のような問題点に鑑みてな
されたものであり、工数を低減させて製造コストを低減
させることができ、歩留まりを向上させることができる
半導体記憶装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数の選択線と、複数の選択線に沿って配置さ
れた複数のメモリセルと、少なくとも１本の予備選択線
と、予備選択線に沿って配置された冗長メモリセルと、
供給されるアドレスをデコードして複数の選択線に対応
する複数のデコード出力を出力するアドレスデコーダ
と、複数の選択線に対して別個に設けられた複数のヒュ
ーズが直列接続されてなるヒューズ群を備えている。ま
た、この半導体記憶装置は、切り換え制御手段と冗長メ
モリセル使用判定手段を備えている。切り換え制御手段
は、複数の選択線に対して別個に設けられ、各々対応す
るヒューズ及びそれ以前のヒューズが切断されていない
ときは、各々対応するデコード出力を対応する選択線に
供給し、各々対応するヒューズ又はそれ以前のヒューズ
が切断されているときは、各々対応するデコード出力を
対応する選択線の次の選択線あるいは予備選択線に供給
する。また、冗長メモリセル使用判定手段は、ヒューズ
群のヒューズのいずれもが切断されていなければ冗長メ
モリセルが使用されていないと判定し、ヒューズ群のヒ
ューズのいずれかが切断されていれば冗長メモリセルが
使用されていると判定する。

【００１８】さらに、ヒューズ群の一端に電圧を供給す
る電圧供給手段を備える構成としてもよく、この場合
は、切り換え制御手段が対応するヒューズの一端の電位
に基づいてヒューズが切断されているか否かを判定する
構成とする。

【００１９】また、本発明に係る半導体記憶装置は、複
数のメモリセルブロックを有し、各メモリセルブロック
が、複数の選択線と、各選択線に沿って配置された複数
のメモリセルと、少なくとも１本の予備選択線と、予備
選択線に沿って配置された冗長メモリセルと、選択線に
対して別個に設けられた複数のヒューズが直列接続され
てなるヒューズ群とを有する。さらに、この半導体記憶
装置は、複数のメモリセルブロックに対して共通に、ア
ドレスデコーダと、ブロック選択手段と、切り換え選択
手段と、冗長メモリ使用判定手段とを備える。アドレス
デコーダは供給されるアドレスをデコードして複数の選
択線に対応する複数のデコード出力を出力する。ブロッ
ク選択手段は、供給されるブロックアドレスに応じて、
複数のメモリセルブロックの内の１つを選択する。ま
た、切り換え制御手段は複数の選択線に対して別個に設
けられ、ブロック選択手段により各メモリセルブロック
が選択される際に、各々選択されたメモリセルブロック
内の対応するヒューズ及びそれ以前のヒューズが切断さ
れていないときは、各々対応するデコード出力を選択さ
れたメモリセルブロックの対応する選択線に供給し、各
々対応するヒューズ又はそれ以前のヒューズが切断され
ているときは、各々対応するデコード出力を選択された
メモリセルブロックの対応する選択線の次の選択線ある
いは予備選択線に供給する。冗長メモリセル使用判定手
段は、ヒューズ群のヒューズのいずれもが切断されてい
なければ冗長メモリセルが使用されていないと判定し、
ヒューズ群のヒューズのいずれかが切断されていれば冗
長メモリセルが使用されていると判定する。

【００２０】さらに、メモリセルブロックの各々に対応
して、ブロック選択手段により各々対応するメモリブロ
ックが選択される際に、各々対応するメモリセルブロッ
クのヒューズ群の一端にメモリセルブロックを選択する
信号を印加する選択信号印可手段を設けてもよく、この
場合、切り換え制御手段は対応するヒューズの一端の電
位に基づいて上記ヒューズが切断されているか否かを判
定する構成とする。

【００２１】また、冗長メモリセル使用判定手段がヒュ
ーズ群の両端の電位を比較し、ヒューズ群の両端の電位
が等しいときはヒューズ群内のヒューズのいずれも切断
されていないと判定し、ヒューズ群の両端の電位が異な
るときはヒューズ群内のヒューズのいずれかが切断され
ていると判定する構成としてもよい。

【００２２】

【発明の実施の形態】本発明に係る半導体記憶装置は、
ＤＲＡＭ等のメモリ装置に適用することができる。本発
明を適用した第１のメモリ装置は、図５に示すようにｎ
×ｍのマトリックス状に配置された複数のメモリセルか
らなるメモリセルブロック１と、コラムアドレスをデコ
ードし、このデコード出力に応じてコラム線（選択線）
を選択するコラムアドレスデコーダ２と、ロウアドレス
をデコードし、このデコード出力に応じてロウ線を選択
するロウアドレスデコーダ３とを備える。

【００２３】このメモリ装置では、メモリセルに対する
書き込みあるいは読み出しを行う際に、外部から供給さ
れるアドレスに従ってコラムアドレスデコーダ２及びロ
ウアドレスデコーダ３により書き込みあるいは読み出し
を行うメモリセルが接続されているコラム線及びロウ線
を選択し、選択されたコラム線とロウ線の交点上にある
メモリセルに対して書き込みあるいは読み出しを行うよ
うになっている。

【００２４】コラム線、ロウ線の各々１本は、予備のメ
モリセルが接続された予備コラム線、予備ロウ線（予備
選択線）となっており、これらの予備コラム線（予備ロ
ウ線）は、メモリセルブロック１内のメモリセルが不良
であるときに使用されるようになっている。

【００２５】図１はコラムアドレスデコーダ２のより詳
細な構成を示す図である。なお、この図１では説明を簡
略化するためにメモリセルブロック１のコラム線が３本
で、予備コラム線が１本の場合を図示している。この図
１中において、１１は供給されたコラムアドレスをデコ
ードして３つのデコード出力Ａ１、Ａ２、Ａ３を出力す
るコラムデコーダ１１であり、ＣＬ０、ＣＬ１及びＣＬ
２は各々メモリセルが接続されているコラム線であり、
ＣＬ３は冗長メモリセルが接続されている予備コラム線
である。予備コラム線、予備ロウ線は各々１本ずつでな
くとも良く、数本のコラム線（ロウ線）毎に予備コラム
線（予備ロウ線）を設けても良い。この場合は、複数の
コラム線上のメモリセルが不良となってもコラム線の切
り換えによって良品化することができる。

【００２６】また、１２はコラムデコーダ１１のデコー
ド出力Ａ１、Ａ２、Ａ３に応じてコラム線ＣＬ０、ＣＬ
１、ＣＬ２、予備コラム線ＣＬ３の内の１つを選択する
と共に、メモリセルの一部に不良が生じた場合に、コラ
ム線ＣＬ０、ＣＬ１、ＣＬ２の内の不良なメモリセルが
接続されているコラム線を避け、コラムデコーダ１１の
デコード出力Ａ１、Ａ２、Ａ３が供給されるコラム線を
順次、隣接するコラム線にシフトさせて冗長メモリセル
が接続されているコラム線を使用するシフトリダンダン
シー回路である。また、１３はシフトリダンダンシー回
路が冗長メモリセルを使用したか否かを検出するシグネ
チャー回路である。

【００２７】シフトリダンダンシー回路１２は、電源Ｖ
ｃｃとプルダウン回路１６の間に設けられた３つのヒュ
ーズＦ１、Ｆ２、Ｆ３と、コラムデコーダ１１のデコー
ド出力Ａ１が供給される２つのスイッチング素子ＳＷ１
０、ＳＷ１１と、コラムデコーダ１１のデコード出力Ａ
２が供給される２つのスイッチング素子ＳＷ２０、ＳＷ
２１と、コラムデコーダ１１のデコード出力Ａ３が供給
される２つのスイッチング素子ＳＷ３０、ＳＷ３１とを
備えている。なお、この図１は、ヒューズＦ２が切断さ
れた状態を示している。

【００２８】３つのヒューズＦ１、Ｆ２、Ｆ３のプルダ
ウン回路１６側には各々端子ａ１、ａ２、ａ３が設けら
れており、これらの端子ａ１、ａ２、ａ３の電圧はそれ
ぞれスイッチング素子ＳＷ１０、ＳＷ２０、ＳＷ３０に
切り換え制御電圧として供給されている。また、これら
の端子ａ１、ａ２、ａ３の電圧は、各々インバータＩＶ
１、ＩＶ２、ＩＶ３によって反転されて、それぞれスイ
ッチング素子ＳＷ１１、ＳＷ２１、ＳＷ３１に切り換え
制御電圧として供給されている。

【００２９】スイッチング素子ＳＷ１０、ＳＷ３１の出
力は、各々２つのインバータを介してコラム線ＣＬ０、
予備コラム線ＣＬ３に接続されている。また、スイッチ
ング素子ＳＷ１１及びＳＷ２０の出力、スイッチング素
子ＳＷ２１及びＳＷ３０の出力は各々２つのインバータ
を介してコラム線ＣＬ１、ＣＬ２に接続されている。

【００３０】また、シグネチャー回路１３は、ヒューズ
Ｆ１の電源Ｖｃｃ側に設けられた端子ａ０とヒューズＦ
３のプルダウン回路１６側の端子ａ３の電圧が供給され
るＡＮＤゲート１４と、このＡＮＤゲート１４の出力と
シグネチャー制御信号ＰＩＳＩＧが供給されるＮＯＲゲ
ート１５とを備えている。このＮＯＲゲート１５は、シ
グネチャー制御信号ＰＩＳＩＧがローレベルであるとき
に、その出力をシグネチャー出力信号ＳＩＧＩＯとして
図示しない入出力制御部（Ｉ／Ｏ）等に供給する。

【００３１】このように構成されたコラムアドレスデコ
ーダ２では、冗長メモリセルを使用していない場合で
は、ヒューズＦ１、Ｆ２、Ｆ３のいずれも切断されてお
らず、端子ａ０〜ａ３が電源Ｖｃｃに接続された状態と
なっており、各々の端子の電圧がハイレベルとなってい
る。従って、スイッチング素子ＳＷ１０、ＳＷ２０、Ｓ
Ｗ３０がオン状態となり、スイッチング素子ＳＷ１１、
ＳＷ２１、ＳＷ３１がオフ状態となって、コラムデコー
ダ１１のデコード出力Ａ１、Ａ２、Ａ３がそれぞれコラ
ム線ＣＬ０、ＣＬ１、ＣＬ２に接続され、コラムデコー
ダ１１のデコード出力Ａ１、Ａ２、Ａ３によってコラム
線ＣＬ０、ＣＬ１、ＣＬ２を選択し得る状態となる。

【００３２】この状態では図６（Ｂ）及び同図（Ｃ）に
示すように、端子ａ０、ａ３の出力が共にハイレベルと
なっているため、ＡＮＤゲート１４の出力がハイレベル
となっている。従って、同図（Ａ）に示すようにシグネ
チャー制御信号ＰＩＳＩＧがローレベルとなっても、Ｎ
ＯＲゲート１５の出力（シグネチャー出力信号ＳＩＧＩ
Ｏ）は同図（Ｄ）に示すようにローレベルのままとな
る。

【００３３】これに対し、例えばコラム線ＣＬ１に接続
されたメモリセルが不良であり、冗長メモリを使用する
ために上述の図１に示すようにヒューズＦ２を切断して
いる場合では、端子ａ０、ａ１は電源Ｖｃｃに接続され
ているためにハイレベルとなるが、端子ａ２、ａ３は電
源電圧Ｖｃｃに接続されていないためにプルダウン回路
１６によってローレベルとなる。

【００３４】従って、図１に示すようにスイッチング素
子ＳＷ１０、ＳＷ２１、ＳＷ３１がオン状態となり、ス
イッチング素子ＳＷ１１、ＳＷ２０、ＳＷ３０がオフ状
態となり、コラムデコーダ１１のデコード出力Ａ１、Ａ
２、Ａ３がそれぞれコラム線ＣＬ０、ＣＬ２、予備コラ
ム線ＣＬ３に接続され、コラムデコーダ１１のデコード
出力Ａ１、Ａ２、Ａ３によってコラム線ＣＬ０、ＣＬ
２、予備コラム線ＣＬ３を選択し得る状態となる。

【００３５】この状態では図７（Ｂ）及び同図（Ｃ）に
示すように、端子ａ０の電圧がハイレベルとなり、端子
ａ３の電圧がローレベルとなっているため、ＡＮＤゲー
ト１４の出力がローレベルとなっている。従って、同図
（Ａ）に示すようにシグネチャー制御信号ＰＩＳＩＧが
ローレベルとなると、同図（Ｄ）に示すようにＮＯＲゲ
ート１５の出力がハイレベルとなる。

【００３６】端子ａ３の電圧は、ヒューズＦ１、Ｆ２、
Ｆ３の内の１つでも切断されていればプルダウン回路１
６によってローレベルとなり、この場合、シグネチャー
制御信号ＰＩＳＩＧがローレベルとなるとＮＯＲゲート
１５の出力がハイレベルとなる。冗長メモリセルを使用
する場合には、ヒューズＦ１、Ｆ２、Ｆ３の内の１つを
切断することになるため、シグネチャー制御信号ＰＩＳ
ＩＧがローレベルとなった際にＮＯＲゲート１５の出力
がハイレベルであるときは冗長メモリセルが使用されて
いることになる。従って、上述の入出力制御部等はＮＯ
Ｒゲート１５から供給されるシグネチャー出力信号ＳＩ
ＧＩＯに基づいて動作の制御等を行うことができる。

【００３７】なお、以上の説明では、メモリセルブロッ
ク１のコラム線、予備コラム線がそれぞれ３本、１本で
ある場合について説明したが、実際のメモリセルブロッ
ク１のサイズはさらに大きいため、実際のメモリ装置で
は、コラム線の数もさらに多くなるが、ヒューズ、スイ
ッチング手段等の数が増えるだけで、基本的な構成、動
作は上述の説明と同様である。

【００３８】第１のメモリ装置は、上述のように不良な
メモリセルが接続されているコラム線をデコード出力か
ら切り離し、冗長メモリセルが接続されている予備コラ
ム線にデコード出力を供給する際に、シフトリダンシー
回路１２に設けられているヒューズを切断するだけで、
シグネチャー回路１３がヒューズが切断されていること
を検出して、冗長メモリセルが使用されていることを検
出することができる。従って、コラム線の切り換えを行
う際にシフトリダンシー回路のヒューズとシグネチャー
回路のヒューズを共に切断する場合に比較して、切断す
るヒューズの数を減少させることができる。このため、
工数を低減させて製造コストを低減させることができ
る。また、切断するヒューズの数を減少させることがで
きるため、切断の失敗による歩留まりの低下を低減させ
ることができ、さらに、形成されたメモリ装置における
ヒューズの切断箇所が少なくなるため、信頼性を向上さ
せることができる。また、シグネチャー回路に別個のヒ
ューズを設ける必要がないため、メモリ装置の集積度を
向上させることができる。

【００３９】本発明を適用した第２のメモリ装置は、図
８に示すようにメモリセルをブロック化しており、各々
ｎ×ｍの４つのメモリセルブロック１ａ、１ｂ、１ｃ、
１ｄを備えている。コラム線ＣＬ１〜ＣＬｎ−１、予備
コラム線ＣＬｎ及びロウ線ＲＬ１〜ＲＬｍ−１、予備ロ
ウ線ＲＬｍは全てのメモリセルブロック１ａ〜１ｄに共
通に接続されており、書き込みあるいは読み出しを行う
メモリセルブロックの選択は、外部から供給されるアド
レスに基づいてロウアドレスデコーダ３ａが発生するブ
ロックセレクト信号（Block Select）によって行うよう
になっている。このブロックセレクト信号は、ＡＸ８Ｂ
９Ｂ、ＡＸ８９Ｂ、ＡＸ８Ｂ９、ＡＸ８９の４つの信号
からなり、それぞれメモリセルブロック１ａ、１ｂ、１
ｃ、１ｄに供給されている。また、これらのブロックセ
レクト信号ＡＸ８Ｂ９Ｂ、ＡＸ８９Ｂ、ＡＸ８Ｂ９、Ａ
Ｘ８９は、コラムアドレスデコーダ２ａにも供給されて
いる。

【００４０】各ブロックセレクト信号ＡＸ８Ｂ９Ｂ、Ａ
Ｘ８９Ｂ、ＡＸ８Ｂ９、ＡＸ８９は、それぞれメモリセ
ルブロック１ａ、１ｂ、１ｃ、１ｄを選択する際に、選
択するメモリセルブロックに対応するブロックセレクト
信号のみがハイレベルとなり、残りの３つはローレベル
となるようになっている。

【００４１】図９はこの図８に示すメモリ装置のコラム
アドレスデコーダ２ａのより詳細な構成を示している。
なお、この図９では上述の図１に示すコラムアドレスデ
コーダ２と同一又は対応する部分には同一の符号を付し
て示している。また、この図９では説明の簡略化のた
め、各メモリセルブロック１ａ〜１ｄのコラム線が３本
で、予備コラム線が１本である場合について図示してい
る。

【００４２】このコラムアドレスデコーダ２ａは、上述
の図１に示すコラムアドレスデコーダ２と同様に、シフ
トリダンシー回路１２ａとシグネチャー回路１３ａとを
備えている。シフトリダンシー回路１２ａは、上述の図
１に示すヒューズＦ１〜Ｆ３の代わりに各ブロックセレ
クト信号ＡＸ８Ｂ９Ｂ、ＡＸ８９Ｂ、ＡＸ８Ｂ９、ＡＸ
８９に対して、各々直列に接続された３つのヒューズＦ
１１、Ｆ１２、Ｆ１３、ヒューズＦ２１、Ｆ２２、Ｆ２
３、ヒューズＦ３１、Ｆ３２、Ｆ３３、ヒューズＦ４
１、Ｆ４２、Ｆ４３を備えている。これらのヒューズＦ
１１〜Ｆ１３、Ｆ２１〜Ｆ２３、Ｆ３１〜Ｆ３３、Ｆ４
１〜Ｆ４３からなる各ヒューズ群は、端子ｂ１０、ｂ２
０、ｂ３０、ｂ４０とプルアップ回路１７の間にそれぞ
れ直列に接続されている。各端子ｂ１０、ｂ２０、ｂ３
０、ｂ４０には各ブロックセレクト信号ＡＸ８Ｂ９Ｂ、
ＡＸ８９Ｂ、ＡＸ８Ｂ９、ＡＸ８９がインバータを介し
て供給されている。

【００４３】ヒューズＦ１１、Ｆ２１、Ｆ３１、Ｆ４１
のプルアップ回路１７側には端子ｂ１１、ｂ２１、ｂ３
１、ｂ４１が設けられており、ヒューズＦ１２、Ｆ２
２、Ｆ３２、Ｆ４２のプルアップ回路１７側には端子ｂ
１２、ｂ２２、ｂ３２、ｂ４２が設けられており、さら
に、ヒューズＦ１３、Ｆ２３、Ｆ３３、Ｆ４３のプルア
ップ回路１７側には端子ｂ１３、ｂ２３、ｂ３３、ｂ４
３が設けられている。

【００４４】端子ｂ１１、ｂ２１、ｂ３１、ｂ４１の出
力はＮＡＮＤゲートＧ１に供給され、このＮＡＮＤゲー
トＧ１の出力は上述の図１の端子ａ１の電圧と同様にス
イッチング素子ＳＷ１０、ＳＷ１１に供給されている。
端子ｂ１２、ｂ２２、ｂ３２、ｂ４２の出力はＮＡＮＤ
ゲートＧ２に供給され、このＮＡＮＤゲートＧ２の出力
は上述の図１の端子ａ２の電圧と同様にスイッチング素
子ＳＷ２０、ＳＷ２１に供給されている。端子ｂ１３、
ｂ２３、ｂ３３、ｂ４３の出力はＮＡＮＤゲートＧ３に
供給され、このＮＡＮＤゲートＧ３の出力は上述の図１
の端子ａ３の電圧と同様にスイッチング素子ＳＷ３０、
ＳＷ３１に供給されている。

【００４５】各ブロックセレクト信号ＡＸ８Ｂ９Ｂ、Ａ
Ｘ８９Ｂ、ＡＸ８Ｂ９、ＡＸ８９は上述のように各々イ
ンバータを介して端子ｂ１０、ｂ２０、ｂ３０、ｂ４０
に供給されているために、いずれのメモリセルブロック
も選択されておらず、全てのブロックセレクト信号がロ
ーレベルであるときは、端子ｂ１０、ｂ２０、ｂ３０、
ｂ４０の電圧はハイレベルとなる。また、いずれかのメ
モリセルブロックが選択されると、選択されたメモリセ
ルブロックに対応するブロックセレクト信号がハイレベ
ルとなり、このブロックセレクト信号が供給される端子
の電圧がローレベルとなる。

【００４６】また、この図９に示すコラムアドレスデコ
ーダ２ａでは、シグネチャー回路１３は、端子ｂ１０、
ｂ２０、ｂ３０、ｂ４０の電圧の否定論理積を求めてＡ
ＮＤゲート１４に供給するＮＡＮＤゲート１８と、端子
ｂ１３、ｂ２３、ｂ３３、ｂ４３の電圧の否定論理積を
求めてＡＮＤゲート１４に供給するＮＡＮＤゲート１９
とを備えている。

【００４７】上述のように構成されたコラムアドレスデ
コーダ２ａでは、冗長メモリセルが使用されていない場
合には、全てのヒューズＦ１１〜Ｆ４３が切断されてい
ない。この状態で例えばメモリセルブロック１ａが選択
されると、図１０（Ｂ）に示すようにブロックセレクト
信号ＡＸ８Ｂ９Ｂがハイレベルとなる。他のブロックセ
レクト信号は同図（Ｃ）に示すように全てローレベルで
あるため、各ＮＡＮＤゲートＧ１、Ｇ２、Ｇ３にはこれ
らのブロックセレクト信号が反転されたローレベルとハ
イレベルの電圧が供給される。このため、各ＮＡＮＤゲ
ートＧ１、Ｇ２、Ｇ３の出力は全てハイレベルとなり、
スイッチング素子ＳＷ１０、ＳＷ２０、ＳＷ３０がオン
状態となり、スイッチング素子ＳＷ１１、ＳＷ２１、Ｓ
Ｗ３１がオフ状態となってコラムデコーダ１１のデコー
ド出力Ａ１、Ａ２、Ａ３がそれぞれコラム線ＣＬ０、Ｃ
Ｌ１、ＣＬ２に接続される。

【００４８】このとき、端子ｂ１０の電圧は図１０
（Ｄ）に示すようにローレベルであり、端子ｂ２０、ｂ
３０、ｂ４０の電圧はハイレベルであるため、ＮＡＮＤ
ゲート１８の出力端子ｃ０の電圧は同図（Ｆ）に示すよ
うにハイレベルとなる。同時に、端子ｂ１３の電圧は同
図（Ｅ）に示すようにローレベルであり、ｂ２３、ｂ３
３、ｂ４３の電圧はハイレベルであるため、ＮＡＮＤゲ
ート１９の出力端子ｄ０の電圧は図１０（Ｇ）に示すよ
うにハイレベルとなり、ＡＮＤゲート１４の出力がハイ
レベルとなる。従って、同図（Ａ）に示すようにシグネ
チャー制御信号ＰＩＳＩＧがローレベルとなっても、シ
グネチャー出力信号ＳＩＧＩＯは同図（Ｈ）に示すよう
にローレベルのままとなる。

【００４９】これに対し、例えばメモリセルブロック１
ａのコラム線ＣＬ１に接続されたメモリセルが不良であ
る場合には、冗長メモリを使用するために、上述の図９
に示すようにヒューズＦ１２を切断している。

【００５０】メモリセルブロック１ａに対して書き込み
あるいは読み出しを行う際に、図１１（Ｂ）に示すよう
にブロックセレクト信号ＡＸ８Ｂ９Ｂがハイレベルとな
り、同図（Ｃ）に示すように他のブロックセレクト信号
がローレベルとなると、端子ｂ１０、ｂ２０、ｂ３０、
ｂ４０には、これらが反転されたローレベル、ハイレベ
ル、ハイレベル、ハイレベルの電圧が供給される。

【００５１】このとき、端子ｂ１０、ｂ１１にはインバ
ータを介してブロックセレクト信号ＡＸ８Ｂ９Ｂが供給
されているために、端子ｂ１０、ｂ１１の電圧は図１１
（Ｄ）に示すようにローレベルとなるが、端子ｂ１２、
ｂ１３にはヒューズＦ１２が切断されているためにブロ
ックセレクト信号ＡＸ８Ｂ９Ｂが供給されず、端子ｂ１
２、ｂ１３の電圧はプルアップ回路１７によって同図
（Ｅ）に示すようにハイレベルとなる。なお、このとき
ブロックセレクト信号ＡＸ８Ｂ９Ｂ以外のブロックセレ
クト信号に対応するヒューズ群の各端子の電圧は、いず
れかのヒューズが切断され、ハイレベルのブロックセレ
クト信号が供給されていない場合であっても、プルアッ
プ回路１７によってハイレベルとなっている。

【００５２】従って、ＮＡＮＤゲートＧ１の出力は、入
力端子に供給される端子ｂ１１、ｂ２１、ｂ３１、ｂ４
１の電圧がローレベル、ハイレベル、ハイレベル、ハイ
レベルとなっているためにハイレベルとなるが、ＮＡＮ
ＤゲートＧ２、Ｇ３の出力電圧は、入力が全てハイレベ
ルであるためにローレベルとなる。

【００５３】このため、図９に示すようにスイッチング
素子ＳＷ１０、ＳＷ２１、ＳＷ３１がオン状態となり、
スイッチング素子ＳＷ１１、ＳＷ２０、ＳＷ３０がオフ
状態となって、コラムデコーダ１１のデコード出力Ａ
１、Ａ２、Ａ３がそれぞれコラム線ＣＬ０、ＣＬ２、予
備コラム線ＣＬ３に接続される。

【００５４】この状態では、端子ｂ１０の電圧がローレ
ベルとなっており、端子ｂ２０、ｂ３０、ｂ４０の電圧
がハイレベルとなっているためＮＡＮＤゲート１８の出
力ｃ０は図１１（Ｆ）に示すようにハイレベルとなる
が、端子ｂ１３、ｂ２３、ｂ３３、ｂ４３の電圧が全て
ハイレベルとなっているためＮＡＮＤゲート１９の出力
はローレベルとなっている。従って、ＡＮＤゲート１４
の出力はローレベルとなり、同図（Ａ）に示すようにシ
グネチャー制御信号ＰＩＳＩＧがローレベルとなると、
同図（Ｈ）に示すようにシグネチャー出力信号ＳＩＧＩ
Ｏがハイレベルとなる。

【００５５】以上の説明では、メモリセルブロック１ａ
に不良が発生した場合を例に説明したが、他のメモリセ
ルブロック１ｂ〜１ｄについても同様に、不良セルがあ
れば、対応するヒューズ群内の切断されたヒューズの位
置に応じて、不良セルが接続されているコラム線が切り
離されて予備コラム線にデコード出力の１つが供給さ
れ、シグネチャー出力信号が形成される。切断するヒュ
ーズの位置は、各ヒューズ群毎に独立に設定することが
できるため、このシフトリダンシー回路１２ａでは、各
メモリセルブロック毎にコラム線の置換を独立に行うこ
とができるようになっている。

【００５６】第２のメモリ装置は、上述の第１のメモリ
装置と同様に、不良な記憶セルが接続されているコラム
線を切り離すと共に、冗長メモリセルが接続されている
コラム線にデコード出力を供給する際に、シフトリダン
シー回路１２ａに設けられているヒューズを切断するだ
けで、シグネチャー回路１３ａが冗長メモリセルが使用
されていることを検出することができ、コラム線の切り
換えを行う際に切断するヒューズの数を減少させること
ができる。

【００５７】さらに、この第２のメモリ装置は、各メモ
リセルブロック毎に、コラム線の切り換えを独立に設定
することができるため、各メモリセルブロック毎に異な
るコラム線上のメモリセルが不良となった場合において
も、各メモリセルブロックの不良セルが接続されている
コラム線の切り換えを行って良品とすることができ、歩
留まりをさらに向上させることができる。

【００５８】なお、本発明は上述の実施形態に限定され
るものではなく、本発明の技術的思想の範囲内であれば
適宜変更することができる。例えば上述の説明では、各
メモリセルブロック１ａ〜１ｄのコラム線、予備コラム
線がそれぞれ３本、１本である場合について説明した
が、コラム線の数が増えても、ヒューズ、スイッチング
素子等の数が増えるだけで基本的な構成、動作は上述の
説明と同様である。

【００５９】

【発明の効果】本発明に係る半導体記憶装置は、切り換
え制御手段により不良セルが接続されている選択線をア
ドレスデコーダのデコード出力から切り離すと共に、冗
長メモリセルが接続されている選択線にアドレスデコー
ダのデコード出力を供給する際に、ヒューズ群のいずれ
かのヒューズを切断するだけで、冗長メモリセル使用判
定手段がヒューズが切断されていることを検出して冗長
メモリセルが選択されていると判定するため、冗長セル
が使用されているか否かを判定するために別個のヒュー
ズを設ける必要がなくなる。従って、冗長セルが使用さ
れているか否かを判定するためのヒューズを切断する作
業を行う必要がなくなり、切断するヒューズの数を減少
させることができるため、工数を低減させることができ
ると共に、ヒューズの切断の失敗による歩留まりの低下
を低減させることができる。

【００６０】また、ヒューズ群の一端に電圧を供給する
電圧供給手段を設け、冗長メモリセル使用判定手段がヒ
ューズ群の両端の電圧に基づいてヒューズ群のいずれか
のヒューズが切断されているか否かの判定を行うことに
より、ヒューズの切断を確実に検出して、選択線の切り
換えを確実に行うことができる。

【００６１】また、本発明に係る半導体記憶装置は、複
数のメモリセルブロックを有し、ブロックアドレスに応
じて、メモリセルブロックのうちの１つを選択するブロ
ック選択手段を備える構成とし、切り換え制御手段が各
メモリセルブロックのヒューズ群内の各選択線に対応す
る各ヒューズの状態に応じて各選択線に対応するデコー
ド出力を接続する選択線を切り換えることにより、各メ
モリセルブロック毎に異なる位置の選択線を切り離すこ
とができる。従って、各メモリセルブロック毎に異なる
位置の選択線上のメモリセルが不良となっても、冗長メ
モリセルを用いて良品化することができ、歩留まりをさ
らに向上させることができる。

【００６２】さらに、メモリセルブロックの各々に対応
して、ブロック選択手段により各々対応するメモリブロ
ックが選択される際に、各々対応するメモリセルブロッ
クのヒューズ群の一端にメモリセルブロックを選択する
信号を印加する選択信号印可手段を設け、切り換え制御
手段は対応するヒューズの一端の電位に基づいて上記ヒ
ューズが切断されているか否かを判定する構成とするこ
とにより、ヒューズの切断を確実に検出して選択線の切
り換えを確実に行うことができる。

【００６３】また、冗長メモリセル使用判定手段がヒュ
ーズ群の両端の電位を比較し、ヒューズ群の両端の電位
が等しいときはヒューズ群内のヒューズのいずれも切断
されていないと判定し、ヒューズ群の両端の電位が異な
るときはヒューズ群内のヒューズのいずれかが切断され
ていると判定する構成とすることにより、ヒューズの切
断を確実に検出して、冗長メモリセルが使用されている
ことを確実に検出することができる。

【図面の簡単な説明】

【図１】 本発明を適用した第１のメモリ装置を構成す
るコラムアドレスデコーダの構成を示すブロック図であ
る。

【図２】 従来のメモリ装置に設けられているシグネチ
ャー回路の構成を示すブロック図である。

【図３】 上記シグネチャー回路の動作を説明するため
のタイムチャートである。

【図４】 上記シグネチャー回路の動作を説明するため
のタイムチャートである。

【図５】 本発明を適用した第１のメモリ装置の構成を
示す図である。

【図６】 上記第１のメモリ装置を構成するコラムアド
レスデコーダの動作を説明するためのタイムチャートで
ある。

【図７】 上記コラムアドレスデコーダの動作を説明す
るためのタイムチャートである。

【図８】 本発明を適用した第２のメモリ装置の構成を
示すブロック図である。

【図９】 上記第２のメモリ装置を構成するコラムアド
レスデコーダの構成を示すブロック図である。

【図１０】 上記コラムアドレスデコーダの動作を説明
するためのタイムチャートである。

【図１１】 上記コラムアドレスデコーダの動作を説明
するためのタイムチャートである。

【符号の説明】

１、１ａ、１ｂ、１ｃ、１ｄ メモリセルブロック、２
コラムアドレスデコーダ、３ ロウアドレスデコー
ダ、１１ コラムデコーダ、１２ シフトリダンシー回
路、１３ シグネチャー回路、１４ ＡＮＤゲート、１
５ ＮＯＲゲート、ＣＬ０、ＣＬ１、ＣＬ２、ＣＬ３
コラム線、ＲＬ０、ＲＬ１、ＲＬ２、ＲＬ３ロウ線、Ｆ
１〜Ｆ３、Ｆ１１〜Ｆ４３ ヒューズ、ＳＷ１０〜ＳＷ
３１ スイッチング素子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の選択線と、 該複数の選択線に沿って配置された複数のメモリセル
   と、 少なくとも１本の予備選択線と、 該予備選択線に沿って配置された冗長メモリセルと、 供給されるアドレスをデコードして上記複数の選択線に
   対応する複数のデコード出力を出力するアドレスデコー
   ダと、 上記複数の選択線に対して別個に設けられた複数のヒュ
   ーズが直列接続されてなるヒューズ群と、 上記複数の選択線に対して別個に設けられ、各々対応す
   るヒューズ及びそれ以前のヒューズが切断されていない
   ときは、各々対応するデコード出力を対応する選択線に
   供給し、各々対応するヒューズ又はそれ以前のヒューズ
   が切断されているときは、各々対応するデコード出力を
   対応する選択線の次の選択線あるいは予備選択線に供給
   する切り換え制御手段と、 上記ヒューズ群のヒューズのいずれもが切断されていな
   ければ冗長メモリセルが使用されていないと判定し、ヒ
   ューズ群のヒューズのいずれかが切断されていれば冗長
   メモリセルが使用されていると判定する冗長メモリセル
   使用判定手段とを備えることを特徴とする半導体記憶装
   置。
2. 【請求項２】 さらに、上記ヒューズ群の一端に電圧を
   供給する電圧供給手段を備え、 上記切り換え制御手段は、上記対応するヒューズの一端
   の電位に基づいて上記ヒューズが切断されているか否か
   を判定することを特徴とする請求項１に記載の半導体記
   憶装置。
3. 【請求項３】 複数のメモリセルブロックを有し、 各メモリセルブロックが複数の選択線と、該複数の選択
   線に沿って配置された複数のメモリセルと、少なくとも
   １本の予備選択線と、該予備選択線に沿って配置された
   冗長メモリセルと、上記選択線に対して別個に設けられ
   た複数のヒューズが直列接続されてなるヒューズ群とを
   有し、 さらに、上記複数のメモリセルブロックに対して共通に
   設けられ、供給されるアドレスをデコードして上記複数
   の選択線に対応する複数のデコード出力を出力するアド
   レスデコーダと、 上記複数のメモリセルブロックに対して共通に設けら
   れ、供給されるブロックアドレスに応じて、上記複数の
   メモリセルブロックの内の１つを選択するブロック選択
   手段と、 上記複数のメモリセルブロックに対して共通であって上
   記複数の選択線に対して別個に設けられ、上記ブロック
   選択手段により各メモリセルブロックが選択される際
   に、各々選択されたメモリセルブロック内の対応するヒ
   ューズ及びそれ以前のヒューズが切断されていないとき
   は、各々対応するデコード出力を選択されたメモリセル
   ブロックの対応する選択線に供給し、各々対応するヒュ
   ーズ又はそれ以前のヒューズが切断されているときは、
   各々対応するデコード出力を選択されたメモリセルブロ
   ックの対応する選択線の次の選択線あるいは予備選択線
   に供給する切り換え制御手段と、 上記複数のメモリセルブロックに対して共通に設けら
   れ、上記ヒューズ群のヒューズのいずれもが切断されて
   いなければ冗長メモリセルが使用されていないと判定
   し、ヒューズ群のヒューズのいずれかが切断されていれ
   ば冗長メモリセルが使用されていると判定する冗長メモ
   リセル使用判定手段とを備えることを特徴とする半導体
   記憶装置。
4. 【請求項４】 さらに、上記メモリセルブロックの各々
   に対応して設けられ、上記ブロック選択手段により各々
   対応するメモリブロックが選択される際に、各々対応す
   るメモリセルブロックの上記ヒューズ群の一端にメモリ
   セルブロックを選択する信号を印加する選択信号印可手
   段を備え、 上記切り換え制御手段は、上記対応するヒューズの一端
   の電位に基づいて上記ヒューズが切断されているか否か
   を判定することを特徴とする請求項３に記載の半導体記
   憶装置。
5. 【請求項５】 上記冗長メモリセル使用判定手段は、ヒ
   ューズ群の両端の電位を比較し、ヒューズ群の両端の電
   位が等しいときはヒューズ群内のヒューズのいずれも切
   断されていないと判定し、ヒューズ群の両端の電位が異
   なるときはヒューズ群内のヒューズのいずれかが切断さ
   れていると判定することを特徴とする請求項２又は請求
   項４のいずれか一項に記載の半導体記憶装置。