JPH09204772A - デュアルポート型画像用半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】描画性能の向上をはかると共に、描画性能を低
下させることなくデータの退避やデータの移動ができる
ようにする。 【解決手段】メモリセルアレイ部１の下位側及び上位側
のカラムアドレスそれぞれと対応して第１及び第２の下
位側トランスファゲートＴＧａ１，ＴＧａ２及び下位側
データレジスタＤＲａ１，ＤＲａ２並びに上位側トラン
スファゲートＴＧｂ１，ＴＧｂ２及び上位側データレジ
スタＤＲｂ１，ＤＲｂ２を設ける。第１及び第２のうち
の一方の下位側及び上位側のトランスファゲート（例え
ばＴＧａ１，ＴＧｂ１）とデータレジスタ（ＤＲａ１，
ＤＲｂ１）とによりメモリセルアレイ部１とのデータ転
送を行い、他方で外部回路とのデータの入出力を行うよ
うに制御し、かつバイナリバウンダリジャンプ機能の制
御を行うシリアルアドレス制御部２３及びタイルマップ
制御部２４を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデュアルポート型画
像用半導体記憶装置に関し、特に複数のトランスファゲ
ート及びシリアルレジスタを有するデュアルポート型画
像用半導体記憶装置に関する。

【０００２】

【従来の技術】従来のデュアルポート型画像用半導体記
憶装置においては、上位カラム（列）側及び下位カラム
側それぞれに１組づつのトランスファゲートとデータレ
ジスタとを有し、データ入出力中の上位カラム（０〜２
５５番地）（または下位カラム（２５６〜５１１番
地））のシリアルポートにはメモリセルアレイ部との間
でデータを転送できない代わりに、データ入出力してい
ない状態の下位カラム（または上位カラム）のシリアル
ポートには、データ出力中のカラム側とは無関係にメモ
リセルアレイ部との間でデータを転送できる、スプリッ
トデータ転送機能を有していた。また、クロック信号の
入力によりデータの出力を行うシリアルポートにおい
て、内部のアドレス空間をｎ（ｎは１０進数で２のべき
乗の値）等分し、その分割したアドレスポイントで上位
カラム（または下位カラム）から下位カラム（または上
位カラム）にアクセスポイントを飛ばすことのできるバ
イナリバウンダリジャンプ機能を有していた。

【０００３】これら２つの機能により、上位システムの
画面表示におけるアドレス管理方法の一つであるタイル
マップ技法を実現できる。

【０００４】一般的なＣＲＴ表示装置における画面表示
時のアドレス管理方法はスキャンラインマップ法といわ
れ、ＣＲＴ表示画面のスキャンラインとデュアルポート
型画像用半導体記憶装置のロウ（行）アドレスとを１対
１もしくは１対複数に対応させ、同一スキャンライン上
にできるだけ多くのデュアルポート型画像用半導体記憶
装置のロウアドレス上のデータを並べるようにする方法
がとられている。しかし、この方法では、画素データの
書き換えが発生した際、スキャンライン方向の書き換え
は、デュアルポート型画像用半導体記憶装置の高速ペー
ジモードアクセスやそれに類する同一ロウアドレス上の
データを連続してアクセスするアクセス方法により高速
に行えるが、スキャンラインに対して垂直方向の書き換
えが発生した際は、高速ページモードアクセスやそれに
類する同一ロウアドレス上のデータを連続してアクセス
するアクセス方法が使用できず、完全なランダムアクセ
スとなる。このランダムアクセス時は、各サイクルにデ
ュアルポート型画像用半導体記憶装置固有のワード線の
プリチャージ時間が必要となるため、画素データの書き
換え性能（以下描画性能とする）は、スキャンライン方
向のそれと比較し著しく低下する。

【０００５】この描画性能の低下を防ぐ方法が、画面表
示におけるアドレス管理方法の一つであるタイルマップ
技法である。このタイルマップ技法を、従来の１２８Ｋ
ワード×８ビット構成の２Ｍビットのデュアルポート型
画像用半導体記憶装置を用い、１０２４×７６８ドット
の７２ＨｚノーインタレスのＣＲＴ表示装置に２５６色
で表示する場合を例に考える。

【０００６】このＣＲＴ表示装置に使用されるデュアル
ポート型画像用半導体記憶装置の一例を図３に示す。な
お、図３には示されていないが、ロウアドレス及びカラ
ムアドレスにより指定される１つのアドレスには８ビッ
ト１ワード分のデータが記憶され、この１ワード分のデ
ータを基本単位として同時，並列に転送，授受，入出力
される。

【０００７】このデュアルポート型画像用半導体記憶装
置１００は、所定のビット数（２５６×８ビット）のデ
ータを１単位とする２単位のデータを同一行の下位側
（０〜２５５番地）及び上位側（２５６〜５１１番地）
のカラムアドレスに対応して記憶する複数行を含み選択
された行に対し２単位のデータの読出し，書込みを行う
メモリセルアレイ部１と、ロウアドレス信号に従ってメ
モリセルアレイ部１の複数行のうちの１行を選択するロ
ウアドレスバッファ回路２及びロウアドレスデコーダ３
と、カラムアドレス信号を取込んで出力するカラムアド
レスバッファ回路４と、ＲＡＭポートを構成する入力バ
ッファ回路１１，入力データ制御部１２，出力バッファ
回路１３，カラムアドレスデコーダ１４及びセンス増幅
回路１５と、カラムアドレスバッファ回路４からのカラ
ムアドレス信号を取込みストップアドレスＡｓｐ及びス
タートアドレスＡｓｔを設定し出力するＳｔｏｐレジス
タ２１及びＴＡＰレジスタ２２と、メモリセルアレイ部
１の下位側のカラムアドレスと対応して設けられ所定の
タイミングで選択された行の上記下位側のカラムアドレ
スとの間でデータの転送，授受を行う下位側トランスフ
ァゲートＴＧａ及び下位側データレジスタＤＲａと、メ
モリセルアレイ部１の上位側のカラムアドレスと対応し
て設けられ所定のタイミングで選択された行の上記上位
側のカラムアドレスとの間でデータの転送，授受を行う
上位側トランスファゲートＴＧｂ及び上位側データレジ
スタＤＲｂと、下位側データレジスタＤＲａ及び上位側
データレジスタＤＲｂとの間のデータの授受並びにシリ
アル出力バッファ回路２７及びシリアル入力バッファ回
路２８を介して外部回路との間でシリアルデータの入出
力を行うシリアルポート・カラムデコーダ２５及びシリ
アルポート・ＩＯバス回路２６と、ストップアドレスＡ
ｓｐ及びスタートアドレスＡｓｔに応じ、またシリアル
クロック信号ＳＣＫに同期してシリアルポート・カラム
デコーダ２５及びシリアルポート・ＩＯバス回路２６に
よるシリアルデータの入出力制御、及び下位側及び上位
側のカラムアドレス間のアクセスポイントのジャンプ動
作制御を行うシリアルアドレス制御部２３ｘとを有する
構成となっている。

【０００８】このデュアルポート型画像用半導体記憶装
置１００を４個使用し、図４に示すような上位システム
のＣＲＴ表示システムを構成する。図５（Ａ）〜（Ｃ）
に示すように、ＣＲＴ表示部３００のＣＲＴ表示画面３
０１を形成する画素を、水平方向に６４ドット、垂直方
向に１６ラインをもつタイルの複数行（４８行），複数
列（１６列）に区分し、図６に示すように、タイルＴＩ
の１つと対応するデータをメモリセルアレイ部１の１行
の下位側及び上位側のカラムアドレスのうちの一方の１
単位のデータと対応させる。また、６４ドット（４×１
６ドット）×１６ラインのタイルＴＩにマッピングする
ため、５１２カラム分のデータを１６カラム毎（１つの
タイルＴＩの１ライン分）に区切り、４個のデュアルポ
ート型画像用半導体記憶装置１００−１〜１００〜４の
１６カラム×１６の１行の下位側又は上位側のカラムア
ドレスのデータを対応させる。１６カラム毎の区切りを
Ｓｔｏｐレジスタ２１からのストップアドレスＡｓｐで
行うことによりバイナリバウンダリジャンプ機能が実行
される。

【０００９】このような対応関係により、各タイルＴＩ
の同一スキャンライン上の互いに対応する位置の４ドッ
トと対応するデュアルポート型画像用半導体記憶装置１
００−１〜１００−４のアドレス（Ａ８，Ａ７〜Ａ０）
は、下位側８ビット（Ａ７〜Ａ０）が同一アドレスとな
る。例えば、図５（Ｂ），（Ｃ）に示すように、最上段
のラインの左端のアドレスの下位側８ビットは全てのタ
イルで（００００，００００）、最下段の左端では（１
１１１，００００）となる。

【００１０】このように、個々のタイルＴＩは、すべて
デュアルポート型画像用半導体記憶装置の同一ロウアド
レス上のデータにより成り立っているため、描画の際は
縦横斜めいずれの方向にも高速ページモードアクセスや
それに類する同一ロウアドレス上のデータを連続してア
クセスするアクセス方法が使用でき、どの方向にも均一
で高速な描画を実現していた。

【００１１】さらに、このデュアルポート型画像用半導
体記憶装置１００はシリアルポートから入力されるシリ
アルデータをメモリセルアレイ部１へ転送するため、ラ
イトデータ転送が可能であるが、このタイルマップ技法
の際は、ライトデータ転送とリードデータ転送を組み合
わせ、あるタイルにあたるロウアドレス上のデータをメ
モリセルアレイ部１からシリアルポートのデータレジス
タにリードデータ転送し、その後ライトデータ転送を用
いてタイル内のすべてのデータを、あるロウアドレス上
のメモリセルに転送することにより、ある表示空間（オ
ンスクリーン）もしくは非表示空間（オフスクリーン）
に複写、移動することができる。

【００１２】なお、ストップアドレスはＣＡＳビフォー
ＲＡＳリフレッシュサイクル時のアドレスＡ０〜Ａ７の
信号レベルの組み合わせにより定義し、スタートアドレ
スはデータ転送サイクルのカラムアドレスＡ０〜Ａ７に
より定義している。

【００１３】

【発明が解決しようとする課題】この従来のデュアルポ
ート型画像用半導体記憶装置では、タイルマップ技法に
より、１ラインずつ描画して１フィールド分の表示を行
う場合、下位カラム，上位カラムが切り換る度にデータ
転送が必要となり、１ラインにつき１６回のデータ転送
サイクルが必要となるので、１フィールドのライン数が
７６８ラインであることから１６（回／ライン）×７６
８（ライン）＝１２２８８（回）のデータ転送サイクル
が必要となる。これを時間に換算すると、デュアルポー
ト型画像用半導体記憶装置の通常のＲＡＳサイクルが約
１４０ｎｓであることから、１回のデータ転送サイクル
につき１４０ｎｓ占有することになる。よって１フィー
ルドの画面表示に要するこの占有時間は、１２２８８
（回／フィールド）×１４０（ｎｓ）＝１．７（ｍｓ／
フィールド）となる。７２ＨｚのノーインタレスＣＲＴ
の１フィールド表示に要する時間は約１３ｍｓであるの
で、その約１３％もの間リードデータ転送サイクルだけ
で占有することになり、描画効率がスキャンラインマッ
プ技法と比較して低下するという問題があった。この表
示に要する時間はＣＲＴの表示ドット数の増加と、ＣＲ
Ｔのリフレッシュレートの増加に比例して増加する。

【００１４】また、ＣＲＴ表示画面上に表示されていな
いオフスクリーン部分に対するタイル上のデータを退避
する場合や、オンスクリーンへのタイル上のデータ移動
にシリアルポートのデータレジスタを利用し、元のロウ
アドレス上のデータをデータレジスタにリードデータ転
送し、その後すぐにデータレジスタから複写したい先の
ロウアドレス上のメモリセルへデータをライトデータ転
送することで実現する場合には、シリアルポートのデー
タ入出力動作を停止してから実行せねばならないため、
表示期間中に以上の動作ができず描画サイクルを占有し
描画性能を低下させるといった問題があった。

【００１５】本発明の目的は、描画性能の向上をはかる
と共に、描画性能を低下させることなくデータの退避や
データの移動ができるデュアルポート型画像要半導体記
憶装置を提供することにある。

【００１６】

【課題を解決するための手段】本発明のデュアルポート
型画像用半導体記憶装置は、所定のビット数のデータを
１単位とする２単位のデータを同一行の下位側及び上位
側の列アドレスに対応して記憶する複数行を含み選択さ
れた行に対し前記２単位のデータの読出し，書込みを行
うメモリセルアレイ部と、このメモリセルアレイ部の下
位側の列アドレスと対応して設けられ選択された行の前
記下位側の列アドレスとの間でそれぞれ所定のタイミン
グでデータの転送，授受を行う第１及び第２の下位側の
トランスファゲート及びデータレジスタと、前記メモリ
セルアレイ部の上位側の列アドレスと対応して設けられ
選択された行の前記上位側の列アドレスとの間でそれぞ
れ所定のタイミングでデータの転送，授受を行う第１及
び第２の上位側のトランスファゲート及びデータレジス
タと、前記第１及び第２の下位側及び上位側のデータレ
ジスタとの間のデータの授受並びに外部回路との間のシ
リアルデータの入出力を行うＩＯバス回路及び列デコー
ダとを備え、前記第１及び第２のうちの一方の下位側及
び上位側のトランスファゲート及びデータレジスタによ
り前記メモリセルアレイ部とのデータの転送，授受を行
う共に他方の下位側及び上位側のデータレジスタ並びに
前記ＩＯバス回路及び列デコーダにより外部回路とのシ
リアルデータの入出力を行うようにし、かつスタートア
ドレス及びストップアドレスに応じて前記下位側及び上
位側の列アドレス間のアクスセポイントのジャンプ動作
を行うようにして構成され、また、上位システムのＣＲ
Ｔ表示画面を形成する複数の画素を、水平方向に所定ド
ット数、垂直方向に所定ライン数をもつタイルの複数
行，複数列に区分し、前記タイルの１つと対応するデー
タをメモリセルアレイ部の１行の下位側及び上位側の列
アドレスのうちの一方の１単位のデータと対応するよう
にして構成される。

【００１７】また、シリアルポート選択信号及びデータ
転送要求信号に従って第１及び第２のうちの一方の下位
側及び上位側のトランスファゲート及びデータレジスタ
とメモリセルアレイ部との間のデータの転送，授受動作
を制御し、スタートアドレス及びストップアドレスに応
じかつシリアルクロック信号に同期して前記第１及び第
２のうちの他方の下位側及び上位側のデータレジスタと
外部回路との間のデータのパラレル・シリアル，シリア
ル・パラレル変換動作及びデータの授受，入出力動作を
制御し、前記スタートアドレス及びストップアドレスに
応じて下位側及び上位側の列アドレス間のアクセスポイ
ントのジャンプ動作を制御するタイルマップ制御部及び
シリアルアドレス制御部を有している。

【００１８】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００１９】図１は本発明の一実施の形態を示すブロッ
ク図である。

【００２０】この実施の形態において、メモリセルアレ
イ部１，ロウアドレスバッファ回路２，ロウアドレスデ
コーダ３及びカラムアドレスバッファ回路４等のシリア
ルポート及びＲＡＭポート共用部分、及び入力バッファ
回路１１からセンス増幅回路１５までのＲＡＭポート部
分は、図３に示された従来のデュアルポート型画像用半
導体記憶装置（以下従来例という）と同様であり、シリ
アルポート部分が従来例と相違している。

【００２１】この実施の形態のシリアルポート部分は、
メモリセルアレイ部１の下位側のカラムアドレス（０〜
２５５）と対応して設けられ選択された行のこの下位側
のカラムアドレスとの間でそれぞれ所定のタイミングで
データの転送，授受を行う第１の下位側トランスファゲ
ートＴＧａ１及び下位側データレジスタＤＲａ１並びに
第２の下位側トランスファゲートＴＧａ２及び下位側デ
ータレジスタＤＲａ２と、メモリセルアレイ部１の上位
側のカラムアドレス（２５６〜５１１）と対応して設け
られ選択された行のこの上位側のカラムアドレスとの間
でそれぞれ所定のタイミングでデータの転送，授受を行
う第１の上位側トランスファゲートＴＧｂ１及び上位側
データレジスタＤＲｂ１並びに第２の上位側トランスフ
ァゲートＴＧｂ２及び上位側データレジスタＤＲｂ２
と、第１及び第２の下位側データレジスタＤＲａ１，Ｄ
Ｒａ２及び上位側レジスタＤＲｂ１，ＤＲｂ２との間の
データの授受，並びに外部回路との間のシリアルデータ
の入出力をシリアル出力バッファ回路２７及びシリアル
入力バッファ回路２８を介して行うシリアルポート・カ
ラムデコーダ２５及びシリアルポート・ＩＯバス回路２
６と、カラムアドレスバッファ回路４からのカラムアド
レス信号を取込みストップアドレスＡｓｐ及びスタート
アドレスＡｓｔを設定し出力するＳｔｏｐレジスタ２１
及びＴＡＰレジスタ２２と、シリアルポート選択信号Ｓ
ＰＳ，データ転送要求信号ＤＴＲ，シリアルクロック信
号ＳＣＫ，ストップアドレスＡｓｐ及びスタートアドレ
スＡｓｔに従って第１，第２の下位側トランスファゲー
トＴＧａ１，ＴＧａ２及び上位側トランスファゲートＴ
Ｇｂ１，ＴＧｂ２、第１，第２の下位側データレジスタ
ＤＲａ１，ＤＲａ２及び上位側データレジスタＤＲｂ
１，ＤＲｂ２、並びにシリアルポート・カラムデコーダ
２５及びシリアルポート・ＩＯバス回路２６の動作を制
御するシリアルアドレス制御部２３及びタイルマップ制
御部２４とを有する構成となっている。

【００２２】なお、シリアルアドレス制御部２３及びタ
イルマップ制御部２４は、第１及び第２のうちの一方の
下位側トランスファゲート（例えばＴＧａ１），上位側
トランスファゲート（ＴＧ１）及び下位側データレジス
タ（ＤＲａ１），上位側データレジスタ（ＤＲｂ１）に
よりメモリセルアレイ部１とのデータの転送，授受を行
うと共に、他方の下位側データレジスタ（ＤＲａ２），
上位側データレジスタ（ＤＲｂ２）及びシリアルポート
・カラムデコーダ２５，シリアルポート・ＩＯバス回路
２６により外部回路とのシリアルデータの入出力を行
い、かつ、スタートアドレスＡｓｔ及びストップアドレ
スＡｓｐに応じて下位側及び上位側のカラムアドレス間
のアクセスポイントのジャンプ動作を行うように制御す
る。

【００２３】タイルマップ制御部２４は、シリアルポー
ト選択信号ＳＰＳを受け第１，第２のうちのどちらか一
方の下位側，上位側のデータレジスタからデータを出力
し、他方のデータレジスタにデータを転送するか等を決
定する。また、スタートアドレスをＴＡＰレジスタ２２
から受け取り、新しくスタートアドレスデータを書き換
えない限り、第１，第２のうちの一方のデータレジスタ
の下位側と上位側との間のアクセスポイントのジャンプ
において、ＴＡＰレジスタ２２の値がそのまま使われ
る。

【００２４】例えば、第１の下位側データレジスタＤＲ
ａ１のストップアドレスでアクセスポイントがジャンプ
し、第１の上位側データレジスタＤＲｂ１のスタートア
ドレスの位置にアクセスが飛ぶ場合、下位側のストップ
アドレスの位置にアクセスが移る以前に、タイルマップ
制御部２４はその時点で既にＴＡＰレジスタ２２に格納
されているアドレスを上位側のスタートアドレスとして
認識し、外部からのデータ転送リクエストがなくても、
ストップアドレスデータを参照し、シリアルクロック信
号ＳＣＫによりアドレスをカウントしているシリアルア
ドレス制御部２３からの、ストップアドレスでのアクセ
スジャンプ要求信号ＴＪＲを受け、タイルマップ制御部
２４は、内部で下位側上位側へのアクセスのジャンプを
行う。

【００２５】この２組のトランスファゲートとデータレ
ジスタにより、従来例では不可能であった、データ入出
力中の上位側または下位側のカラムのシリアルポートに
もデータ表示に必要なデータがあらかじめデータ入出力
をしていないデータレジスタに転送できる。これによ
り、第１のデータレジスタの下位側から上位側のデータ
入出力を実行しているあいだに第２のデータレジスタの
下位側および上位側に、現在第１のデータレジスタから
表示している画面のタイルの次に並ぶタイル上のデータ
を転送できる。また、第２のデータレジスタへのリード
データ転送の際、外部からのデータ転送要求信号ＤＴＲ
及びカラムアドレス入力により、ＴＡＰレジスタ２２
に、下位側のデータレジスタ（ＤＲａ２）のスタートア
ドレスが格納され、第１のデータレジスタ１のストップ
アドレスでスタートアドレスにアクセスが飛ぶようタイ
ルマップ制御部２４が制御する。

【００２６】図２はこの実施の形態のシリアルポート部
分の主要部の１ビット分の読出し回路系（データ出力
系）の一例を示す回路図である。なお、書込み回路系
（データ入力系）の回路も同様に構成することができ
る。

【００２７】ＤフリップフロップＦＦのＱ出力により第
１，第２のうちのどちらのトランスファゲート及びデー
タレジスタが読出し（出力）可能で、どちらのトランス
ファゲート及びデータレジスタへならデータが転送が可
能かをシリアルポートアクティブモード信号ＳＰＡによ
り認識ができる。この信号の反転信号をシリアルポート
選択信号ＳＰＳとして入力すると、外部からのデータ転
送要求信号ＤＴＲを受け、リードデータ転送する際に次
に転送可能な第１もしくは第２のトランスファゲートの
開閉を制御することができる。

【００２８】さらに、このシリアルポートアクティブモ
ード信号ＳＰＡにより第１，第２のうちのどちらのトラ
ンスファゲート及びデータレジスタがデータ入出力中で
あるかを検出することで、データ入出力をしていないト
ランスァゲート及びデータレジスタを使って、ＣＲＴ表
示画面上に表示されていないオフスクリーン部分に対す
るタイル上のデータの退避や、オンスクリーンへのタイ
ル上のデータ移動がリードデータ転送とライトデータ転
送の組み合わせで実現できる。これは、一方のデータレ
ジスタがデータ入出力の際にも、他方のデータレジスタ
は無関係にリードデータ転送／ライトデータ転送を行え
るため実現できるものである。

【００２９】また、この実施の形態においては、１回の
リードデータ転送サイクルで同一スキャンライン上にあ
る隣接する２つのタイルのデータを同一サイクル内に転
送できるため、１０２４×７６８ドットの７２Ｈｚノー
インタレスＣＲＴ表示を行う場合、１フィールド表示に
必要なリードデータ転送サイクルが従来例の１／２つま
り６２８８回となるので、リードデータ転送に要する時
間は、０．８８（ｍｓ／フィールド）に短縮される。

【００３０】

【発明の効果】以上説明したように本発明は、メモリセ
ルアレイ部の下位側及び上位側の列アドレスそれぞれと
対応して２組のトランスファゲート及びデータレジスタ
を設け、一方の組の下位側及び上位側のトランスファゲ
ート及びデータレジスタによりメモリセルアレイ部との
間のデータ転送を行い他方の組の下位側及び上位側のデ
ータレジスタにより外部回路との間の下位側及び上位側
のデータレジスタにより外部回路との間のデータの入出
力を行う構成とすることにより、１回のリードデータ転
送サイクルで同一スキャンライン上の隣接する２つのタ
イルのデータを同一サイクル内で転送できるので、リー
ドデータ転送サイクルを従来例の１／２にすることがで
きて描画性能を向上させることができ、一方の組のデー
タレジスタがデータ入出力の際にも、他方の組は無関係
にリードデータ転送／ライトデータ転送を行えるため、
ＣＲＴ表示画面上に表示されていないオフスクリーン部
分に対するタイル上のデータの退避や、オンスクリーン
へのタイル上のデータ移動がリードデータ転送サイクル
とライトデータ転送サイクルの組み合わせで、シリアル
ポートの動作を停止することなしに実現でき、また、こ
うした動作が、データ転送サイクル２回（これはランダ
ムポートのランダムアクセスサイクル２回に四敵）と同
等の時間でできるため、描画性能をさらに高めることが
できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示すブロック図であ
る。

【図２】図１に示された実施の形態の主要部分の読出し
回路系の１ビット分の具体的な回路例を示す回路図であ
る。

【図３】従来のデュアルポート型画像用半導体記憶装置
の一例を示すブロック図である。

【図４】図３に示されたデュアルポート型画像用半導体
記憶装置を使用した上位システムのブロック図である。

【図５】図４に示された上位システムのＣＲＴ表示画面
の画素データとデュアルポート型画像用半導体記憶装置
のデータとの関連づけを説明するためのＣＲＴ表示画面
の画素配置図である。

【図６】図４に示された上位システムのＣＲＴ表示画面
上のタイルのデータとデュアルポート型画像用半導体記
憶装置の記憶領域との対応関係を示すメモリマップであ
る。

【符号の説明】

１ メモリセルアレイ部 ２ ロウアドレスバッファ回路 ３ ロウアドレスデコーダ ４ カラムアドレスバッファ回路 ２１ Ｓｔｏｐレジスタ ２２ ＴＡＰレジスタ ２３，２３ｘ シリアルアドレス制御部 ２４ タイルマップ制御部 ２５ シリアルポート・カラムデコーダ ２６ シリアルポート・ＩＯバス回路 ＤＲａ，ＤＲａ１，ＤＲａ２ 下位側データレジスタ ＤＲｂ，ＤＲｂ１，ＤＲｂ２ 上位側データレジスタ ＴＧａ，ＴＧａ１，ＴＧａ２ 下位側トランスファゲ
ート ＴＧｂ，ＴＧｂ１，ＴＧｂ２ 上位側トランスファゲ
ート ＴＩ タイル

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定のビット数のデータを１単位とする
   ２単位のデータを同一行の下位側及び上位側の列アドレ
   スに対応して記憶する複数行を含み選択された行に対し
   前記２単位のデータの読出し，書込みを行うメモリセル
   アレイ部と、このメモリセルアレイ部の下位側の列アド
   レスと対応して設けられ選択された行の前記下位側の列
   アドレスとの間でそれぞれ所定のタイミングでデータの
   転送，授受を行う第１及び第２の下位側のトランスファ
   ゲート及びデータレジスタと、前記メモリセルアレイ部
   の上位側の列アドレスと対応して設けられ選択された行
   の前記上位側の列アドレスとの間でそれぞれ所定のタイ
   ミングでデータの転送，授受を行う第１及び第２の上位
   側のトランスファゲート及びデータレジスタと、前記第
   １及び第２の下位側及び上位側のデータレジスタとの間
   のデータの授受並びに外部回路との間のシリアルデータ
   の入出力を行うＩＯバス回路及び列デコーダとを備え、
   前記第１及び第２のうちの一方の下位側及び上位側のト
   ランスファゲート及びデータレジスタにより前記メモリ
   セルアレイ部とのデータの転送，授受を行う共に他方の
   下位側及び上位側のデータレジスタ並びに前記ＩＯバス
   回路及び列デコーダにより外部回路とのシリアルデータ
   の入出力を行うようにし、かつスタートアドレス及びス
   トップアドレスに応じて前記下位側及び上位側の列アド
   レス間のアクスセポイントのジャンプ動作を行うように
   したことを特徴とするデュアルポート型画像用半導体記
   憶装置。
2. 【請求項２】 上位システムのＣＲＴ表示画面を形成す
   る複数の画素を、水平方向に所定ドット数、垂直方向に
   所定ライン数をもつタイルの複数行，複数列に区分し、
   前記タイルの１つと対応するデータをメモリセルアレイ
   部の１行の下位側及び上位側の列アドレスのうちの一方
   の１単位のデータと対応するようにした請求項１記載デ
   ュアルポート型画像用半導体記憶装置。
3. 【請求項３】 シリアルポート選択信号及びデータ転送
   要求信号に従って第１及び第２のうちの一方の下位側及
   び上位側のトランスファゲート及びデータレジスタとメ
   モリセルアレイ部との間のデータの転送，授受動作を制
   御し、スタートアドレス及びストップアドレスに応じか
   つシリアルクロック信号に同期して前記第１及び第２の
   うちの他方の下位側及び上位側のデータレジスタと外部
   回路との間のデータのパラレル・シリアル，シリアル・
   パラレル変換動作及びデータの授受，入出力動作を制御
   し、前記スタートアドレス及びストップアドレスに応じ
   て下位側及び上位側の列アドレス間のアクセスポイント
   のジャンプ動作を制御するタイルマップ制御部及びシリ
   アルアドレス制御部を有する請求項１記載のデュアルポ
   ート型画像用半導体記憶装置。