JPH09200013A - パルス幅変調回路における伝搬遅延の補償方法及びパルス幅変調回路 - Google Patents

パルス幅変調回路における伝搬遅延の補償方法及びパルス幅変調回路

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JPH09200013A
JPH09200013A JP8278212A JP27821296A JPH09200013A JP H09200013 A JPH09200013 A JP H09200013A JP 8278212 A JP8278212 A JP 8278212A JP 27821296 A JP27821296 A JP 27821296A JP H09200013 A JPH09200013 A JP H09200013A
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JP
Japan
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signal
pulse width
width modulation
modulation circuit
sawtooth
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JP8278212A
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English (en)
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Salvatore V Capici
サルヴァトーレ−ヴィンセンツォ・カピーチ
Antonio Magazzu
アントニオ・マガッツ
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K6/00—Manipulating pulses having a finite slope and not covered by one of the other main groups of this subclass
    • H03K6/04—Modifying slopes of pulses, e.g. S-correction
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S388/915—Sawtooth or ramp waveform generator

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  • Dc-Dc Converters (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】 【課題】 システムのクロック信号に対してスイッチン
グオンの繰り返しについての完全なる同期性の維持を保
護するとともに、パルス幅変調回路の比較器により生成
された信号の伝搬遅延を補償または補正すること。 【解決手段】 エラー増幅器，鋸波発振器及び前記鋸波
信号と該エラー信号を比較する比較器を一般に含む回路
によるＰＷＭ制御信号の発生におけるスイッチング及び
伝搬の遅延は、原鋸波信号に同期するとともに、短縮さ
れた放電時間を有する第２鋸波信号を発生し、前記第２
の同期された鋸波信号をＰＷＭ比較器の各入力へ供給す
ることによって、補正される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パルス幅変調回路
により発生された制御信号の発生及び伝搬遅延を補償す
るパルス幅変調回路における伝搬遅延の補償方法並びに
パルス幅変調回路に関する。
【０００２】
【従来の技術】いわゆるパルス幅変調回路（ＰＷＭ）
は、多くの調整及び制御回路における構築ブロックを構
成する。この回路は、典型的に、電圧モード制御ループ
を含むスイッチングモードレギュレータに応用される。
図４に示されるように、局部発振器により発生された鋸
波信号及びエラー増幅器の出力信号は、パルス幅変調器
（ＰＷＭ）の入力へ供給されるのが慣例となっている。
【０００３】ＰＷＭの作用は、エラー増幅器の出力電位
が鋸波信号の電位よりも高いかまたは低いかどうかによ
って、例えばパワースイッチの如き素子を開放または閉
成するためのターンオン（投入）またはターンオフ（遮
断）命令または情報を出力として供給することである。
この情報は、当該システムにより「記憶」されるもので
あり、発振器の放電位相、すなわち鋸波信号の下降する
部分の端部で、ＰＷＭの出力が被駆動素子のターンオフ
を担わせるような状態である場合に、パワースイッチ
は、次のサイクルまでターンオフ状態を持続する。この
作用は、図５に示される信号ダイアグラムの手法により
示される。ＰＷＭループにより制御される素子の駆動ロ
ジック回路は、２つの安定状態を持つすなわちフリップ
フロップの回路を本質的に有し、図６に示される具体例
によって理解することができる。
【０００４】実際は、ＰＷＭ回路もパワー素子の駆動ロ
ジック回路も、ＰＷＭ制御信号についてゼロではない発
生及び伝搬時間を持ち込むものであり、かかる時間は通
例において大部分がＰＷＭ回路のコンパレータのトリガ
遅延時間のためであり、幾分かは駆動回路のロジックゲ
ートを通過する際の信号の伝搬遅延のためである。この
伝搬遅延は、ある動作状況下において、当該システムの
正しい作用に対して問題を引き起こす可能性がある。
【０００５】発振器の放電位相、すなわち発振器により
生成された鋸波信号の放電または降下勾配は、充電また
は上昇勾配よりも一般に速いものであり、かなり低いデ
ューティサイクルの状況下においては、エラー増幅器の
出力電圧は相対的に低いのである。このような電圧は、
概ね次の式によって定められる。 ＶoutE/A＝Ｄ．Ｃ．ｘ（ＶOSCMAX−ＶOSCMIN）＋ＶOSCMIN デューティサイクルの低い状況下においては、エラー増
幅器の出力は低く、ＰＷＭ信号の伝搬遅延によって、ク
ロック信号の高レベルから低レベルへの切り換わり後に
スイッチ・オン命令がパワースイッチに供給されるよう
になることが生じうるのである。このような事態の発生
は、図７に示されている。
【０００６】よって、かかる情報（ＰＷＭ出力）を記憶
するために、ＰＷＭ信号の伝搬時間は次の式に従わなけ
ればならない。 ｔPWMdelay≦ｔ0＝ｔdischargeOSCｘＤ．Ｃ． これは、上述した事態の発生を防ぐための相当に高速な
比較器を使う必要があることを意味しており、かかる事
態においては、パワースイッチのターンオン命令の記憶
ミスが当該回路を不整な周波数で当該回路を動かしてし
まう。
【０００７】当該回路のスピード限界に関連するこの問
題を回避するために、ＰＷＭ回路の比較器により供給さ
れる情報は、クロック信号の高レベルから低レベルへの
切り換わりに続く瞬間にも記憶されるようにすべきであ
る。
【０００８】
【発明が解決しようとする課題】通常の方法は、システ
ムクロック信号に代えて改変されたクロック信号（遅延
クロック）を使うことであり、当該回路の臨界動作状態
においてさえもＰＷＭ比較器の出力により供給される情
報の記憶を確実にするために、その改変クロック信号の
持続期間を長くしている。
【０００９】この解決手法は、図８に模式的に示され
る。前述の問題を克服するために適正な特性を有する
「遅延クロック」信号を生成するのは比較的に簡単であ
るが、このよく知られている解決手法は、別の問題を起
こす可能性がある。基本的回路が、クロック信号の高レ
ベルから低レベルへの切り換わりに対応してパワースイ
ッチを開放させたりさせなかったりする一方で、遅延ク
ロック信号の使用は、マスタークロックと遅延クロック
とにおける高レベルから低レベルへの過渡事象間に経過
する時間間隔のうちのどこかの瞬間でパワースイッチの
ターンオン（閉成）を行っている。これでは、全体のシ
ステムの正確な作用に対して問題を引き起こす可能性が
ある非同期のターンオンの繰り返しが発生してしまう。
【００１０】本発明の目的は、システムのクロック信号
に対してスイッチングオンの繰り返しについての完全な
る同期性の維持を保護するとともに、パルス幅変調回路
の比較器により生成された信号の伝搬遅延を補償または
補正するためのより良い技術を提供することである。
【００１１】
【課題を解決するための手段】この狙いは、局部発振器
により発生された鋸波信号の放電勾配につき変更する調
整に基づく、という本発明の方法及び関連する装置の目
的によって十分に達成される。導入される変更は、放電
勾配が急峻になる、すなわちその持続期間がＰＷＭ信号
の伝搬遅延を補償するのに十分な短時間だけ縮められた
鋸波信号のＰＷＭ比較器の該当入力への供給を行うもの
である。
【００１２】放電勾配の持続期間をＰＷＭ信号の（発生
及び）伝搬の予期される最大遅延の小量だけ短くして十
分であるが、予期される最大伝搬遅延よりも相当に大き
な量だけ放電勾配の持続期間を縮めるのが実用的かつ効
果的である。例えば、ＰＷＭ信号が８０ｎｓの伝搬遅延
を持つことが確定している場合は、鋸波信号の放電勾配
の持続期間の１００ｎｓの時間短縮によって特に臨界状
態においてさえも正しい動作を確実にする。
【００１３】この手法においては、かかる変更された鋸
波信号とエラー増幅器の出力信号との間で交差する瞬間
を先行させることにより、伝搬遅延が常に十分にかつ積
極的に補正または補償されることを意図している。本発
明のシステムは、第２の（遅延）クロック信号を使用す
る必要性を排除するものである。
【００１４】局部発振器により生成された鋸波信号の立
ち下がり部分を急峻とさせる方法は、難しい。基本的に
は、鋸波発振器が供給するものよりも高い所定の放電電
流を通ぜしめることにより放電処理を加速することで十
分である。
【００１５】
【発明の実施の形態】この発明の種々の態様及び各効果
は、次項のいくつかの重要な実施例の説明の手法によ
り、そして添付の図面を参照することにより、さらに明
らかとなるであろう。図１を参照すれば、本発明のシス
テムは、発振器により発生された鋸波信号の放電または
降下勾配の高速化回路ブロックを導入することにより具
体的に理解される。
【００１６】実際には、回路ブロックたる「放電先頭部
の高速化」は、発振器により発生された鋸波信号ＯＳＣ
を入力として受け、このＯＳＣ入力信号に実質的に同期
する一方、急峻とされそして局部発振器により発生され
る入力鋸波信号ＯＳＣのそれと比較して短い時間間隔に
おいて最小値に達するようになされた放電または立ち下
がり勾配を有する新しい鋸波信号たる新ＯＳＣを出力と
して生成する。
【００１７】新ＯＳＣ信号の周期は、実質上、変更した
ものではなく、入力信号ＯＳＣの周期と一致している。
まず図２は、発振器により発生された鋸波信号ＯＳＣに
対して回路ブロック「放電先頭部の高速化」により生ず
る効果を示す。放電すなわち鋸波信号の放電勾配の高速
化は、エラー増幅器Ｅ／Ａの出力信号との交差を先回り
して行って、ＰＷＭ信号の強調された遅延の、そしてエ
ラー増幅器Ｅ／Ａの出力電圧の相当に低い値の状態下に
おいてもターンオン命令の誤記憶の発生を実用上防ぐも
のである。
【００１８】直感的に比較するために、発振器により発
生された鋸波信号ＯＳＣの原放電勾配は、図２における
波線によって示されている。熟練した読み手には、鋸波
信号の放電勾配の高速化が、多様な手法で回路的に実現
されうることが分かる筈である。図３は、このような回
路の特に好適な実施例を示している。
【００１９】図３の設計を参照すると、鋸波信号ＯＳＣ
は、発振器により発生され、トランジスタＱ１のベース
により表された回路の入力へ供給される。該信号の電流
は、Ｑ３及びＱ４とともに電圧フォロアを実現すれば、
Ｍ４，Ｍ９及びＭ１０を通じて流れるのと同等である。
かかる電流レベルは、動作周波数ではＯＳＣと新ＯＳＣ
との間で実質的に無視することのできる位相シフトを生
じるものである。
【００２０】特別な入力構成（Ｑ１及びＱ２）は、概し
て、特定の動作状態下においてＯＳＣ端子が電源電圧に
つながってしまう場合の可能性に対抗して、適正な電圧
を確実にする必要があるためである。同様の理由で、Ｍ
８は、Ｍ６の故障を防止するためにレベルシフト回路と
して用いられている。ＰＭＯＳのＭ５は、Ｍ１０が伝送
し得る最大電流を制限する。実際には、ＯＳＣの放電位
相が始まるときには、Ｍ１１が新ＯＳＣの放電信号を先
回りするように「ＯＳＣ放電信号」は高レベルとなる。
新ＯＳＣのレベルが急激に落ち込むと同時に、Ｍ１０の
ソースはそれに従い、当該ＶＤＭＯＳのＶgsの増加を生
じこれにより大電流を送出する。この大電流は、部分的
にまたは全体的に新ＯＳＣの放電電流を補正し（Ｍ１１
の特性によって得られる）、放電勾配における所定の箇
所での回路全体の影響を無効にする。
【００２１】Ｑ６，Ｑ７，Ｍ１２，Ｍ１３及びＭ１４
は、新ＯＳＣ信号の振幅を固定することのできる「クラ
ンプ」を実現する。かかる振幅は本例の実施形態では
０．８９Ｖに等しく、ＯＳＣ信号の最小しきい値は０．
９Ｖである。Ｍ１５，Ｍ１６，Ｍ１７及びＭ１は、入力
信号の新ＯＳＣの振幅が過度に減少することを防ぐため
に、放電勾配中に、かかる「クランプ」回路に通じる電
流を増やすことのできる回路を実現している。
【図面の簡単な説明】
【図１】本発明により理解されるＰＷＭ回路のブロック
図。
【図２】各信号の描写により本発明の回路の作用を示す
図。
【図３】図１の基本設計の放電勾配の高速化ブロックの
可能な実施例を示す図。
【図４】パルス幅変調器を含む電圧モード調整ループの
典型的構成を示す図。
【図５】各信号の形態を示すことによりＰＷＭ調整ルー
プの作用を示す図。
【図６】ＰＷＭループにより制御されるパワースイッチ
の駆動ロジック回路の一例を示す図。
【図７】ＰＷＭ制御ループの臨界動作状態におけるター
ンオン命令を誤記憶する問題を示す図。
【図８】開示された遅延クロック信号の使用に基づく公
知の解決手法を示す図。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 エラー増幅器と、鋸波発振器と、前記増
    幅器により増幅されたエラー信号を前記発振器により発
    生された鋸波信号と比較可能な比較器とを含むパルス幅
    変調回路により発生された制御信号の発生及び伝搬遅延
    を補償するパルス幅変調回路における伝搬遅延の補償方
    法であって、 前記発振器により発生された鋸波信号に同期する一方、
    当該遅延を補償するのに十分な時間間隔だけ第１鋸波信
    号の放電時間よりも短い放電時間を有する第２鋸波信号
    を発生し、 前記第２鋸波信号を前記比較器の各入力へ供給する、こ
    とを特徴とするパルス幅変調回路における伝搬遅延の補
    償方法。
  2. 【請求項２】 前記時間間隔は、前記遅延よりも実質的
    に長いことを特徴とする請求項１記載のパルス幅変調回
    路における伝搬遅延の補償方法。
  3. 【請求項３】 エラー増幅器と、タイミングクロック信
    号により制御される鋸波発振器と、増幅されたエラー信
    号を前記発振器により発生された鋸波信号と比較する比
    較器と、前記比較器の出力信号及び前記クロック信号を
    入力として受信可能でかつ被制御素子のロジック駆動信
    号を出力として生成可能な少なくとも１つのロジック回
    路とを有するパルス幅変調回路であって、 前記発振器の出力に結合された入力と各比較器入力に結
    合された出力とを有し前記鋸波信号の放電勾配を高速化
    する回路を有することを特徴とするパルス幅変調回路。
  4. 【請求項４】 前記高速化回路は、前記比較器のトリガ
    を行う遅延と前記ロジック回路中を通過する伝搬遅延と
    の総和と同等またはそれより大なる時間間隔だけ当該鋸
    波信号の放電勾配の期間を短縮することを特徴とする請
    求項３記載のパルス幅変調回路。
JP8278212A 1995-10-31 1996-10-21 パルス幅変調回路における伝搬遅延の補償方法及びパルス幅変調回路 Pending JPH09200013A (ja)

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Application Number Priority Date Filing Date Title
IT95830463-6 1995-10-31
EP95830463A EP0772296B1 (en) 1995-10-31 1995-10-31 Recovery of the propagation delay in a PWM circuit

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Publication Number Publication Date
JPH09200013A true JPH09200013A (ja) 1997-07-31

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ID=8222047

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US (1) US5852632A (ja)
EP (1) EP0772296B1 (ja)
JP (1) JPH09200013A (ja)
DE (1) DE69530208D1 (ja)

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