JPH09199505A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH09199505A JPH09199505A JP666496A JP666496A JPH09199505A JP H09199505 A JPH09199505 A JP H09199505A JP 666496 A JP666496 A JP 666496A JP 666496 A JP666496 A JP 666496A JP H09199505 A JPH09199505 A JP H09199505A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置とその製
造方法に関わり、特にバンプ電極を有する半導体装置の
構造とその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a structure of a semiconductor device having bump electrodes and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】ＴＡＢ等に接続される半導体チップに
は、電極パッドの上に突起状の金属電極（以下バンプ電
極という）が設けられている。電極パッドはＡｌもしく
はその合金により形成されている。バンプ電極を、Ａｌ
もしくはその合金により形成された電極パッドの上に直
接形成すると、Ａｌとバンプ電極とが反応し、金属間化
合物を形成することがある。Ａｌとバンプ電極とが反応
してできた金属間化合物は、一般にもろいため、チップ
の信頼性を損ないかねない。金属間化合物の形成を防止
するために、通常、複数層の金属薄膜（以下バリヤメタ
ルという）を、電極パッドとバンプ電極との間に形成し
ている。同時に、バリヤメタルは、バンプ電極と電極パ
ッドとの密着強度を向上させる役目も果たしている。2. Description of the Related Art A semiconductor chip connected to a TAB or the like is provided with a protruding metal electrode (hereinafter referred to as a bump electrode) on an electrode pad. The electrode pad is made of Al or its alloy. Bump electrode is Al
Alternatively, when it is directly formed on the electrode pad formed of the alloy, Al and the bump electrode may react with each other to form an intermetallic compound. The intermetallic compound formed by the reaction between Al and the bump electrode is generally fragile, and may damage the reliability of the chip. In order to prevent the formation of intermetallic compounds, a plurality of metal thin films (hereinafter referred to as barrier metals) are usually formed between the electrode pads and the bump electrodes. At the same time, the barrier metal also plays the role of improving the adhesion strength between the bump electrode and the electrode pad.
【０００３】図１６は、従来の半導体装置の断面図であ
る。図１６の断面には、バンプ電極、バリアメタルおよ
び電極パッドがそれぞれ示されている。図１６に示すよ
うに、半導体基板１には、この基板１内に形成された図
示せぬ集積回路に接続されている電極パッド３が形成さ
れている。電極パッド３の表面を含む半導体基板１の表
面上には、絶縁物でなるパッシベーション膜５が形成さ
れている。パッシベーション膜５は、外部から集積回路
へ、あるいは集積回路から外部へと信号を導くための開
口部７を、電極パッド３の上に有している。バリヤメタ
ル９は、上記開口部７を覆うようにして形成されてい
る。バリヤメタル９は、第１のバリヤメタル９ａと第２
のバリヤメタル９ｂとの２層構造を有している。第１の
バリヤメタル９ａは電極パッド３に接続されている。第
１のバリヤメタル９ａの上には第２のバリヤメタル９ｂ
が形成されている。バンプ電極１１は第２のバリヤメタ
ル９ｂの上に形成されている。FIG. 16 is a sectional view of a conventional semiconductor device. Bump electrodes, barrier metals, and electrode pads are shown in the cross section of FIG. 16, respectively. As shown in FIG. 16, the semiconductor substrate 1 is provided with electrode pads 3 connected to an integrated circuit (not shown) formed in the substrate 1. A passivation film 5 made of an insulating material is formed on the surface of the semiconductor substrate 1 including the surface of the electrode pad 3. The passivation film 5 has an opening 7 on the electrode pad 3 for guiding a signal from the outside to the integrated circuit or from the integrated circuit to the outside. The barrier metal 9 is formed so as to cover the opening 7. The barrier metal 9 includes a first barrier metal 9a and a second barrier metal 9a.
It has a two-layer structure with the barrier metal 9b. The first barrier metal 9a is connected to the electrode pad 3. A second barrier metal 9b is provided on the first barrier metal 9a.
Are formed. The bump electrode 11 is formed on the second barrier metal 9b.
【０００４】図１７は、図１６に示す断面を有する半導
体装置の製造方法を説明するための図で、（ａ）図〜
（ｉ）図はそれぞれ、工程順に示した断面図である。ま
ず、図１７（ａ）に示すように、半導体基板１の上に、
電極パッド３となる金属層、例えばＡｌ−Ｃｕ−Ｓｉ合
金層３´を形成する。FIG. 17 is a diagram for explaining a method of manufacturing a semiconductor device having the cross section shown in FIG.
(I) Figures are cross-sectional views shown in the order of steps. First, as shown in FIG. 17A, on the semiconductor substrate 1,
A metal layer to be the electrode pad 3, for example, an Al-Cu-Si alloy layer 3'is formed.
【０００５】次いで、図１７（ｂ）に示すように、Ａｌ
−Ｃｕ−Ｓｉ合金層３´を、図示せぬレジスト層をマス
クに用いてエッチングし、電極パッド３を形成する。次
いで、図１７（ｃ）に示すように、電極パッド３の表面
を含む半導体基板１の表面上にパッシベーション膜５を
形成する。Next, as shown in FIG.
The —Cu—Si alloy layer 3 ′ is etched using a resist layer (not shown) as a mask to form the electrode pad 3. Next, as shown in FIG. 17C, the passivation film 5 is formed on the surface of the semiconductor substrate 1 including the surface of the electrode pad 3.
【０００６】次いで、図１７（ｄ）に示すように、パッ
シベーション膜５を、図示せぬレジスト層をマスクに用
いてエッチングし、電極パッド３の所定の表面を露出さ
せる開孔部７を形成する。Next, as shown in FIG. 17D, the passivation film 5 is etched by using a resist layer (not shown) as a mask to form an opening 7 for exposing a predetermined surface of the electrode pad 3. .
【０００７】次いで、図１７（ｅ）に示すように、開孔
部７から露出した電極パッド３の表面上、および開孔部
７の側壁を含むパッシベーション膜５の表面上に、第１
のバリヤメタル９ａおよび第２のバリヤメタル９ｂを順
次スパッタ法により形成する。２層構造のバリヤメタル
９の材質の一例は、後に形成されるバンプ電極の材質を
Ａｕとしたとき、第１のバリヤメタル９ａは膜厚が１０
０ｎｍのＴｉのスパッタリング薄膜、第２のバリアメタ
ル９ｂは膜厚が３００ｎｍのＮｉのスパッタリング薄膜
である。Next, as shown in FIG. 17 (e), a first layer is formed on the surface of the electrode pad 3 exposed from the opening 7 and on the surface of the passivation film 5 including the side wall of the opening 7.
The barrier metal 9a and the second barrier metal 9b are sequentially formed by the sputtering method. As an example of the material of the barrier metal 9 having a two-layer structure, when the material of the bump electrode to be formed later is Au, the first barrier metal 9a has a film thickness of 10
The sputtering thin film of Ti having a thickness of 0 nm and the second barrier metal 9b is a sputtering thin film of Ni having a thickness of 300 nm.
【０００８】次いで、図１７（ｆ）に示すように、第２
のバリヤメタル９ｂの上にレジストを塗布してレジスト
層２０を形成する。次いで、電極パッド３の上部に位置
するレジスト層２０の部分を写真蝕刻により除去して、
第２のバリヤメタル９ｂの表面が露出する開口部２２を
形成する。Then, as shown in FIG. 17 (f), the second
A resist is applied on the barrier metal 9b to form a resist layer 20. Then, the portion of the resist layer 20 located above the electrode pad 3 is removed by photo-etching,
The opening 22 exposing the surface of the second barrier metal 9b is formed.
【０００９】次いで、図１７（ｇ）に示すように、開口
部２２内に、Ａｕでなるバンプ電極１１を、バリヤメタ
ル９をメッキ電極に用いた電解メッキにより形成する。
バンプ電極５の高さの一例は１０〜２０ｎｍである。Next, as shown in FIG. 17G, the bump electrode 11 made of Au is formed in the opening 22 by electrolytic plating using the barrier metal 9 as a plating electrode.
An example of the height of the bump electrode 5 is 10 to 20 nm.
【００１０】次いで、図１７（ｈ）に示すように、レジ
スト層２０を除去し、バンプ電極１１を第２のバリヤメ
タル９ｂの上に残す。次いで、図１７（ｉ）に示すよう
に、電極パッド３どうしの短絡を防ぐために、バリヤメ
タル９をバンプ電極１１の下の部分のみを残し、他の部
分はウェットエッチングにより除去する。ウェットエッ
チングに用いられるエッチング液の一つの例は、Ｎｉ
（第２のバリアメタル９ｂ）のエッチングためにＨＮＯ
3 、ＨＣｌ、ＣＨ3 ＣＯＯＨ混合液、Ｔｉ（第１のバリ
アメタル９ａ）のエッチングのためにＨＦ水溶液であ
る。以上が、従来の半導体装置とその製造方法の概要で
ある。Next, as shown in FIG. 17 (h), the resist layer 20 is removed, and the bump electrodes 11 are left on the second barrier metal 9b. Next, as shown in FIG. 17I, in order to prevent a short circuit between the electrode pads 3, the barrier metal 9 is removed only by the portion below the bump electrode 11, and the other portions are removed by wet etching. One example of an etching solution used for wet etching is Ni.
HNO for etching the (second barrier metal 9b)
It is an HF aqueous solution for etching 3 , HCl, CH 3 COOH mixed solution, and Ti (first barrier metal 9a). The above is the outline of the conventional semiconductor device and the manufacturing method thereof.
【００１１】[0011]
【発明が解決しようとする課題】従来の製造方法では、
特に図１７（ｉ）に示すバリヤメタル９のウェットエッ
チング工程において、バンプ電極１１とパッシベーショ
ン膜５との間に、大きなサイドエッチングが発生するこ
とがある。この明細書で述べるサイドエッチングとは、
図１７（ｉ）に示すように、バリヤメタル９のエッチン
グが、バンプ電極１１のフリンジ２４からバンプ電極１
１の下に進行することをいう。サイドエッチングの原因
はバリヤメタル９を除去するためのエッチングが、腐食
液を用いた等方性のエッチングであること、およびバン
プ電極１１のエッチングレートと、バリヤメタル９のエ
ッチングレートとが互いに異なることである。もし、サ
イドエッチングがパッシベーション開口部７に到達して
しまうと、電極パッド３が露出してしまう。電極パッド
３が露出すると、電極パッド３の腐食（コロージョン）
が発生する可能性がでてくる。電極パッド３の腐食が進
行するに連れて、電気的特性は不安定になってくる。最
悪のときには電極パッド３とバンプ電極１１との電気的
接続が断たれてしまう。SUMMARY OF THE INVENTION In the conventional manufacturing method,
Particularly, in the wet etching process of the barrier metal 9 shown in FIG. 17I, a large side etching may occur between the bump electrode 11 and the passivation film 5. The side etching described in this specification is
As shown in FIG. 17I, the etching of the barrier metal 9 is performed from the fringe 24 of the bump electrode 11 to the bump electrode 1.
It means progressing under 1. The cause of the side etching is that the etching for removing the barrier metal 9 is isotropic etching using a corrosive liquid, and that the etching rate of the bump electrode 11 and the etching rate of the barrier metal 9 are different from each other. . If the side etching reaches the passivation opening 7, the electrode pad 3 is exposed. When the electrode pad 3 is exposed, the electrode pad 3 is corroded (corrosion).
May occur. As the corrosion of the electrode pad 3 progresses, the electrical characteristics become unstable. In the worst case, the electrical connection between the electrode pad 3 and the bump electrode 11 is broken.
【００１２】このように開口部７に達するサイドエッチ
ングの発生は、半導体装置の電気的特性に関する信頼性
を損なったり、半導体装置の寿命を著しく低下させたり
する要因の一つである。The occurrence of the side etching reaching the opening 7 is one of the factors that impair the reliability of the electrical characteristics of the semiconductor device or significantly shorten the life of the semiconductor device.
【００１３】このような開口部７に達するサイドエッチ
ングの発生を防止するために、バンプ電極１１の横幅
は、サイドエッチングの量を見込み（以下、サイドエッ
チングマージンという）、パッシベーション開口部７の
開口径よりも充分に大きくしている。In order to prevent such side etching from reaching the opening 7, the lateral width of the bump electrode 11 is assumed to be the side etching amount (hereinafter referred to as the side etching margin), and the opening diameter of the passivation opening 7 is determined. It's big enough.
【００１４】しかし、現在、サイドエッチングマージン
は、バンプ電極１１の微細化に対して、大きな障害とな
りつつある。サイドエッチングの発生を防ぐために、従
来の製造方法の図１７（ｈ）以降の工程を次のように改
善した製造方法がある。However, at present, the side etching margin is becoming a major obstacle to the miniaturization of the bump electrode 11. In order to prevent the occurrence of side etching, there is a manufacturing method in which the steps after FIG. 17 (h) of the conventional manufacturing method are improved as follows.
【００１５】図１８は、改善された従来の半導体装置の
製造方法を説明するための図で、（ａ）図〜（ｄ）図は
それぞれ、工程順に示した断面図である。図１７（ａ）
〜図１７（ｈ）により説明した製造方法に従って半導体
装置を製造してきた後、図１８（ａ）に示すように、バ
ンプ電極１１の表面を含む第２のバリヤメタル９ｂの上
にレジストを塗布し、レジスト層３０を形成する。FIG. 18 is a view for explaining an improved conventional method for manufacturing a semiconductor device, and FIGS. 18A to 18D are cross-sectional views in the order of steps. FIG. 17 (a)
After manufacturing the semiconductor device according to the manufacturing method described with reference to FIG. 17H, as shown in FIG. 18A, a resist is applied on the second barrier metal 9b including the surface of the bump electrode 11, The resist layer 30 is formed.
【００１６】次いで、図１８（ｂ）に示すように、電極
パッド３どうしを短絡させないために、第２のバリヤメ
タル９の除去すべき部分の上部に位置するレジスト層３
０の部分を写真蝕刻により除去し、バリヤメタル９の除
去したくない部分をレジスト層３０によりマスクする。Next, as shown in FIG. 18B, in order to prevent the electrode pads 3 from being short-circuited with each other, the resist layer 3 located above the portion of the second barrier metal 9 to be removed.
The portion of 0 is removed by photo-etching, and the portion of the barrier metal 9 which is not desired to be removed is masked by the resist layer 30.
【００１７】次いで、図１８（ｃ）に示すように、レジ
スト層３０をマスクに用いて、バリヤメタル９をウェッ
トエッチングにより除去する。次いで、図１８（ｄ）に
示すように、レジスト層３０を除去し、バンプ電極１１
を第２のバリヤメタル９ｂの上に残す。Next, as shown in FIG. 18C, the barrier metal 9 is removed by wet etching using the resist layer 30 as a mask. Next, as shown in FIG. 18D, the resist layer 30 is removed, and the bump electrode 11 is removed.
Are left on the second barrier metal 9b.
【００１８】以上が、改善された従来の半導体装置の製
造方法の概要である。しかし、改善された従来の製造方
法では、バンプ電極１１を形成した後に行われるレジス
トの塗布、および塗布されたレジストの除去がそれぞれ
難しい。また、バンプ電極１１の周囲にバリヤメタル９
が残存し、これがバンプ電極１１の微細化や、配置ピッ
チのファイン化を阻害する。The above is the outline of the improved conventional semiconductor device manufacturing method. However, in the improved conventional manufacturing method, it is difficult to apply the resist after forming the bump electrode 11 and to remove the applied resist, respectively. Further, a barrier metal 9 is formed around the bump electrode 11.
Remain, which hinders miniaturization of the bump electrodes 11 and finer arrangement pitch.
【００１９】サイドエッチングの発生を防ぐためのさら
に他の製造方法として、次のような製造方法も考えられ
ている。つまり、バリヤメタル９を、ウェットエッチン
グではなく、プラズマなどを用いたドライエッチングに
より除去する製法である。プラズマなどを用いたドライ
エッチングは、異方性が強く、ウェットエッチングに比
べて、発生するサイドエッチングの量は格段に少なくな
る。この製法は、工程数も図１７（ａ）〜図１７（ｉ）
に示した製法と変わらない、という利点もある。As yet another manufacturing method for preventing the occurrence of side etching, the following manufacturing method is also considered. In other words, this is a manufacturing method in which the barrier metal 9 is removed by dry etching using plasma or the like instead of wet etching. Dry etching using plasma or the like has a strong anisotropy, and the amount of side etching generated is significantly smaller than that of wet etching. In this manufacturing method, the number of steps is also shown in FIGS. 17 (a) to 17 (i).
There is also an advantage that it is the same as the manufacturing method shown in.
【００２０】しかし、ドライエッチング装置は高価であ
る。さらに、ドライエッチング装置では、ワークを搬入
した後、チャンバを一旦、真空引き（減圧）する必要が
あり、スループットを悪くしてしまう。結果として、バ
リヤメタル９をドライエッチングにより除去する製法
は、製造コストを上昇させる。However, the dry etching apparatus is expensive. Further, in the dry etching apparatus, it is necessary to temporarily evacuate (decompress) the chamber after carrying in the work, which deteriorates the throughput. As a result, the manufacturing method of removing the barrier metal 9 by dry etching increases the manufacturing cost.
【００２１】この発明は、上記の事情に鑑みて為された
もので、その第１の目的は、微細化されたバンプ電極を
有することが可能でありながらも、電気的特性に関する
信頼性を長い期間に及んで保つことができる半導体装置
およびその製造方法を提供することにある。The present invention has been made in view of the above circumstances. A first object of the present invention is to provide a bump electrode which is miniaturized, but has a long reliability in electrical characteristics. It is an object of the present invention to provide a semiconductor device which can be kept for a period and a manufacturing method thereof.
【００２２】また、第２の目的は、上記第１の目的を達
成すると同時に、バンプ電極の異常な成長を、簡単に防
止できる構造を有する半導体装置およびその製造方法を
提供することにある。A second object of the present invention is to provide a semiconductor device having a structure capable of easily preventing abnormal growth of bump electrodes and a method of manufacturing the same while achieving the first object.
【００２３】[0023]
【課題を解決するための手段】上記第１の目的を達成す
るために、この発明に係る半導体装置では、半導体基板
と、前記半導体基板上に形成された電極パッドと、前記
半導体基板および前記電極パッド上に形成され、前記電
極パッドの少なくとも一部を露出させる開口部を有する
絶縁層と、前記開口部を介して前記電極パッドに接続さ
れ、第１、第２の導体層の少なくとも２層を含む積層構
造層と、前記積層構造層に接続され、この積層構造層が
少なくとも含む第１、第２の導体層のうち、少なくとも
いずれか１つの導体層の側壁を隠すと同時に、前記積層
構造層を平面から見て隠す突起状電極とを具備すること
を特徴としている。In order to achieve the above first object, in a semiconductor device according to the present invention, a semiconductor substrate, electrode pads formed on the semiconductor substrate, the semiconductor substrate and the electrodes are provided. An insulating layer formed on the pad and having an opening for exposing at least a part of the electrode pad, and at least two layers of a first conductor layer and a second conductor layer connected to the electrode pad through the opening. And a laminated structure layer which is connected to the laminated structure layer and hides a sidewall of at least one conductor layer of at least one of the first and second conductor layers included in the laminated structure layer. And a projection-shaped electrode that hides when viewed from a plane.
【００２４】さらに、前記第２の導体層が積層構造を有
していることを特徴としている。さらに、前記絶縁層と
前記突起状電極との間に存在する前記積層構造層の厚み
は、前記積層構造層の全体の厚みよりも薄いことを特徴
としている。Further, the second conductor layer has a laminated structure. Further, the thickness of the laminated structure layer existing between the insulating layer and the projecting electrode is smaller than the total thickness of the laminated structure layer.
【００２５】上記第１の目的を達成するために、この発
明に係る半導体装置の製造方法では、半導体基板上に電
極パッドを形成し、前記半導体基板および前記電極パッ
ド上に、前記電極パッドの少なくとも一部を露出させる
開口部を有する絶縁層を形成し、前記開口部を介して前
記電極パッドに接続される、第１、第２の導体層の少な
くとも２層を含む積層構造層を形成し、前記積層構造層
が少なくとも含む第１、第２の導体層のうち、少なくと
も最上層の導体層を、その一部を残して除去し、前記積
層構造層に接続され、前記積層構造層が少なくとも含む
第１、第２の導体層のうち、前記残されている最上層の
導体層の側壁を隠す突起状電極を形成し、少なくとも平
面から見て前記突起状電極からはみだしている前記積層
構造層の部分を除去することを特徴としている。In order to achieve the first object, in the method of manufacturing a semiconductor device according to the present invention, an electrode pad is formed on a semiconductor substrate, and at least the electrode pad is formed on the semiconductor substrate and the electrode pad. An insulating layer having an opening for exposing a part thereof is formed, and a laminated structure layer including at least two layers of first and second conductor layers, which is connected to the electrode pad through the opening, is formed, Of the first and second conductor layers included in at least the laminated structure layer, at least the uppermost conductor layer is removed while leaving a part thereof, and the conductor layer is connected to the laminated structure layer and includes at least the laminated structure layer. Of the first and second conductor layers, a protruding electrode that hides the sidewall of the remaining uppermost conductor layer is formed, and the protruding electrode is protruding from the protruding electrode at least in a plan view. Excluding parts It is characterized in that.
【００２６】さらに、前記突起状電極を、前記積層構造
層をメッキ電極に用いた電解メッキにより形成すること
を特徴としている。上記第２の目的を達成するために、
この発明に係る半導体装置では、半導体基板と、前記半
導体基板上に形成された電極パッドと、前記半導体基板
および前記電極パッド上に形成され、前記電極パッドの
少なくとも一部を露出させる開口部を有する絶縁層と、
前記開口部を介して前記電極パッドに接続され、第１、
第２の導体層の少なくとも２層を含む積層構造層と、前
記積層構造層に接続され、この積層構造層が少なくとも
含む第１、第２の導体層のうち、少なくともいずれか１
つの導体層の側壁を隠すと同時に、前記積層構造層を平
面から見て隠す突起状電極とを備える。そして、前記積
層構造層と前記突起状電極との間に形成された、金属薄
膜をさらに具備することを特徴としている。Further, it is characterized in that the protruding electrodes are formed by electrolytic plating using the laminated structure layer as a plating electrode. In order to achieve the above second purpose,
In a semiconductor device according to the present invention, a semiconductor substrate, an electrode pad formed on the semiconductor substrate, and an opening formed on the semiconductor substrate and the electrode pad to expose at least a part of the electrode pad are provided. An insulating layer,
Connected to the electrode pad through the opening,
At least any one of a laminated structure layer including at least two layers of the second conductor layer, and a first and second conductor layer connected to the laminated structure layer and included in the laminated structure layer
A projecting electrode is provided which hides the side walls of the two conductor layers and at the same time hides the laminated structure layer when seen from a plane. Further, a metal thin film formed between the laminated structure layer and the protruding electrode is further provided.
【００２７】さらに、前記金属薄膜が、前記突起状電極
と同一組成を有していることを特徴としている。さら
に、前記絶縁層と前記突起状電極との間に存在する少な
くとも前記金属薄膜を含む積層構造部分の厚みは、前記
積層構造層の全体の厚みよりも薄いことを特徴としてい
る。Further, the metal thin film has the same composition as that of the protruding electrode. Further, the thickness of the laminated structure portion including at least the metal thin film, which is present between the insulating layer and the protruding electrode, is smaller than the total thickness of the laminated structure layer.
【００２８】上記第２の目的を達成するために、この発
明に係る半導体装置の製造方法の第１の態様では、半導
体基板上に電極パッドを形成し、前記半導体基板および
前記電極パッド上に、前記電極パッドの少なくとも一部
を露出させる開口部を有する絶縁層を形成し、前記開口
部を介して前記電極パッドに接続される、第１、第２の
導体層の少なくとも２層を含む積層構造層を形成し、前
記積層構造層が少なくとも含む第１、第２の導体層のう
ち、少なくとも最上層の導体層を、その一部を残して除
去し、前記積層構造層上に金属薄膜を形成し、前記金属
薄膜を介して前記積層構造層に接続され、前記積層構造
層が少なくとも含む第１、第２の導体層のうち、少なく
とも前記残されている最上層の導体層の側壁を隠す突起
状電極を形成し、少なくとも平面から見て前記突起状電
極からはみだしている前記金属薄膜の部分を除去し、少
なくとも平面から見て前記突起状電極からはみだしてい
る前記積層構造層の部分を除去することを特徴としてい
る。In order to achieve the second object, in the first aspect of the method for manufacturing a semiconductor device according to the present invention, electrode pads are formed on a semiconductor substrate, and the semiconductor substrate and the electrode pads are provided with: A laminated structure including an insulating layer having an opening exposing at least a part of the electrode pad and including at least two layers of first and second conductor layers connected to the electrode pad through the opening. Forming a layer, and removing at least the uppermost conductor layer of the first and second conductor layers included in the laminated structure layer, leaving a part thereof, and forming a metal thin film on the laminated structure layer. And a protrusion that is connected to the laminated structure layer through the metal thin film and that hides at least the sidewall of the remaining uppermost conductor layer of the first and second conductor layers included in the laminated structure layer. Forming a circular electrode, At least the portion of the metal thin film protruding from the protruding electrode when viewed from a plane is removed, and at least the portion of the laminated structure layer protruding from the protruding electrode when viewed from a plane is removed. .
【００２９】さらに、前記突起状電極は、少なくとも前
記金属薄膜をメッキ電極に用いた電解メッキにより形成
することを特徴としている。さらに、前記少なくとも平
面から見て前記突起状電極からはみだしている前記金属
薄膜の部分を除去するとき、前記金属薄膜のエッチング
レートが、前記突起状電極のエッチングレートほぼ同等
のエッチャントを用いることを特徴としている。Further, the projecting electrodes are formed by electrolytic plating using at least the metal thin film as a plating electrode. Further, when removing the portion of the metal thin film protruding from the projecting electrode when viewed from at least the plane, an etchant having an etching rate of the metal thin film that is substantially equal to the etching rate of the projecting electrode is used. I am trying.
【００３０】さらに、前記少なくとも平面から見て前記
突起状電極からはみだしている前記積層構造層の部分を
除去するとき、前記積層構造層のエッチングレートが、
前記金属薄膜のエッチングレートよりも速いエッチャン
トを用いることを特徴としている。Furthermore, when removing the portion of the laminated structure layer protruding from the projecting electrode in at least the plane, the etching rate of the laminated structure layer is
It is characterized in that an etchant faster than the etching rate of the metal thin film is used.
【００３１】上記第２の目的を達成するために、この発
明に係る半導体装置の製造方法の第２の態様では、半導
体基板上に電極パッドを形成し、前記半導体基板および
前記電極パッド上に、前記電極パッドの少なくとも一部
を露出させる開口部を有する絶縁層を形成し、前記開口
部を介して前記電極パッドに接続される、第１、第２の
導体層の少なくとも２層を含む積層構造層を形成し、前
記積層構造層を、少なくとも前記電極パッドに接続され
る部分を残して除去し、前記積層構造層上に金属薄膜を
形成し、前記金属薄膜を介して前記積層構造層に接続さ
れ、前記積層構造層の側壁を隠す突起状電極を形成し、
少なくとも平面から見て前記突起状電極からはみだして
いる前記金属薄膜の部分を除去することを特徴としてい
る。In order to achieve the above-mentioned second object, in a second aspect of the method for manufacturing a semiconductor device according to the present invention, electrode pads are formed on a semiconductor substrate, and on the semiconductor substrate and the electrode pads, A laminated structure including an insulating layer having an opening exposing at least a part of the electrode pad and including at least two layers of first and second conductor layers connected to the electrode pad through the opening. Forming a layer, removing the laminated structure layer except at least a portion connected to the electrode pad, forming a metal thin film on the laminated structure layer, and connecting to the laminated structure layer through the metal thin film To form a protruding electrode that hides the side wall of the laminated structure layer,
It is characterized in that at least a portion of the metal thin film protruding from the projecting electrode is removed when seen in a plan view.
【００３２】さらに、前記突起状電極は、前記金属薄膜
をメッキ電極に用いた電解メッキにより形成することを
特徴としている。さらに、前記少なくとも平面から見て
前記突起状電極からはみだしている前記金属薄膜の部分
を除去するとき、前記金属薄膜のエッチングレートが、
前記突起状電極のエッチングレートほぼ同等のエッチャ
ントを用いることを特徴としている。Further, the projecting electrodes are characterized by being formed by electrolytic plating using the metal thin film as a plating electrode. Furthermore, when removing the portion of the metal thin film protruding from the projecting electrode when viewed from at least the plane, the etching rate of the metal thin film is:
It is characterized in that an etchant having substantially the same etching rate as the protruding electrodes is used.
【００３３】[0033]
【発明の実施の形態】以下、この発明の実施の形態につ
いて説明する。図１は、この発明の第１の実施の形態に
係る半導体装置の断面図である。図１の断面には、バン
プ電極、バリアメタルおよび電極パッドがそれぞれ示さ
れている。Embodiments of the present invention will be described below. FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention. A bump electrode, a barrier metal, and an electrode pad are shown in the cross section of FIG. 1, respectively.
【００３４】図１に示すように、シリコン基板１には、
この基板１内に形成された図示せぬ集積回路に接続され
ている電極パッド３が形成されている。電極パッド３の
表面を含むシリコン基板１の表面上には、絶縁物でなる
パッシベーション膜５が形成されている。パッシベーシ
ョン膜５は、外部から集積回路へ、あるいは集積回路か
ら外部へと信号を導くための開口部７を、電極パッド３
の上の部分に有している。バリヤメタル９は、上記開口
部７を覆うようにして形成されている。バリヤメタル９
は、第１のバリヤメタル９ａと第２のバリヤメタル９ｂ
との２層構造を有している。第１のバリヤメタル９ａは
電極パッド３に接続されている。第１のバリヤメタル９
ａの上には第２のバリヤメタル９ｂが形成されている。
第２のバリヤメタル９ｂの底面積は、第１のバリヤメタ
ル９ａのそれよりも小さく形成されている。バンプ電極
１１は、第２のバリヤメタル９ｂの側壁を含む表面上
と、第１のバリヤメタル９ａの第２のバリヤメタル９ｂ
からパッシベーション膜５に沿ってはみ出した部分の上
との双方に跨がって形成されている。バンプ電極１１の
材質の例としては、ＴＡＢ型半導体装置に用いる場合に
はＡｕが、また、フリップチップ型半導体装置に用いる
場合には、Ｐｂ−Ｓｎ合金に代表されるハンダが用いら
れる。As shown in FIG. 1, the silicon substrate 1 has
An electrode pad 3 connected to an integrated circuit (not shown) formed in the substrate 1 is formed. A passivation film 5 made of an insulating material is formed on the surface of the silicon substrate 1 including the surface of the electrode pad 3. The passivation film 5 has openings 7 for guiding signals from the outside to the integrated circuit or from the integrated circuit to the electrode pad 3.
It has in the upper part of. The barrier metal 9 is formed so as to cover the opening 7. Barrier metal 9
Is a first barrier metal 9a and a second barrier metal 9b.
And has a two-layer structure. The first barrier metal 9a is connected to the electrode pad 3. First barrier metal 9
A second barrier metal 9b is formed on a.
The bottom area of the second barrier metal 9b is smaller than that of the first barrier metal 9a. The bump electrode 11 is formed on the surface including the side wall of the second barrier metal 9b and the second barrier metal 9b of the first barrier metal 9a.
Is formed so as to extend over both the portion protruding along the passivation film 5. As an example of the material of the bump electrode 11, Au is used when used in the TAB type semiconductor device, and solder represented by Pb—Sn alloy is used when used in the flip chip type semiconductor device.
【００３５】図２は、この発明の第１の実施の形態に係
る半導体装置の製造方法を説明するための図で、（ａ）
図〜（ｊ）図はそれぞれ、工程順に示した断面図であ
る。まず、図２（ａ）に示すように、シリコン基板１の
上に、図示せぬ集積回路に接続される電極パッド３とな
る金属層、例えばＡｌ−Ｃｕ−Ｓｉ合金層３´を形成す
る。FIG. 2 is a diagram for explaining a method of manufacturing a semiconductor device according to the first embodiment of the present invention, in which FIG.
Each of FIGS. 1 to (j) is a cross-sectional view shown in the order of steps. First, as shown in FIG. 2A, a metal layer to be the electrode pad 3 connected to an integrated circuit (not shown), for example, an Al—Cu—Si alloy layer 3 ′ is formed on the silicon substrate 1.
【００３６】次いで、図２（ｂ）に示すように、Ａｌ−
Ｃｕ−Ｓｉ合金層３´を、図示せぬレジスト層をマスク
に用いてエッチングし、電極パッド３を形成する。次い
で、図２（ｃ）に示すように、電極パッド３の表面を含
む半導体基板１の表面上にパッシベーション膜５を形成
する。Then, as shown in FIG.
The Cu-Si alloy layer 3'is etched using a resist layer (not shown) as a mask to form the electrode pads 3. Next, as shown in FIG. 2C, the passivation film 5 is formed on the surface of the semiconductor substrate 1 including the surface of the electrode pad 3.
【００３７】次いで、図２（ｄ）に示すように、パッシ
ベーション膜５を、図示せぬレジスト層をマスクに用い
てエッチングし、電極パッド３の所定の表面を露出させ
る開孔部７を形成する。Next, as shown in FIG. 2D, the passivation film 5 is etched by using a resist layer (not shown) as a mask to form an opening 7 for exposing a predetermined surface of the electrode pad 3. .
【００３８】次いで、図２（ｅ）に示すように、開孔部
７から露出した電極パッド３の表面上、および開孔部７
の側壁を含むパッシベーション膜５の表面上に、第１の
バリヤメタル９ａおよび第２のバリヤメタル９ｂを順次
スパッタ法により形成する。２層構造のバリヤメタル９
の材質の一例は、後に形成されるバンプ電極の材質をＡ
ｕとしたとき、第１のバリヤメタル９ａは膜厚が１００
ｎｍのＴｉのスパッタリング薄膜、第２のバリアメタル
９ｂは膜厚が３００ｎｍのＮｉのスパッタリング薄膜で
ある。Next, as shown in FIG. 2E, on the surface of the electrode pad 3 exposed from the opening 7, and the opening 7.
A first barrier metal 9a and a second barrier metal 9b are sequentially formed on the surface of the passivation film 5 including the side walls of the above by a sputtering method. 2-layer barrier metal 9
The material of the bump electrode formed later is A
When u is set, the first barrier metal 9a has a film thickness of 100.
The second barrier metal 9b is a sputtering thin film of Ni with a thickness of 300 nm.
【００３９】次いで、図２（ｆ）に示すように、第２の
バリヤメタル９ｂの開口部７の上方および開口部７の周
囲の上を、図示せぬレジスト層によりマスクし、ウェッ
トエッチングにより第２のバリヤメタル９ｂを除去す
る。これにより、第２のバリヤメタル９ｂは、開口部７
および開口部７の周囲の上に、第１のバリヤメタル９ａ
を介して残る。この実施の形態では、Ｎｉ（第２のバリ
ヤメタル９ｂ）を、ＨＮＯ3 、ＨＣｌ、ＣＨ3 ＣＯＯＨ
混合液を用いてエッチングしている。この混合液は、Ｔ
ｉ（第１のバリヤメタル９ａ）を侵蝕しないため、第２
のバリヤメタル９ｂのみを選んでエッチングすることが
できる。Next, as shown in FIG. 2F, a resist layer (not shown) is used to mask the upper part of the opening 7 of the second barrier metal 9b and the periphery of the opening 7, and the second barrier metal 9b is formed by wet etching. The barrier metal 9b is removed. As a result, the second barrier metal 9b has the opening 7
And on the periphery of the opening 7, the first barrier metal 9a
Remain through. In this embodiment, Ni (second barrier metal 9b) is replaced with HNO 3 , HCl, CH 3 COOH.
Etching is performed using the mixed solution. This mixture is T
Since it does not corrode i (the first barrier metal 9a), the second
It is possible to selectively etch only the barrier metal 9b.
【００４０】次いで、図２（ｇ）に示すように、第１の
バリヤメタル９ａおよび第２のバリヤメタル９ｂの上に
レジストを塗布してレジスト層２０を形成する。次い
で、電極パッド３の上部に位置するレジスト層２０の部
分を写真蝕刻により除去して、第２のバリヤメタル９ｂ
が完全に露出する開口部２２を形成する。Next, as shown in FIG. 2G, a resist is applied on the first barrier metal 9a and the second barrier metal 9b to form a resist layer 20. Then, the portion of the resist layer 20 located above the electrode pad 3 is removed by photo-etching to remove the second barrier metal 9b.
To form an opening 22 that is completely exposed.
【００４１】次いで、図２（ｈ）に示すように、開口部
２２内に、Ａｕでなるバンプ電極１１を、第１のバリヤ
メタル９ａをメッキ電極に用いた電解メッキにより形成
する。バンプ電極５の高さの一例は１０〜２０ｎｍであ
る。Next, as shown in FIG. 2H, the bump electrode 11 made of Au is formed in the opening 22 by electrolytic plating using the first barrier metal 9a as a plating electrode. An example of the height of the bump electrode 5 is 10 to 20 nm.
【００４２】次いで、図２（ｉ）に示すように、レジス
ト層２０を除去し、バンプ電極１１を、第２のバリヤメ
タル９ｂの周囲の第１のバリヤメタル９ａの上から、第
２のバリヤメタル９ｂの上に跨がって残す。Then, as shown in FIG. 2 (i), the resist layer 20 is removed, and the bump electrodes 11 are formed on the first barrier metal 9a around the second barrier metal 9b and on the second barrier metal 9b. Leave it over the top.
【００４３】次いで、図２（ｊ）に示すように、電極パ
ッド３どうしの短絡を防ぐために、第１のバリヤメタル
９ａをバンプ電極１１の下の部分のみを残し、他の部分
はウェットエッチングにより除去する。この実施の形態
では、Ｔｉ（第１のバリヤメタル９ａ）を、ＨＦ水溶液
を用いてエッチングしている。この水溶液は、Ｎｉ（第
２のバリヤメタル９ｂ）を侵蝕しないため、第１のバリ
ヤメタル９ａのみを選んでエッチングすることができ
る。Next, as shown in FIG. 2 (j), in order to prevent a short circuit between the electrode pads 3, the first barrier metal 9a is left only under the bump electrodes 11 and the other portions are removed by wet etching. To do. In this embodiment, Ti (first barrier metal 9a) is etched using an HF aqueous solution. Since this aqueous solution does not corrode Ni (second barrier metal 9b), only the first barrier metal 9a can be selected and etched.
【００４４】なお、ウェットエッチングは、腐食液を用
いた等方性エッチングであり、従来と同様にバンプ電極
１１のフリンジ２４からバンプ電極１１の下にサイドエ
ッチングが発生する。The wet etching is an isotropic etching using a corrosive liquid, and side etching occurs from the fringe 24 of the bump electrode 11 to below the bump electrode 11 as in the conventional case.
【００４５】しかし、この実施の形態に係る半導体装置
では、ウェットエッチングされるのは第１のバリヤメタ
ル９ａのみである。ウェットエッチングされる層の厚み
は、従来の第１のバリヤメタル９ａと第２のバリヤメタ
ル９ｂとの２層に比べ薄い。このため、電極パッド３ど
うしの短絡を防ぐためのウェットエッチングは、従来に
比べて短時間で済む。したがって、発生するサイドエッ
チングの量を確実に減らすことができる。However, in the semiconductor device according to this embodiment, only the first barrier metal 9a is wet-etched. The thickness of the layer to be wet-etched is thinner than the conventional two layers of the first barrier metal 9a and the second barrier metal 9b. Therefore, wet etching for preventing a short circuit between the electrode pads 3 can be completed in a shorter time than in the conventional case. Therefore, it is possible to reliably reduce the amount of side etching that occurs.
【００４６】また、この実施の形態に係る半導体装置
は、バンプ電極１１のフリンジ２４に沿った部分とパッ
シベーション膜５との間に、２層構造のバリヤメタルの
うち、電極パッド３に接続される第１のバリヤメタル９
ａのみを挟む構造を有している。このような構造では、
バンプ電極１１が、パッシベーション膜５の上にオーバ
ーハングする部分の高さは、第１のバリヤメタル９ａの
厚さにほぼ等しくなる。つまり、従来の生じていた高さ
に比べて低いのである。高さの低いオーバーハング部分
には水溶液（エッチング液）が侵入しにくい。したがっ
て、サイドエッチングが進行する速度を、従来の構造に
比べて抑制することができる。Further, in the semiconductor device according to this embodiment, between the portion of the bump electrode 11 along the fringe 24 and the passivation film 5, one of the two-layer structure barrier metal is connected to the electrode pad 3. 1 barrier metal 9
It has a structure in which only a is sandwiched. In such a structure,
The height of the portion where the bump electrode 11 overhangs on the passivation film 5 is substantially equal to the thickness of the first barrier metal 9a. In other words, it is lower than the conventional height. Aqueous solution (etching solution) is unlikely to enter the overhanging part where the height is low. Therefore, the speed at which the side etching proceeds can be suppressed as compared with the conventional structure.
【００４７】図３は、この発明の第２の実施の形態に係
る半導体装置の断面図である。図３に示すように、第２
の実施の形態に係る装置は、第１の実施の形態に係る装
置の第２のバリヤメタル９ｂを、バリヤメタル９ｂ１と
９ｂ２との２層にしたものである。バリヤメタル９は、
バリヤメタル９ａ、バリヤメタル９ｂ１およびバリヤメ
タル９ｂ２との３層構造になっている。FIG. 3 is a sectional view of a semiconductor device according to the second embodiment of the present invention. As shown in FIG.
The device according to the second embodiment is a device in which the second barrier metal 9b of the device according to the first embodiment has two layers of barrier metals 9b1 and 9b2. Barrier metal 9
It has a three-layer structure including a barrier metal 9a, a barrier metal 9b1 and a barrier metal 9b2.
【００４８】バンプ電極１１の材質の一つの例は、第１
の実施の形態と同様に、ＴＡＢ型半導体装置のときには
Ａｕ、フリップチップ型半導体装置のときにはＰｂ−Ｓ
ｎ合金である。また、バリヤメタル９の材質の一つの例
は、第１のバリヤメタル９ａは膜厚１００ｎｍのＴｉ、
第２のバリヤメタルの第１層目９ｂ１は膜厚３００ｎｍ
のＮｉ、第２のバリヤメタルの第２層目９ｂ２は膜厚５
０ｎｍのＰｄである。One example of the material of the bump electrode 11 is the first
Similar to the embodiment described above, Au is used for the TAB type semiconductor device and Pb-S is used for the flip chip type semiconductor device.
n alloy. Further, one example of the material of the barrier metal 9 is that the first barrier metal 9a is made of Ti having a film thickness of 100 nm,
The first layer 9b1 of the second barrier metal has a film thickness of 300 nm
Of Ni, the second layer 9b2 of the second barrier metal has a film thickness of 5
It is Pd of 0 nm.
【００４９】第２の実施の形態に係る装置は、第２のバ
リヤメタル９ｂを２層構造としているので、第２のバリ
ヤメタル９ｂが１層のときに比べ、バンプ電極１１とバ
リヤメタル９との密着強度が、さらに向上する。したが
って、バリヤメタル９とバンプ電極１１との良好な接触
を、より長い期間に及んで保つことができる。Since the device according to the second embodiment has a two-layer structure of the second barrier metal 9b, the adhesion strength between the bump electrode 11 and the barrier metal 9 is higher than that when the second barrier metal 9b has one layer. However, it will be further improved. Therefore, good contact between the barrier metal 9 and the bump electrode 11 can be maintained for a longer period.
【００５０】図４は、この発明の第２の実施の形態に係
る半導体装置の製造方法を説明するための図で、（ａ）
図〜（ｆ）図はそれぞれ、工程順に示した断面図であ
る。まず、図２（ａ）〜（ｅ）に従って、第１のバリヤ
メタル９ａまで形成した後、図４（ａ）に示すように、
第１のバリヤメタル９ａの上に、第２のバリヤメタルの
第１層目９ｂ１および第２層目９ｂ２を順次スパッタ法
により形成する。３層構造のバリヤメタル９の材質の一
例は、後に形成されるバンプ電極の材質をＡｕとしたと
き、第１のバリヤメタル９ａは膜厚が１００ｎｍのＴｉ
のスパッタリング薄膜、第２のバリアメタルの第１層目
９ｂ１は膜厚が３００ｎｍのＮｉのスパッタリング薄
膜、第１層目９ｂ２は膜厚が５０ｎｍのＰｄのスパッタ
リング薄膜である。FIG. 4 is a view for explaining the method of manufacturing a semiconductor device according to the second embodiment of the present invention, in which FIG.
Each of FIGS. To (f) is a cross-sectional view shown in the order of steps. First, according to FIGS. 2A to 2E, after forming up to the first barrier metal 9a, as shown in FIG.
A first layer 9b1 and a second layer 9b2 of the second barrier metal are sequentially formed on the first barrier metal 9a by a sputtering method. An example of the material of the barrier metal 9 having a three-layer structure is that when the material of the bump electrode to be formed later is Au, the first barrier metal 9a has a thickness of 100 nm of Ti.
Of the second barrier metal, the first layer 9b1 of the second barrier metal is a sputtering thin film of Ni having a thickness of 300 nm, and the first layer 9b2 is a sputtering thin film of Pd having a thickness of 50 nm.
【００５１】次いで、図４（ｂ）に示すように、２層構
造の第２のバリヤメタル９ｂの開口部７の上方および開
口部７の周囲の上を、図示せぬレジスト層によりマスク
し、ウェットエッチングにより除去する。これにより、
第２のバリヤメタル９ｂは、開口部７および開口部７の
周囲の上に、第１のバリヤメタル９ａを介して残る。こ
の実施の形態では、Ｐｄ（第２層目９ｂ２）、Ｎｉ（第
１層目９ｂ１）を、ＨＮＯ3 、ＨＣｌ、ＣＨ3 ＣＯＯＨ
混合液を用いてエッチングする。この混合液は、第１の
実施の形態においても説明されたように、Ｔｉ（第１の
バリヤメタル９ａ）を侵蝕しない。このため、２層構造
の第２のバリヤメタル９ｂのみを選んでエッチングする
ことができる。Next, as shown in FIG. 4B, a resist layer (not shown) is used to mask a portion of the second barrier metal 9b having a two-layer structure above the opening 7 and around the opening 7 with a resist layer (not shown). Remove by etching. This allows
The second barrier metal 9b remains on the opening 7 and the periphery of the opening 7 via the first barrier metal 9a. In this embodiment, Pd (second layer 9b2) and Ni (first layer 9b1) are replaced with HNO 3 , HCl, CH 3 COOH.
Etching using the mixed solution. This mixed liquid does not corrode Ti (first barrier metal 9a) as described in the first embodiment. Therefore, only the second barrier metal 9b having the two-layer structure can be selectively etched.
【００５２】次いで、図４（ｃ）に示すように、第１の
バリヤメタル９ａおよび２層構造の第２のバリヤメタル
９ｂの上にレジストを塗布してレジスト層２０を形成す
る。次いで、電極パッド３の上部に位置するレジスト層
２０の部分を写真蝕刻により除去して、２層構造の第２
のバリヤメタル９ｂが完全に露出する開口部２２を形成
する。Next, as shown in FIG. 4C, a resist is applied on the first barrier metal 9a and the second barrier metal 9b having a two-layer structure to form a resist layer 20. Then, the portion of the resist layer 20 located above the electrode pad 3 is removed by photolithography to remove the second layer of the two-layer structure.
The opening 22 is formed so that the barrier metal 9b is completely exposed.
【００５３】次いで、図４（ｄ）に示すように、開口部
２２内に、Ａｕでなるバンプ電極１１を、第１のバリヤ
メタル９ａをメッキ電極に用いた電解メッキにより形成
する。バンプ電極５の高さの一例は１０〜２０ｎｍであ
る。Next, as shown in FIG. 4D, the bump electrode 11 made of Au is formed in the opening 22 by electrolytic plating using the first barrier metal 9a as a plating electrode. An example of the height of the bump electrode 5 is 10 to 20 nm.
【００５４】次いで、図４（ｅ）に示すように、レジス
ト層２０を除去し、バンプ電極１１を、２層構造の第２
のバリヤメタル９ｂの周囲の第１のバリヤメタル９ａの
上から、２層構造の第２のバリヤメタル９ｂの上に跨が
って残す。Next, as shown in FIG. 4E, the resist layer 20 is removed, and the bump electrode 11 is formed into a second layer having a two-layer structure.
The first barrier metal 9a around the barrier metal 9b is left over the second barrier metal 9b having the two-layer structure.
【００５５】次いで、図４（ｆ）に示すように、電極パ
ッド３どうしの短絡を防ぐために、第１のバリヤメタル
９ａをバンプ電極１１の下の部分のみを残し、他の部分
はウェットエッチングにより除去する。この実施の形態
では、Ｔｉ（第１のバリヤメタル９ａ）を、ＨＦ水溶液
を用いてエッチングする。この水溶液は、Ｐｄ（第２層
目９ｂ２）、およびＮｉ（第２層目９ｂ１）をそれぞれ
侵蝕しないため、第１のバリヤメタル９ａのみを選んで
エッチングすることができる。Next, as shown in FIG. 4 (f), in order to prevent a short circuit between the electrode pads 3, the first barrier metal 9a is left only in the portion under the bump electrode 11 and the other portions are removed by wet etching. To do. In this embodiment, Ti (first barrier metal 9a) is etched using an HF aqueous solution. Since this aqueous solution does not corrode Pd (second layer 9b2) and Ni (second layer 9b1), respectively, only the first barrier metal 9a can be selected and etched.
【００５６】このような第２の実施の形態に係る装置で
も、第１の実施の形態に係る装置と同様な効果を得るこ
とができる。なお、第１の実施の形態に係る半導体装置
は、第２の実施の形態に係る半導体装置のように変形が
可能な他、次のように変形することもできる。The device according to the second embodiment as described above can also obtain the same effects as those of the device according to the first embodiment. The semiconductor device according to the first embodiment can be modified like the semiconductor device according to the second embodiment, or can be modified as follows.
【００５７】まず、第２の実施の形態に係る半導体装置
では、同一のエッチング液を用いて、第１層目９ｂ１と
第２層目９ｂ２とを一度に除去している。これを、異な
るエッチング液を用いて、第１層目９ｂ１と第２層目９
ｂ２とを別々に除去するようにしてもよい。First, in the semiconductor device according to the second embodiment, the first layer 9b1 and the second layer 9b2 are removed at once by using the same etching solution. This is performed by using different etching liquids to form the first layer 9b1 and the second layer 9b1.
You may make it remove b2 separately.
【００５８】また、第２の実施の形態に係る半導体装置
では、第２のバリヤメタル９ｂを２層構造にしている。
これを、３層以上の構造としてもよい。また、第１、第
２の実施の形態に係る半導体装置ではそれぞれ、第１の
バリヤメタル９ａを１層にしている。これを、２層以上
の構造としてもよい。Further, in the semiconductor device according to the second embodiment, the second barrier metal 9b has a two-layer structure.
This may have a structure of three or more layers. In addition, in the semiconductor devices according to the first and second embodiments, the first barrier metal 9a has one layer. This may have a structure of two or more layers.
【００５９】上記の変形に係るいずれの装置において
も、第１の実施の形態に係る装置と同様の効果を得るこ
とができる。上記第１、第２の実施の形態に係る半導体
装置では、バンプ電極１１を、エッチング前の第１のバ
リヤメタル９ａをメッキ電極に用いた電解メッキにより
形成している。In any of the devices according to the above modification, the same effect as that of the device according to the first embodiment can be obtained. In the semiconductor device according to the first and second embodiments, the bump electrode 11 is formed by electrolytic plating using the first barrier metal 9a before etching as a plating electrode.
【００６０】このとき、露出した第１のバリヤメタル９
ａの表面が酸化、あるいは汚染したりすると、第１のバ
リヤメタル９ａの表面の導電性が低下することがある。
第１のバリヤメタル９ａの表面の導電性が低下すると、
第２のバリヤメタル９ｂの表面の導電性との差が大きく
なる。このため、第２のバリヤメタル９ｂを中心に電界
が発生するようになり、バンプ電極１１は、第２のバリ
ヤメタル９ｂを中心に成長するようになる。このように
成長されたバンプ電極１１の形状は、図５に示すよう
に、異常なものになる。At this time, the exposed first barrier metal 9
If the surface of a is oxidized or contaminated, the conductivity of the surface of the first barrier metal 9a may decrease.
When the conductivity of the surface of the first barrier metal 9a decreases,
The difference from the conductivity of the surface of the second barrier metal 9b becomes large. Therefore, an electric field is generated centering on the second barrier metal 9b, and the bump electrode 11 grows centering on the second barrier metal 9b. The bump electrode 11 thus grown has an abnormal shape as shown in FIG.
【００６１】このようなバンプ電極１１の異常な成長を
防ぐ一つの例は、図２（ｆ）、あるいは図４（ｃ）に示
す第２のバリヤメタル９ｂをエッチングする工程のと
き、並びに図２（ｇ）、あるいは図４（ｄ）に示すレジ
スト層２０にバンプ電極１１を選択成長させるための開
口部２２を形成する工程のときに、露出した第１のバリ
ヤメタル９ａの表面を清浄に保つことである。特に第２
のバリヤメタル９ｂをエッチングしたときのエッチング
液が、露出した第１のバリヤメタル９ａの表面に残らな
いようにする。また、ワーク周囲の雰囲気を不活性にし
ておくと良い。このように露出した第１のバリヤメタル
９ａの表面を清浄に保つことで、第１のバリヤメタル９
ａの表面の汚染、あるいはこの汚染物からの酸化が防止
される。また、同時にワーク周囲の雰囲気を不活性にす
ることで第１のバリヤメタル９ａの表面の酸化が防止さ
れる。例えばこのように配慮し、第１のバリヤメタル９
ａの表面の導電性の低下を抑制することで、バンプ電極
１１の異常な成長を防ぐことができる。One example of preventing such abnormal growth of the bump electrode 11 is in the step of etching the second barrier metal 9b shown in FIG. 2 (f) or FIG. 4 (c), as well as in FIG. g) or during the step of forming the opening 22 for selectively growing the bump electrode 11 in the resist layer 20 shown in FIG. 4D, by keeping the exposed surface of the first barrier metal 9a clean. is there. Especially the second
The etching solution for etching the barrier metal 9b is prevented from remaining on the exposed surface of the first barrier metal 9a. Also, it is preferable to keep the atmosphere around the work inactive. By keeping the exposed surface of the first barrier metal 9a clean, the first barrier metal 9a
Contamination of the surface of a or oxidation from this contaminant is prevented. At the same time, by inactivating the atmosphere around the work, the oxidation of the surface of the first barrier metal 9a is prevented. Considering this, for example, the first barrier metal 9
By suppressing the decrease in the conductivity of the surface of a, it is possible to prevent abnormal growth of the bump electrode 11.
【００６２】次に、この発明の第３の実施の形態に係る
半導体装置について説明する。この第３の実施の形態に
係る半導体装置は、図５に示したバンプ電極１１の異常
な成長を、簡単に防止できる構造を有する半導体装置を
提供しようとするものである。Next explained is a semiconductor device according to the third embodiment of the invention. The semiconductor device according to the third embodiment is intended to provide a semiconductor device having a structure capable of easily preventing abnormal growth of the bump electrode 11 shown in FIG.
【００６３】図６は、この発明の第３の実施の形態に係
る半導体装置の断面図である。図６の断面には、バンプ
電極、バリアメタルおよび電極パッドがそれぞれ示され
ている。FIG. 6 is a sectional view of a semiconductor device according to the third embodiment of the present invention. Bump electrodes, barrier metals, and electrode pads are shown in the cross section of FIG. 6, respectively.
【００６４】図６に示すように、シリコン基板１には、
この基板１内に形成された図示せぬ集積回路に接続され
ている電極パッド３が形成されている。電極パッド３の
表面を含むシリコン基板１の表面上には、絶縁物でなる
パッシベーション膜５が形成されている。パッシベーシ
ョン膜５は、外部から集積回路へ、あるいは集積回路か
ら外部へと信号を導くための開口部７を、電極パッド３
の上の部分に有している。バリヤメタル９は、上記開口
部７を覆うようにして形成されている。バリヤメタル９
は、第１のバリヤメタル９ａと第２のバリヤメタル９ｂ
との２層構造を有している。第１のバリヤメタル９ａは
電極パッド３に接続されている。第１のバリヤメタル９
ａの上には第２のバリヤメタル９ｂが形成されている。
第２のバリヤメタル９ｂの底面積は、第１のバリヤメタ
ル９ａのそれよりも小さく形成されている。第１のバリ
ヤメタル９ａおよび第２のバリヤメタル９ｂの上には、
金属薄膜１５が形成されている。バンプ電極１１は、金
属薄膜１５の上に形成されている。バンプ電極１１の材
質の例としては、ＴＡＢ型半導体装置に用いる場合には
Ａｕが、また、フリップチップ型半導体装置に用いる場
合には、Ｐｂ−Ｓｎ合金に代表されるハンダが用いられ
る。また、金属薄膜１５の材質には、特に第２のバリヤ
メタル９ｂおよびバンプ電極１１との密着性に優れ、か
つ第１のバリヤメタル９ａとエッチングレートを取るこ
とが可能な導電物が選ばれる。そして、酸化されにくい
ものであれば、なお良い。このような金属薄膜１５の一
つの具体例は、バンプ電極１１の材質と同一のものであ
る。As shown in FIG. 6, on the silicon substrate 1,
An electrode pad 3 connected to an integrated circuit (not shown) formed in the substrate 1 is formed. A passivation film 5 made of an insulating material is formed on the surface of the silicon substrate 1 including the surface of the electrode pad 3. The passivation film 5 has openings 7 for guiding signals from the outside to the integrated circuit or from the integrated circuit to the electrode pad 3.
It has in the upper part of. The barrier metal 9 is formed so as to cover the opening 7. Barrier metal 9
Is a first barrier metal 9a and a second barrier metal 9b.
And has a two-layer structure. The first barrier metal 9a is connected to the electrode pad 3. First barrier metal 9
A second barrier metal 9b is formed on a.
The bottom area of the second barrier metal 9b is smaller than that of the first barrier metal 9a. Above the first barrier metal 9a and the second barrier metal 9b,
The metal thin film 15 is formed. The bump electrode 11 is formed on the metal thin film 15. As an example of the material of the bump electrode 11, Au is used when used in the TAB type semiconductor device, and solder represented by Pb—Sn alloy is used when used in the flip chip type semiconductor device. In addition, as the material of the metal thin film 15, a conductive material is selected that is particularly excellent in adhesion to the second barrier metal 9b and the bump electrode 11 and can have an etching rate with the first barrier metal 9a. And if it is hard to be oxidized, it is better. One specific example of such a metal thin film 15 is the same as the material of the bump electrode 11.
【００６５】図７は、この発明の第３の実施の形態に係
る半導体装置の製造方法を説明するための図で、（ａ）
図〜（ｆ）図はそれぞれ、工程順に示した断面図であ
る。まず、図２（ａ）〜（ｆ）に従って、第２のバリヤ
メタル９ｂの選ばれた部分を除去した後、図７（ａ）に
示すように、第２のバリヤメタル９ｂおよび第１のバリ
ヤメタル９ａを覆う、金属薄膜１５をスパッタ法、また
は蒸着法により形成する。FIG. 7 is a diagram for explaining a method of manufacturing a semiconductor device according to the third embodiment of the present invention, in which (a)
Each of FIGS. To (f) is a cross-sectional view shown in the order of steps. First, after removing a selected portion of the second barrier metal 9b according to FIGS. 2A to 2F, the second barrier metal 9b and the first barrier metal 9a are removed as shown in FIG. 7A. The metal thin film 15 which covers is formed by a sputtering method or a vapor deposition method.
【００６６】次いで、図７（ｂ）に示すように、金属薄
膜１５の上にレジストを塗布してレジスト層２０を形成
する。次いで、電極パッド３の上部に位置するレジスト
層２０の部分を写真蝕刻により除去して、金属薄膜１５
によって覆われている第２のバリヤメタル９ｂが底に露
呈する開口部２２を形成する。Next, as shown in FIG. 7B, a resist is applied on the metal thin film 15 to form a resist layer 20. Then, the portion of the resist layer 20 located above the electrode pad 3 is removed by photo-etching, and the metal thin film 15 is removed.
The second barrier metal 9b covered by is formed the opening 22 exposed at the bottom.
【００６７】次いで、図７（ｃ）に示すように、開口部
２２内に、Ａｕでなるバンプ電極１１を、第１のバリヤ
メタル９ａおよび金属薄膜１５をメッキ電極に用いた電
解メッキにより形成する。バンプ電極１１の高さの一例
は１０〜２０ｎｍである。このとき、第１のバリヤメタ
ル９ａの表面が酸化あるいは汚染により導電性が低下し
ていたとしても、金属薄膜１５の表面が導電性が低下し
ていなければ、バンプ電極１１の異常な成長は防がれ
る。Next, as shown in FIG. 7C, the bump electrode 11 made of Au is formed in the opening 22 by electrolytic plating using the first barrier metal 9a and the metal thin film 15 as a plating electrode. An example of the height of the bump electrode 11 is 10 to 20 nm. At this time, even if the surface of the first barrier metal 9a has reduced conductivity due to oxidation or contamination, unless the surface of the metal thin film 15 has reduced conductivity, abnormal growth of the bump electrode 11 is prevented. Be done.
【００６８】次いで、図７（ｄ）に示すように、レジス
ト層２０を除去し、バンプ電極１１を、金属薄膜１５に
よって覆われている第２のバリヤメタル９ｂの上方か
ら、この第２のバリヤメタル９ｂの周囲の第１のバリヤ
メタル９ａの上方に跨がって残す。Next, as shown in FIG. 7D, the resist layer 20 is removed, and the bump electrode 11 is covered with the metal thin film 15 from above the second barrier metal 9b. And is left over the first barrier metal 9a around the above.
【００６９】次いで、図７（ｅ）に示すように、電極パ
ッド３どうしの短絡を防ぐために、まず、金属薄膜１５
を、バンプ電極１１の下の部分のみを残し、他の部分は
ウェットエッチングにより除去する。Next, as shown in FIG. 7E, in order to prevent a short circuit between the electrode pads 3, first, the metal thin film 15 is formed.
Of the bump electrode 11 is left, and the other parts are removed by wet etching.
【００７０】ここで、金属薄膜１５の材質が、バンプ電
極１１の材質と異なっているとき、バンプ電極１１の下
の金属薄膜１５にサイドエッチングが生ずる。しかし、
金属薄膜１５をバリヤメタル９の厚さよりも薄くしてお
くことで、第１の実施の形態により説明したように、発
生するサイドエッチングの量は確実に減らすことができ
る。Here, when the material of the metal thin film 15 is different from that of the bump electrode 11, side etching occurs in the metal thin film 15 under the bump electrode 11. But,
By making the metal thin film 15 thinner than the thickness of the barrier metal 9, the amount of side etching that occurs can be surely reduced as described in the first embodiment.
【００７１】また、金属薄膜１５の材質が単体金属で、
バンプ電極１１が上記単体金属を含む合金のときには、
金属薄膜１５のエッチングレートとバンプ電極１１のエ
ッチングレートとを似通ったものにできるので、バンプ
電極１１下の金属薄膜１５に発生するサイドエッチング
の量は、さらに減らせる。Further, the material of the metal thin film 15 is a single metal,
When the bump electrode 11 is an alloy containing the above single metal,
Since the etching rate of the metal thin film 15 and the etching rate of the bump electrode 11 can be made similar, the amount of side etching generated in the metal thin film 15 under the bump electrode 11 can be further reduced.
【００７２】さらに金属薄膜１５がバンプ電極１１と同
一組成のときには、金属薄膜１５のエッチングレートと
バンプ電極１１のエッチングレートとが互いに等しくな
るので、バンプ電極１１下の金属薄膜１５にサイドエッ
チングを発生させずに済む。Further, when the metal thin film 15 has the same composition as the bump electrode 11, since the etching rate of the metal thin film 15 and the etching rate of the bump electrode 11 become equal to each other, side etching occurs in the metal thin film 15 under the bump electrode 11. You don't have to.
【００７３】次いで、図７（ｆ）に示すように、電極パ
ッド３どうしの短絡を防ぐために、さらに第１のバリヤ
メタル９ａをバンプ電極１１の下の部分のみを残し、他
の部分はウェットエッチングにより除去する。Next, as shown in FIG. 7F, in order to prevent short circuit between the electrode pads 3, the first barrier metal 9a is further left only under the bump electrode 11 and the other portions are wet-etched. Remove.
【００７４】なお、ウェットエッチングは、腐食液が用
いられた等方性エッチングであるために、従来と同様
に、バンプ電極１１のフリンジ２４からバンプ電極１１
の下にサイドエッチングが発生する。Since the wet etching is an isotropic etching using a corrosive liquid, the fringe 24 of the bump electrode 11 to the bump electrode 11 is similarly to the conventional one.
Side etching occurs underneath.
【００７５】しかし、第３の実施の形態に係る装置にお
いても、第１、第２の実施の形態に係る装置と同様に、
ウェットエッチングされるのは第１のバリヤメタル９ａ
のみである。金属薄膜１５の下の第１のバリヤメタル９
ａに発生するサイドエッチングの量は、第１、第２の実
施の形態に係る装置と同様に、確実に減らすことができ
る。However, also in the device according to the third embodiment, as in the devices according to the first and second embodiments,
The first barrier metal 9a is wet-etched.
Only. First barrier metal 9 under the metal thin film 15
The amount of side etching generated in a can be surely reduced as in the devices according to the first and second embodiments.
【００７６】図８は、この発明の第４の実施の形態に係
る半導体装置の断面図である。図８の断面には、バンプ
電極、バリアメタルおよび電極パッドがそれぞれ示され
ている。FIG. 8 is a sectional view of a semiconductor device according to the fourth embodiment of the present invention. Bump electrodes, barrier metals, and electrode pads are shown in the cross section of FIG.
【００７７】第４の実施の形態に係る装置は、第３の実
施の形態に係る装置に準じたものである。異なるところ
は、図８に示すように、第１のバリヤメタル９ａと第２
のバリヤメタル９ｂとを同時にエッチングして、２層構
造のバリヤメタル９を、開口部７の上とその周囲に、あ
らかじめ形成していることである。そして、金属薄膜１
５は、２層構造のバリヤメタル９を覆うように形成され
ている。バンプ電極１１は、金属薄膜１５の上に形成さ
れている。The device according to the fourth embodiment is based on the device according to the third embodiment. The difference is that, as shown in FIG. 8, the first barrier metal 9a and the second barrier metal 9a
That is, the barrier metal 9b of 1) is simultaneously etched to form the barrier metal 9 having a two-layer structure on the opening 7 and its periphery in advance. And the metal thin film 1
5 is formed so as to cover the barrier metal 9 having a two-layer structure. The bump electrode 11 is formed on the metal thin film 15.
【００７８】図９は、この発明の第４の実施の形態に係
る半導体装置の製造方法を説明するための図で、（ａ）
図〜（ｇ）図はそれぞれ、工程順に示した断面図であ
る。まず、図２（ａ）〜（ｅ）に従って、図９（ａ）に
示すように、第１のバリヤメタル９ａおよび第２のバリ
ヤメタル９ｂを順次形成する。FIG. 9 is a view for explaining the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention, in which (a)
9A to 9G are cross-sectional views shown in the order of steps. First, according to FIGS. 2A to 2E, as shown in FIG. 9A, a first barrier metal 9a and a second barrier metal 9b are sequentially formed.
【００７９】次いで、図９（ｂ）に示すように、バリヤ
メタル９の開口部７の上方および開口部７の周囲の上
を、図示せぬレジスト層によりマスクし、ウェットエッ
チングにより第２のバリヤメタル９ｂ、第１のバリヤメ
タル９ａを順次除去する。これにより、バリヤメタル９
は、開口部７および開口部７の周囲の上に残る。この実
施の形態では、Ｎｉ（第２のバリヤメタル９ｂ）を、Ｈ
ＮＯ3 、ＨＣｌ、ＣＨ3ＣＯＯＨ混合液を用いてエッチ
ングし、Ｔｉ（第１のバリヤメタル９ａ）を、ＨＦ水溶
液を用いてエッチングする。Next, as shown in FIG. 9B, a resist layer (not shown) is used to mask the upper part of the opening 7 and the periphery of the opening 7 of the barrier metal 9, and the second barrier metal 9b is formed by wet etching. , The first barrier metal 9a is sequentially removed. This makes the barrier metal 9
Remain on the opening 7 and around the opening 7. In this embodiment, Ni (second barrier metal 9b) is replaced with H
Etching is performed using a mixed solution of NO 3 , HCl and CH 3 COOH, and Ti (first barrier metal 9a) is etched using an HF aqueous solution.
【００８０】次いで、図９（ｃ）に示すように、バリヤ
メタル９を覆う、金属薄膜１５をスパッタ法、または蒸
着法により形成する。次いで、図９（ｄ）に示すよう
に、金属薄膜１５の上にレジストを塗布してレジスト層
２０を形成する。次いで、電極パッド３の上部に位置す
るレジスト層２０の部分を写真蝕刻により除去して、金
属薄膜１５によって覆われているバリヤメタル９が底に
露呈する開口部２２を形成する。Next, as shown in FIG. 9C, a metal thin film 15 which covers the barrier metal 9 is formed by a sputtering method or a vapor deposition method. Next, as shown in FIG. 9D, a resist is applied on the metal thin film 15 to form a resist layer 20. Next, the portion of the resist layer 20 located above the electrode pad 3 is removed by photo-etching to form an opening 22 at the bottom of which the barrier metal 9 covered with the metal thin film 15 is exposed.
【００８１】次いで、図９（ｅ）に示すように、開口部
２２内に、Ａｕでなるバンプ電極１１を、金属薄膜１５
をメッキ電極に用いた電解メッキにより形成する。バン
プ電極１１の高さの一例は１０〜２０ｎｍである。Next, as shown in FIG. 9E, the bump electrode 11 made of Au is placed in the opening 22 and the metal thin film 15 is formed.
Is formed by electrolytic plating using a plating electrode. An example of the height of the bump electrode 11 is 10 to 20 nm.
【００８２】次いで、図９（ｆ）に示すように、レジス
ト層２０を除去し、バンプ電極１１を、金属薄膜１５に
よって覆われているバリヤメタル９の上方に残す。次い
で、図９（ｇ）に示すように、電極パッド３どうしの短
絡を防ぐために、まず、金属薄膜１５を、バンプ電極１
１の下の部分のみを残し、他の部分はウェットエッチン
グにより除去する。Next, as shown in FIG. 9F, the resist layer 20 is removed, and the bump electrode 11 is left above the barrier metal 9 covered with the metal thin film 15. Next, as shown in FIG. 9G, in order to prevent a short circuit between the electrode pads 3, first, the metal thin film 15 is formed on the bump electrode 1
Only the portion under 1 is left, and the other portions are removed by wet etching.
【００８３】ここで、金属薄膜１５の材質が、バンプ電
極１１の材質と異なっているとき、バンプ電極１１の下
の金属薄膜１５にサイドエッチングが生ずるが、金属薄
膜１５をバリヤメタル９の厚さよりも薄くしておくこと
で、第１の実施の形態により説明したように、発生する
サイドエッチングの量は確実に減らすことができる。Here, when the material of the metal thin film 15 is different from the material of the bump electrode 11, side etching occurs in the metal thin film 15 under the bump electrode 11, but the metal thin film 15 is thinner than the barrier metal 9 in thickness. By making it thin, as described in the first embodiment, the amount of side etching that occurs can be reliably reduced.
【００８４】また、金属薄膜１５の材質が単体金属で、
バンプ電極１１が上記単体金属を含む合金のときには、
金属薄膜１５のエッチングレートとバンプ電極１１のエ
ッチングレートとを似通ったものにできるので、バンプ
電極１１下の金属薄膜１５に発生するサイドエッチング
の量は、さらに減らせる。Further, the material of the metal thin film 15 is a single metal,
When the bump electrode 11 is an alloy containing the above single metal,
Since the etching rate of the metal thin film 15 and the etching rate of the bump electrode 11 can be made similar, the amount of side etching generated in the metal thin film 15 under the bump electrode 11 can be further reduced.
【００８５】さらに金属薄膜１５がバンプ電極１１と同
一組成のときには、金属薄膜１５のエッチングレートと
バンプ電極１１のエッチングレートとが互いに等しくな
るので、バンプ電極１１下の金属薄膜１５にサイドエッ
チングを発生させずに済む。Further, when the metal thin film 15 has the same composition as the bump electrode 11, since the etching rate of the metal thin film 15 and the etching rate of the bump electrode 11 are equal to each other, side etching occurs in the metal thin film 15 under the bump electrode 11. You don't have to.
【００８６】図１０は、この発明の第５の実施の形態に
係る半導体装置の断面図である。第１、第２の実施の形
態に係る装置はそれぞれ、第２のバリヤメタル９ｂの底
面積が第１のバリヤメタル９ａのそれよりも小さく形成
され、バンプ電極１１が、第１のバリヤメタル９ａと直
接に接している。また、第３、第４の実施の形態に係る
装置はそれぞれ、金属薄膜１５を介して間接的に接して
いる。FIG. 10 is a sectional view of a semiconductor device according to the fifth embodiment of the present invention. In each of the devices according to the first and second embodiments, the bottom area of the second barrier metal 9b is formed smaller than that of the first barrier metal 9a, and the bump electrode 11 directly contacts the first barrier metal 9a. Touching. Further, the devices according to the third and fourth embodiments are indirectly in contact with each other via the metal thin film 15.
【００８７】しかし、図１０に示すように、第１のバリ
ヤメタル９ａを除去した後に得られるバンプ電極１１の
形状は、第１のバリヤメタル９ａと直接、あるいは間接
的に接していなくてもよい。However, as shown in FIG. 10, the shape of the bump electrode 11 obtained after removing the first barrier metal 9a may not be in direct or indirect contact with the first barrier metal 9a.
【００８８】図１０に示す形状となる一つの例は、第
１、第２の実施の形態に係る装置を製造しているとき、
プロセスのゆらぎにより、サイドエッチングが、やや過
剰に進行したときにみることができる。あるいは、第１
のバリヤメタル９ａを除去した後に得られる形状を、図
１０に示す形に設定しても良い。One example of the shape shown in FIG. 10 is when the device according to the first or second embodiment is manufactured.
This can be seen when the side etching is slightly excessive due to process fluctuations. Or first
The shape obtained after removing the barrier metal 9a may be set to the shape shown in FIG.
【００８９】図１、図３、図６、図８、および図１０に
示された半導体装置はそれぞれ、バンプ電極１１を、Ａ
ｕで構成している。バンプ電極１１をＡｕに代えて、Ｐ
ｂ−Ｓｎ合金に代表されるハンダで構成し、かつハンダ
をリフローした後にはそれぞれ、図１１〜図１５に示す
ようにバンプ電極１１´は、ボール型となる。In the semiconductor devices shown in FIGS. 1, 3, 6, 8 and 10, the bump electrodes 11 and
It consists of u. Instead of Au for the bump electrode 11, P
The bump electrode 11 ′ is formed into a ball shape as shown in FIGS. 11 to 15 after the solder is typified by a b-Sn alloy and after the solder is reflowed.
【００９０】図１１は図１に示す半導体装置のバンプ電
極１１を、ボール型のバンプ電極１１´としたときの断
面図、図１２は図３に示す半導体装置のバンプ電極１１
を、ボール型のバンプ電極１１´としたときの断面図、
図１３は図６に示す半導体装置のバンプ電極１１を、ボ
ール型のバンプ電極１１´としたときの断面図、図１４
は図８に示す半導体装置のバンプ電極１１を、ボール型
のバンプ電極１１´としたときの断面図、図１５は図１
０に示す半導体装置のバンプ電極１１を、ボール型のバ
ンプ電極１１´としたときの断面図である。FIG. 11 is a sectional view when the bump electrode 11 of the semiconductor device shown in FIG. 1 is used as a ball type bump electrode 11 ', and FIG. 12 is a bump electrode 11 of the semiconductor device shown in FIG.
Is a ball-shaped bump electrode 11 ′,
13 is a sectional view when the bump electrode 11 of the semiconductor device shown in FIG. 6 is a ball-shaped bump electrode 11 ′, and FIG.
8 is a sectional view when the bump electrode 11 of the semiconductor device shown in FIG. 8 is a ball-shaped bump electrode 11 ′, and FIG.
FIG. 6 is a cross-sectional view when the bump electrode 11 of the semiconductor device shown in 0 is a ball-type bump electrode 11 ′.
【００９１】このように、バンプ電極１１は、ボール型
のバンプ電極１１´とされても良い。以上、第１乃至第
５の実施の形態に装置それぞれで、共通する構造は、バ
リヤメタル９を構成する複数の層うちの少なくとも１つ
の側壁が、バンプ電極１１、あるいはボール型のバンプ
電極１１によって隠されていることである。As described above, the bump electrodes 11 may be ball-shaped bump electrodes 11 '. As described above, the structure common to each of the first to fifth embodiments is that at least one side wall of the plurality of layers forming the barrier metal 9 is hidden by the bump electrode 11 or the ball-shaped bump electrode 11. That is what is being done.
【００９２】このように、この発明に係る装置では、バ
リヤメタル９を構成する複数の層うちの少なくとも１つ
の側壁を隠すバンプ電極１１、あるいはボール型のバン
プ電極１１´を有していることにより、バリヤメタル９
を、電極パッド３どうしの短絡を防ぐために除去する工
程において、特に隠された側壁を持つバリヤメタルのサ
イドエッチングを防止することができる。そして、上述
したようにバリヤメタル９に発生するサイドエッチング
の量を減らすことができる。したがって、開口部７に達
するサイドエッチングの発生を防止するためのサイドエ
ッチングマージンを、従来よりも小さくできる。As described above, the device according to the present invention has the bump electrode 11 or the ball-shaped bump electrode 11 ′ for hiding the side wall of at least one of the plurality of layers forming the barrier metal 9. Barrier metal 9
It is possible to prevent the side etching of the barrier metal having the hidden side wall particularly in the step of removing in order to prevent short circuit between the electrode pads 3. Then, as described above, the amount of side etching generated in the barrier metal 9 can be reduced. Therefore, the side etching margin for preventing the occurrence of the side etching reaching the opening 7 can be made smaller than the conventional one.
【００９３】このように、サイドエッチングマージンを
小さくできるこの発明に係る半導体装置によれば、バン
プ電極１１、あるいはボール型のバンプ電極１１´の微
細化を促進させることができる。As described above, according to the semiconductor device of the present invention in which the side etching margin can be reduced, the miniaturization of the bump electrode 11 or the ball type bump electrode 11 'can be promoted.
【００９４】また、バリヤメタル９は、バンプ電極１１
をマスクに用いて除去するので、バリヤメタル９を全て
バンプ電極１１の下に隠すことが可能である。したがっ
て、バンプ電極１１の周囲にバリヤメタル９が残存する
ことがなく、バリヤメタル９がバンプ電極１１の微細化
や、配置ピッチのファイン化を阻害することもない。Further, the barrier metal 9 is the bump electrode 11
Since it is removed by using as a mask, it is possible to hide the entire barrier metal 9 under the bump electrode 11. Therefore, the barrier metal 9 does not remain around the bump electrode 11, and the barrier metal 9 does not hinder the miniaturization of the bump electrode 11 or the fineness of the arrangement pitch.
【００９５】さらに、バリヤメタル９は、ウェットエッ
チングにより除去することが可能であるので、ドライエ
ッチング装置を使わずに済ませることもできる。ドライ
エッチング装置を使わなければ、スループットも良好と
なる。よって、製造コストの上昇を抑制することも可能
である。Further, since the barrier metal 9 can be removed by wet etching, it is not necessary to use a dry etching device. If a dry etching device is not used, the throughput will be good. Therefore, it is possible to suppress an increase in manufacturing cost.
【００９６】[0096]
【発明の効果】以上説明したように、この発明によれ
ば、微細化されたバンプ電極を有することが可能であり
ながらも、電気的特性に関する信頼性を長い期間に及ん
で保つことができる半導体装置およびその製造方法を提
供することができる。さらに、上記の効果を得ると同時
に、バンプ電極の異常な成長を、簡単に防止できる構造
を有する半導体装置およびその製造方法を提供すること
ができる。As described above, according to the present invention, it is possible to have a miniaturized bump electrode, but it is possible to maintain reliability of electric characteristics for a long period of time. An apparatus and a manufacturing method thereof can be provided. Further, it is possible to provide a semiconductor device having a structure capable of easily preventing abnormal growth of bump electrodes and a method of manufacturing the same, while obtaining the above effects.
【図１】図１はこの発明の第１の実施の形態に係る半導
体装置の断面図。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図２】図２はこの発明の第１の実施の形態に係る半導
体装置の製造方法を説明するための図で、（ａ）図〜
（ｊ）図はそれぞれ工程順に示した断面図。FIG. 2 is a view for explaining the manufacturing method of the semiconductor device according to the first embodiment of the present invention, and FIG.
(J) Drawing is sectional drawing shown in the order of process, respectively.
【図３】図３はこの発明の第２の実施の形態に係る半導
体装置の断面図。FIG. 3 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図４】図４はこの発明の第２の実施の形態に係る半導
体装置の製造方法を説明するための図で、（ａ）図〜
（ｆ）図はそれぞれ工程順に示した断面図。FIG. 4 is a view for explaining the method of manufacturing a semiconductor device according to the second embodiment of the present invention, and FIG.
FIG. 3F is a cross-sectional view showing the order of steps.
【図５】図５は異常に成長したバンプ電極の断面図。FIG. 5 is a cross-sectional view of an abnormally grown bump electrode.
【図６】図６はこの発明の第３の実施の形態に係る半導
体装置の断面図。FIG. 6 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
【図７】図７はこの発明の第３の実施の形態に係る半導
体装置の製造方法を説明するための図で、（ａ）図〜
（ｆ）図はそれぞれ工程順に示した断面図。FIG. 7 is a diagram for explaining a method of manufacturing a semiconductor device according to a third embodiment of the present invention, in which FIG.
FIG. 3F is a cross-sectional view showing the order of steps.
【図８】図８はこの発明の第４の実施の形態に係る半導
体装置の断面図。FIG. 8 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図９】図９はこの発明の第４の実施の形態に係る半導
体装置の製造方法を説明するための図で、（ａ）図〜
（ｇ）図はそれぞれ工程順に示した断面図。FIG. 9 is a view for explaining the manufacturing method of the semiconductor device according to the fourth embodiment of the present invention, and FIG.
(G) Drawing is sectional drawing shown in the order of process, respectively.
【図１０】図１０はこの発明の第５の実施の形態に係る
半導体装置の断面図。FIG. 10 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention.
【図１１】図１１は図１に示す半導体装置のバンプ電極
をボール型のバンプ電極としたときの断面図。11 is a cross-sectional view when the bump electrodes of the semiconductor device shown in FIG. 1 are ball-type bump electrodes.
【図１２】図１２は図３に示す半導体装置のバンプ電極
をボール型のバンプ電極としたときの断面図。12 is a cross-sectional view when the bump electrodes of the semiconductor device shown in FIG. 3 are ball-type bump electrodes.
【図１３】図１３は図６に示す半導体装置のバンプ電極
をボール型のバンプ電極としたときの断面図。13 is a cross-sectional view when the bump electrodes of the semiconductor device shown in FIG. 6 are ball-type bump electrodes.
【図１４】図１４は図８に示す半導体装置のバンプ電極
をボール型のバンプ電極としたときの断面図。14 is a cross-sectional view when the bump electrodes of the semiconductor device shown in FIG. 8 are ball-type bump electrodes.
【図１５】図１５は図１０に示す半導体装置のバンプ電
極をボール型のバンプ電極としたときの断面図。15 is a cross-sectional view when the bump electrodes of the semiconductor device shown in FIG. 10 are ball-type bump electrodes.
【図１６】図１６は従来の半導体装置の断面図。FIG. 16 is a cross-sectional view of a conventional semiconductor device.
【図１７】図１７は従来の半導体装置の製造方法を説明
するための図で、（ａ）図〜（ｉ）図はそれぞれ工程順
に示した断面図。FIG. 17 is a diagram for explaining a conventional method for manufacturing a semiconductor device, in which (a) to (i) are cross-sectional views shown in the order of steps.
【図１８】図１８は従来の半導体装置の他の製造方法を
説明するための図で、（ａ）図〜（ｄ）図はそれぞれ工
程順に示した断面図。FIG. 18 is a diagram for explaining another conventional method for manufacturing a semiconductor device, and FIGS. 18A to 18D are cross-sectional views in the order of steps.
１…シリコン基板。 ３…電極パッド。 ５…パッシベーション膜。 ７…開口部。 ９，９ａ，９ｂ，９ｂ１，９ｂ２…バリヤメタル。 １１…バンプ電極。 １１´…ボール型のバンプ電極。 １５…金属薄膜。 1 ... Silicon substrate. 3 ... Electrode pad. 5 ... Passivation film. 7 ... Opening. 9, 9a, 9b, 9b1, 9b2 ... Barrier metal. 11 ... Bump electrode. 11 '... A ball-shaped bump electrode. 15 ... Metal thin film.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田窪 知章 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 柴崎 康司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tomoaki Takubo No. 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Inside the Toshiba Research and Development Center, Inc. Address 1 within Toshiba Microelectronics Corporation
Claims (16)
記電極パッドの少なくとも一部を露出させる開口部を有
する絶縁層と、 前記開口部を介して前記電極パッドに接続され、第１、
第２の導体層の少なくとも２層を含む積層構造層と、 前記積層構造層に接続され、この積層構造層が少なくと
も含む第１、第２の導体層のうち、少なくともいずれか
１つの導体層の側壁を隠すと同時に、前記積層構造層を
平面から見て隠す突起状電極とを具備することを特徴と
する半導体装置。1. A semiconductor substrate, an electrode pad formed on the semiconductor substrate, and an insulating layer formed on the semiconductor substrate and the electrode pad and having an opening exposing at least a part of the electrode pad. Connected to the electrode pad through the opening,
A laminated structure layer including at least two layers of the second conductor layer; and at least one conductor layer of the first and second conductor layers connected to the laminated structure layer and included in the laminated structure layer. A semiconductor device comprising: a protruding electrode that hides the stacked structure layer from a plan view while hiding the side wall.
ることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the second conductor layer has a laminated structure.
在する前記積層構造層の厚みは、前記積層構造層の全体
の厚みよりも薄いことを特徴とする請求項１および請求
項２いずれかに記載の半導体装置。3. The thickness of the laminated structure layer existing between the insulating layer and the projecting electrode is thinner than the total thickness of the laminated structure layer. The semiconductor device according to any one of claims.
に形成された、金属薄膜をさらに具備することを特徴と
する請求項１乃至請求項２いずれかに記載の半導体装
置。4. The semiconductor device according to claim 1, further comprising a metal thin film formed between the laminated structure layer and the protruding electrode.
起状電極が前記単体金属を含む合金であることを特徴と
する請求項４に記載の半導体装置。5. The semiconductor device according to claim 4, wherein the metal thin film is a single metal, and the protruding electrodes are alloys containing the single metal.
組成を有していることを特徴とする請求項４に記載の半
導体装置。6. The semiconductor device according to claim 4, wherein the metal thin film has the same composition as the protruding electrode.
在する少なくとも前記金属薄膜を含む積層構造部分の厚
みは、前記積層構造層の全体の厚みよりも薄いことを特
徴とする請求項４乃至請求項６いずれか一項に記載の半
導体装置。7. The thickness of a laminated structure portion including at least the metal thin film, which is present between the insulating layer and the protruding electrode, is thinner than the total thickness of the laminated structure layer. The semiconductor device according to any one of claims 4 to 6.
程と、 前記半導体基板および前記電極パッド上に、前記電極パ
ッドの少なくとも一部を露出させる開口部を有する絶縁
層を形成する工程と、 前記開口部を介して前記電極パッドに接続される、第
１、第２の導体層の少なくとも２層を含む積層構造層を
形成する工程と、 前記積層構造層が少なくとも含む第１、第２の導体層の
うち、少なくとも最上層の導体層を、その一部を残して
除去する工程と、 前記積層構造層に接続され、前記積層構造層が少なくと
も含む第１、第２の導体層のうち、前記残されている最
上層の導体層の側壁を隠す突起状電極を形成する工程
と、 少なくとも平面から見て前記突起状電極からはみだして
いる前記積層構造層の部分を除去する工程とを具備する
ことを特徴とする半導体装置の製造方法。8. A step of forming an electrode pad on a semiconductor substrate, a step of forming an insulating layer having an opening exposing at least a part of the electrode pad on the semiconductor substrate and the electrode pad, Forming a laminated structure layer including at least two layers of first and second conductor layers, which is connected to the electrode pad through an opening; and first and second conductors included in the laminated structure layer. A step of removing at least the uppermost conductor layer of the layers, leaving a part thereof, and the first and second conductor layers connected to the laminated structure layer and included in at least the laminated structure layer, A step of forming a protruding electrode that hides a sidewall of the remaining uppermost conductor layer; and a step of removing at least a portion of the laminated structure layer protruding from the protruding electrode when seen from a plane. To The method of manufacturing a semiconductor device according to symptoms.
ッキ電極に用いた電解メッキにより形成することを特徴
とする請求項８に記載の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 8, wherein the protruding electrode is formed by electrolytic plating using the laminated structure layer as a plating electrode.
工程と、 前記半導体基板および前記電極パッド上に、前記電極パ
ッドの少なくとも一部を露出させる開口部を有する絶縁
層を形成する工程と、 前記開口部を介して前記電極パッドに接続される、第
１、第２の導体層の少なくとも２層を含む積層構造層を
形成する工程と、 前記積層構造層が少なくとも含む第１、第２の導体層の
うち、少なくとも最上層の導体層を、その一部を残して
除去する工程と、 前記積層構造層上に金属薄膜を形成する工程と、 前記金属薄膜を介して前記積層構造層に接続され、前記
積層構造層が少なくとも含む第１、第２の導体層のう
ち、少なくとも前記残されている最上層の導体層の側壁
を隠す突起状電極を形成する工程と、 少なくとも平面から見て前記突起状電極からはみだして
いる前記金属薄膜の部分を除去する工程と、 少なくとも平面から見て前記突起状電極からはみだして
いる前記積層構造層の部分を除去する工程とを具備する
ことを特徴とする半導体装置の製造方法。10. A step of forming an electrode pad on a semiconductor substrate, a step of forming an insulating layer having an opening exposing at least a part of the electrode pad on the semiconductor substrate and the electrode pad, Forming a laminated structure layer including at least two layers of first and second conductor layers connected to the electrode pad through an opening; and first and second conductors included in the laminated structure layer Among the layers, at least the uppermost conductor layer is removed, leaving a part thereof, a step of forming a metal thin film on the laminated structure layer, and a step of connecting to the laminated structure layer via the metal thin film. Of the first and second conductor layers included in at least the laminated structure layer, a step of forming a protruding electrode that hides at least the sidewall of the remaining uppermost conductor layer, and the protrusions at least in a plan view. A semiconductor comprising: a step of removing a portion of the metal thin film protruding from the electrode having a rectangular shape; and a step of removing at least a portion of the laminated structure layer protruding from the protruding electrode in a plan view. Device manufacturing method.
属薄膜をメッキ電極に用いた電解メッキにより形成する
ことを特徴とする請求項１０に記載の半導体装置の製造
方法。11. The method of manufacturing a semiconductor device according to claim 10, wherein the protruding electrode is formed by electrolytic plating using at least the metal thin film as a plating electrode.
状電極からはみだしている前記金属薄膜の部分を除去す
るとき、前記金属薄膜のエッチングレートが、前記突起
状電極のエッチングレートほぼ同等のエッチャントを用
いることを特徴とする請求項１０および請求項１１いず
れかに記載の半導体装置の製造方法。12. When removing a portion of the metal thin film protruding from the projecting electrode in at least the plane, an etchant having an etching rate of the metal thin film that is substantially equal to the etching rate of the projecting electrode is used. The method for manufacturing a semiconductor device according to claim 10, wherein the method is for manufacturing a semiconductor device.
状電極からはみだしている前記積層構造層の部分を除去
するとき、前記積層構造層のエッチングレートが、前記
金属薄膜のエッチングレートよりも速いエッチャントを
用いることを特徴とする請求項１０乃至請求項１２いず
れか一項に記載の半導体装置の製造方法。13. When removing a portion of the laminated structure layer protruding from the projecting electrode at least in the plan view, an etchant having an etching rate of the laminated structure layer faster than an etching rate of the metal thin film is used. 13. The method for manufacturing a semiconductor device according to claim 10, wherein the method is used.
工程と、 前記半導体基板および前記電極パッド上に、前記電極パ
ッドの少なくとも一部を露出させる開口部を有する絶縁
層を形成する工程と、 前記開口部を介して前記電極パッドに接続される、第
１、第２の導体層の少なくとも２層を含む積層構造層を
形成する工程と、 前記積層構造層を、少なくとも前記電極パッドに接続さ
れる部分を残して除去する工程と、 前記積層構造層上に金属薄膜を形成する工程と、 前記金属薄膜を介して前記積層構造層に接続され、前記
積層構造層の側壁を隠す突起状電極を形成する工程と、 少なくとも平面から見て前記突起状電極からはみだして
いる前記金属薄膜の部分を除去する工程とを具備するこ
とを特徴とする半導体装置の製造方法。14. A step of forming an electrode pad on a semiconductor substrate, a step of forming an insulating layer having an opening exposing at least a part of the electrode pad on the semiconductor substrate and the electrode pad, Forming a laminated structure layer including at least two layers of first and second conductor layers connected to the electrode pad through an opening; and connecting the laminated structure layer to at least the electrode pad A step of removing a portion of the laminated structure layer, a step of forming a metal thin film on the laminated structure layer, and a protruding electrode connected to the laminated structure layer through the metal thin film and concealing a sidewall of the laminated structure layer And a step of removing at least a portion of the metal thin film protruding from the projecting electrode in a plan view, the method of manufacturing a semiconductor device.
ッキ電極に用いた電解メッキにより形成することを特徴
とする請求項１４に記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, wherein the protruding electrode is formed by electrolytic plating using the metal thin film as a plating electrode.
状電極からはみだしている前記金属薄膜の部分を除去す
るとき、前記金属薄膜のエッチングレートが、前記突起
状電極のエッチングレートほぼ同等のエッチャントを用
いることを特徴とする請求項１４および請求項１５いず
れかに記載の半導体装置の製造方法。16. When removing a portion of the metal thin film protruding from the projecting electrode in at least the plane, an etchant having an etching rate of the metal thin film that is substantially equal to the etching rate of the projecting electrode is used. 16. The method of manufacturing a semiconductor device according to claim 14, wherein the manufacturing method is a semiconductor device.
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