JPH02244722A - Forming method for bump electrode of semiconductor element - Google Patents
Forming method for bump electrode of semiconductor elementInfo
- Publication number
- JPH02244722A JPH02244722A JP1063935A JP6393589A JPH02244722A JP H02244722 A JPH02244722 A JP H02244722A JP 1063935 A JP1063935 A JP 1063935A JP 6393589 A JP6393589 A JP 6393589A JP H02244722 A JPH02244722 A JP H02244722A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- layer
- resist layer
- metal layer
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000007747 plating Methods 0.000 claims abstract description 74
- 229910052751 metal Inorganic materials 0.000 claims abstract description 55
- 239000002184 metal Substances 0.000 claims abstract description 55
- 230000004888 barrier function Effects 0.000 claims abstract description 27
- 238000004528 spin coating Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 9
- 230000007547 defect Effects 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000003014 reinforcing effect Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野Ｊ
この発明は半導体素子のバンプ電極形成方法に［従来の
技術］
従来、ＩＣチップ等の半導体素子をポンディングする方
法として、ワイヤーポンディングが知られている。この
種のポンディング方法では、半導体素子の電極をワイヤ
ーで１本ずつ接続しなければならないため、生産性が悪
く、コスト高になるという問題がある。[Detailed Description of the Invention] [Industrial Application Field J] The present invention relates to a method for forming bump electrodes on semiconductor devices. [Prior Art] Wire bonding has been known as a method for bonding semiconductor devices such as IC chips. It is being This type of bonding method has problems in that the electrodes of the semiconductor element must be connected one by one with wires, resulting in poor productivity and high costs.
そこで、最近では半導体素子をＴ Ａ Ｂ （Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によりポン
ディングする方法が採用されている。このＴＡＢ方式は
、半導体素子に突出したバンプ電極を形成し、このバン
プ電極をフィルムキャリアの接続リードに熱圧着により
一括してポンディングする方法である。Therefore, recently, semiconductor devices have been manufactured using T A B (Tape
A method of bonding using an automated bonding method is adopted. This TAB method is a method in which protruding bump electrodes are formed on a semiconductor element, and the bump electrodes are bonded all at once to connection leads of a film carrier by thermocompression bonding.
このようなＴＡＢ方式における半導体素子のバンプ電極
は、第３図に示すように形成されている。すなわち、集
積回路が形成されたシリコン基板１上にゲート等の内部
電極と接続されるアルミニウム等のパッド電極２を形成
し、このパッド電極２の周縁を酸化シリコンよりなる絶
縁膜３で被覆し、パッド電極２を絶縁膜３の開目３ａか
ら露出させる。この後、露出したパッド電極２および絶
縁ｍ３上にアンダーバンプメタル層４を形成し、このア
ンダーバンプメタル層４上にメッキレジスト層５をスピ
ンコーテングにより形成する。Bump electrodes of a semiconductor element in such a TAB method are formed as shown in FIG. That is, a pad electrode 2 made of aluminum or the like to be connected to an internal electrode such as a gate is formed on a silicon substrate 1 on which an integrated circuit is formed, and the periphery of this pad electrode 2 is covered with an insulating film 3 made of silicon oxide. Pad electrode 2 is exposed through opening 3a of insulating film 3. Thereafter, an underbump metal layer 4 is formed on the exposed pad electrode 2 and the insulation m3, and a plating resist layer 5 is formed on this underbump metal layer 4 by spin coating.
そして、このメッキレジスト層５を露光し現像すること
により、パッド電極２と対応する部分に開口部６を形成
する。しかる後、開口部６を通してアンダーバンプメタ
ル層４上に半田メッキや金メッキ等によりバンプ電極７
を形成する。このバンプ電極７はメッキレジスト層５の
開口部６を通して」一方へ突出し、しかもその周縁部が
「きのこ」状にメッキレジスト層５上に盛り」４かって
形成される。この後、エツチングによりメッキレジスト
Ｍ５を除去する。Then, by exposing and developing this plating resist layer 5, an opening 6 is formed in a portion corresponding to the pad electrode 2. After that, a bump electrode 7 is formed on the under bump metal layer 4 through the opening 6 by solder plating, gold plating, etc.
form. This bump electrode 7 protrudes to one side through the opening 6 of the plating resist layer 5, and its peripheral edge is formed in a ``mushroom'' shape on the plating resist layer 5. Thereafter, the plating resist M5 is removed by etching.
［発明が解決しようとする課題］
−Ｌ述したようなバンプ電極７の形成方法においでは、
メッキレジスト層５の膜厚が厚過ぎると。[Problems to be Solved by the Invention] -L In the method of forming the bump electrode 7 as described above,
If the film thickness of the plating resist layer 5 is too thick.
バンプ電極７をメー、キする際にメッキ２レジスト層５
の開口部６内に空気溜りが発生し、この空気溜りにより
アンダーバンプメタル層４にメッキが良好に付着せず、
メッキネ良が生じる。このようなメッキネ良を防ぐため
に、メッキレジスト層５の膜厚を１〜２ｉＬｍ程度に薄
く形成すると、今度はメッキレジスト層５をエツチング
により除去する際に、バンプ電極７の周縁部が盛り上が
った部分のメッキレジスト層５を完全に除去することが
困難となる。そのため、バンプ電極７を図示しない外部
端子にポンディングすると、残存したメッキレジスト層
５がバンプ電極７内に混入し、バンプ電極７と外部端子
との密着強度およびバンプ電極７とアンダーバンプメタ
ル層４との密着強度が低下するという問題がある。また
、メッキレジストＭ５が残存していると、その部分のア
ンダーバンプメタル層４を除去することができないため
、この部分のアンダーバンプメタル層４を除去すること
ができずに残存し、この残存したアンダーバンプメタル
層４がポンディング後に異物となって移動じショート等
の回路不良の原因となるという問題もある。Plating 2 resist layer 5 is applied when forming bump electrode 7.
An air pocket is generated in the opening 6 of the under bump metal layer 4, and the plating does not adhere well to the under bump metal layer 4 due to this air pocket.
Mekkune is good. In order to prevent such plating failure, if the thickness of the plating resist layer 5 is made thin to about 1 to 2 iLm, when the plating resist layer 5 is removed by etching, the raised portion of the periphery of the bump electrode 7 will be removed. It becomes difficult to completely remove the plating resist layer 5. Therefore, when the bump electrode 7 is bonded to an external terminal (not shown), the remaining plating resist layer 5 mixes into the bump electrode 7, which reduces the adhesion strength between the bump electrode 7 and the external terminal and the under bump metal layer 4. There is a problem that the adhesion strength with the material decreases. Furthermore, if the plating resist M5 remains, the under bump metal layer 4 in that part cannot be removed, so the under bump metal layer 4 in this part cannot be removed and remains. There is also the problem that the underbump metal layer 4 becomes foreign matter after bonding and moves, causing circuit defects such as short circuits.
この発明の目的は、メッキレジスト層の開１−３部内に
空気溜りが生じることがなく、良好にメッキを施してバ
ンプ電極を形成することができ、しかもメッキレジスト
層を確実にかつ完全に除去することができ、不要なメッ
キレジスト層の混入によるバンプ電極のバリアメタル層
に対する密着強度の低Ｆを防ぐとともに、不要なバリア
メタル層の残存によるショート等の回路不良をも防ぐこ
とがでさる半導体素子のバンプ電極形成方法を提供する
ことにある。It is an object of the present invention to prevent air pockets from forming in the openings 1 to 3 of the plating resist layer, to perform plating well to form bump electrodes, and to remove the plating resist layer reliably and completely. This can prevent the adhesion strength of the bump electrode to the barrier metal layer from being low due to the inclusion of an unnecessary plating resist layer, and also prevent circuit defects such as short circuits due to the remaining unnecessary barrier metal layer. An object of the present invention is to provide a method for forming bump electrodes of an element.
［課題を解決するための”［段］
この発明は、外部接続用電極が形成された半導体素子の
一面にバリアメタル層を設け、このバリアメタル層上に
前記外部接続用電極の対応部分番ζ開［１部を有するメ
ー／′＃レジスト層を設ける際に、このメッキレジスト
層の開口部の幅をＷ、厚さをＴとしたとき、Ｔ／Ｗ、＝
Ｏ，０７〜０．５で形成し、この開［１部から露出する
前記バリアメタル層にメッキを施してバンプ電極を形成
する方法である。[Steps for Solving the Problems] The present invention provides a barrier metal layer on one surface of a semiconductor element on which an external connection electrode is formed, and a corresponding part number ζ of the external connection electrode on this barrier metal layer. When providing a plated resist layer having one part of the plated resist layer, if the width of the opening of this plated resist layer is W and the thickness is T, then T/W, =
In this method, the bump electrode is formed by forming the barrier metal layer with O.
［作 用Ｊ
この発明によれば、外部接続用電極と対応する部分に開
口部を有するメッキレジスト層をバリアメタル層」−に
形成する際、メッキレジスト層および開１１部をＴ／Ｗ
、＝０．０７〜０．５で形成したので、この開口部から
露出するバリアメタル層にメッキを施してバンプ電極を
形成する際に、開［］部内に空気溜りが発生し難く、確
実かつ良好にメッキを施すことができる。しかも、この
ようにメッキを施してバンプ電極を形成した後、メッキ
レジスト層を除去する際には、バンプ電極の周縁部がメ
ッキレジスト層上に盛り上がっていても、その部分のメ
ッキレジスト層を良好にかつ完全に除去することができ
る。そのため、不要なメッキレジスト層が混入してバン
プ電極のバリアメタル層に対する′ｆＥ着強度を低下す
るのを防ぐことができるとともに、バリアメタル層の残
存によるショート等の回路不良をも防ぐことができる。[Function J] According to the present invention, when forming a plating resist layer having an opening in a portion corresponding to an external connection electrode in a barrier metal layer, the plating resist layer and the opening 11 are T/W.
, = 0.07 to 0.5, when forming bump electrodes by plating the barrier metal layer exposed from this opening, air pockets are unlikely to occur in the opening [], and it is possible to ensure a reliable and reliable method. Plating can be performed well. Moreover, when removing the plating resist layer after forming a bump electrode by plating in this way, even if the peripheral edge of the bump electrode is raised above the plating resist layer, it is necessary to remove the plating resist layer in that area. can be removed quickly and completely. Therefore, it is possible to prevent an unnecessary plating resist layer from being mixed in and reducing the adhesion strength of the bump electrode to the barrier metal layer, and it is also possible to prevent circuit defects such as short circuits due to the remaining barrier metal layer. .
［実施例Ｊ
以下、第１図および第２図を参照して、この発明のバン
プ電極形成方法を説明する。[Example J] Hereinafter, the bump electrode forming method of the present invention will be explained with reference to FIGS. 1 and 2.
第１図（Ａ）に示すように、所定の集積回路が形成され
たシリコン基板１０の上面に酸化シリコン（Ｓｉ０？）
の絶縁ｌ１１１を形成し、この絶縁膜１１上に集積回路
のゲート等の内部電極に接続されるパッド電極１２をパ
ターン形成する。このパッド電極１２はアルミニウム、
アルミニウム合金等の金属よりなり、正方形に形成され
ている。このパッド電極１２の大きさは１２０ｐｍ口程
度であり、パッド電極１２間のピッチは１５０μｍ程度
である。そして、このパッド電極１２および絶縁ｇｉｉ
上に窒化シリコンの絶縁Ｈ１３を生成し、この絶縁膜１
３をパターニングしてパッド電極１２の中央と対応する
部分に開口部１４を形成し、この開口部１４からパッド
電極１２を露出させる。この後、絶縁膜１３の上面およ
び開口部１４から露出したパッド電極１２上にアンダー
バンプメタル層１５を蒸着またはスパッタリングにより
形成する。このアンダーバンプメタル層１５はチタン（
Ｔｉ）等の接着メタルと銅（Ｃｕ）等のバリアメタルの
２層構造となっているが、接着メタルとバリアメタルの
合金よりなる１層構造でもよい。As shown in FIG. 1(A), silicon oxide (Si0?) is deposited on the upper surface of a silicon substrate 10 on which a predetermined integrated circuit is formed.
An insulating film 111 is formed, and a pad electrode 12 connected to an internal electrode such as a gate of an integrated circuit is patterned on this insulating film 11. This pad electrode 12 is made of aluminum,
It is made of metal such as aluminum alloy and has a square shape. The size of the pad electrodes 12 is about 120 pm, and the pitch between the pad electrodes 12 is about 150 μm. Then, this pad electrode 12 and the insulation gii
A silicon nitride insulating layer H13 is formed on top of the insulating film 1.
3 is patterned to form an opening 14 in a portion corresponding to the center of the pad electrode 12, and the pad electrode 12 is exposed from this opening 14. Thereafter, an under bump metal layer 15 is formed on the upper surface of the insulating film 13 and on the pad electrode 12 exposed from the opening 14 by vapor deposition or sputtering. This under bump metal layer 15 is made of titanium (
Although it has a two-layer structure of an adhesive metal such as Ti) and a barrier metal such as copper (Cu), it may also have a one-layer structure consisting of an alloy of the adhesive metal and barrier metal.
次に、第１図（Ｂ）に示すように、アンダーバンプメタ
ル！１５の上にメッキレジスト層１６をスピンコーティ
ング等により後述する厚さで形成する。この後、メッキ
レジスト層１６上にマスク（図示せず）を７ライメント
し、このマスクを介してメッキレジスト層１６を露・光
し現像することにより、第１図（Ｃ）に示すように絶縁
＠１３の開口部１４と対応する部分に開口部１７を形成
する０次いで、第１図（Ｄ）に示す如く、開口部１７か
ら露出するアンダーバンプメタル層１５に電解メッキに
より、バンプ電極１９を形成するのであるが、ここで重
要なことはメッキレジスト層１６に形成する開口部１７
の大きさである。この開口部１７を第２図に示すような
円形状に形成し、その幅（直径）をＷとし、メッキレジ
スト層１６の厚さをＴとして、ＷとＴをいろいろ変化さ
せてアンダーバンプメタル層１５のエツチング状況とア
ンダーバンプメタル層１５にメッキされるバンプ電極１
６の良否を試験によって確認した。Next, as shown in Figure 1 (B), under bump metal! A plating resist layer 16 is formed on the resist layer 15 by spin coating or the like to a thickness to be described later. After that, a mask (not shown) is placed on the plating resist layer 16 seven times, and the plating resist layer 16 is exposed and developed through this mask to form an insulating layer as shown in FIG. 1(C). An opening 17 is formed in a portion corresponding to the opening 14 of @13.Next, as shown in FIG. 1(D), a bump electrode 19 is formed on the under bump metal layer 15 exposed from the opening 17 by electrolytic plating. What is important here is the opening 17 formed in the plating resist layer 16.
It is the size of This opening 17 is formed in a circular shape as shown in FIG. 15 etching situation and bump electrode 1 plated on under bump metal layer 15
6 was confirmed by a test.
その結果、Ｔ／Ｗが０．０７以下ではアンダーバンプメ
タル層１５にエツチング不良が発生し、またＴ／Ｗが０
，５以上では、バンプ電極１６のメッキネ良が確認され
た。そして、このメッキネ良の原因は、開口部１７内に
空気溜りが発生し、この空気溜りのためにメッキレジス
ト層１６がメッキ液に浸されないためであることも解明
した。すなわち、メッキレジスト層！６にバンプ電極１
９を形成するには、メッキレジスト層１６に形成する開
口部１７は、 ０．０７≦Ｔ／Ｗ≦０．５を満足するこ
とが重要であることが分析された。具体的な一例として
は、パッド電極１２が１２０μｍ口の場合。As a result, when T/W is 0.07 or less, etching defects occur in the under bump metal layer 15, and when T/W is 0.07, etching defects occur in the under bump metal layer 15.
, 5 or more, poor plating of the bump electrode 16 was confirmed. It has also been found that the cause of this poor plating is that an air pocket is generated within the opening 17, and the plating resist layer 16 is not immersed in the plating solution due to this air pocket. In other words, the plated resist layer! Bump electrode 1 on 6
9, it was analyzed that it is important that the opening 17 formed in the plating resist layer 16 satisfy 0.07≦T/W≦0.5. As a specific example, the pad electrode 12 has a diameter of 120 μm.
開口部１７の輻Ｗを６０ｐｍとするとメッキレジスト層
１６の厚さＴは４〜３０ｐｍとすることが好ましい条件
となる。When the width W of the opening 17 is 60 pm, the thickness T of the plating resist layer 16 is preferably 4 to 30 pm.
第１図ＣＤ）を参照して、バンプ電極１９の形成方法を
具体的に説明する。第１図（Ｃ）において、開口部１７
から露出されたアンダーバンプメタル層１５には、まず
銅メッキによりバリア補強層１８を形成する。このバリ
ア補強層１８は、蒸着やスパッタリングにより形成され
るアンダーバンプメタル層１５に含まれるバリアメタル
だけでは拡散防止効果が不充分であるため、これを補う
ために形成される。この場合、メッキレジスト層１６の
厚さＴは、開口部１７の輻Ｗに対しＴ／Ｗ≦０．５以下
とされている限り良好なメッキが可能である。この後、
バリア補強層１８上に半田メッキよりなるバンプ電極１
９をメッキレジスト層１６の上方へ突出させて形成する
。この場合、メッキレジスト層１６の上方ではメッキ速
度が等方向性を有するため、バンプ電極１９の頭部形状
は「きのこ」状に周縁部がメジキレシスト層１６上に盛
り」−がる、また、メッキレジスト層１６の上方に突出
するバンプ電極１９の厚さは２０〜４０ｐ−ｒｎ程度で
あるが、この厚さはメッキレジスト層１６の厚さＴや開
口部１７の幅Ｗ等によって変わる０例えば、パッド電極
１２間のピッチが大きく、バンプ電極１９のＩｉｌ＆ｉ
Ｗが充分に大きければ、バンプ電極１９をメッキレジス
ト層１６の」二重へ突出させる必要はない。A method for forming the bump electrode 19 will be specifically described with reference to FIG. 1CD). In FIG. 1(C), the opening 17
First, a barrier reinforcing layer 18 is formed on the under bump metal layer 15 exposed from the under bump metal layer 15 by copper plating. This barrier reinforcing layer 18 is formed to compensate for the fact that the barrier metal included in the under bump metal layer 15 formed by vapor deposition or sputtering is insufficient to prevent diffusion. In this case, as long as the thickness T of the plating resist layer 16 is set to T/W≦0.5 or less with respect to the radius W of the opening 17, good plating is possible. After this,
Bump electrode 1 made of solder plating on barrier reinforcing layer 18
9 is formed to protrude above the plating resist layer 16. In this case, since the plating speed is isodirectional above the plating resist layer 16, the head shape of the bump electrode 19 has a "mushroom" shape with the peripheral edge rising above the plating resist layer 16. The thickness of the bump electrode 19 protruding above the resist layer 16 is approximately 20 to 40 p-rn, but this thickness varies depending on the thickness T of the plating resist layer 16, the width W of the opening 17, etc. For example, The pitch between the pad electrodes 12 is large, and the pitch between the bump electrodes 19 is large.
If W is sufficiently large, there is no need for the bump electrode 19 to protrude into the plating resist layer 16.
この後、第１図（Ｅ）に示すように、メッキレジスト層
１６をウェットエツチングにより除去する。この場合、
メッキレジスト層１６の厚さＴは、開口部１７の幅Ｗに
対して、Ｔ／Ｗ≧０．０７とされている限り、バンプ電
極１９の周縁部の下に位置するメッキレジスト層１６を
エツチングにより完全に除去することができ、エツチン
グ不良を起すことがない。Thereafter, as shown in FIG. 1(E), the plating resist layer 16 is removed by wet etching. in this case,
As long as the thickness T of the plating resist layer 16 is set to T/W≧0.07 with respect to the width W of the opening 17, the plating resist layer 16 located under the peripheral edge of the bump electrode 19 can be etched. It can be completely removed by etching without causing etching defects.
しかる後、第１図（Ｆ）に示すように、アンダーバンプ
メタル層１５をエツチングして不要な部分、つまりメッ
キレジスト層１６と同じ部分のアンダーバンプメタル層
１５を除去する。この場合には、上述したようにメッキ
レジスト層１６が完全に除去されているので、バンプ電
極１９の周縁部の下方に位置するアンダーバンプメタル
層１５を確実に除去することができる。Thereafter, as shown in FIG. 1(F), the under bump metal layer 15 is etched to remove unnecessary portions of the under bump metal layer 15, that is, the same portions as the plating resist layer 16. In this case, since the plating resist layer 16 is completely removed as described above, the under bump metal layer 15 located below the peripheral edge of the bump electrode 19 can be reliably removed.
最後に、第１図（Ｇ）に示すように、３５０℃でリフロ
ーを行ない、バンプ電極１９の半８１１を溶融させ、そ
の表面張力によりバンプ電極１９を球形状にする。これ
により、パッド電極１２ 、、Ｊ−にアンダーバンプメ
タル層１５およびバリア補強層重８を介してバンプ電極
１９が形成される。Finally, as shown in FIG. 1(G), reflow is performed at 350° C. to melt the half 811 of the bump electrode 19 and make the bump electrode 19 into a spherical shape due to its surface tension. As a result, bump electrodes 19 are formed on pad electrodes 12, , J- via underbump metal layer 15 and barrier reinforcing layer 8.
以上の通り２本発明のバンプ電極形成方法はシリコン基
板１０の絶縁膜１１上に形成されたパッド電極１２およ
び絶縁膜１３を覆うアンダーバンプメタル層１５上にメ
ッキレジスト層１６を形成し、このメッキレジスト層１
６に開［１部１７を形成する際、メッキレジスト層１６
の厚さＴと、開口部エフの幅Ｗとを０．０７≦Ｔ／Ｗ≦
０．５の条件を満足させるものである。このため、開口
部１７を通してアンダーバンプメタル層１５にバリア補
強層１８を形成する際に空気溜りが生じることがない、
そのため、空気溜りによるメッキネ良を起すことなく、
バリア補強層１８およびバンプ電極１９を確実に形成す
ることができる１、シかも、このようなバンプ電極１９
はメッキレジスト層１６の」一方へ突出した周縁部がメ
ジキレシスト層１６］−に盛り１−かっても、メッキレ
ジスト層重６および開ト１部１７が」二連した関係にあ
るので、ウェットエツチングによりメッキレジスト層重
６を除去する際に、エツチング液がバンプ電極１９の周
縁部の下側に回り込みやすく、確実かつ良好にメッキレ
ジスト層１６を除去することができる。そのため、アン
ダーバンプメタル［１５の不要な部分をエツチングによ
り完全に除去することができ、アンダーバンプメタル層
１５の残存によるショート等に回路不良を防ぐことがで
きるとともに、最終工程でバンプ電ｐｉ１９を溶融して
球形状にする際に、不要なメッキレジスト層１６がバン
プ電極１９内に混入することがないので、バンプ電極１
９のアンダーバンプメタル層１５に対する密着強）Ｗが
低下するのを防ぐことができる。As described above, in the bump electrode forming method of the present invention, a plating resist layer 16 is formed on the under bump metal layer 15 covering the pad electrode 12 and the insulating film 13 formed on the insulating film 11 of the silicon substrate 10. resist layer 1
6 [When forming the first part 17, the plating resist layer 16
The thickness T and the width W of the opening F are 0.07≦T/W≦
This satisfies the condition of 0.5. Therefore, when forming the barrier reinforcing layer 18 on the under bump metal layer 15 through the opening 17, no air pockets are generated.
Therefore, without causing plating failure due to air pockets,
The barrier reinforcing layer 18 and the bump electrode 19 can be reliably formed by using such a bump electrode 19.
Even if the peripheral edge of the plating resist layer 16 that protrudes toward one side is attached to the plating resist layer 16, the plating resist layer 6 and the opening 17 are in a two-way relationship, so wet etching When removing the plating resist layer 6, the etching solution easily flows around to the lower side of the periphery of the bump electrode 19, and the plating resist layer 16 can be removed reliably and well. Therefore, unnecessary portions of the under bump metal layer 15 can be completely removed by etching, and circuit defects such as short circuits due to the remaining under bump metal layer 15 can be prevented, and the bump electrode pi 19 can be melted in the final process. When forming the bump electrode 19 into a spherical shape, unnecessary plating resist layer 16 is not mixed into the bump electrode 19.
Adhesion strength to the under bump metal layer 15 of No. 9) W can be prevented from decreasing.
［発明の効果］
以り詳細に説明したように、この発１５１のバンプ電極
形成方法によれば、バリアメタル層」−に外部接続用電
極の対応部分に開口部を有するメッキレジスト層を形成
する際、このメッキレジスト層の厚さをＴ、開口部の幅
をＷとしたとき、Ｔ／Ｗ＝０．０７〜０．５としたので
、開口部から露出するバリアメタル層にメッキを施して
バンプ電極を形成する際に、開口部内に空気溜りが発生
し難く、確実かつ良好にメッキを施すことができる。し
かも、このようにメッキを施してバンプ電極を形成した
後、メンキレジスト層を除去する際には、バンプ電極の
周縁部がメッキレジスト層りに盛り」−がっていても、
その部分のメッキレジスト層を確実にかつ完全に除去す
ることができる。そのため、不要なメンキレジスト層の
混入によるバンプ電極のバリアメタル層に対する密着強
度の低下を防ぐことができるとともに、不要なバリアメ
タル層の残存によるショート等の回路不良をも防ぐこと
ができる。[Effects of the Invention] As explained in more detail, according to the bump electrode forming method of No. 151, a plating resist layer having openings corresponding to the external connection electrodes is formed in the barrier metal layer. When the thickness of this plating resist layer is T and the width of the opening is W, T/W = 0.07 to 0.5, so the barrier metal layer exposed from the opening is plated. When forming bump electrodes, air pockets are less likely to occur in the openings, and plating can be performed reliably and favorably. Furthermore, after forming a bump electrode by plating in this way, when removing the coating resist layer, even if the peripheral edge of the bump electrode is raised on the plating resist layer,
The plating resist layer in that portion can be reliably and completely removed. Therefore, it is possible to prevent a decrease in adhesion strength of the bump electrode to the barrier metal layer due to the inclusion of an unnecessary Menki resist layer, and it is also possible to prevent circuit defects such as short circuits due to the remaining unnecessary barrier metal layer.
第１図（Ａ）〜（Ｇ）はこの発明のバンプ電極形成方法
の工程を示す各拡大断面図、第２図は第１図（Ｆ）のＡ
−Ａ断面図、第３図は従来のバンプ電極の製造過程を示
す拡大断面図である。
１０・・・・・・半導体素子、１２・・・・・・パッド
電極、１５・・・・・・アンダーバンプメタル層、１６
・・・・・・メッキレジスト層、１７・・・・・・開口
部、１９・・・・・・バンプ電極。
特
許
出
願
人
カシオ計算機株式会社
第
図FIGS. 1(A) to (G) are enlarged cross-sectional views showing the steps of the bump electrode forming method of the present invention, and FIG. 2 is A of FIG. 1(F).
-A sectional view and FIG. 3 are enlarged sectional views showing the manufacturing process of a conventional bump electrode. 10... Semiconductor element, 12... Pad electrode, 15... Under bump metal layer, 16
. . . Plated resist layer, 17 . . . Opening, 19 . . . Bump electrode. Patent applicant Casio Computer Co., Ltd. Figure
Claims (1)
メタル層を設け、このバリアメタル層上に前記外部接続
用電極の対応部分に開口部を有するメッキレジスト層を
設け、この開口部から露出する前記バリアメタル層にメ
ッキを施してバンプ電極を形成する方法において、 前記メッキレジスト層の開口部の幅をＷ、厚さをＴとし
たとき、Ｔ／Ｗ＝０．０７〜０．５としたことを特徴と
する半導体素子のバンプ電極形成方法。[Scope of Claims] A barrier metal layer is provided on one surface of a semiconductor element on which an electrode for external connection is formed, and a plating resist layer having an opening in a portion corresponding to the electrode for external connection is provided on the barrier metal layer, In the method of forming a bump electrode by plating the barrier metal layer exposed from the opening, where W is the width of the opening of the plating resist layer and T is the thickness, T/W=0.07. A method for forming a bump electrode for a semiconductor device, characterized in that the bump electrode is set to 0.5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063935A JPH02244722A (en) | 1989-03-17 | 1989-03-17 | Forming method for bump electrode of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063935A JPH02244722A (en) | 1989-03-17 | 1989-03-17 | Forming method for bump electrode of semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244722A true JPH02244722A (en) | 1990-09-28 |
Family
ID=13243702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063935A Pending JPH02244722A (en) | 1989-03-17 | 1989-03-17 | Forming method for bump electrode of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244722A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161722A (en) * | 1993-12-03 | 1995-06-23 | Nec Corp | Pad structure of semiconductor device |
| US8193029B2 (en) | 2009-06-23 | 2012-06-05 | Samsung Electronics Co., Ltd. | Methods of manufacturing phase-change random access memory devices with phase-change nanowire formation using single element |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618446A (en) * | 1979-07-25 | 1981-02-21 | Hitachi Ltd | Formation of spherical salient electrode |
| JPS62266851A (en) * | 1986-05-14 | 1987-11-19 | Nec Corp | Forming method for solder bump electrode |
| JPS6417449A (en) * | 1987-07-10 | 1989-01-20 | Fuji Electric Co Ltd | Formation of bump electrode of semiconductor device |
-
1989
- 1989-03-17 JP JP1063935A patent/JPH02244722A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618446A (en) * | 1979-07-25 | 1981-02-21 | Hitachi Ltd | Formation of spherical salient electrode |
| JPS62266851A (en) * | 1986-05-14 | 1987-11-19 | Nec Corp | Forming method for solder bump electrode |
| JPS6417449A (en) * | 1987-07-10 | 1989-01-20 | Fuji Electric Co Ltd | Formation of bump electrode of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161722A (en) * | 1993-12-03 | 1995-06-23 | Nec Corp | Pad structure of semiconductor device |
| US8193029B2 (en) | 2009-06-23 | 2012-06-05 | Samsung Electronics Co., Ltd. | Methods of manufacturing phase-change random access memory devices with phase-change nanowire formation using single element |
| US8330226B2 (en) | 2009-06-23 | 2012-12-11 | Samsung Electronics Co., Ltd. | Phase-change random access memory devices with a phase-change nanowire having a single element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8097941B2 (en) | Semiconductor device having projecting electrode formed by electrolytic plating, and manufacturing method thereof | |
| US7928574B2 (en) | Semiconductor package having buss-less substrate | |
| JP2001068495A (en) | Semiconductor device and manufacture thereof | |
| US20060164110A1 (en) | Semiconductor device and method of fabricating the same | |
| JPH04155835A (en) | Manufacture of integrated circuit device | |
| US20050242446A1 (en) | Integrated circuit package with different hardness bump pad and bump and manufacturing method therefor | |
| JP3003624B2 (en) | Semiconductor device | |
| US6649507B1 (en) | Dual layer photoresist method for fabricating a mushroom bumping plating structure | |
| US6639314B2 (en) | Solder bump structure and a method of forming the same | |
| JP3538029B2 (en) | Method for manufacturing semiconductor device | |
| JP2000183090A (en) | Chip-size package and its manufacture | |
| JP3945380B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20040222520A1 (en) | Integrated circuit package with flat metal bump and manufacturing method therefor | |
| US7202421B2 (en) | Electronic elements, method for manufacturing electronic elements, circuit substrates, method for manufacturing circuit substrates, electronic devices and method for manufacturing electronic devices | |
| JP3564311B2 (en) | Method for manufacturing semiconductor wafer with columnar electrode and method for manufacturing semiconductor device | |
| JPH02244722A (en) | Forming method for bump electrode of semiconductor element | |
| JPS63122248A (en) | Manufacture of semiconductor device | |
| JP3664707B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH11354578A (en) | Semiconductor device and its manufacture | |
| JP2007048887A (en) | Semiconductor device and its manufacturing method | |
| JP2001077142A (en) | Semiconductor device and manufacture of it | |
| JP2006120803A (en) | Semiconductor device and manufacturing method therefor | |
| JPH04278542A (en) | Semiconductor device and manufacture thereof | |
| JP7254602B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| JPH0974096A (en) | Formation of terminal electrode for solder bump mounting |