JP2004152953A - Semiconductor device and manufacturing method therefor - Google Patents

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Noboru Taguchi
昇 田口
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Citizen Watch Co Ltd
シチズン時計株式会社
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    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13005Structure
    • H01L2224/13006Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]

Abstract

<P>PROBLEM TO BE SOLVED: To prevent deterioration of share intensity of a bump electrode due to side etching of a common electrode film which remarkably degrades quality of a semiconductor device, since etching speed in a lateral direction becomes several ten times as much as etching speed in a film thickness direction when over-etching titanium-tungsten alloy layer of the common electrode film by local battery effect of gold-titanium-tungsten, large side etching advances and share intensity drops, and to provide reliability of the semiconductor device. <P>SOLUTION: The semiconductor device is provided with an electrode pad formed on a semiconductor substrate, an insulating film which covers the semiconductor substrate and has an opening in an electrode pad and the bump electrode, especially the bump electrode in a straight wall shape. A plurality of sides of a plane shape of the bump electrode are larger than a size of the electrode pad. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置を回路基板に電気的および機械的な接続を行う突起電極の構造およびその製造方法に関する。 The present invention relates to a structure and a manufacturing method thereof of the bump electrode for electrical and mechanical connection of the semiconductor device to the circuit board.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、フリップチップ技術を用いて半導体装置と回路基板を電気的および機械的に接続する技術が多用されるようになってきた。 Recently, electrically and mechanically connected to art semiconductor device and a circuit board using a flip-chip technology has come to be widely used. この時半導体装置にバンプを形成して実装することとなるが、特にストレートウォール形状の突起電極を用いることにより、断面形状が根元よりも頂部の大きなマッシュルーム形状に比らべて、突起電極の横方向への広がりがなく、接続ピッチを微細化できる利点がある。 Although the be implemented to form a bump on the time the semiconductor device, in particular by using a projection electrode of a straight wall shape, Hirabete sectional shape large mushroom-shaped top portion than the base, the lateral projecting electrodes no spread in the direction, can be advantageously miniaturized connection pitch.
【0003】 [0003]
〔突起電極の製造方法:図8〜図10および図11〕 Manufacturing method of the projection electrodes: 8 to 10 and 11]
次に、従来の技術におけるストレートウォール形状の突起電極の構造を形成するための製造方法を、図8〜図10の断面図および図11の平面図を用いて説明する(例えば、特許文献1参照)。 Next, a manufacturing method for forming the structure of the projecting electrodes of the straight-wall shape in the prior art, will be described with reference to a plan view of a cross-sectional view and FIG. 11 in FIGS. 8 to 10 (e.g., see Patent Document 1 ). はじめに図8に示すように、半導体基板12上にはアルミニューム等で形成された電極パッド14が形成されている。 First, as shown in FIG. 8, the electrode pad 14 formed with aluminum or the like is formed on the semiconductor substrate 12.
【0004】 [0004]
このように形成された半導体基板12の全面に絶縁膜を被膜後、フォトエッチング技術により、電極パッド14が露出するように開口部を有する絶縁膜16を形成する。 The thus formed after coating the entire surface insulating film of the semiconductor substrate 12 by photo-etching technique to form an insulating film 16 having an opening so that the electrode pad 14 is exposed. この開口部を含む絶縁膜16上に共通電極膜18を全面にスパッタリング法により形成する。 The entire surface of the common electrode film 18 on the insulating film 16 including the opening is formed by a sputtering method.
【0005】 [0005]
この共通電極膜18は、半導体基板12側からチタン・タングステン合金を0.2〜0.5μm、金を0.05〜0.5μmの厚さで順次形成する。 The common electrode film 18, a titanium-tungsten alloy from the semiconductor substrate 12 side 0.2 to 0.5 [mu] m, are sequentially formed gold with a thickness of 0.05 to 0.5 [mu] m. この多層構造をもつ共通電極膜18は、電極パッド14との接続層と相互拡散を防ぐバリヤ層の役割をもつとともに、突起電極をめっき法にて形成するときの電極としての役割ももつ。 Common electrode film 18 having a multilayer structure, as well as having a role of barrier layer that prevents the connection layer and interdiffusion between the electrode pad 14, has a role as the electrode when forming the protruding electrodes by plating.
【0006】 [0006]
つぎに図9にしめすように、感光性樹脂20を回転塗布法により15〜25μmの厚さで全面に形成し、フォトリソグラフィー技術により、突起電極22形成部に開口を有するように形成する。 Next, as shown in the Figure 9, the photosensitive resin 20 is formed on the entire surface to a thickness of 15~25μm by spin coating method, a photolithography technique is formed so as to have an opening in the protruding electrode 22 formation portion.
【0007】 [0007]
このときの感光性樹脂20の開口部平面形状を図11の二点鎖線(突起電極22と同じ)にしめすように電極パッド14と絶縁膜16の開口部との間に感光性樹脂のパターンニングを行い、感光性樹脂20を形成する。 Patterning of the photosensitive resin between the opening plane shape of the photosensitive resin 20 and the electrode pad 14 as shown in the two-dot chain line in FIG. 11 (same as the protruding electrode 22) and the opening of the insulating film 16 at this time It was carried out, to form a photosensitive resin 20.
【0008】 [0008]
その後、金メッキによりストレートウォール形状の突起電極22を10μm〜20μmの厚さで形成する。 Thereafter, the gold plating to form the protrusion electrode 22 straight wall shape with a thickness of 10 m to 20 m.
【0009】 [0009]
その後、図10にしめすように、感光性樹脂20を除去後、突起電極22をマスクにして共通電極膜18を湿式エッチング法によりエッチングし下部電極19を形成し、突起電極を有する半導体装置を形成する。 Then, as show in FIG. 10, after removing the photosensitive resin 20, the lower electrode 19 is etched to form a wet etching method common electrode film 18 by the protruding electrode 22 as a mask, forming a semiconductor device having a protruding electrode to.
【0010】 [0010]
ここで共通電極膜18のエッチング処理として、まず金をヨウ化アンモニウム/ヨウ素を含むエッチャントを常温(25℃)に保ちエッチングを行う。 As the etching treatment of the common electrode film 18, where first performed keeping etching etchant at room temperature (25 ° C.) containing ammonium iodide / iodine gold. なおこのエッチング処理は、ジャストエッチングから50%のオーバーエッチング時間の間でエッチングを行う。 Incidentally, this etching process, etching is performed between just etching of 50% over-etching time.
【0011】 [0011]
その後、チタン・タングステン合金を、過酸化水素水を常温(25℃)に保ちエッチングを行い、金/チタン・タングステン合金からなる共通電極膜18をエッチングする。 Thereafter, a titanium-tungsten alloy, etched maintaining the aqueous hydrogen peroxide at room temperature (25 ° C.), to etch the common electrode film 18 of gold / titanium-tungsten alloy. なおこのエッチング処理は、ジャストエッチングから50%のオーバーエッチング時間の間でエッチングを行い、下部電極19を形成する。 Incidentally, this etching process, etching is performed between the just etching of 50% over-etching time, to form the lower electrode 19.
【0012】 [0012]
このように、湿式エッチング法ではエッチング選択比のとれるエッチング液を選択することで、大がかりな設備を要さずに簡便にエッチング処理を行うことができる。 Thus, by the wet etching method to select an etching solution taken etching selectivity, it is possible to easily etched without requiring large-scale equipment.
【0013】 [0013]
また、他の従来技術としては例えば文献2において、2層のバリヤメタルのうち少なくともいずれかのバリヤメタル(文献2における図2の第1実施形態では上層)をフォトリソグラフィーとエッチング工程を用いて突起電極よりも小さくなるようにパターンニングする。 Further, in the other prior art example Document 2, at least one of the barrier metal of the second layer barrier metal (upper layer in the first embodiment of FIG. 2 in the literature 2) than the projection electrodes by a photolithography and etching process patterned so is also reduced. その後突起電極を形成して上層(実施例1)をめっきで覆う、つぎに下層 のバリヤメタルをエッチングするこのときバリヤメタルは1層(T i;1000A/実施例1)であるためエッチング時間が短縮されサイドエッチングを小さくすることができる。 Then cover the upper layer to form a protruding electrode (Example 1) by plating, the time barrier metal is one layer and then etching the underlying barrier metal; reduces the (T i 1000A / Example 1) etching time for a it is possible to reduce the side etching.
【0014】 [0014]
【特許文献1】 [Patent Document 1]
特公平8−28365号公報 (第3頁第4欄31行目〜第5欄8行目、 Kokoku 8-28365 Patent Publication (page 3, column 4 line 31-column 5 line 8,
第1図) Figure 1)
【特許文献2】 [Patent Document 2]
特許第3321351号公報 (第6頁第11欄22行目〜第7頁第13欄8行目、第2図) Patent No. 3321351 discloses (page 6, column 11, line 22 - page 7, column 13, line 8, FIG. 2)
【0015】 [0015]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、文献1による突起電極22の構造と製造方法では、共通電極膜18のチタン−タングステン合金層のオーバーエッチングを行う際、膜厚方向のエッチング速度に比べ横方向のエッチング速度は金、チタン−タングステンの局部電池効果により数十倍大きくなり、大きなサイドエッチングが進行し、シェア強度が低下して半導体装置の品質を著しく低下していた。 However, the structure and manufacturing method of the bump electrode 22 by Document 1, titanium of the common electrode film 18 - when overetching of the tungsten alloy layer, the lateral etch rate of gold than the etching rate in the thickness direction, titanium - becomes several tens of times larger by the local battery effect of tungsten, large side etching proceeds, shear strength was significantly decreased the quality of the semiconductor device decreases.
【0016】 [0016]
また、文献1による突起電極22の構造と製造方法では、サイドエッチングが進行し絶縁膜16の開口寸法よりも小さくなってしまい電極パッド14が露出してしまう。 Further, the structure and manufacturing method of the bump electrode 22 by Document 1, the electrode pad 14 becomes smaller than the opening dimension of the side etching proceeds insulating film 16 will be exposed.
【0017】 [0017]
この従来技術の突起電極22構造をたとえば高温高湿(85℃/85%RH)試験、PCT試験へ投入すると、電極パッド14が腐食してしまい著しく信頼性を低下させてしまう問題を生じていた。 The prior art projection electrodes 22 structure, for example, high temperature and high humidity (85 ℃ / 85% RH) testing, when put into the PCT test, the electrode pad 14 has occurred a problem that reduces significantly the reliability will corrode .
【0018】 [0018]
次に、文献2による突起電極の製造方法では、バリヤメタルを2回エッチングする工程を取っているため工程が長くなり、歩留まりを低下させたりしてコストアップの要因となる。 Next, in the manufacturing method of the bump electrode according to Reference 2, step becomes long because it takes a step of etching twice barrier metal, the increased cost and or reduce the yield. また、通常Ti表面にはめっきされにくく、明細書では不活性雰囲気に保管するとあるが、プロセス上不活性雰囲気中で処理することは不可能で、めっき不良が多発する恐れがある。 Also, difficult to plating usually Ti surface, although the specification is keeping them in an inert atmosphere, it is impossible to process in the process on an inert atmosphere, there is a possibility that the plating defect occurs frequently.
【0019】 [0019]
更に、文献2の実施例1においてめっき共通電極膜はTi膜0.1μm(比抵抗は一般的に用いられているAuの約20倍の4.2E−8Ωcm)であり段差形状の多い半導体基板表面では共通電極膜のステップカバレージが悪く高抵抗となりめっき高さばらつきの原因となる可能性がある。 Further, the plating common electrode film Ti film 0.1 [mu] m (ratio of about 20 times the 4.2E-8Ωcm resistor are commonly used Au) and is often a semiconductor substrate stepped shape in Example 1 of document 2 in the surface that can cause step coverage becomes poor high resistance plating height variation of the common electrode film.
【0020】 [0020]
〔発明の目的〕 [The purpose of the invention]
本発明の目的は、上記課題を解決し、品質を向上させる半導体装置の製造方法およびその半導体装置を提供することである。 An object of the present invention is to solve the above problems, it is to provide a manufacturing method and a semiconductor device to improve the quality.
【0021】 [0021]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するために、本発明の半導体装置およびその製造方法においては、下記記載の手段を採用する。 To achieve the above object, the semiconductor device and the manufacturing method thereof of the present invention employs the following solutions described.
即ち、半導体基板上に形成した電極パッドと、半導体基板を覆い電極パッド部分に開口部を有する絶縁膜と、ストレートウォール形状の突起電極を備えた半導体装置であって、前記突起電極平面形状の複数辺が電極パッド寸法よりも大きく絶縁膜開口端部から3μm以上大きいことを特徴としている。 That is, a semiconductor device having an electrode pad formed on a semiconductor substrate, an insulating film having an opening in the electrode pad portion covers the semiconductor substrate, a protruding electrode straight wall shape, a plurality of the protruding electrode plane shape side is being greater than 3μm from greater insulating film opening end portion than the electrode pad dimensions.
【0022】 [0022]
前記電極パッドは4角形状を有し、前記突起電極は4辺のうち2辺が電極パッド寸法よりも大きいことを特徴としている。 The electrode pad has a square shape, the protruding electrodes are two sides of the four sides is characterized by greater than the electrode pad dimensions.
【0023】 [0023]
また、半導体基板の電極パッド上のストレートウォール形状の突起電極製造方法は、前記電極パッド上の絶縁膜に開口部を形成する工程と、前記絶縁膜の開口部を覆い半導体基板の全面に共通電極膜を形成する工程と、複数辺において電極パッド外周部よりも大きい開口を有する感光性樹脂をパターンニングする工程と、前記感光性樹脂開口部の半導体基板表面に突起電極を形成する工程と、前記感光性樹脂を除去する工程と、前記共通電極膜を前記突起電極をマスクとしてパターンニングし下部電極を形成する工程と、により成る。 Further, the protrusion electrode manufacturing method of a straight wall shape on the electrode pads of the semiconductor substrate, the forming an opening in an insulating film on the electrode pad, the insulating film common electrode on the entire surface of the semiconductor substrate to cover the opening of the forming a film to form a step of patterning a photosensitive resin having a larger opening than the electrode pad peripheral portion at a plurality sides, a projecting electrode on the semiconductor substrate surface of the photosensitive resin opening, wherein removing the photosensitive resin, and forming a patterned and lower electrode the common electrode film using the protruding electrode as a mask, made by.
【0024】 [0024]
〔作用〕 [Action]
本発明による半導体装置の構造と製造方法は、突起電極平面形状の複数辺を電極パッド寸法よりも大きくする事によって共通電極膜のサイドエッチングの進行を抑え品質が良く、信頼性のある半導体装置を提供する事ができる。 Structure and a method of manufacturing a semiconductor device according to the present invention, good quality suppressing the progress of side etching of the common electrode film by the larger than the electrode pad size multiple sides of the projection electrodes planar shape, a semiconductor device with a reliable it is possible to provide.
【0025】 [0025]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下図面を用いて本発明を実施するための最良の形態における半導体装置の構造および製造方法を説明する。 The structure and manufacturing method of the semiconductor device in the best mode for carrying out the present invention with reference to the following drawings.
図1〜図5は本発明の半導体装置の構造と製造方法および接続構造をしめす断面図である。 Figures 1-5 are sectional view showing a structure of a semiconductor device and a manufacturing method and the connecting structure of the present invention. はじめに図4および図5を用いて本発明の半導体装置の構造を説明する。 Introduction The structure of the semiconductor device of the present invention will be described with reference to FIGS.
【0026】 [0026]
〔本発明の半導体装置の構造説明:図4、図5〕 Structure description of the semiconductor device of the present invention: 4, 5]
半導体基板12上の電極パッド14に開口部を有する絶縁膜16と、複数辺のストレートウォール形状の突起電極平面寸法は電極パッド14よりも大きい形状で突起電極22を設ける。 An insulating film 16 having an opening in the electrode pad 14 on the semiconductor substrate 12, protruding electrodes planar dimensions of the straight wall shapes of a plurality edges in shape larger than the electrode pad 14 providing the protrusion electrode 22. 本第1実施の形態では4辺共に電極パッド14より大きい形状の突起電極22で形成されている。 In the first embodiment are formed on the four sides both in the electrode pad 14 is larger than the shape of the bump electrode 22.
【0027】 [0027]
このとき複数辺の突起電極平面寸法は絶縁膜16の開口端部からの距離が少なくとも3μm以上を確保し、電極パッド14より大きい形状に設計する。 Protruding electrodes planar dimension of the case more sides to ensure more distance of at least 3μm from the open end of the insulating film 16, designed to the larger electrode pad 14 shape.
【0028】 [0028]
なぜならば、例えば感光性樹脂20を露光する場合アライメント精度による位置ずれが約±1μm生じる。 Because, for example, positional deviation due to the alignment accuracy when exposing the photosensitive resin 20 occurs approximately ± 1 [mu] m. 更に共通電極膜18をエッチングすると共通電極膜18のサイドエッチングが約1〜2μm発生する。 Further side etching of the common electrode film 18 and the etching the common electrode film 18 of about 1~2μm occur.
【0029】 [0029]
絶縁膜16の端部から感光性樹脂20の開口端部の距離が3μm以内であると共通電極膜18をエッチング後に電極パッド14部が露出してしまい信頼性に問題を生じる可能性がある。 Can cause problems to the common electrode film 18 and the reliability will be 14 parts electrode pad is exposed after etching the distance of the open end portion of the photosensitive resin 20 is within 3μm from the edge of the insulating film 16. このため電極パッド14よりも大きい複数辺の突起電極平面寸法は絶縁膜16の開口端部からの距離が少なくとも3μm以上を確保する必要がある。 Protruding electrodes planar dimensions of the plurality sides greater than this for the electrode pads 14 is required to have a distance from the open end of the insulating film 16 to secure at least 3μm or more.
【0030】 [0030]
また、突起電極22を電極パッド14よりも大きく形成する事で電極パッド14上の絶縁膜16にピンホールが発生した場合においても、電極パッド14の腐食による接続信頼性の低下を防止する事ができる。 Further, when the pin hole in the insulating film 16 on the electrode pads 14 by forming a large protruding electrode 22 than the electrode pad 14 occurs also is possible to prevent deterioration in connection reliability due to corrosion of the electrode pad 14 it can.
【0031】 [0031]
たとえば電極間ピッチが38μmである場合、電極パッド14寸法が24μmとすると絶縁膜16の開口寸法は20μmに設計する。 For example, when the inter-electrode pitch is 38 [mu] m, the electrode pad 14 dimensions opening dimension of the insulating film 16 and 24μm is designed to 20 [mu] m. 絶縁膜16の開口寸法は突起電極22と電極パッド14間の電気抵抗を小さく、また機械的強度を保つ為になるべく大きく設計する。 Opening dimension of the insulating film 16 is smaller electrical resistance between the protruding electrode 22 and the electrode pad 14, also as large as possible designed to maintain the mechanical strength. 実装方式が異方性導電樹脂をもちいる場合、突起電極22は絶縁膜16の開口端部より3μm大きく突起電極22寸法を26μmに設計する。 If the mounting method uses an anisotropic conductive resin, the protrusion electrode 22 is designed to 3μm greater protruding electrode 22 dimension than the opening end portion of the insulating film 16 to 26 .mu.m. 実装方式が前記以外の手法である場合は絶縁膜16開口端部より3μm以上大きくする。 If mounting method is a method other than said larger than 3μm the insulating film 16 open end.
【0032】 [0032]
図5は本発明の半導体装置構造をしめす平面図である。 Figure 5 is a plan view showing a semiconductor device structure of the present invention. 複数辺(図5では4辺)の突起電極22の平面形状寸法は電極パッド14平面寸法よりも大きい形状に設計する。 Planar geometry of the bump electrode 22 of the plurality sides (in Fig. 5 four sides) is designed to shape larger than the electrode pad 14 planar dimensions.
【0033】 [0033]
たとえば実装方式が異方性導電樹脂を用いて行う場合、突起電極間ギャップ42の最小距離Gは導電粒子径をdとするとG≧3*dであれば導電粒子によるショート欠陥を0にする事ができる。 For example, if the mounting system has performed using the anisotropic conductive resin, it minimizes the distance G G ≧ 3 * d 0 a short circuit defects due to conductive particles if when the conductive particle diameter and d is the protruding electrode gap 42 can.
【0034】 [0034]
そのため複数の突起電極平面寸法は絶縁膜16の端部からの距離は最大でもG≧3*dの条件を満足するように設計する必要がある。 Therefore more protruding electrodes planar dimensions should be designed so as to satisfy the condition distance G ≧ 3 * d at the maximum from the end portion of the insulating film 16.
【0035】 [0035]
導電粒子径がたとえば4μmの場合で絶縁膜16の開口寸法が20μm(突起電極22のピッチ方向)、電極パッド14のピッチが45μmである場合、絶縁膜16の開口端部より3μm以上6.5μm以下となるようにする。 Conductive aperture size 20μm particle size, for example, the insulating film 16 in the case of 4 [mu] m (pitch direction of the projection electrodes 22), when the pitch of the electrode pads 14 is 45 [mu] m, 3 [mu] m or more from the open end of the insulating film 16 6.5 [mu] m to be equal to or less than.
【0036】 [0036]
このように突起電極の平面寸法を絶縁膜16の開口端部より3μm以上で確保する事によって共通電極18を、突起電極22をマスクにしてエッチングする際のサイドエッチングによる電極パッド14の露出を防止してバンプ強度、信頼性を向上する半導体装置を提供出来る。 Thus the common electrode 18 by ensuring planar dimensions of the protruding electrodes 3μm or more than the opening end portion of the insulating film 16, preventing the exposure of the electrode pad 14 due to side etching for etching by a protruding electrode 22 as a mask It can provide a semiconductor device improved bump strength, reliability and.
【0037】 [0037]
〔本発明の半導体装置の製造方法説明:図1〜図4〕 Manufacturing Method Description of a semiconductor device of the present invention: FIGS. 1 to 4]
つぎにこの図4にしめす構造の半導体装置の製造方法を説明する。 Next will be described a method of manufacturing a semiconductor device of the structure shown in FIG. 4.
図1にしめすように、所定の素子を形成した半導体基板12に、アルミニュウムからなる電極パッド14を開口するように絶縁膜16を、たとえば感光性ポリイミドを回転塗布法によって、2μm〜3μmの厚さで全面に形成する。 As shown in Figure 1, the semiconductor substrate 12 formed with the predetermined elements, the insulating film 16 so as to open the electrode pad 14 made of aluminum, by spin coating, for example photosensitive polyimide, the thickness of the 2μm~3μm in is formed on the entire surface.
【0038】 [0038]
この絶縁膜16は感光性ポリイミド以外に、二酸化珪素や窒化珪素や酸化タンタルや酸化アルミニュウムなどの無機膜も適用できる。 The insulating film 16 in addition to photosensitive polyimide, an inorganic film also applicable, such as silicon dioxide or silicon nitride or tantalum oxide and oxide aluminum. これらの無機膜は、スパッタリング法または化学気相反応法で形成する。 These inorganic films are formed by a sputtering method or a chemical vapor phase reaction method. さらに絶縁膜16としては、前述の無機膜とポリイミド膜の有機膜との二層構造も適用できる。 Still insulating film 16, a two-layer structure of the organic film of the aforementioned inorganic film and the polyimide film can be applied.
【0039】 [0039]
そしてこれらの無機膜や、無機膜と有機膜の積層膜を絶縁膜16として使用したときは、絶縁膜を形成したのち、この絶縁膜上にフォトレジストを形成し、フォトマスクを用いて露光と現像処理を行ない、パターニングしたフォトレジストをエッチングマスクを用いて絶縁膜をエッチングし、電極パッド14が露出する開口部を形成する。 And and these inorganic membranes, when a stacked film of an inorganic film and an organic film was used as the insulating film 16, after forming the insulating film, a photoresist is formed on the insulating film, and exposed to light using a photomask performs a development process, the patterned photoresist to etch the insulating film by using the etching mask, the electrode pads 14 to form an opening that exposes.
【0040】 [0040]
その後、フォトエッチング工程により電極パッド14を露出させ、しかも電極パッド14の周縁部内部で重なるように絶縁膜16のパターンニングを行う。 Then, to expose the electrode pad 14 by a photo-etching process, yet perform patterning of the insulating film 16 so as to overlap within the periphery of the electrode pads 14.
【0041】 [0041]
その後、絶縁膜16上の全面にスパッタリング法によって、チタン・タングステン合金を0.2〜0.5μm、金を0.05〜0.5μmの厚さで共通電極膜18を形成する。 Thereafter, by sputtering on the entire surface of the insulating film 16 to form a common electrode film 18 of titanium-tungsten alloy 0.2 to 0.5 [mu] m, the gold thickness of 0.05 to 0.5 [mu] m.
【0042】 [0042]
この共通電極膜18は電極パッド14および突起電極22で形成される電極材料との電気的、機械的接続性が良好で電極材料相互の拡散が無く安定な電極材料の選定が必要である。 The common electrode film 18 is electrically with the electrode material formed in the electrode pad 14 and the projection electrodes 22, it is necessary to select a diffusion without stable electrode material of good electrode material mutual mechanical connectivity.
【0043】 [0043]
共通電極18はチタン−パラジウムや、チタン−金や、チタン−白金や、チタン・タングステン合金−パラジウムや、チタン・タングステン合金−白金や、クロム−銅などの2層膜構造や、アルミニウム−クロム−銅、アルミニウム−チタン−銅の3層構造でも有効である。 The common electrode 18 is titanium - or palladium, titanium - gold and titanium - platinum or titanium-tungsten alloy - palladium or titanium-tungsten alloy - platinum, chromium - or two-layer structure such as copper, aluminum - chromium - copper, aluminum - titanium - is also effective in a three-layer structure of copper.
【0044】 [0044]
その後、図2にしめすように、感光性樹脂20を回転塗布法により共通電極膜18上の全面に15〜25μmの厚さで形成し、フォトマスクを用いて露光、現像処理を行う。 Thereafter, as shown in the Figure 2, the spin coating method of the photosensitive resin 20 is formed with a thickness of 15~25μm on the entire surface of the common electrode film 18, exposure and development process is performed using a photomask.
【0045】 [0045]
このときの感光性樹脂20の開口部平面形状を図5の二点鎖線(ストレートウォール形状の突起電極22と同様)にしめすように、4角形状の4辺全てが電極パッド14よりも大きい形状となるよう、感光性樹脂20のパターンニングを行う。 As show openings planar shape of the photosensitive resin 20 at this time the two-dot chain line in FIG. 5 (as a straight wall shape of the bump electrode 22), the shape all four sides is larger than the electrode pads 14 of the quadrangular shape and so as, perform patterning of the photosensitive resin 20.
【0046】 [0046]
たとえば実装方式が異方性導電樹脂を用いて行う場合、突起電極間ギャップ42の最小距離Gは導電粒子径をdとするとG≧3*dであれば導電粒子によるショート欠陥をほぼ0になることが実験の結果判明している。 For example, if the mounting system has performed using the anisotropic conductive resin, a minimum distance G substantially 0 short defect conductive particle diameter by the conductive particles if G ≧ 3 * a d When d is protruding electrode gap 42 it has been found the results of the experiment.
【0047】 [0047]
このように突起電極寸法X41及び突起電極寸法Y43を電極パッド14よりも大きい寸法に形成する。 Thus forming a projecting electrode size X41 and the projecting electrode size Y43 to dimensions greater than the electrode pads 14.
【0048】 [0048]
つぎに図3にしめすように感光性樹脂20をメッキマスクにして、金メッキを10μm〜20μmの厚さで突起電極22を形成する。 Then the photosensitive resin 20 as shown in the Figure 3 in the plating mask to form a protrusion electrode 22 of gold-plated in a thickness of 10 m to 20 m.
【0049】 [0049]
その後、図4にしめすように、湿式剥離液をもちいて感光性樹脂20の除去を行う。 Then, as show in FIG. 4, to remove the photosensitive resin 20 using a wet stripping solution. さらに、第1の突起電極22をエッチングマスクにして、共通電極膜18の最上層被膜である金を、ヨウ素系エッチング液によりエッチングを行う。 Further, the first protruding electrode 22 as an etching mask, gold which is the uppermost layer coating of the common electrode film 18 are etched by an iodine-based etching solution. なおこのエッチング処理は、ジャストエッチングから50%のオーバーエッチング時間の間でエッチングを行う。 Incidentally, this etching process, etching is performed between just etching of 50% over-etching time.
【0050】 [0050]
つぎに過酸化水素水とアンモニア水との混合液により、共通電極膜18のバリヤ層および密着層であるチタン−タングステン合金層(最下層)のエッチングを行う。 The mixed solution of hydrogen peroxide solution and aqueous ammonia Next, a barrier layer and a titanium is the adhesion layer of the common electrode film 18 - etching the tungsten alloy layer (bottom layer). なおこのエッチング処理は、ジャストエッチングから50%のオーバーエッチング時間の間でエッチングを行い、下部電極19を形成する。 Incidentally, this etching process, etching is performed between the just etching of 50% over-etching time, to form the lower electrode 19.
【0051】 [0051]
このときのエッチングではチタン−タングステン合金層の膜厚方向のエッチング速度よりも横方向のエッチング速度が局部電池効果により数十倍早くなりサイドエッチングが進行する。 For this etching titanium - lateral etching rate than the etching rate in the thickness direction of the tungsten alloy layer progresses several tens of times faster becomes the side etching by a local battery effect. しかし、前記突起電極平面形状の複数辺が電極パッド寸法よりも大きくし十分なエッチングマージンを持たせるようにしたので本発明の構成を使用することにより解除できる。 However, the plurality sides of the projection electrodes planar shapes can be canceled by using the configuration of the present invention since so as to have a sufficient etching margin larger than the electrode pad dimensions.
【0052】 [0052]
このようにして本発明により形成した半導体装置は共通電極膜18のサイドエッチングが大きくなっても十分なエッチング余裕度を確保する事が可能となり突起電極22のシェア強度を十分確保でき強度的な信頼性を持った半導体装置および製造方法を提供することができる。 In this way, the semiconductor device formed by the present invention side etching even increases possible to secure a sufficient etching margin and is sufficiently ensured can strength trust the shear strength of the protruding electrode 22 of the common electrode film 18 it is possible to provide a semiconductor device and a manufacturing method having sex.
【0053】 [0053]
[他の実施形態の半導体装置説明:図6、図7] Semiconductor device Description of Other Embodiments 6, 7]
つぎに本発明の第2実施の形態における構造を図6および図7をもちいて説明する。 Next will be described the structure of the second embodiment of the present invention with reference to FIGS. 第2実施の形態では、ストレートウォール形状の突起電極22の2辺が電極パッド14部の長辺より大きく形成する構成である。 In the second embodiment, a configuration in which two sides of the straight-wall shape of the projection electrodes 22 is larger than the long side of the electrode pad 14 parts. 即ち、図6の上下方向において突起電極22の長さが電極パッド14の長さより大きく形成されている。 That is, the length of the projection electrodes 22 in the vertical direction in FIG. 6 is formed larger than the length of the electrode pads 14.
【0054】 [0054]
たとえば図7に示すように異方性導電性樹脂を用いた実装方法では、充分な接続抵抗値(初期0.1Ω以下)と高信頼性を確保するためには、突起電極22と回路基板28との間に介在する導電性材料52の数が10個以上必要である。 For example, in the mounting method using the anisotropic conductive resin as shown in FIG. 7, in order to ensure a high reliability satisfactory connection resistance value (hereinafter initial 0.1 [Omega), the projection electrodes 22 and the circuit board 28 the number of the conductive material 52 interposed are required 10 or more between.
【0055】 [0055]
エポキシ系接着剤中に混在させた導電性材料52は、直径が5μmのプラスチックビーズの表面にニッケルー金が形成されている。 Epoxy adhesive conductive material 52 is mixed in, it is nickel-gold is formed on the surface of 5μm plastic beads of diameter.
この導電性材料52の1個当たりの接続抵抗値は約1Ωであり、初期の接続抵抗値を0.1Ωにすることで、温度85℃/湿度85%雰囲気における高温高湿信頼性試験1000時間後の接続抵抗値を1Ω以下にすることができる。 Connection resistance per one of the conductive material 52 is about 1 [Omega, by the initial connection resistance value to 0.1 [Omega, temperature 85 ° C. / high temperature and high humidity in the 85% humidity atmosphere reliability test 1000 hours the connection resistance after can be below 1 [Omega.
【0056】 [0056]
このときの接続抵抗値が上昇する理由は、突起電極22と回路基板28との間の封止樹脂53であるエポキシ系接着剤の劣化により接着力が低下し、突起電極22と回路電極26間隔が広がることによって、導電性材料52の接続面積が低下するためである。 Reason is sealed by the deterioration of the epoxy adhesive is a resin 53 adhering force is reduced, the projection electrodes 22 and the circuit electrode 26 spacing between the protruding electrode 22 and the circuit board 28 to connection resistance value at this time is increased by spreading the connection area of ​​the conductive material 52 is lowered.
【0057】 [0057]
このため導電性材料52の数を10個以上確保するためには、突起電極22の面積を3000μm 以上にしなければならない。 To ensure this for a number of electrically conductive material 52 or 10 must area of the bump electrode 22 to 3000 .mu.m 2 or more.
そのため従来の技術では、低接続抵抗値でしかも高信頼性のある微細ピッチ接続を行うことが非常に困難であった。 Therefore in the prior art, to perform even a highly reliable fine pitch connection at low connection resistance value was very difficult.
【0058】 [0058]
このように突起電極22の長さを電極パッド14の長さより大きく形成することで、突起電極22の表面積を大きく取ることにより接続抵抗値を小さくすることができ信頼性を向上させることが可能である。 By thus be larger than the length of the electrode pads 14 a length of the protruding electrode 22, can be improved to be able reliability to reduce the connection resistance value by a large surface area of ​​the bump electrode 22 is there.
【0059】 [0059]
本発明はエッチング余裕度を十分確保することにより電極パッド14の露出がなく環境試験においても高信頼性である半導体装置及び製造方法を提供することができる。 The present invention can provide a semiconductor device and a manufacturing method is also reliable in the environmental test no exposure of the electrode pads 14 by sufficiently securing the etching margin.
【0060】 [0060]
また共通電極膜18のサイドエッチングが進行しても十分なエッチング余裕度を確保している為、下部電極19の縮小化による電極パッド14−突起電極22間抵抗の高抵抗化問題が無く、さらに突起電極22面積を可能な限り大面積化する事により、たとえば異方性導電樹脂で実装する場合の突起電極22上の導電粒子数が多く保持され接続抵抗値が低抵抗化できる。 The common since the side etching of the electrode film 18 has sufficient etching margin also progressed, no high resistance between the electrode pad 14 protruding electrode 22 resistance problems due to reduction of the lower electrode 19, further by large area as possible protruding electrode 22 area, for example, conductive particle number on the projection electrodes 22 are many held connection resistance when implementing an anisotropic conductive resin can be low resistance.
【0061】 [0061]
【発明の効果】 【Effect of the invention】
以上の説明から明らかなように、本発明の半導体装置の構造と製造方法においては、突起電極平面の複数面を電極パッドよりも大きくすることにより共通電極膜のエッチング余裕度を十分持たせシビアなエッチング管理を必要とせずに高品位である半導体装置を提供する事ができる。 As apparent from the above description, in the structure and method of manufacturing a semiconductor device of the present invention, a severe to have sufficient etching margin of the common electrode film to be larger than the electrode pads more surfaces of the projection electrodes plane it can be provided a semiconductor device which is high quality without the need for etching administration. さらに接続抵抗値も低抵抗化する事が可能となり工業生産上非常に簡便で信頼性のある半導体装置を提供する事が可能となった。 Further connection resistance also became possible to provide a semiconductor device that is reliable over a very simple becomes industrial production is possible to lower the resistance.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1実施形態における半導体装置およびその製造方法を示す断面図である。 1 is a sectional view showing a semiconductor device and a manufacturing method thereof in the first embodiment of the present invention.
【図2】本発明の第1実施形態における半導体装置およびその製造方法を示す断面図である。 2 is a sectional view showing a semiconductor device and a manufacturing method thereof in the first embodiment of the present invention.
【図3】本発明の第1実施形態における半導体装置およびその製造方法を示す断面図である。 3 is a sectional view showing a semiconductor device and a manufacturing method thereof in the first embodiment of the present invention.
【図4】本発明の第1実施形態における半導体装置およびその製造方法を示す断面図である。 It is a sectional view showing a semiconductor device and a manufacturing method thereof in the first embodiment of the present invention; FIG.
【図5】本発明の第1実施形態における半導体装置および製造方法を示す平面図である。 5 is a plan view showing a semiconductor device and a manufacturing method in the first embodiment of the present invention.
【図6】本発明の第2実施の形態における半導体装置を示す平面図である。 6 is a plan view showing a semiconductor device according to a second embodiment of the present invention.
【図7】本発明の第2実施の形態における実装状態を示す断面図である。 7 is a sectional view showing a mounting state in a second embodiment of the present invention.
【図8】従来の技術における半導体装置およびその製造方法を示す断面図である。 8 is a sectional view showing a semiconductor device and a manufacturing method thereof in the prior art.
【図9】従来の技術における半導体装置およびその製造方法を示す断面図である。 9 is a sectional view showing a semiconductor device and a manufacturing method thereof in the prior art.
【図10】従来の技術における半導体装置およびその製造方法を示す断面図である。 10 is a cross-sectional view showing a semiconductor device and a manufacturing method thereof in the prior art.
【図11】従来の技術における半導体装置およびその製造方法を示す平面図である。 11 is a plan view showing a semiconductor device and a manufacturing method thereof in the prior art.
【符号の説明】 DESCRIPTION OF SYMBOLS
12 半導体基板14 電極パッド16 絶縁膜18 共通電極膜19 下部電極20 感光性樹脂22 突起電極26 回路基板28 回路電極41 突起電極寸法X 12 semiconductor substrate 14 electrode pad 16 insulating film 18 common electrode film 19 lower electrode 20 photosensitive resin 22 protruding electrode 26 circuit board 28 circuit electrode 41 projecting electrode size X
42 突起電極間寸法43 突起電極寸法Y 42 protruding electrode dimension between 43 projecting electrode size Y
52 導電性材料53 封止樹脂 52 conductive material 53 encapsulating resin

Claims (3)

  1. 半導体基板上に形成した電極パッドと、半導体基板を覆い電極パッド部分に開口部を有する絶縁膜と、ストレートウォール形状の突起電極を備えた半導体装置において、前記突起電極平面形状の複数辺が電極パッド寸法よりも大きく、絶縁膜開口端部より3μm以上大きいことを特徴とする半導体装置。 An electrode pad formed on a semiconductor substrate, an insulating film having an opening in the electrode pad portion covers the semiconductor substrate, a semiconductor device having a protruding electrode straight wall shape, multiple edges electrode pads of the protruding electrode plane shape larger than the size, and wherein a greater than 3μm the insulating film opening end.
  2. 前記電極パッドは4角形状を有し、前記突起電極は4辺のうち2辺が電極パッド寸法よりも大きいことを特徴とする請求項1に記載の半導体装置。 The electrode pad has a square shape, the semiconductor device according to claim 1, two sides of the projecting electrodes four sides being greater than the electrode pad dimensions.
  3. 半導体基板の電極パッド上にストレートウォール形状の突起電極を形成する半導体装置の製造方法において、 The method of manufacturing a semiconductor device for forming a projection electrode of a straight wall shape on a semiconductor substrate on the electrode pads,
    前記電極パッド上の絶縁膜に開口部を形成する工程と、 Forming an opening in an insulating film on the electrode pads,
    前記絶縁膜の開口部を覆い半導体基板の全面に共通電極膜を形成する工程と、 Forming a common electrode film on the entire surface of the semiconductor substrate to cover the opening of said insulating film,
    複数辺において電極パッド外周部よりも大きい開口を有する感光性樹脂をパターンニングする工程と、 A step of patterning a photosensitive resin having a larger opening than the electrode pad peripheral portion at a plurality sides,
    前記感光性樹脂開口部の半導体基板表面に突起電極を形成する工程と、 Forming a protruding electrode on the semiconductor substrate surface of the photosensitive resin opening,
    前記感光性樹脂を除去する工程と、 Removing the photosensitive resin,
    前記共通電極膜を前記突起電極をマスクとしてパターンニングし下部電極を形成する工程と、 Forming a lower electrode by patterning the common electrode film using the protruding electrode as a mask,
    を有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by having a.
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