JPH09197014A - Ｃｍｏｓ集積回路の故障診断装置及び診断方法 - Google Patents
Ｃｍｏｓ集積回路の故障診断装置及び診断方法Info
- Publication number
- JPH09197014A JPH09197014A JP8021825A JP2182596A JPH09197014A JP H09197014 A JPH09197014 A JP H09197014A JP 8021825 A JP8021825 A JP 8021825A JP 2182596 A JP2182596 A JP 2182596A JP H09197014 A JPH09197014 A JP H09197014A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- pattern
- iddq
- fault
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】Ｉｄｄｑ不良が認められるＣＭＯＳ集積回路の
故障箇所を推定する故障診断装置の提供。 【解決手段】テストパターンを格納するテストパターン
格納ユニットと、テストパターンを使用しＤＵＴの機能
試験及びＩｄｄｑ試験を行なうＬＳＩテスタと、テスト
パターンを印加したときの回路の内部動作をシミュレー
ションする論理シミュレータと、ＬＳＩテスタによるテ
スト結果とシミュレーション結果から、回路内部のある
信号線に着目し、Ｉｄｄｑが異常を示すパターンを印加
したときのシミュレーション結果、及びＩｄｄｑが異常
を示さない時のパターンを印加したときのシミュレーシ
ョン結果から、“０”、“１”の値の個数を計算し、配
線の対電源線短絡故障、対グランド線短絡故障を推定す
る。
故障箇所を推定する故障診断装置の提供。 【解決手段】テストパターンを格納するテストパターン
格納ユニットと、テストパターンを使用しＤＵＴの機能
試験及びＩｄｄｑ試験を行なうＬＳＩテスタと、テスト
パターンを印加したときの回路の内部動作をシミュレー
ションする論理シミュレータと、ＬＳＩテスタによるテ
スト結果とシミュレーション結果から、回路内部のある
信号線に着目し、Ｉｄｄｑが異常を示すパターンを印加
したときのシミュレーション結果、及びＩｄｄｑが異常
を示さない時のパターンを印加したときのシミュレーシ
ョン結果から、“０”、“１”の値の個数を計算し、配
線の対電源線短絡故障、対グランド線短絡故障を推定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
の故障診断装置に関し、特にＩｄｄｑ試験結果による電
源電流異常情報から集積回路の故障箇所を推定する集積
回路の故障診断装置及び故障診断方法に関する。
の故障診断装置に関し、特にＩｄｄｑ試験結果による電
源電流異常情報から集積回路の故障箇所を推定する集積
回路の故障診断装置及び故障診断方法に関する。
【０００２】
【従来の技術】従来、この種のＣＭＯＳ集積回路の故障
診断装置は、故障の発生したＣＭＯＳ集積回路の故障原
因を究明するために、故障箇所を特定する目的で用いら
れている。
診断装置は、故障の発生したＣＭＯＳ集積回路の故障原
因を究明するために、故障箇所を特定する目的で用いら
れている。
【０００３】例えば、特開平５−４５４２３号公報に
は、電子ビームテスタを用いる集積回路の故障解析にお
いて、集積回路の電位コントラスト像を高速に且つ劣化
させずに得るための構成が提案されている。
は、電子ビームテスタを用いる集積回路の故障解析にお
いて、集積回路の電位コントラスト像を高速に且つ劣化
させずに得るための構成が提案されている。
【０００４】この従来技術は、ＬＳＩテスタを用いて集
積回路を駆動しながら、その駆動タイミングに同期して
電位コントラスト像を得るもので、その際、電位コント
ラスト像を得るためのテストパターンの印加状態を一時
保持しながら電位コントラスト像を得ることを特徴とし
ている。なお、上記特開平５−４５４２３号公報には、
あるテストパターンを入力した状態を一時的に保持し、
他のテストパターン入力時間よりも長くした状態で電位
コントラストを取得することにより、電位コントラスト
像を高速に得、電荷の蓄積（チャージアップ）による電
位コントラストの劣化を回避するようにした集積回路の
故障解析方法が提案されている。
積回路を駆動しながら、その駆動タイミングに同期して
電位コントラスト像を得るもので、その際、電位コント
ラスト像を得るためのテストパターンの印加状態を一時
保持しながら電位コントラスト像を得ることを特徴とし
ている。なお、上記特開平５−４５４２３号公報には、
あるテストパターンを入力した状態を一時的に保持し、
他のテストパターン入力時間よりも長くした状態で電位
コントラストを取得することにより、電位コントラスト
像を高速に得、電荷の蓄積（チャージアップ）による電
位コントラストの劣化を回避するようにした集積回路の
故障解析方法が提案されている。
【０００５】また、エミッション顕微鏡を使用する故障
診断手法、液晶を利用する故障診断手法などがあるが、
これらはいずれもデバイスを開封する必要があり、また
集積回路の高集積化により、その故障位置を特定するこ
とが困難になりつつある。
診断手法、液晶を利用する故障診断手法などがあるが、
これらはいずれもデバイスを開封する必要があり、また
集積回路の高集積化により、その故障位置を特定するこ
とが困難になりつつある。
【０００６】
【発明が解決しようとする課題】この従来の集積回路の
故障診断装置では、集積回路の配線電位を電子ビームを
利用して測定しているため、集積回路の微細化、多層
化、高密度化により目的とする配線電位の測定が困難に
なり、故障箇所の特定が不可能になるという問題があ
る。
故障診断装置では、集積回路の配線電位を電子ビームを
利用して測定しているため、集積回路の微細化、多層
化、高密度化により目的とする配線電位の測定が困難に
なり、故障箇所の特定が不可能になるという問題があ
る。
【０００７】また、デバイスの機能試験において、その
入出力信号値には異常が検出されず、特定の入力条件に
おいてのみ特異的に異常電源電流が流れるＩｄｄｑ故障
に対しては、この従来の手法は正常なデバイスにおける
チップ上の配線の期待信号値と実際のデバイスでの配線
の信号値とが異なるような配線を追跡していき、故障箇
所を特定する手法であるため、上記従来技術は有効に機
能し得ないという問題がある。
入出力信号値には異常が検出されず、特定の入力条件に
おいてのみ特異的に異常電源電流が流れるＩｄｄｑ故障
に対しては、この従来の手法は正常なデバイスにおける
チップ上の配線の期待信号値と実際のデバイスでの配線
の信号値とが異なるような配線を追跡していき、故障箇
所を特定する手法であるため、上記従来技術は有効に機
能し得ないという問題がある。
【０００８】従って、本発明は、上記問題点に鑑みて為
されたものであって、その目的は、Ｉｄｄｑ不良が認め
られるＣＭＯＳ集積回路の故障箇所及び故障原因を推定
することを可能とする装置を提供することにある。
されたものであって、その目的は、Ｉｄｄｑ不良が認め
られるＣＭＯＳ集積回路の故障箇所及び故障原因を推定
することを可能とする装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、機能試験では異常が検出されずＩｄｄｑ
試験においてテスパターン中のある特定のパターンのみ
についてＩｄｄｑ異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Ｉｄｄｑ試験結果を利用して行なう
ＣＭＯＳ集積回路の故障診断装置において、前記ＣＭＯ
Ｓ集積回路の機能試験を行なうための回路への入出力信
号を記述したテストパターンを格納するテストパターン
格納手段と、前記テストパターンを受け被試験回路であ
る前記ＣＭＯＳ集積回路の機能試験及びＩｄｄｑ試験を
行なうＬＳＩテスタと、前記機能試験及びＩｄｄｑ試験
結果を格納するテスト結果格納手段と、前記被試験回路
の素子配置情報、素子機能情報、素子及び端子間の配線
接続情報を記録した回路データを格納する回路データ格
納手段と、前記テストパターンと前記回路データを入力
し、前記テストパターンが前記被試験デバイスに印加さ
れた際の前記被試験回路の回路内部の動作を論理的にシ
ミュレーションする論理シミュレータと、前記回路内部
のシミュレーション結果を格納するシミュレーション結
果格納手段と、前記機能試験結果、前記Ｉｄｄｑ試験結
果、及び前記シミュレーション結果から、Ｉｄｄｑ試験
において異常が検出されないパターンを印加した時刻点
における回路内部の信号値のシミュレーション結果の
“０”、“１”の個数と、Ｉｄｄｑ試験において異常が
検出されたパターンを印加した時刻点における回路内部
の信号値のシミュレーション結果の“０”、“１”の個
数と、に基づき前記被試験回路における短絡故障の位置
を推定する故障箇所判定手段と、を備えたことを特徴と
するＣＭＯＳ集積回路の故障診断装置を提供する。
め、本発明は、機能試験では異常が検出されずＩｄｄｑ
試験においてテスパターン中のある特定のパターンのみ
についてＩｄｄｑ異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Ｉｄｄｑ試験結果を利用して行なう
ＣＭＯＳ集積回路の故障診断装置において、前記ＣＭＯ
Ｓ集積回路の機能試験を行なうための回路への入出力信
号を記述したテストパターンを格納するテストパターン
格納手段と、前記テストパターンを受け被試験回路であ
る前記ＣＭＯＳ集積回路の機能試験及びＩｄｄｑ試験を
行なうＬＳＩテスタと、前記機能試験及びＩｄｄｑ試験
結果を格納するテスト結果格納手段と、前記被試験回路
の素子配置情報、素子機能情報、素子及び端子間の配線
接続情報を記録した回路データを格納する回路データ格
納手段と、前記テストパターンと前記回路データを入力
し、前記テストパターンが前記被試験デバイスに印加さ
れた際の前記被試験回路の回路内部の動作を論理的にシ
ミュレーションする論理シミュレータと、前記回路内部
のシミュレーション結果を格納するシミュレーション結
果格納手段と、前記機能試験結果、前記Ｉｄｄｑ試験結
果、及び前記シミュレーション結果から、Ｉｄｄｑ試験
において異常が検出されないパターンを印加した時刻点
における回路内部の信号値のシミュレーション結果の
“０”、“１”の個数と、Ｉｄｄｑ試験において異常が
検出されたパターンを印加した時刻点における回路内部
の信号値のシミュレーション結果の“０”、“１”の個
数と、に基づき前記被試験回路における短絡故障の位置
を推定する故障箇所判定手段と、を備えたことを特徴と
するＣＭＯＳ集積回路の故障診断装置を提供する。
【００１０】また、本発明は、被試験デバイスであるＣ
ＭＯＳ集積回路に対してテスト装置からテストパターン
を供給して機能試験及びＩｄｄｑ試験を行ない、前記テ
スト装置によるテスト結果と、前記テストパターンに対
応する前記被試験デバイスの内部動作を論理シミュレー
ションしたシミュレーション結果とを参照して、前記Ｉ
ｄｄｑ試験が異常を示さないパターンを印加した時刻点
に対応するシミュレーション結果、及び／又は、前記Ｉ
ｄｄｑ試験が異常を示すパターンを印加した時刻点に対
応するシミュレーション結果から、前記被試験デバイス
の回路内部の信号配線について論理値“０”と“１”の
値のパターンの個数をそれぞれ計算し、前記信号配線の
対電源線短絡故障又は対グランド線短絡故障を推定す
る、ことを特徴とするＣＭＯＳ集積回路の故障診断方法
を提供する。
ＭＯＳ集積回路に対してテスト装置からテストパターン
を供給して機能試験及びＩｄｄｑ試験を行ない、前記テ
スト装置によるテスト結果と、前記テストパターンに対
応する前記被試験デバイスの内部動作を論理シミュレー
ションしたシミュレーション結果とを参照して、前記Ｉ
ｄｄｑ試験が異常を示さないパターンを印加した時刻点
に対応するシミュレーション結果、及び／又は、前記Ｉ
ｄｄｑ試験が異常を示すパターンを印加した時刻点に対
応するシミュレーション結果から、前記被試験デバイス
の回路内部の信号配線について論理値“０”と“１”の
値のパターンの個数をそれぞれ計算し、前記信号配線の
対電源線短絡故障又は対グランド線短絡故障を推定す
る、ことを特徴とするＣＭＯＳ集積回路の故障診断方法
を提供する。
【００１１】本発明によれば、ＣＭＯＳ集積回路の機能
試験とＩｄｄｑ試験結果及び回路動作のシミュレーショ
ン結果を短絡故障が発生している場所の推定に利用し、
ＬＳＩテスタによりＩｄｄｑ異常が検出されたパターン
（テストベクタ）に対応する回路内部の信号値のシミュ
レーション結果、及びＩｄｄｑ異常が検出されないとき
のパターンに対応する回路内部の信号値のシミュレーシ
ョン結果において、各信号線の論理値“０”、及び
“１”のパターン数から故障の存在する位置を推定する
ように構成し、短絡故障が発生している箇所を高速に推
定することを可能としたものである。なお、本発明にお
いては、被試験デバイス評価のためのテストパターンに
おいて、各時刻点（テストサイクル）における、入力パ
ターン及び期待値パターンからなる行（ロウ）をパター
ンというものとする。なお、Ｉｄｄｑ試験とはＣＭＯＳ
集積回路の短絡故障のテスト等に用いられる試験法であ
り、ＶDD supply current Quiescent（静止状態電源電
流）からＩｄｄｑ試験といわれ、テストベクタを被試験
デバイスに印加し信号がセトル（ｓｅｔｔｌｅ）した時
点で被試験デバイスの電源電流ＩDDを測定する。
試験とＩｄｄｑ試験結果及び回路動作のシミュレーショ
ン結果を短絡故障が発生している場所の推定に利用し、
ＬＳＩテスタによりＩｄｄｑ異常が検出されたパターン
（テストベクタ）に対応する回路内部の信号値のシミュ
レーション結果、及びＩｄｄｑ異常が検出されないとき
のパターンに対応する回路内部の信号値のシミュレーシ
ョン結果において、各信号線の論理値“０”、及び
“１”のパターン数から故障の存在する位置を推定する
ように構成し、短絡故障が発生している箇所を高速に推
定することを可能としたものである。なお、本発明にお
いては、被試験デバイス評価のためのテストパターンに
おいて、各時刻点（テストサイクル）における、入力パ
ターン及び期待値パターンからなる行（ロウ）をパター
ンというものとする。なお、Ｉｄｄｑ試験とはＣＭＯＳ
集積回路の短絡故障のテスト等に用いられる試験法であ
り、ＶDD supply current Quiescent（静止状態電源電
流）からＩｄｄｑ試験といわれ、テストベクタを被試験
デバイスに印加し信号がセトル（ｓｅｔｔｌｅ）した時
点で被試験デバイスの電源電流ＩDDを測定する。
【００１２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。
を参照して以下に詳細に説明する。
【００１３】図１は、本発明の実施形態に係る診断装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【００１４】図１を参照して、テストパターン格納ユニ
ット１は、被検査デバイス（DeviceUnder Test；「ＤＵ
Ｔ」という）４の機能を検査するための入出力の信号列
であるテストパターンを保存している。回路データ格納
ユニット２には、被検査デバイスＤＵＴ４の回路情報が
格納されている。回路情報としては、ＤＵＴ４に存在す
る回路素子の情報、回路素子間並びにＤＵＴ４の入出力
信号ピン間との接続情報、及び回路素子の機能動作を記
述する情報から構成されている。
ット１は、被検査デバイス（DeviceUnder Test；「ＤＵ
Ｔ」という）４の機能を検査するための入出力の信号列
であるテストパターンを保存している。回路データ格納
ユニット２には、被検査デバイスＤＵＴ４の回路情報が
格納されている。回路情報としては、ＤＵＴ４に存在す
る回路素子の情報、回路素子間並びにＤＵＴ４の入出力
信号ピン間との接続情報、及び回路素子の機能動作を記
述する情報から構成されている。
【００１５】ＬＳＩテスタ３はテストパターン格納ユニ
ット１に接続され、テストパターン格納ユニット１から
送られたテストパターンに基づきＬＳＩテスタ３に接続
されたＤＵＴ４を機能試験する（ＬＳＩテスタのドライ
バからＤＵＴ４にテストパターンを印加しＤＵＴ４から
の応答出力をコンパレータにてテストパターンの期待値
と比較して機能試験を行う）と同時に、個々のパターン
毎（「テストベクタ」ともいう）に異常な電源電流が流
れないかを試験するＩｄｄｑ試験（ＤＵＴの電源電流Ｉ
ＤＤを測定し所定の閾値と比較判定）を行なう。
ット１に接続され、テストパターン格納ユニット１から
送られたテストパターンに基づきＬＳＩテスタ３に接続
されたＤＵＴ４を機能試験する（ＬＳＩテスタのドライ
バからＤＵＴ４にテストパターンを印加しＤＵＴ４から
の応答出力をコンパレータにてテストパターンの期待値
と比較して機能試験を行う）と同時に、個々のパターン
毎（「テストベクタ」ともいう）に異常な電源電流が流
れないかを試験するＩｄｄｑ試験（ＤＵＴの電源電流Ｉ
ＤＤを測定し所定の閾値と比較判定）を行なう。
【００１６】機能試験結果とＩｄｄｑ試験の結果は、テ
スト結果格納ユニット６に送られ保存される。
スト結果格納ユニット６に送られ保存される。
【００１７】論理シミュレータ５は、回路データ格納ユ
ニット２とテストパターン格納ユニット１に接続され、
ＤＵＴ４にテストパターンを印加したときの、回路動作
のシミュレーションを実行する。そして、論理シミュレ
ーションの実行結果はシミュレーション結果格納ユニッ
ト７に送られ保存される。
ニット２とテストパターン格納ユニット１に接続され、
ＤＵＴ４にテストパターンを印加したときの、回路動作
のシミュレーションを実行する。そして、論理シミュレ
ーションの実行結果はシミュレーション結果格納ユニッ
ト７に送られ保存される。
【００１８】故障箇所判定ユニット８は、テスト結果格
納ユニット６とシミュレーション結果格納ユニット７に
接続されており、それぞれから送られたデータに基づき
ＤＵＴ４に存在している故障箇所を判定する。その判定
結果は診断結果９に出力される。
納ユニット６とシミュレーション結果格納ユニット７に
接続されており、それぞれから送られたデータに基づき
ＤＵＴ４に存在している故障箇所を判定する。その判定
結果は診断結果９に出力される。
【００１９】図１に示した本実施形態の具体的動作につ
いて例を用いて以下に説明する。
いて例を用いて以下に説明する。
【００２０】図２は、ＤＵＴ４の一例を示す回路図であ
り、ＪＫフリップフロップとＮＯＲゲートから回路が構
成されている。
り、ＪＫフリップフロップとＮＯＲゲートから回路が構
成されている。
【００２１】回路データ格納ユニット２には、図２に示
した回路情報が格納されている。
した回路情報が格納されている。
【００２２】図３は、このＤＵＴに対するテストパター
ンの一例を示すものであり、テストパターンは、ＤＵＴ
評価のための、各時刻点（テストサイクル）毎の入力パ
ターン及び期待値パターンからなる複数の行（この一行
をパターンという）からなり、この場合、信号ＣＬ、Ｒ
ＥＳＥＴの欄のデータは、ＤＵＴに与える信号値（印加
信号）、信号Ｑ0、Ｑ1、Ｑ2の欄の各データは、ＤＵＴ
の出力期待値である。
ンの一例を示すものであり、テストパターンは、ＤＵＴ
評価のための、各時刻点（テストサイクル）毎の入力パ
ターン及び期待値パターンからなる複数の行（この一行
をパターンという）からなり、この場合、信号ＣＬ、Ｒ
ＥＳＥＴの欄のデータは、ＤＵＴに与える信号値（印加
信号）、信号Ｑ0、Ｑ1、Ｑ2の欄の各データは、ＤＵＴ
の出力期待値である。
【００２３】図３において、信号値“０”、“１”はそ
れぞれＬｏｗレベル、Ｈｉｇｈレベルの信号を表し、
「*」は“０”あるいは“１”を表す。
れぞれＬｏｗレベル、Ｈｉｇｈレベルの信号を表し、
「*」は“０”あるいは“１”を表す。
【００２４】このテストパターンを用いてＬＳＩテスタ
３によりＤＵＴ４の機能試験を行なう。
３によりＤＵＴ４の機能試験を行なう。
【００２５】ここで、図２に示す回路の信号線Ｓ3（Ｎ
ＯＲ回路の出力と２段目のＪＫフリップフロップの接続
線）が対電源短絡故障をしているものとする。この時、
短絡抵抗の大きさは十分大きく、回路の論理的機能自体
には影響を与えないが、信号線Ｓ3が論理値“０”を示
すと、この短絡抵抗を介して異常電源電流が流れるもの
とする（Ｉｄｄｑ不良）。
ＯＲ回路の出力と２段目のＪＫフリップフロップの接続
線）が対電源短絡故障をしているものとする。この時、
短絡抵抗の大きさは十分大きく、回路の論理的機能自体
には影響を与えないが、信号線Ｓ3が論理値“０”を示
すと、この短絡抵抗を介して異常電源電流が流れるもの
とする（Ｉｄｄｑ不良）。
【００２６】この結果、ＬＳＩテスタ３のテスト結果は
図４に示す通りになる。
図４に示す通りになる。
【００２７】この例では、全パターンを通して機能試験
は良（パス；Ｐａｓｓ）、Ｉｄｄｑ試験は第３、４、
７、８、１１、１２、１３、１４、１５、１６のパター
ンで不良（フェイル；Ｆａｉｌ）を検出、それ以外のパ
ターンではＩｄｄｑ異常は未検出である。
は良（パス；Ｐａｓｓ）、Ｉｄｄｑ試験は第３、４、
７、８、１１、１２、１３、１４、１５、１６のパター
ンで不良（フェイル；Ｆａｉｌ）を検出、それ以外のパ
ターンではＩｄｄｑ異常は未検出である。
【００２８】このテスト結果は、テスト結果格納ユニッ
ト６に送られ保持される。
ト６に送られ保持される。
【００２９】論理シミュレータ５では、テストパターン
格納ユニット１から送られたテストパターンと回路デー
タ格納ユニット２から送られた回路データに基づきシミ
ュレーションを実行し、各パターンの印加時の回路内部
の各ネットの信号値を得る。
格納ユニット１から送られたテストパターンと回路デー
タ格納ユニット２から送られた回路データに基づきシミ
ュレーションを実行し、各パターンの印加時の回路内部
の各ネットの信号値を得る。
【００３０】論理シミュレーション対象の回路として、
図２に示す回路を用い、テストパターンとして、図３に
示すテストパターンを用いた場合のシミュレーション結
果を図５に示す。
図２に示す回路を用い、テストパターンとして、図３に
示すテストパターンを用いた場合のシミュレーション結
果を図５に示す。
【００３１】このシミュレーション結果は、シミュレー
ション結果格納ユニット７に送られ保持される。
ション結果格納ユニット７に送られ保持される。
【００３２】故障箇所判定ユニット８は、テスト結果格
納ユニット６からのテスト結果と、シミュレーション結
果格納ユニット７からのシミュレーション結果と、を用
い、ＤＵＴ４の故障箇所を判定する。
納ユニット６からのテスト結果と、シミュレーション結
果格納ユニット７からのシミュレーション結果と、を用
い、ＤＵＴ４の故障箇所を判定する。
【００３３】故障箇所を判定する方法を以下に説明す
る。
る。
【００３４】まず、テスト結果から、Ｉｄｄｑ異常の検
出されなかったパターン（Ｉｄｄｑ試験結果がパスした
ものが何番目のパターンであるか）を抽出する。具体的
には、図４に示した例の場合、第１、２、５、６、９、
１０、１７、１８のパターンである。
出されなかったパターン（Ｉｄｄｑ試験結果がパスした
ものが何番目のパターンであるか）を抽出する。具体的
には、図４に示した例の場合、第１、２、５、６、９、
１０、１７、１８のパターンである。
【００３５】次に、このパターンがＬＳＩテスタ３から
被試験デバイス（ＤＵＴ）４に印加された時刻点に対応
する、ＤＵＴ４の回路内部の各信号線（あるいは節点）
の信号値を、論理シミュレータ５によりシミュレーショ
ン結果から得る。
被試験デバイス（ＤＵＴ）４に印加された時刻点に対応
する、ＤＵＴ４の回路内部の各信号線（あるいは節点）
の信号値を、論理シミュレータ５によりシミュレーショ
ン結果から得る。
【００３６】図２に示した論理回路の場合には、図６に
示した通りである。図６において、最下段の数字ｍ／ｎ
は論理値“１”の個数（ｍ）と論理値“０”の個数
（ｎ）を示している。
示した通りである。図６において、最下段の数字ｍ／ｎ
は論理値“１”の個数（ｍ）と論理値“０”の個数
（ｎ）を示している。
【００３７】ここで、各信号線毎に、“０”、“１”を
示すパターン数（パターンの行数）を計算する。図６に
示す例の場合、ネットＣＬでは、“１”を示すパターン
数が３個、“０”を示すパターン数が３個である。
示すパターン数（パターンの行数）を計算する。図６に
示す例の場合、ネットＣＬでは、“１”を示すパターン
数が３個、“０”を示すパターン数が３個である。
【００３８】この結果から、“１”を示すパターン数が
零個であった信号線については、対グランド線短絡故障
が疑われ、“１”を示すパターン数が少なくとも１つ以
上ある信号線については、対グランド線短絡故障の可能
性は無い。
零個であった信号線については、対グランド線短絡故障
が疑われ、“１”を示すパターン数が少なくとも１つ以
上ある信号線については、対グランド線短絡故障の可能
性は無い。
【００３９】また、“０”を示すパターン数が零個のネ
ットについては、対電源線短絡故障が疑われ、少なくと
も１つ以上ある信号線については対電源線短絡故障の可
能性は無い。
ットについては、対電源線短絡故障が疑われ、少なくと
も１つ以上ある信号線については対電源線短絡故障の可
能性は無い。
【００４０】この結果、得られた故障候補リストを、故
障候補Ａとする。
障候補Ａとする。
【００４１】図６から、図２の回路において、信号線Ｑ
0が対電源線短絡故障を、信号線Ｑ2が対グランド線短絡
故障を、信号線Ｓ1が対電源線短絡故障を、信号線Ｓ2が
対グランド線短絡故障を、信号線Ｓ3が対電源線短絡故
障を疑われている。
0が対電源線短絡故障を、信号線Ｑ2が対グランド線短絡
故障を、信号線Ｓ1が対電源線短絡故障を、信号線Ｓ2が
対グランド線短絡故障を、信号線Ｓ3が対電源線短絡故
障を疑われている。
【００４２】一方、テスト結果から（図４参照）、Ｉｄ
ｄｑ異常の検出されたパターンに基づき、そのパターン
がＤＵＴ４に印加された時刻点に対応する、ＤＵＴ４の
回路内部の信号線の値をシミュレーション結果から得
る。
ｄｑ異常の検出されたパターンに基づき、そのパターン
がＤＵＴ４に印加された時刻点に対応する、ＤＵＴ４の
回路内部の信号線の値をシミュレーション結果から得
る。
【００４３】図２に示す回路では、図７に示すようなも
のとなる。
のとなる。
【００４４】このとき各信号線に対し、“０”を示すパ
ターン数と、“１”を示すパターン数を計算する。
ターン数と、“１”を示すパターン数を計算する。
【００４５】この結果、“１”を示すパターン数が零個
であるネット（信号線）に対しては、対電源線短絡故障
が疑われ、“０”を示すパターン数が零個である信号線
に対しては、対グランド線短絡故障が疑われる。
であるネット（信号線）に対しては、対電源線短絡故障
が疑われ、“０”を示すパターン数が零個である信号線
に対しては、対グランド線短絡故障が疑われる。
【００４６】この故障候補リストを故障候補Ｂとする。
【００４７】図７から、図２に示す回路では、信号線Ｒ
ＥＳＥＴが対電源線短絡故障を、信号線Ｓ1が対グラン
ド線短絡故障を、信号線Ｓ3が対電源線短絡故障を、信
号線Ｓ5が対電源線短絡故障を疑われる。
ＥＳＥＴが対電源線短絡故障を、信号線Ｓ1が対グラン
ド線短絡故障を、信号線Ｓ3が対電源線短絡故障を、信
号線Ｓ5が対電源線短絡故障を疑われる。
【００４８】そして、故障候補Ａと、故障候補Ｂに共通
に含まれる故障候補が、実際にＤＵＴ４で発生している
故障の可能性が高い。
に含まれる故障候補が、実際にＤＵＴ４で発生している
故障の可能性が高い。
【００４９】この場合、故障候補Ａ、故障候補Ｂに共通
に含まれる故障候補は、信号線Ｓ3の対電源線短絡故障
のみであり、これは、図２に示した回路に、実際に存在
している故障に他ならない。
に含まれる故障候補は、信号線Ｓ3の対電源線短絡故障
のみであり、これは、図２に示した回路に、実際に存在
している故障に他ならない。
【００５０】上記操作により、対電源線短絡、及び対グ
ランド線短絡故障が検出される理由を説明する。
ランド線短絡故障が検出される理由を説明する。
【００５１】図８は、対電源短絡の例を模式的に示した
図である。この場合ＮＡＮＤゲートの出力線が“０”に
なった場合に、Ｉｄｄｑ異常電流が流れてＩｄｄｑ異常
が検出されるが、出力線が“１”になった場合には、Ｉ
ｄｄｑ異常は検出されない。
図である。この場合ＮＡＮＤゲートの出力線が“０”に
なった場合に、Ｉｄｄｑ異常電流が流れてＩｄｄｑ異常
が検出されるが、出力線が“１”になった場合には、Ｉ
ｄｄｑ異常は検出されない。
【００５２】すなわち、Ｉｄｄｑ異常が検出されなかっ
たパターンを印加した時刻における、このＮＡＮＤゲー
トの出力線のシミュレーション結果をみると、必ず
“１”となっていることがわかる（“０”となっていれ
ばＩｄｄｑ異常が検出されるはずである）。
たパターンを印加した時刻における、このＮＡＮＤゲー
トの出力線のシミュレーション結果をみると、必ず
“１”となっていることがわかる（“０”となっていれ
ばＩｄｄｑ異常が検出されるはずである）。
【００５３】すなわち、シミュレーション結果におい
て、このゲート出力線の値は全て“１”であるため、
“０”、“１”を示すパターン数について見ると、
“０”を示すパターン数は零個である。
て、このゲート出力線の値は全て“１”であるため、
“０”、“１”を示すパターン数について見ると、
“０”を示すパターン数は零個である。
【００５４】このことは、対グランド線短絡故障につい
てもいえ、対グランド線短絡故障の場合には、“１”を
示すパターン数が零となる。
てもいえ、対グランド線短絡故障の場合には、“１”を
示すパターン数が零となる。
【００５５】また、Ｉｄｄｑ異常が検出されたパターン
印加時のシミュレーション結果について見ると、図８の
例について見れば、ＮＡＮＤゲートの出力線が“０”で
あるときに、必ずＩｄｄｑ異常が検出されることがわか
る。
印加時のシミュレーション結果について見ると、図８の
例について見れば、ＮＡＮＤゲートの出力線が“０”で
あるときに、必ずＩｄｄｑ異常が検出されることがわか
る。
【００５６】すなわち、Ｉｄｄｑ異常が検出された全パ
ターンについて、その時刻でもシミュレーション結果を
見ると、この出力線のシミュレーション結果の値は全て
“０”であることが分る。
ターンについて、その時刻でもシミュレーション結果を
見ると、この出力線のシミュレーション結果の値は全て
“０”であることが分る。
【００５７】従って、Ｉｄｄｑ異常が検出された全パタ
ーンに対して常に“０”である信号線は、対電源線短絡
故障が疑われ、逆に常に“１”である信号線は対グラン
ド線短絡故障が疑われる。
ーンに対して常に“０”である信号線は、対電源線短絡
故障が疑われ、逆に常に“１”である信号線は対グラン
ド線短絡故障が疑われる。
【００５８】Ｉｄｄｑ異常が検出されなかった時点での
シミュレーション結果と、Ｉｄｄｑ異常が検出された時
のシミュレーション結果から共通に疑われる故障を選択
することで、実際にデバイスで発生している故障を推定
することができる。
シミュレーション結果と、Ｉｄｄｑ異常が検出された時
のシミュレーション結果から共通に疑われる故障を選択
することで、実際にデバイスで発生している故障を推定
することができる。
【００５９】本実施形態においては、上記した操作によ
り、故障箇所の判定が行なわれるが、Ｉｄｄｑ異常が検
出されない全パターンについて、その時の内部信号線の
期待値“０”、“１”の合計を計算するだけであるた
め、この故障判定は瞬時に終了する。
り、故障箇所の判定が行なわれるが、Ｉｄｄｑ異常が検
出されない全パターンについて、その時の内部信号線の
期待値“０”、“１”の合計を計算するだけであるた
め、この故障判定は瞬時に終了する。
【００６０】この故障判定の結果は、診断結果９として
出力される。
出力される。
【００６１】図９は、本発明の別の実施形態の構成示す
ブロック図であり、前記第１の実施形態の説明で参照し
た図１における故障箇所判定ユニット８の代りに故障箇
所判定ユニット８ａが設けられている。
ブロック図であり、前記第１の実施形態の説明で参照し
た図１における故障箇所判定ユニット８の代りに故障箇
所判定ユニット８ａが設けられている。
【００６２】故障箇所判定ユニット８ａでは故障判定箇
所ユニット８と同様に、Ｉｄｄｑ異常が検出されないパ
ターンを印加した時刻点に対応する、回路内部の信号線
の値のシミュレーション結果、及びＩｄｄｑ異常が検出
されたパターンを印加した時刻点に対応する、回路内部
の信号線の論理値のシミュレーション結果、からそれぞ
れ各信号線毎に“０”、“１”のパターンの合計数を求
める。
所ユニット８と同様に、Ｉｄｄｑ異常が検出されないパ
ターンを印加した時刻点に対応する、回路内部の信号線
の値のシミュレーション結果、及びＩｄｄｑ異常が検出
されたパターンを印加した時刻点に対応する、回路内部
の信号線の論理値のシミュレーション結果、からそれぞ
れ各信号線毎に“０”、“１”のパターンの合計数を求
める。
【００６３】そして、合計数が零（０）に近いものから
順に故障可能性が高いものとして判定していく。
順に故障可能性が高いものとして判定していく。
【００６４】例えば、ＬＳＩテスタ３により、Ｉｄｄｑ
異常が検出されないパターンを印加した時刻点に対応す
る、ＤＵＴ４の回路内部の信号線の論理値のシミュレー
ション結果が、内部信号線Ｓ1の“０”の合計数が
「１」、内部信号線Ｓ2の“１”の合計数が「２」、内
部信号線Ｓ3の“０”の合計数が「３」であったとする
と、内部信号線Ｓ1の対電源線短絡故障の可能性が一番
高く、次いで内部信号線Ｓ2の対グランド線短絡、内部
信号線Ｓ3の対電源線短絡の順に可能性が低くなってい
くと判定する。
異常が検出されないパターンを印加した時刻点に対応す
る、ＤＵＴ４の回路内部の信号線の論理値のシミュレー
ション結果が、内部信号線Ｓ1の“０”の合計数が
「１」、内部信号線Ｓ2の“１”の合計数が「２」、内
部信号線Ｓ3の“０”の合計数が「３」であったとする
と、内部信号線Ｓ1の対電源線短絡故障の可能性が一番
高く、次いで内部信号線Ｓ2の対グランド線短絡、内部
信号線Ｓ3の対電源線短絡の順に可能性が低くなってい
くと判定する。
【００６５】このように判定するのは、何らかの理由、
例えば、Ｉｄｄｑ電流が所定の閾値よりも小さいこと等
から、本来ならＩｄｄｑ異常が検出されるべきである
が、検出されなかったためＩｄｄｑ異常無しと判断さ
れ、“０”、“１”の合計数の計算に誤りが入り込むこ
とを考え、故障可能性を示すことでこれに対処するもの
である。
例えば、Ｉｄｄｑ電流が所定の閾値よりも小さいこと等
から、本来ならＩｄｄｑ異常が検出されるべきである
が、検出されなかったためＩｄｄｑ異常無しと判断さ
れ、“０”、“１”の合計数の計算に誤りが入り込むこ
とを考え、故障可能性を示すことでこれに対処するもの
である。
【００６６】図１０は、本発明の更に別の実施形態の構
成を示すブロック図である。本実施形態においては、配
線レイアウト情報格納ユニット１０と短絡箇所推定ユニ
ット１１が新たに付け加えられている。
成を示すブロック図である。本実施形態においては、配
線レイアウト情報格納ユニット１０と短絡箇所推定ユニ
ット１１が新たに付け加えられている。
【００６７】配線レイアウト情報格納ユニット１０に
は、ＤＵＴ４の回路のチップ上の各配線の配置情報と各
信号線との対応情報が格納されている。
は、ＤＵＴ４の回路のチップ上の各配線の配置情報と各
信号線との対応情報が格納されている。
【００６８】短絡箇所推定ユニット１１は、診断結果９
からの短絡故障の位置情報を得て、チップ上で実際に短
絡故障が発生している場所を指示する。これは、短絡故
障が起きている各配線同士が交差している部分、または
近接している部分を指示するものである。この結果は、
短絡位置推定結果１２として出力される。
からの短絡故障の位置情報を得て、チップ上で実際に短
絡故障が発生している場所を指示する。これは、短絡故
障が起きている各配線同士が交差している部分、または
近接している部分を指示するものである。この結果は、
短絡位置推定結果１２として出力される。
【００６９】
【発明の効果】以上説明したように、本発明によるＣＭ
ＯＳ集積回路の故障診断装置は、ＣＭＯＳ集積回路の機
能試験とＩｄｄｑ試験結果及び回路動作のシミュレーシ
ョン結果を短絡故障が発生している場所の推定に利用
し、Ｉｄｄｑ異常が検出された時の回路内部の信号値の
シミュレーション結果、及びＩｄｄｑ異常が検出されな
いときの回路内部の信号値のシミュレーション結果にお
いて各信号線の“０”、“１”の個数から故障の存在す
る位置を推定している。このため、短絡故障が発生して
いる場所を高速に推定することが可能である。
ＯＳ集積回路の故障診断装置は、ＣＭＯＳ集積回路の機
能試験とＩｄｄｑ試験結果及び回路動作のシミュレーシ
ョン結果を短絡故障が発生している場所の推定に利用
し、Ｉｄｄｑ異常が検出された時の回路内部の信号値の
シミュレーション結果、及びＩｄｄｑ異常が検出されな
いときの回路内部の信号値のシミュレーション結果にお
いて各信号線の“０”、“１”の個数から故障の存在す
る位置を推定している。このため、短絡故障が発生して
いる場所を高速に推定することが可能である。
【００７０】また、信号線集積回路チップ上の配線との
対応関係や、チップ上の配線の位置情報を持つ配線レイ
アウト情報を利用することにより、故障が実際に起きて
いるチップ上の位置を指摘することが可能である。
対応関係や、チップ上の配線の位置情報を持つ配線レイ
アウト情報を利用することにより、故障が実際に起きて
いるチップ上の位置を指摘することが可能である。
【図１】本発明の一実施形態に係る故障診断装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の一実施形態を説明するための図であ
り、被検査デバイスの回路の一例を示す図である。
り、被検査デバイスの回路の一例を示す図である。
【図３】本発明の一実施形態を説明するための図であ
り、図２の被検査デバイスのテストパターンの一例を示
す図である。
り、図２の被検査デバイスのテストパターンの一例を示
す図である。
【図４】本発明の一実施形態を説明するための図であ
り、図２の回路の機能試験結果及びＩｄｄｑ試験結果の
一例を示す図である。
り、図２の回路の機能試験結果及びＩｄｄｑ試験結果の
一例を示す図である。
【図５】本発明の一実施形態を説明するための図であ
り、図２の回路の論理シミュレーション結果の一例を示
す図である。
り、図２の回路の論理シミュレーション結果の一例を示
す図である。
【図６】本発明の一実施形態を説明するための図であ
り、Ｉｄｄｑ異常が検出されなかったパターン印加時の
回路内部信号値を示す図である。
り、Ｉｄｄｑ異常が検出されなかったパターン印加時の
回路内部信号値を示す図である。
【図７】本発明の一実施形態を説明するための図であ
り、Ｉｄｄｑ異常が検出されたパターン印加時の回路内
部信号値を示す図である。
り、Ｉｄｄｑ異常が検出されたパターン印加時の回路内
部信号値を示す図である。
【図８】本発明の一実施形態を説明するための図であ
り、故障箇所判定ユニットの故障検出の原理を説明する
ための模式図である。
り、故障箇所判定ユニットの故障検出の原理を説明する
ための模式図である。
【図９】本発明の別の実施形態の構成を示すブロック図
である。
である。
【図１０】本発明のさらに別の実施形態の構成を示すブ
ロック図である。
ロック図である。
１ テストパターン格納ユニット ２ 回路データ格納ユニット ２ ＬＳＩテスタ ４ ＤＵＴ ５ 論理シミュレータ ６ テスト結果格納ユニット ７ シミュレーション結果格納ユニット ８ 故障箇所判定ユニット ８ａ 故障箇所判定ユニット ９ 診断結果 １０ 配線レイアウト情報格納ユニット １１ 短絡箇所推定ユニット １２ 短絡位置推定結果
Claims (8)
- 【請求項１】機能試験では異常が検出されずＩｄｄｑ試
験においてテスパターン中のある特定のパターンのみに
ついてＩｄｄｑ異常となるＣＭＯＳ集積回路に対して、
機能試験結果、Ｉｄｄｑ試験結果を利用して行なうＣＭ
ＯＳ集積回路の故障診断装置において、 前記ＣＭＯＳ集積回路の機能試験を行なうための回路へ
の入出力信号を記述したテストパターンを格納するテス
トパターン格納手段と、 前記テストパターンを受け被試験回路である前記ＣＭＯ
Ｓ集積回路の機能試験及びＩｄｄｑ試験を行なうＬＳＩ
テスタと、 前記機能試験及びＩｄｄｑ試験結果を格納するテスト結
果格納手段と、 前記被試験回路の素子配置情報、素子機能情報、素子及
び端子間の配線接続情報を記録した回路データを格納す
る回路データ格納手段と、 前記テストパターンと前記回路データを入力し、前記テ
ストパターンが前記被試験デバイスに印加された際の前
記被試験回路の回路内部の動作を論理的にシミュレーシ
ョンする論理シミュレータと、 前記回路内部のシミュレーション結果を格納するシミュ
レーション結果格納手段と、 前記機能試験結果、前記Ｉｄｄｑ試験結果、及び前記シ
ミュレーション結果から、Ｉｄｄｑ試験において異常が
検出されないパターンを印加した時刻点における回路内
部の信号値のシミュレーション結果の“０”、“１”の
個数と、 Ｉｄｄｑ試験において異常が検出されたパターンを印加
した時刻点における回路内部の信号値のシミュレーショ
ン結果の“０”、“１”の個数と、に基づき、前記被試
験回路における短絡故障の位置を推定する故障箇所判定
手段と、 を備えたことを特徴とするＣＭＯＳ集積回路の故障診断
装置。 - 【請求項２】前記故障箇所判定手段が、“０”、“１”
の個数から故障の疑われる度合を重み付けして、故障箇
所を推定することを特徴とする請求項１記載のＣＭＯＳ
集積回路の故障診断装置。 - 【請求項３】前記被試験回路のチップ上の配線の位置情
報と信号線情報を記述した配線レイアウト情報を格納す
る配線レイアウト情報格納手段、を備え前記故障箇所判
定手段からの故障位置の診断結果と前記配線レイアウト
情報に基づき、実際に故障が起きているチップ上の位置
を指示することを特徴とする請求項１記載のＣＭＯＳ集
積回路の故障診断装置。 - 【請求項４】被試験デバイスであるＣＭＯＳ集積回路に
対してテスト装置からテストパターンを供給して機能試
験及びＩｄｄｑ試験を行ない、 前記テスト装置によるテスト結果と、前記テストパター
ンに対応する前記被試験デバイスの内部動作を論理シミ
ュレーションしたシミュレーション結果と、を参照し
て、 前記Ｉｄｄｑ試験が異常を示さないパターンを印加した
時刻点に対応するシミュレーション結果、及び／又は、
前記Ｉｄｄｑ試験が異常を示すパターンを印加した時刻
点に対応するシミュレーション結果から、 前記被試験デバイスの回路内部の信号配線について論理
値“０”と“１”の値のパターンの個数をそれぞれ計算
し、前記信号配線の対電源線短絡故障又は対グランド線
短絡故障を推定する、 ことを特徴とするＣＭＯＳ集積回路の故障診断方法。 - 【請求項５】前記Ｉｄｄｑ試験が異常を示さないパター
ンを印加した時刻点に対応するシミュレーション結果か
ら、 論理値“１”を示すパターン数が零個である信号配線に
ついては対グランド線短絡故障の可能性が高いものと推
定し、 論理値“０”を示すパターン数が零個である信号配線に
ついては対電源線短絡故障の可能性が高いものと推定す
る、 ことを特徴とする請求項４記載のＣＭＯＳ集積回路の故
障診断方法。 - 【請求項６】前記Ｉｄｄｑ試験が異常を示すパターンを
印加した時刻点に対応するシミュレーション結果から、 論理値“１”を示すパターン数が零個である信号配線に
ついては対電源線短絡故障の可能性が高いものと推定
し、 論理値“０”を示すパターン数が零個である信号配線に
ついては対グランド線短絡故障の可能性が高いものと推
定する、 ことを特徴とする請求項４又は５記載のＣＭＯＳ集積回
路の故障診断方法。 - 【請求項７】前記Ｉｄｄｑ試験が異常を示さないパター
ンを印加した時刻点に対応するシミュレーション結果か
ら、 論理値“１”を示すパターン数が零個に近い信号配線か
ら順に対グランド線短絡故障の可能性が高いものと推定
し、 論理値“０”を示すパターン数が零個に近い信号配線か
ら順に対電源線短絡故障の可能性が高いものと推定す
る、 ことを特徴とする請求項４記載のＣＭＯＳ集積回路の故
障診断方法。 - 【請求項８】前記Ｉｄｄｑ試験が異常を示すパターンを
印加した時刻点に対応するシミュレーション結果から、 論理値“１”を示すパターン数が零個に近い信号配線か
ら順に対電源線短絡故障の可能性が高いものと推定し、 論理値“０”を示すパターン数が零個に近い信号配線か
ら順に対グランド線短絡故障の可能性が高いものと推定
する、 ことを特徴とする請求項４又は７記載のＣＭＯＳ集積回
路の故障診断方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021825A JP2800755B2 (ja) | 1996-01-12 | 1996-01-12 | Ｃｍｏｓ集積回路の故障診断装置及び診断方法 |
| KR1019970000594A KR100212608B1 (ko) | 1996-01-12 | 1997-01-11 | Cmos 집적 회로 고장 진단 장치 및 진단 방법 |
| US08/782,933 US5790565A (en) | 1996-01-12 | 1997-01-13 | CMOS integrated circuit failure diagnosis apparatus and diagnostic method |
| DE69712236T DE69712236T2 (de) | 1996-01-12 | 1997-01-13 | Fehlerdiagnosevorrichtung für CMOS-integrierte Schaltungen und Diagnoseverfahren |
| EP97100416A EP0785513B1 (en) | 1996-01-12 | 1997-01-13 | CMOS integrated circuit failure diagnosis apparatus and diagnostic method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021825A JP2800755B2 (ja) | 1996-01-12 | 1996-01-12 | Ｃｍｏｓ集積回路の故障診断装置及び診断方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09197014A true JPH09197014A (ja) | 1997-07-31 |
| JP2800755B2 JP2800755B2 (ja) | 1998-09-21 |
Family
ID=12065846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021825A Expired - Fee Related JP2800755B2 (ja) | 1996-01-12 | 1996-01-12 | Ｃｍｏｓ集積回路の故障診断装置及び診断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800755B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522159B1 (en) | 1999-12-06 | 2003-02-18 | Fujitsu Limited | Short-circuit failure analyzing method and apparatus |
| JP2003066119A (ja) * | 2001-08-30 | 2003-03-05 | Sanyo Electric Co Ltd | 半導体装置の故障箇所表示方法 |
| JP2009115458A (ja) * | 2007-11-01 | 2009-05-28 | Nec Electronics Corp | 半導体集積回路の故障箇所推定装置 |
-
1996
- 1996-01-12 JP JP8021825A patent/JP2800755B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522159B1 (en) | 1999-12-06 | 2003-02-18 | Fujitsu Limited | Short-circuit failure analyzing method and apparatus |
| JP2003066119A (ja) * | 2001-08-30 | 2003-03-05 | Sanyo Electric Co Ltd | 半導体装置の故障箇所表示方法 |
| JP2009115458A (ja) * | 2007-11-01 | 2009-05-28 | Nec Electronics Corp | 半導体集積回路の故障箇所推定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2800755B2 (ja) | 1998-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5515384A (en) | Method and system of fault diagnosis of application specific electronic circuits | |
| US6205559B1 (en) | Method and apparatus for diagnosing failure occurrence position | |
| KR100212608B1 (ko) | Cmos 집적 회로 고장 진단 장치 및 진단 방법 | |
| US7870519B2 (en) | Method for determining features associated with fails of integrated circuits | |
| Yang et al. | Quick scan chain diagnosis using signal profiling | |
| JP2947204B2 (ja) | Ｌｓｉの故障箇所の特定化方法 | |
| JP2680259B2 (ja) | 自動開放検出方法 | |
| JP2904129B2 (ja) | Ｃｍｏｓ集積回路の故障診断装置及び故障診断方法 | |
| US8402421B2 (en) | Method and system for subnet defect diagnostics through fault compositing | |
| JP3204204B2 (ja) | 論理ｌｓｉの製造プロセス診断システム、方法及び記録媒体 | |
| JP2800755B2 (ja) | Ｃｍｏｓ集積回路の故障診断装置及び診断方法 | |
| Huang et al. | Using fault model relaxation to diagnose real scan chain defects | |
| US5898705A (en) | Method for detecting bus shorts in semiconductor devices | |
| JP3099732B2 (ja) | Ｃｍｏｓ集積回路の故障診断装置および診断方法 | |
| US20040233767A1 (en) | Method and system of fault patterns oriented defect diagnosis for memories | |
| US20090013230A1 (en) | Circuit arrangement and method of testing and/or diagnosing the same | |
| JP3139543B2 (ja) | 多重故障を有するｃｍｏｓｌｓｉにおける故障ブロックの特定化方法 | |
| CN100348992C (zh) | 一种外围互连线的测试方法 | |
| JP3112263B2 (ja) | 配線ショート箇所検出方法及びその検査装置 | |
| JP3161345B2 (ja) | Ｉｄｄｑ異常を有する故障ブロック特定化方式 | |
| JP2861861B2 (ja) | 故障診断システム | |
| JP2008026074A (ja) | Ｉｃテスト方法及びｉｃ | |
| JP2000046917A (ja) | 論理集積回路の故障診断方法 | |
| Tian et al. | Fault localization on Test Coverage and Functional Issue for SoC Product with Combining Bench and Pattern Test | |
| Zhao et al. | Adaptive approaches for fault detection and diagnosis of interconnects of random access memories |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |
|
| LAPS | Cancellation because of no payment of annual fees |