JPH09191252A - 電流加算型デジタルアナログ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 電流加算型Ｄ／Ａ変換回路では、カレントミ
ラー回路によって、各ＭＯＳトランジスタＱ₁〜Ｑ₇のソ
ース抵抗の端子電圧が等しくなるよう制御され、ソース
抵抗値Ｒ₁〜Ｒ₇を変えて、大きさが２のべき数で増加す
るドレイン電流Ｉ₁〜Ｉ₇を流していた。そのため、最低
ビットと最高ビットとで抵抗値比(Ｒ₁／Ｒ₇)、ゲート幅
比(Ｗ₇／Ｗ₁)が大きくなりすぎ、ＩＣ中のレイアウト面
積が大となる。 【解決手段】 ＭＯＳトランジスタＱ₁〜Ｑ₇とソース抵
抗Ｒ₁〜Ｒ₇との直列回路群を２組のカレントミラー回路
１１，１２に分けた。そのため、ＭＯＳトランジスタの
ゲートと直流電源Ｖ_DD間の電圧を上位ビット側の組１１
と下位ビット側の組１２とで等しくする必要がなく、各
ソース抵抗による電圧降下、各ＭＯＳトランジスタのゲ
ートソース間電圧を各組独自の値に調整することができ
Ｒ₁／Ｒ₇やＷ₇／Ｗ₁を小さくすることが可能となった。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、金属酸化物半導
体形電界効果トランジスタ（以下ＭＯＳトランジスタと
いう）で構成された電流加算型デジタル／アナログ（以
下Ｄ／Ａという）変換回路に関するものである。

【０００２】

【従来の技術】図５は従来の電流加算型Ｄ／Ａ変換器の
一例を示す回路図で、図において、１は直流電源（以下
Ｖ_DDという）、２は接地点（以下ＧＮＤという）、３は
定電流源、４は出力抵抗、Ｑ₁〜Ｑ_nはビット数ｎ個のＤ
／Ａ変換用のＰチャンネルＭＯＳトランジスタ（以下単
にＰＭＯＳトランジスタという）、Ｒ₁〜Ｒ_nはＭＯＳト
ランジスタＱ₁〜Ｑ_nのソースとＶ_DD１間に接続されたソ
ース抵抗で、最下位ビット（Ｌeast Ｓignificant Ｂi
t，以下ＬＳＢという）の抵抗Ｒ₁の抵抗値が最大値で上
位ビットになるにつれ順次１／２に減小し、最上位ビッ
ト（Ｍost Ｓigni-ficant Ｂit，以下ＭＳＢという）で
最小値になるよう、 Ｒ₁：Ｒ₂：Ｒ₃：Ｒ₄：…：Ｒ_n＝１：１／２：１／４：
１／８：…：１／２^n-1 の関係の抵抗値が選定される。

【０００３】Ｑ₁₀はこれらＭＯＳトランジスタＱ₁〜Ｑ_n
とカレントミラー回路を構成する駆動用ＰＭＯＳトラン
ジスタで、それのソースが抵抗Ｒ₁₀を介してＶ_DD１に、
ドレインがゲートと短絡して定電流源３を介してＧＮＤ
２に接続されている。ｓｗ₁〜ｓｗ_nは各ＭＯＳトランジ
スタＱ₁〜Ｑ_nのゲートとＭＯＳトランジスタＱ₁₀のドレ
イン間に接続されたスイッチで、入力デジタル信号に応
じて開閉される。ＯＵＴは出力端子、Ｉ₁〜Ｉ_n，Ｉ₁₀は
各ＭＯＳトランジスタＱ₁〜Ｑ_n，Ｑ₁₀のドレイン電流、
Ｖ_REFは入力デジタル信号が０（スイッチｓｗ₁〜ｓｗ_n
が全て開）の時の出力電圧値である。

【０００４】図６（ａ）は上記各ＰＭＯＳトランジスタ
の構成及びマスクパターンを示す平面図、同図（ｂ）は
断面図で、図において、Ｄドレンン、Ｓはソース、Ｇは
ゲート、Ｌはゲート長、Ｗはゲート幅である。このＭＯ
Ｓトランジスタのしきい値電圧をＶ_THO、ドレイン電流
をＩ_D、コンダクタンスをβとすれば、飽和領域におい
てβ＝Ｋ₁Ｗ/Ｌで、ゲートＧとソース間の電圧Ｖ_GSは次
式で表わされる。ここにＫ₁,Ｋ₂は比例常数である。

【数１】

【０００５】上記各ＭＯＳトランジスタＱ₁〜Ｑ_n，Ｑ₁₀
のゲート長Ｌは等しく、ゲート幅Ｗは各ＭＯＳトランジ
スタ毎に異ったサイズとし、それらの値Ｗ₁〜Ｗ_n，Ｗ₁₀
は Ｗ₁：Ｗ₂：Ｗ₃：Ｗ₄：…：Ｗ_n＝１：２：４：８：…：
２^n-1 Ｗ₁₀＝Ｗ₁×Ｒ₁／Ｒ₁₀ となるよう構成されている。このように、各ＭＯＳトラ
ンジスタＱ₁〜Ｑ_n，Ｑ₁₀のゲート幅Ｗ₁〜Ｗ_n，Ｗ₁₀を、
流すべきドレイン電流Ｉ₁〜Ｉ_n，Ｉ₁₀と比例するように
なされているので、各ＭＯＳトランジスタのＶ_THOは等
しいとすれば、上記ゲートＧとソース間の電圧Ｖ_GSは全
トランジスタで等しくなる。

【０００６】次にその動作を説明する。入力デジタル信
号に応じてスイッチｓｗ₁〜ｓｗ_nの何れかが、例えばス
イッチｓｗ₁及びｓｗ₃がオンしたとすると、そのオンし
たスイッチｓｗ₁，ｓｗ₃を介してＭＯＳトランジスタＱ
₁，Ｑ₃のゲートとＶ_DD１間に、定電流原３からＭＯＳト
ランジスタＱ₁₀に供給される定電流Ｉ₁₀の抵抗Ｒ₁₀によ
る電圧降下（Ｉ₁₀×Ｒ₁₀）と上記ゲートソース間電圧Ｖ
_GSを加えた値に等しい一定のゲート電圧（Ｖ_G＝Ｉ₁₀×
Ｒ₁₀＋Ｖ_GS）が印加される。そして、ＭＯＳトランジス
タＱ₁₀、ソース抵抗Ｒ₁₀とＭＯＳトランジスタＱ₁，
Ｑ₃、ソース抵抗Ｒ₁，Ｒ₃とで構成されるカレントミラ
ー回路によって、ＭＯＳトランジスタＱ₁，Ｑ₃には次式
に示す値のドレイン電流Ｉ₁，Ｉ₃が流れる。 Ｉ₁＝(Ｖ_G−Ｖ_GS)／Ｒ₁＝Ｉ₁₀×Ｒ₁₀／Ｒ₁，Ｉ₃＝Ｉ₁₀
×Ｒ₁₀／Ｒ₃

【０００７】ここで、Ｒ₁＝２×２×Ｒ₃ なので出力電
流Ｉ_outは Ｉ_out＝Ｉ₁＋Ｉ₃＝Ｉ₁₀×Ｒ₁₀×（１／Ｒ₁＋１／Ｒ₃）
＝５×Ｉ₁₀×Ｒ₁₀／Ｒ₁ となる。即ちＬＳＢのアナログ電流値（Ｉ₁＝Ｉ₁₀×Ｒ
₁₀／Ｒ₁）の２進数で１０１倍、１０進数で５倍の出力
電流が出力抵抗４に流れ、それの電圧降下がＶ_REFに加
えられた出力電圧が出力端子ＯＵＴに出力される。

【０００８】即ち、各ＭＯＳトランジスタＱ₁〜Ｑ_nのソ
ース抵抗Ｒ₁〜Ｒ_nが上述の関係にあるから、各スイッチ
ｓｗ₁〜ｓｗ_nがオンした時の各ＭＯＳトランジスタＱ₁
〜Ｑ_nのドレイン電流Ｉ₁〜Ｉ_nは Ｉ₁：Ｉ₂：Ｉ₃：Ｉ₄：…：Ｉ_n＝１：２：４：８：…：２^n-1 …（２） の関係となり、入力ディジタル信号に応じてオンされる
スイッチｓｗ₁〜ｓｗ_nに対応するＭＯＳトランジスタＱ
₁〜Ｑ_nに流れるドレイン電流Ｉ₁〜Ｉ_nが加算されて出力
抵抗４に流れ、入力ディジタル信号に対応したアナログ
出力電圧が出力端子ＯＵＴから取出される。

【０００９】

【発明が解決しようとする課題】上記のような従来の電
流加算型Ｄ／Ａ変換器では、各ＭＯＳトランジスタＱ₁
〜Ｑ_nのドレイン電流Ｉ₁〜Ｉ_nが（１：２：４：８：
…：２^n-1）の関係となるので、これらＭＯＳトランジ
スタのゲート幅Ｗ₁〜Ｗ_nを（１：２：４：８：…：２
^n-1）の関係とし、かつ、ソース抵抗値Ｒ₁〜Ｒ_nを
（１：１／２：１／４：１／８：…：１／２^n-1）とす
る必要があり、集積回路（以下ＩＣという）中のこれら
の占めるレイアウト面積が大きくなるという欠点があっ
た。例えば、７ビットＤ／Ａ変換器では、ＭＯＳトラン
ジスタＱ₇のゲート幅Ｗ₇をＭＯＳトランジスタＱ₁のゲ
ート幅Ｗ₁の６４倍に、ソース抵抗Ｒ₁の抵抗値をソース
抵抗Ｒ₇の抵抗値の６４倍となる。なお、上記ゲート電
圧Ｖ_Gを小さくすれば、ＬＳＢとＭＳＢのソース抵抗比
（Ｒ₁／Ｒ_n）及びゲート幅比（Ｗ_n／Ｗ₁）は小さくなる
が、それだけ変換誤差が大となり、精度が低下するとい
う問題点が生ずる。

【００１０】この発明は、上記のような問題点を解消す
るためになされたもので、変換精度を下げることなく、
ＩＣ中のレイアウト面積を小さくすることができる電流
加算型Ｄ／Ａ変換回路をうることを目的としている。

【００１１】

【課題を解決するための手段】この発明に係る電流加算
型Ｄ／Ａ変換回路は、第１の電位源と出力端子間に、第
１のＭＯＳトランジスタとソース抵抗との直列回路を所
定数並列に接続し、上記各第１のＭＯＳトランジスタの
ゲートと上記第１の電位源との間に、入力デジタル信号
に応じて開閉する各スイッチを介して所定のゲート電圧
を印加し、上記出力端子から上記スイッチオンの第１の
トランジスタ電流の総和を取出すようにした電流加算型
デジタルアナログ変換回路において、上記第１のＭＯＳ
トランジスタとソース抵抗との直列回路群を複数組に分
け、各組毎に、それぞれの組の各第１のＭＯＳトランジ
スタとカレントミラー回路を構成し、これら第１のＭＯ
Ｓトランジスタのゲート電圧印加端子と上記第１の電位
源間に、ゲートとドレインが短絡された第２のＭＯＳト
ランジスタとソース抵抗との直列回路を接続し、これら
各組の第２のＭＯＳトランジスタのドレインと第２の電
位源間に上記各第１、第２のＭＯＳトランジスタと逆極
性の第３のＭＯＳトランジスタを接続し、これら各組の
第３のＭＯＳトランジスタとカレントミラー回路を構成
し、これら第３のＭＯＳトランジスタと同極性で、ソー
スが上記第２の電位源に、ドレインが定電流源を介して
上記第１の電位源に接続され、ゲートとドレインが短絡
されて、上記全組の第３のＭＯＳトランジスタのゲート
に接続された第４のＭＯＳトランジスタを設けたもので
ある。

【００１２】また、上記のものにおいて、分割された上
位ビット側の組の第２のＭＯＳトランジスタのゲートと
第１の電位源間の電圧を、下位ビット側の組の第２のＭ
ＯＳトランジスタのゲートと第１の電位源間の電圧より
大となるようにしたものである。

【００１３】また、上記のものにおいて、分割された各
組の第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタのソース抵抗とこれを流れる電流による電圧降下の
大きさを各組毎に等しくするとともに、上位ビット側の
組の上記電圧降下を、下位ビット側の組の電圧降下より
大となるようにしたものである。

【００１４】さらに、上記のものにおいて、分割された
各組の第１のＭＯＳトランジスタと第２のＭＯＳトラン
ジスタのゲート長を各組毎に等しくするとともに、上位
ビット側の組の上記ゲート長を、下位ビット側の組のゲ
ート長より短くなるようにしたものである。

【００１５】さらにまた、分割された各組の第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタのゲート
長、ゲート幅及びドレイン電流によってきまるゲートソ
ース間電圧を各組毎に等しくするとともに、上位ビット
側の組の上記ゲートソース間電圧を、下位ビット側の組
のゲートソース間電圧より大となるようにしたものであ
る。

【００１６】

【発明の実施の形態】

実施の形態１．図１はこの発明の実施の形態１を示す回
路図、図２はその動作を説明するための回路図である。
図１において、１は第１の電位源を構成する直流電源Ｖ
_DD、２は第２の電位源を構成する接地点ＧＮＤ、３は定
電流源、４は出力抵抗、Ｑ₁〜Ｑ₇はビット数７のＤ／Ａ
変換用の第１のＭＯＳトランジスタであるＰＭＯＳトラ
ンジスタ、Ｒ₁〜Ｒ₇はＭＯＳトランジスタＱ₁〜Ｑ₇のソ
ース抵抗、ｓｗ₁〜ｓｗ₇は入力デジタル信号に応じて開
閉されるスイッチ、ＯＵＴは出力端子、Ｖ_REFは入力デ
ジタル信号が０の時の出力電圧値である。

【００１７】Ｑ₁₁は第１の組１１のＭＯＳトランジスタ
Ｑ₁，Ｑ₂，Ｑ₃とそれらのスイッチｓｗ₁，ｓｗ₂，ｓｗ₃
がオン時にカレントミラー回路を構成する第２のＭＯＳ
トランジスタであるＰＭＯＳトランジスタ、Ｒ₁₁はこの
ＭＯＳトランジスタＱ₁₁のソース抵抗、Ｑ₁₂は第２の組
１２のＭＯＳトランジスタＱ₄，Ｑ₅，Ｑ₆，Ｑ₇とそれら
のスイッチｓｗ₄，ｓｗ₅，ｓｗ₆，ｓｗ₇がオン時にカレ
ントミラー回路を構成する第２のＭＯＳトランジスタで
あるＰＭＯＳトランジスタ、Ｒ₁₂このＭＯＳトランジス
タＱ₁₂のソース抵抗である。

【００１８】Ｑ₂₁はＰＭＯＳトランジスタＱ₁₁のドレイ
ンとＧＮＤ２間に直列に接続された第３のＭＯＳトラン
ジスタであるＮチャンネルのＭＯＳトランジスタ（以下
ＮＭＯＳトランジスタという）、Ｑ₂₂はＰＭＯＳトラン
ジスタＱ₁₂のドレインとＧＮＤ２間に直列に接続された
第３のＭＯＳトランジスタであるＮＭＯＳトランジス
タ、Ｑ₃₀は、これらＮＭＯＳトランジスタＱ₂₁，Ｑ₂₂と
カレントミラー回路を構成し、ゲートとドレインが短絡
され、ソースがＧＮＤ２に、ドレインが定電流源３を介
してＶ_DD１に、ゲートがＮＭＯＳトランジスタＱ₂₁，Ｑ
₂₂のゲートにそれぞれ接続される第４のＭＯＳトランジ
スタであるＮＭＯＳトランジスタである。

【００１９】Ｉ₁〜Ｉ₇，Ｉ₁₁，Ｉ₁₂，Ｉ₃₀は各ＭＯＳト
ランジスタＱ₁〜Ｑ₇，Ｑ₁₁，Ｑ₁₂，Ｑ₃₀のドレイン電流
で、 Ｉ₁／Ｉ₂＝Ｉ₂／Ｉ₃＝Ｉ₃／Ｉ₄＝Ｉ₄／Ｉ₅＝Ｉ₅／Ｉ₆＝
Ｉ₆／Ｉ₇＝２ 即ち（２）式となるよう、各組１１及び１２毎に抵抗Ｒ
₁〜Ｒ₇を Ｒ₁×Ｉ₁＝Ｒ₂×Ｉ₂＝Ｒ₃×Ｉ₃＝Ｒ₁₁×Ｉ₁₁ Ｒ₄×Ｉ₄＝Ｒ₅×Ｉ₅＝Ｒ₆×Ｉ₆＝Ｒ₇×Ｉ₇＝Ｒ₁₂×Ｉ
_１２ と、即ち、各組内のソース抵抗の電圧降下が等しくなる
よう、 Ｒ_１／Ｒ₂＝Ｒ₂／Ｒ₃＝１／２，Ｒ₄／Ｒ₅＝Ｒ₅／Ｒ₆＝
Ｒ₆／Ｒ₇＝１／２ の関係に設定する。そしてこの実施の態様では、Ｒ₁₁×
Ｉ₁₁＜Ｒ₁₂×Ｉ₁₂、即ち第１の組１１のソース抵抗の電
圧降下を第２の組１２のそれより小さくなるよう設定す
る。従って、 Ｒ₃／Ｒ₄＜１／２なるよう設定される。

【００２０】また、各組のＭＯＳトランジスタＱ₁〜
Ｑ₇，Ｑ₁₁，Ｑ₁₂のゲート長をＬ₁〜Ｌ₇，Ｌ₁₁，Ｌ₁₂、
ゲート幅をＷ₁〜Ｗ₇，Ｗ₁₁，Ｗ₁₂とすれば、これらの関
係を Ｌ₁＝Ｌ₂＝Ｌ₃＝Ｌ₁₁，Ｌ₄＝Ｌ₅＝Ｌ₆＝Ｌ₇＝Ｌ₁₂，Ｌ
₁₁＞Ｌ₁₂ と、即ち、各組内のＭＯＳトランジスタのゲート長が等
しく、そして、第１の組１１のゲート長を第２の組１２
のそれより長くなるよう設定する。

【００２１】さらに、上記（１）式のゲート長とゲート
幅の比によってきまる各ＭＯＳトランジスタＱ₁〜Ｑ₇，
Ｑ₁₁，Ｑ₁₂，Ｑ₂₁，Ｑ₂₂，Ｑ₃₀のゲートソース間電圧Ｖ
_GS1〜Ｖ_GS7，Ｖ_GS11，Ｖ_GS12，Ｖ_GS21，Ｖ_GS22，Ｖ_GS30
を Ｖ_GS1＝Ｖ_GS2＝Ｖ_GS3＝Ｖ_GS11，Ｖ_GS4＝Ｖ_GS5＝Ｖ_GS6＝
Ｖ_GS7＝Ｖ_GS12， Ｖ_GS21＝Ｖ_GS22＝Ｖ_GS30，Ｖ_GS11＜Ｖ_GS12 と、即ち、同じカレントソース回路を構成するＭＯＳト
ランジスタのゲートソース間電圧を等しく、そして、第
１の組１１のゲートソース間電圧を第２の組１２のそれ
より小さくなるよう設定する。これによって、各第１の
ＭＯＳトランジスタＱ₁〜Ｑ₇のゲート幅Ｗ₁〜Ｗ₇は
（１）式より明らなように Ｗ₁／Ｗ₂＝Ｗ₂／Ｗ₃＝１／２，Ｗ₄／Ｗ₅＝Ｗ₅／Ｗ₆＝Ｗ
₆／Ｗ₇＝１／２ となる。ただし、Ｗ₃／Ｗ₄＞１／２なるよう設定され
る。

【００２２】次にその動作を説明する。第３のＮＭＯＳ
トランジスタＱ₂₁，Ｑ₂₂と第４のＮＭＯＳトランジスタ
Ｑ₃₀とはカレントミラー回路を構成されており、これら
のＮＭＯＳトランジスタのゲートとＧＮＤ２間のゲート
電圧、ソース抵抗が接続されていないので、ゲートソー
ス間電圧Ｖ_GS21，Ｖ_GS22，Ｖ_GS30が等しくなるよう各Ｍ
ＯＳトランジスタにドレイン電流Ｉ₁₁，Ｉ₁₂，Ｉ₃₀が流
れる。これらのドレイン電流は、各ＭＯＳトランジスタ
Ｑ₂₁，Ｑ₂₂，Ｑ₃₀のゲート長をＬ₂₁，Ｌ₂₂，Ｌ₃₀、ゲー
ト幅をＷ₂₁，Ｗ₂₂，Ｗ₃₀とし、しきい値電圧Ｖ_THOは両
トランジスタで等しいとすれば、上記（１）式より Ｉ₁₁＝(Ｉ₃₀×Ｗ₂₁×Ｌ₃₀)／(Ｌ₂₁×Ｗ₃₀), Ｉ₁₂＝(Ｉ₃₀×Ｗ₂₂×Ｌ₃₀)／(Ｌ₂₂×Ｗ₃₀) となる。これらのドレイン電流Ｉ₁₁及びＩ₁₂が第２のＰ
ＭＯＳトランジスタＱ₁₁及びＱ₁₂にドレイン電流として
供給される。

【００２３】今、入力デジタル信号に応じてスイッチｓ
ｗ₁〜ｓｗ₇の何れかが、例えばスイッチｓｗ₁，ｓｗ₃，
ｓｗ₅及びｓｗ₆がオンしたとすると、そのオンしたスイ
ッチｓｗ₁，ｓｗ₃を介してＭＯＳトランジスタＱ₁，Ｑ₃
のゲートとＶ_DD１間に、ＭＯＳトランジスタＱ₁₁に供給
されるドレイン電流Ｉ₁₁の抵抗Ｒ₁₁による電圧降下（Ｉ
₁₁×Ｒ₁₁）と上記ゲートソース間電圧Ｖ_GS11を加えた値
に等しい一定のゲート電圧（Ｖ_G11＝Ｉ₁₁×Ｒ₁₁＋Ｖ
_GS11）が印加される。そして、ＭＯＳトランジスタ
Ｑ₁₁、ソース抵抗Ｒ₁₁とＭＯＳトランジスタＱ₁，Ｑ₃、
ソース抵抗Ｒ₁，Ｒ₃とで構成されるカレントミラー回路
１１によって、ＭＯＳトランジスタＱ₁，Ｑ₃には次式に
示す値のドレイン電流Ｉ₁，Ｉ₃が流れる。 Ｉ₁＝(Ｖ_G11−Ｖ_GS11)／Ｒ₁＝Ｉ₁₁×Ｒ₁₁／Ｒ₁，Ｉ₃＝
Ｉ₁₁×Ｒ₁₁／Ｒ₃

【００２４】一方、オンしたスイッチｓｗ₅，ｓｗ₆を介
してＭＯＳトランジスタＱ₅，Ｑ₆のゲートとＶ_DD１間
に、ＭＯＳトランジスタＱ₁₂に供給されるドレイン電流
Ｉ₁₂の抵抗Ｒ₁₂による電圧降下（Ｉ₁₂×Ｒ₁₂）と上記ゲ
ートソース間電圧Ｖ_GS12を加えた値に等しい一定のゲー
ト電圧（Ｖ_G12＝Ｉ₁₂×Ｒ₁₂＋Ｖ_GS12）が印加される。
そして、ＭＯＳトランジスタＱ₁₂、ソース抵抗Ｒ₁₂とＭ
ＯＳトランジスタＱ₅，Ｑ₆、ソース抵抗Ｒ₅，Ｒ₆とで構
成されるカレントミラー回路１２によって、ＭＯＳトラ
ンジスタＱ₅，Ｑ₆には次式に示す値のドレイン電流
Ｉ₅，Ｉ₆が流れる。 Ｉ₅＝(Ｖ_G−Ｖ_GS12)／Ｒ₅＝Ｉ₁₂×Ｒ₁₂／Ｒ₅，Ｉ₆＝Ｉ
₁₂×Ｒ₁₂／Ｒ_６

【００２５】それで、出力電流Ｉ_ｏｕｔは Ｉ_out＝Ｉ₁＋Ｉ₃＋Ｉ₅＋Ｉ₆ ＝Ｉ₁₁×Ｒ₁₁×(１／Ｒ₁＋１／Ｒ₃)＋Ｉ₁₂×Ｒ₁₂×(１／Ｒ₅＋１／Ｒ₆) ＝(１＋４＋１６＋３２)×Ｉ₁＝５３Ｉ₁ となり、この出力電流Ｉ_outが出力抵抗４に流れ、それ
の電圧降下がＶ_REFに加えられた出力電圧が出力端子Ｏ
ＵＴに出力される。このように、入力ディジタル信号に
応じてオンされるスイッチｓｗ₁〜ｓｗ₇に対応するＭＯ
ＳトランジスタＱ₁〜Ｑ₇に流れるドレイン電流Ｉ₁〜Ｉ₇
が加算されて出力抵抗４に流れ、入力ディジタル信号に
対応したアナログ出力電圧が出力端子ＯＵＴから取出さ
れる。

【００２６】以上のように、この実施の態様では、第１
のＭＯＳトランジスタＱ₁〜Ｑ₇を２組に分けて、それぞ
れ別のカレントミラー回路を構成させたので、全ＭＯＳ
トランジスタのゲートとＶ_DD１間のゲート電圧を等しく
する必要がなく、従って、各ソース抵抗による電圧降
下、各ＭＯＳトランジスタのゲートソース間電圧は各組
内においてのみ等しくなるようソース抵抗値、ゲート
長、ゲート幅を調整すればよく、ＬＳＢ側の第１の組１
１とＭＳＢ側の第２の組１２とでそれぞれ独自の値に調
整することが可能となる。

【００２７】電流加算型Ｄ／Ａ変換器は、スイッチｓｗ
がオンになったところの電流が抵抗４に流れ込み、出力
ＯＵＴに電圧値が出力される。よってＤ／Ａ変換の直線
性のばらつきは電流値の大きいＭＳＢ側のばらつきの精
度が大きく関与する。つまり、ＭＳＢ側のカレントミラ
ー回路の誤差を小さくするような回路構成にする。ソー
ス側に抵抗のあるカレントミラー回路の誤差を表す式を
図２を用いて説明する。図２において、Ｑ_aは定電流駆
動用ＰＭＯＳトランジスタ、Ｑ_bはこのＭＯＳトランジ
スタＱ_aとカレントミラー回路を構成するＰＭＯＳトラ
ンジスタ、Ｄはドレイン、Ｓはソース、Ｇはゲート、Ｒ
_Sはソース抵抗で、両ＭＯＳトランジスタＱ_a，Ｑ_bで等
しい抵抗値であるとする。Ｉ_refは定電流源３の駆動基
準電流、Ｉ_{o ut}は出力電流である。

【００２８】今、ＭＯＳトランジスタＱ_a，Ｑ_bのゲート
ソース間電圧をＶ_GSa，Ｖ_GSb、コンダクタンスをβ_a，
β_b、しきい値電圧をＶ_THOa，Ｖ_THObとすれば、Ｖ_GSa＋
Ｒ_S×Ｉ_ref＝Ｖ_GSb＋Ｒ_S×Ｉ_out、従って Ｖ_GSb−Ｖ_GSa＋Ｒ_S(Ｉ_out−Ｉ_ref)＝０

【数２】 β_a＝β，β_b＝β＋Δβ，Ｉ_ref＝Ｉ，Ｉ_out＝Ｉ＋Δ
Ｉ，Ｖ_GSa＝Ｖ_GS，Ｖ_THOa＝Ｖ_THO，Ｖ_THOb＝Ｖ_THO＋Δ
Ｖ_THO とすると

【数３】 従ってソース抵抗が接続されたカレントミラー回路にお
ける電流誤差は

【数４】 ΔβとΔＶ_THOが独立要素であるとすると、

【数５】 となる。

【００２９】この（３）式がカレントミラー回路の誤差
を表す式となる。（３）式よりＲ_S×Ｉ_refの電圧値、即
ちソース抵抗Ｒ_Sの両端にかかる電圧が大きい方が、｜
ΔＩ_out／Ｉ_out｜が小さくなり、カレントミラー回路の
精度が大となることがわかる。この実施の態様では上述
のように、Ｒ₁₁×Ｉ₁₁＜Ｒ₁₂×Ｉ₁₂、即ちＭＳＢ側の第
２の組１２のソース抵抗の電圧降下が、ＬＳＢ側の第１
の組１１のそれより大なるよう設定されているので、Ｍ
ＳＢ側のカレントミラー回路の誤差が小さくなる。さら
に、ＬＳＢ側の第１の組１１ではソース抵抗Ｒ₁〜Ｒ₃を
従来より小さく設定でき、抵抗の幅が一定だとすれば長
さが短くできそれだけ面積が小さくなる。

【００３０】また、ＭＳＢ側の第２の組１２のＭＯＳト
ランジスタＱ₄〜Ｑ₇のゲート長Ｌ₄〜Ｌ₇が、ＬＳＢ側の
第１の組１１のＭＯＳトランジスタＱ₁〜Ｑ₃のゲート長
Ｌ₁〜Ｌ₃より短くなるよう設定されておるので、（１）
式において、ゲートソース間電圧Ｖ_GSを一定とした場合
でも同じ電流Ｉ_Dを流すのに、第１、第２の組でゲート
長を等しくする場合に比し、第２の組１２のＭＯＳトラ
ンジスタＱ₄〜Ｑ₇のゲート幅Ｗ₄〜Ｗ₇を小さくすること
が可能となる。

【００３１】さらに、第２の組１２のＭＯＳトランジス
タＱ₄〜Ｑ₇のゲートソース間電圧Ｖ_GS4〜Ｖ_GS7が、第１
の組１１のＭＯＳトランジスタＱ₁〜Ｑ₃のゲートソース
間電圧Ｖ_GS1〜Ｖ_GS3より大なるよう設定されておるの
で、（１）式において、ゲート長Ｌを一定としても同じ
電流Ｉ_Dを流すのに、第１、第２の組でゲートソース間
電圧Ｖ_GSを等しくした場合に比し、第２の組１２のＭＯ
ＳトランジスタＱ₄〜Ｑ_７のゲート幅Ｗ_４〜Ｗ₇を小さく
することが可能となる。

【００３２】以上のように、ＭＳＢ側の第２の組１２の
ＭＯＳトランジスタのゲート長をＬＳＢ側の第１の組１
１のそれより短かく、さらに第２の組１２のＭＯＳトラ
ンジスタのゲートソース間電圧を第１の組１１のそれよ
り大となるようにしたので、上述のように第２の組１２
のＭＯＳトランジスタＱ₄〜Ｑ₇のゲート幅を著しく小さ
くすることが可能となる。そのためＭＯＳトランジスタ
のレイアウトにおいて大きな面積を占有するＭＳＢ側の
ゲート面積を小さくすることができる。そして、ＬＳＢ
側の第１の組１１のＭＯＳトランジスタＱ₁〜Ｑ₃ではゲ
ート長Ｌ₁〜Ｌ₃及びゲート幅Ｗ₁〜Ｗ₃が従来より大に設
定されるので、それだけ設定精度をあげばらつきを防ぐ
ことができる。

【００３３】実施の形態２．図３はこの発明の実施の形
態２を示す回路図で、図において、１は第２の電位源を
構成するＶ_DD、２は第１の電位源を構成するＧＮＤ、３
は定電流源、４は出力抵抗、Ｑ₁〜Ｑ₇はビット数７のＤ
／Ａ変換用の第１のＭＯＳトランジスタであるＮＭＯＳ
トランジスタ、Ｒ₁〜Ｒ₇はＭＯＳトランジスタＱ₁〜Ｑ₇
のソース抵抗、ｓｗ₁〜ｓｗ₇は入力デジタル開閉スイッ
チ、ＯＵＴは出力端子、Ｖ_REFは入力デジタル信号が０
の時の出力電圧値、Ｑ₁₁は第１の組１１の第２のＭＯＳ
トランジスタであるＮＭＯＳトランジスタ、Ｒ₁₁はこの
ＭＯＳトランジスタＱ₁₁のソース抵抗、Ｑ₁₂は第２の組
１２の第２のＭＯＳトランジスタであるＮＭＯＳトラン
ジスタ、Ｒ₁₂このＭＯＳトランジスタＱ₁₂のソース抵抗
である。

【００３４】Ｑ₂₁はＮＭＯＳトランジスタＱ₁₁のドレイ
ンとＶ_DD１間に直列に接続された第３のＭＯＳトランジ
スタであるＰＭＯＳトランジスタ、Ｑ₂₂はＮＭＯＳトラ
ンジスタＱ₁₂のドレインとＶ_DD１間に直列に接続された
第３のＭＯＳトランジスタであるＰＭＯＳトランジス
タ、Ｑ₃₀は、これらＰＭＯＳトランジスタＱ₂₁，Ｑ₂₂と
カレントミラー回路を構成し、ゲートとドレインが短絡
され、ソースがＶ_DD１に、ドレインが定電流源３を介し
てＧＮＤ２に、ゲートがＰＭＯＳトランジスタＱ ₂₁，Ｑ
₂₂のゲートにそれぞれ接続される第４のＭＯＳトランジ
スタであるＰＭＯＳトランジスタである。即ち、この実
施の態様は各ＭＯＳトランジスタの極性を実施の態様１
と逆にしたもので、実施の形態１と比較してＶ_REFがＶ
_DDに近い値の場合に有効である。

【００３５】Ｉ₁〜Ｉ₇，Ｉ₁₁，Ｉ₁₂，Ｉ₃₀は各ＭＯＳト
ランジスタＱ₁〜Ｑ₇，Ｑ₁₁，Ｑ₁₂，Ｑ₃₀のドレイン電流
で、これらと各抵抗Ｒ₁〜Ｒ₇，Ｒ₁₁，Ｒ₁₂との関係は実
施の態様１と同様である。即ち、この実施の態様２にお
いても、各組内のソース抵抗の電圧降下が等しく、か
つ、第１の組１１のソース抵抗の電圧降下を第２の組１
２のそれより小さくなるよう設定されておる。そして、
各組内のＭＯＳトランジスタのゲート長が等しく、そし
て、第１の組１１のゲート長が第２の組１２のそれより
長くなるよう設定され、さらに、各組内のＭＯＳトラン
ジスタのゲートソース間電圧が等しく、そして、第１の
組１１のゲートソース間電圧が第２の組１２のそれより
小さくなるよう設定されている。従ってその動作及び効
果は実施例と全く同様なのでその説明は省略する。

【００３６】実施の形態３．図４はこの発明の実施の形
態３を示す回路図で、図において、１は第１の電位源を
構成するＶ_DD、２は第２の電位源を構成するＧＮＤ、３
は定電流源、４は出力抵抗、Ｑ₁〜Ｑ₉はビット数９のＤ
／Ａ変換用の第１のＭＯＳトランジスタであるＰＭＯＳ
トランジスタ、Ｒ₁〜Ｒ₉はＭＯＳトランジスタＱ₁〜Ｑ₉
のソース抵抗、ｓｗ₁〜ｓｗ₉は入力デジタル開閉スイッ
チ、ＯＵＴは出力端子、Ｖ_REFは入力デジタル信号が０
の時の出力電圧値、Ｑ₁₁は第１の組１１の第２のＭＯＳ
トランジスタであるＮＭＯＳトランジスタ、Ｒ₁₁はこの
ＭＯＳトランジスタＱ₁₁のソース抵抗、Ｑ₁₂は第２の組
１２の第２のＭＯＳトランジスタであるＰＭＯＳトラン
ジスタ、Ｒ₁₂このＭＯＳトランジスタＱ₁₂のソース抵
抗、Ｑ₁₃は第３の組１３の第２のＭＯＳトランジスタで
あるＰＭＯＳトランジスタ、Ｒ₁₃このＭＯＳトランジス
タＱ₁₃のソース抵抗である。

【００３７】Ｑ₂₁はＰＭＯＳトランジスタＱ₁₁のドレイ
ンとＶ_DD１間に直列に接続された第３のＭＯＳトランジ
スタであるＮＭＯＳトランジスタ、Ｑ₂₂はＰＭＯＳトラ
ンジスタＱ₁₂のドレインとＶ_DD１間に直列に接続された
第３のＭＯＳトランジスタであるＮＭＯＳトランジス
タ、Ｑ₂₃はＰＭＯＳトランジスタＱ₁₃のドレインとＶ_DD
１間に直列に接続された第３のＭＯＳトランジスタであ
るＮＭＯＳトランジスタ、Ｑ₃₀は、これらＮＭＯＳトラ
ンジスタＱ₂₁，Ｑ₂₂，Ｑ₂₃とカレントミラー回路を構成
し、ゲートとドレインが短絡され、ソースがＶ_DD１に、
ドレインが定電流源３を介してＧＮＤ２に、ゲートがＰ
ＭＯＳトランジスタＱ₂₁，Ｑ₂₂，Ｑ₂₃のゲートにそれぞ
れ接続される第４のＭＯＳトランジスタであるＮＭＯＳ
トランジスタである。

【００３８】Ｉ₁〜Ｉ₉，Ｉ₁₁，Ｉ₁₂，Ｉ₁₃，Ｉ₃₀は各Ｍ
ＯＳトランジスタＱ₁〜Ｑ₉，Ｑ₁₁，Ｑ₁₂，Ｑ₁₃，Ｑ₃₀の
ドレイン電流で、 Ｉ₁／Ｉ₂＝Ｉ₂／Ｉ₃＝Ｉ₃／Ｉ₄＝Ｉ₄／Ｉ₅＝Ｉ₅／Ｉ₆＝
Ｉ₆／Ｉ₇＝Ｉ₇／Ｉ₈＝Ｉ₈／Ｉ₉＝２ となるよう、各組１１及び１２毎に抵抗Ｒ₁〜Ｒ₉を Ｒ₁×Ｉ₁＝Ｒ₂×Ｉ₂＝Ｒ₃×Ｉ₃＝Ｒ₁₁×Ｉ₁₁ Ｒ₄×Ｉ₄＝Ｒ₅×Ｉ₅＝Ｒ₆×Ｉ₆＝Ｒ₁₂×Ｉ₁₂ Ｒ₇×Ｉ₇＝Ｒ₈×Ｉ₈＝Ｒ₉×Ｉ₉＝Ｒ₁₃×Ｉ₁₃ と、即ち、各組内のソース抵抗の電圧降下が等しくなる
よう、 Ｒ₁／Ｒ₂＝Ｒ₂／Ｒ₃＝１／２，Ｒ₄／Ｒ₅＝Ｒ₅／Ｒ₆＝１
／２，Ｒ₇／Ｒ₈＝Ｒ₈／Ｒ₉＝１／２ の関係に設定する。そしてこの実施の態様では、Ｒ₁₁×
Ｉ₁₁＜Ｒ₁₂×Ｉ₁₂＜Ｒ₁₃×Ｉ₁₃、即ちＬＳＢ側の組のソ
ース抵抗の電圧降下をＭＳＢ側の組のそれより小さくな
るよう設定する。

【００３９】また、各組のＭＯＳトランジスタＱ₁〜
Ｑ₉，Ｑ₁₁，Ｑ₁₂，Ｑ₁₃のゲート長をＬ ₁〜Ｌ₉，Ｌ₁₁，
Ｌ₁₂，Ｌ₁₃、ゲート幅をＷ₁〜Ｗ₉，Ｗ₁₁，Ｗ₁₂，Ｗ₁₃と
すれば、これらの関係を Ｌ₁＝Ｌ₂＝Ｌ₃＝Ｌ₁₁，Ｌ₄＝Ｌ₅＝Ｌ₆＝Ｌ₁₂，Ｌ₇＝Ｌ₈
＝Ｌ₉＝Ｌ₁₃，Ｌ₁₁＞Ｌ₁₂＞Ｌ₁₃ と、即ち、各組内のＭＯＳトランジスタのゲート長が等
しく、そして、ＬＳＢ側の組のゲート長をＭＳＢ側の組
のそれより長くなるよう設定する。

【００４０】さらに、各ＭＯＳトランジスタＱ₁〜Ｑ₉，
Ｑ₁₁，Ｑ₁₂，Ｑ₁₃，Ｑ₂₁，Ｑ₂₂，Ｑ₂₃，Ｑ₃₀のゲートソ
ース間電圧Ｖ_GS1〜Ｖ_GS9，Ｖ_GS11，Ｖ_GS12，Ｖ_GS13，Ｖ
_GS21，Ｖ_GS22，Ｖ_GS23，Ｖ_GS30を Ｖ_GS1＝Ｖ_GS2＝Ｖ_GS3＝Ｖ_GS11，Ｖ_GS4＝Ｖ_GS5＝Ｖ_GS6＝
Ｖ_GS12，Ｖ_GS7＝Ｖ_GS8＝Ｖ_GS9＝Ｖ_GS13，Ｖ_GS21＝Ｖ
_GS22＝Ｖ_GS23＝Ｖ_GS30，Ｖ_GS11＜Ｖ_GS12＜Ｖ_GS13 と、即ち、同じカレントソース回路を構成するＭＯＳト
ランジスタのゲートソース間電圧を等しく、そして、Ｌ
ＳＢ側の組のゲートソース間電圧をＭＳＢ側の組のそれ
より小さくなるよう設定する。これによって、各第１の
ＭＯＳトランジスタＱ₁〜Ｑ₉のゲート幅Ｗ₁〜Ｗ₉は
（１）式より明らなように Ｗ₁／Ｗ₂＝Ｗ₂／Ｗ₃＝１／２，Ｗ₄／Ｗ₅＝Ｗ₅／Ｗ₆＝１
／２，Ｗ₇／Ｗ₈＝Ｗ₈／Ｗ₉＝１／２ となる。ただし、Ｗ₃／Ｗ₄＞Ｗ₆／Ｗ₇＞１／２なるよう
設定される。

【００４１】次にその動作を説明する。第３のＮＭＯＳ
トランジスタＱ₂₁，Ｑ₂₂，Ｑ₂₃と第４のＮＭＯＳトラン
ジスタＱ₃₀とはカレントミラー回路を構成されており、
これらのＮＭＯＳトランジスタのゲートとＧＮＤ２間の
ゲート電圧、ソース抵抗が接続されていないので、ゲー
トソース間電圧Ｖ_GS21，Ｖ_GS22，Ｖ_GS23，Ｖ_GS30が等し
くなるよう各ＭＯＳトランジスタにドレイン電流Ｉ₁₁，
Ｉ₁₂，Ｉ₁₃，Ｉ₃₀が流れる。これらのドレイン電流は、
各ＭＯＳトランジスタＱ₂₁，Ｑ₂₂，Ｑ₂₃，Ｑ₃₀のゲート
長をＬ₂₁，Ｌ₂₂，Ｌ₂₃，Ｌ₃₀、ゲート幅をＷ₂₁，Ｗ₂₂，
Ｗ₂₃，Ｗ₃₀とし、しきい値電圧Ｖ_THOは全トランジスタ
で等しいとすれば、上記（１）式より Ｉ₁₁＝(Ｉ₃₀×Ｗ₂₁×Ｌ₃₀)／(Ｌ₂₁×Ｗ₃₀), Ｉ₁₂＝(Ｉ₃₀×Ｗ₂₂×Ｌ₃₀)／(Ｌ₂₂×Ｗ₃₀) Ｉ₁₃＝(Ｉ₃₀×Ｗ₂₃×Ｌ₃₀)／(Ｌ₂₃×Ｗ₃₀) となる。これらのドレイン電流Ｉ₁₁，Ｉ₁₂及びＩ₁₃が第
２のＰＭＯＳトランジスタＱ₁₁，Ｑ₁₂及びＱ₁₃にドレイ
ン電流として供給される。

【００４２】今、入力デジタル信号に応じてスイッチｓ
ｗ₁〜ｓｗ₉の何れかが、例えばスイッチｓｗ₁，ｓｗ₃，
ｓｗ₅及びｓｗ₇がオンしたとすると、そのオンしたスイ
ッチｓｗ₁，ｓｗ₃を介してＭＯＳトランジスタＱ₁，Ｑ₃
のゲートとＶ_DD１間に、ＭＯＳトランジスタＱ₁₁に供給
されるドレイン電流Ｉ₁₁の抵抗Ｒ₁₁による電圧降下（Ｉ
₁₁×Ｒ₁₁）と上記ゲートソース間電圧Ｖ_GS11を加えた値
に等しい一定のゲート電圧（Ｖ_G11＝Ｉ₁₁×Ｒ₁₁＋Ｖ
_GS11）が印加される。そして、ＭＯＳトランジスタ
Ｑ₁₁、ソース抵抗Ｒ₁₁とＭＯＳトランジスタＱ₁，Ｑ₃、
ソース抵抗Ｒ₁，Ｒ₃とで構成されるカレントミラー回路
１１によって、ＭＯＳトランジスタＱ₁，Ｑ₃には次式に
示す値のドレイン電流Ｉ₁，Ｉ₃が流れる。 Ｉ₁＝(Ｖ_G11−Ｖ_GS11)／Ｒ₁＝Ｉ₁₁×Ｒ₁₁／Ｒ₁，Ｉ₃＝
Ｉ₁₁×Ｒ₁₁／Ｒ₃

【００４３】また、オンしたスイッチｓｗ₅を介してＭ
ＯＳトランジスタＱ₅のゲートとＶ_DD１間に、ＭＯＳト
ランジスタＱ₁₂に供給されるドレイン電流Ｉ₁₂の抵抗Ｒ
₁₂による電圧降下（Ｉ₁₂×Ｒ₁₂）と上記ゲートソース間
電圧Ｖ_GS12を加えた値に等しい一定のゲート電圧（Ｖ
_G12＝Ｉ₁₂×Ｒ₁₂＋Ｖ_GS12）が印加される。そして、Ｍ
ＯＳトランジスタＱ₁₂、ソース抵抗Ｒ₁₂とＭＯＳトラン
ジスタＱ₅、ソース抵抗Ｒ₅とで構成されるカレントミラ
ー回路１２によって、ＭＯＳトランジスタＱ₅には次式
に示す値のドレイン電流Ｉ₅が流れる。 Ｉ₅＝(Ｖ_G−Ｖ_GS12)／Ｒ₅＝Ｉ₁₂×Ｒ₁₂／Ｒ₅

【００４４】さらに、オンしたスイッチｓｗ₇を介して
ＭＯＳトランジスタＱ₇のゲートとＶ_DD１間に、ＭＯＳ
トランジスタＱ₁₃に供給されるドレイン電流Ｉ₁₃の抵抗
Ｒ_１３による電圧降下（Ｉ_１３×Ｒ₁₃）と上記ゲートソ
ース間電圧Ｖ_GS13を加えた値に等しい一定のゲート電圧
（Ｖ_G13＝Ｉ₁₃×Ｒ₁₃＋Ｖ_GS13）が印加される。そし
て、ＭＯＳトランジスタＱ₁₃、ソース抵抗Ｒ₁₃とＭＯＳ
トランジスタＱ₇、ソース抵抗Ｒ₇とで構成されるカレン
トミラー回路１３によって、ＭＯＳトランジスタＱ₇に
は次式に示す値のドレイン電流Ｉ₇が流れる。 Ｉ₇＝(Ｖ_G−Ｖ_GS13)／Ｒ₇＝Ｉ₁₃×Ｒ₁₃／Ｒ₇

【００４５】それで、出力電流Ｉ_outは Ｉ_out＝Ｉ₁＋Ｉ₃＋Ｉ₅＋Ｉ₇ ＝Ｉ₁₁×Ｒ₁₁×(１／Ｒ₁＋１／Ｒ₃)＋Ｉ₁₂×Ｒ₁₂×１／Ｒ₅＋Ｉ₃×Ｒ₁₃／Ｒ₇ ＝(１＋４＋１６＋６４)×Ｉ₁＝８５Ｉ₁ となり、この出力電流Ｉ_outが出力抵抗４に流れ、それ
の電圧降下がＶ_REFに加えられた出力電圧が出力端子Ｏ
ＵＴに出力される。このように、入力ディジタル信号に
応じてオンされるスイッチｓｗ₁〜ｓｗ₉に対応するＭＯ
ＳトランジスタＱ₁〜Ｑ₉に流れるドレイン電流Ｉ₁〜Ｉ₉
が加算されて出力抵抗４に流れ、入力ディジタル信号に
対応したアナログ出力電圧が出力端子ＯＵＴから取出さ
れる。

【００４６】以上のように、この実施の態様では、第１
のＭＯＳトランジスタＱ₁〜Ｑ₉を３組に分けて、それぞ
れ別のカレントミラー回路を構成させたので、全ＭＯＳ
トランジスタのゲートとＶ_DD１間のゲート電圧を等しく
する必要がなく、従って、各ソース抵抗による電圧降
下、各ＭＯＳトランジスタのゲートソース間電圧は各組
内においてのみ等しくなるようソース抵抗値、ゲート
長、ゲート幅を調整すればよく、ＬＳＢ側の第１の組１
１、中間の第２の組１２及びＭＳＢ側の第３の組１３と
でそれぞれ独自の値に調整することが可能となる。

【００４７】この実施の態様でも上述のように、Ｒ₁₁×
Ｉ₁₁＜Ｒ₁₂×Ｉ₁₂＜Ｒ₁₃×Ｉ₁₃、即ちＭＳＢ側の組のソ
ース抵抗の電圧降下が、ＬＳＢ側の組のそれより大なる
よう設定されているので、ＭＳＢ側のカレントミラー回
路の誤差が小さくなる。さらに、ＬＳＢ側の組ではソー
ス抵抗を従来より小さく設定でき、抵抗の幅が一定だと
すれば長さが短くできそれだけ面積が小さくなる。

【００４８】また、ＭＳＢ側の組のＭＯＳトランジスタ
のゲート長Ｌが、ＬＳＢ側のそれより短くなるよう設定
されておるので、ゲートソース間電圧Ｖ_GSを一定とした
場合でも同じ電流Ｉ_Dを流すのに、全てのＭＯＳトラン
ジスタのゲート長Ｌを等しくする場合に比し、ＭＳＢ側
の組のＭＯＳトランジスタのゲート幅Ｗを小さくするこ
とが可能となる。

【００４９】さらに、ＭＳＢ側の組のＭＯＳトランジス
タのゲートソース間電圧Ｖ_GSが、ＬＳＢ側のそれより大
なるよう設定されておるので、ゲート長Ｌを一定として
も同じ電流Ｉ_Dを流すのに、全てのＭＯＳトランジスタ
でゲートソース間電圧Ｖ_GSを等しくした場合に比し、Ｍ
ＳＢ側の組のＭＯＳトランジスタのゲート幅Ｗを小さく
することが可能となる。

【００５０】以上のように、ＭＳＢ側のＭＯＳトランジ
スタのゲート長をＬＳＢ側のそれより短かく、さらにＭ
ＳＢ側のＭＯＳトランジスタのゲートソース間電圧をＬ
ＳＢ側のそれより大となるようにしたので、上述のよう
にＭＳＢ側のＭＯＳトランジスタのゲート幅を著しく小
さくすることが可能となる。そのためＭＯＳトランジス
タのレイアウトにおいて大きな面積を占有するＭＳＢ側
のゲート面積を小さくすることができる。そして、ＬＳ
Ｂ側のＭＯＳトランジスタではゲート長Ｌ及びゲート幅
Ｗが従来より大に設定されるので、それだけ設定精度を
あげばらつきを防ぐことができる。

【００５１】なお、この実施の態様３では、第１、第２
のＭＯＳトランジスタＱ₁〜Ｑ₉，Ｑ₁₁，Ｑ₁₂，Ｑ₁₃をＰ
ＭＯＳトランジスタに、第３、第４のＭＯＳトランジス
タＱ₂₁，Ｑ₂₂，Ｑ₂₃，Ｑ₃₀をＮＭＯＳトランジスタとし
たが、これを実施の態様２のように、第１、第２のＭＯ
ＳトランジスタをＮＭＯＳトランジスタに、第３、第４
のＭＯＳトランジスタをＰＭＯＳトランジスタにしても
よい。また、この実施の態様３では第１のＭＯＳトラン
ジスタＱ₁〜Ｑ₉を３組に分けた場合を示したが、入力ビ
ット数が増えた場合さらに４組以上分けることももちろ
ん可能である。

【００５２】

【発明の効果】この発明は、第１の電位源と出力端子間
に、第１のＭＯＳトランジスタとソース抵抗との直列回
路を所定数並列に接続し、上記各第１のＭＯＳトランジ
スタのゲートと上記第１の電位源との間に、入力デジタ
ル信号に応じて開閉する各スイッチを介して所定のゲー
ト電圧を印加し、上記出力端子から上記スイッチオンの
第１のトランジスタ電流の総和を取出すようにした電流
加算型デジタルアナログ変換回路において、上記第１の
ＭＯＳトランジスタとソース抵抗との直列回路群を複数
組に分け、各組毎に、それぞれの組の各第１のＭＯＳト
ランジスタとカレントミラー回路を構成し、これら第１
のＭＯＳトランジスタのゲート電圧印加端子と第１の電
位源間に、ゲートとドレインが短絡された第２のＭＯＳ
トランジスタとソース抵抗との直列回路を接続し、これ
ら各組の第２のＭＯＳトランジスタのドレインと第２の
電位源間に上記各第１、第２のＭＯＳトランジスタと逆
極性の第３のＭＯＳトランジスタを接続し、これら各組
の第３のＭＯＳトランジスタとカレントミラー回路を構
成し、これら第３のＭＯＳトランジスタと同極性で、ソ
ースが上記第２の電位源に、ドレインが定電流源を介し
て上記第１の電位源に接続され、ゲートとドレインが短
絡されて、上記全組の第３のＭＯＳトランジスタのゲー
トに接続された第４のＭＯＳトランジスタを設けたの
で、各ソース抵抗による電圧降下、各ＭＯＳトランジス
タのゲートソース間電圧を、ＬＳＢ側の組のカレントミ
ラー回路とＭＳＢ側の組のカレントミラー回路とでそれ
ぞれ独自に調整でき、それによりソース抵抗値、ゲート
長、ゲート幅等をそれぞれ独自の値に調整することで、
精度が高く、パターンレイアウト面積を小さくすること
が可能であるという効果がある。

【００５３】また、上記のものにおいて、分割された上
位ビット側（ＭＳＢ側）の組のＭＯＳトランジスタのゲ
ートと第１の電位源間の電圧を、下位ビット側（ＬＳＢ
側）の組のそれより大なるようにしたので、特にばらつ
きの精度が大きく関与するＭＳＢ側のカレントミラー回
路の誤差が小さくなりそれだけ精度が高くなるという効
果がある。

【００５４】また、上記のものにおいて、分割された各
組の第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタのソース抵抗とこれを流れる電流による電圧降下の
大きさを各組毎に等しくするとともに、ＭＳＢ側の組の
上記電圧降下を、ＬＳＢ側の組のそれより大となるよう
にしたので、ＭＳＢ側のカレントミラー回路の精度が高
くなるとともに、ＬＳＢ側のＭＯＳトランジスタのソー
ス抵抗値を小さく設定でき、抵抗の幅が一定だとすれば
長さが短くでき、それだけパターンレイアウト面積が小
さくなるという効果がある。

【００５５】さらに、上記のものにおいて、分割された
各組の第１のＭＯＳトランジスタと第２のＭＯＳトラン
ジスタのゲート長を各組毎に等しくするとともに、ＭＳ
Ｂ側の組のゲート長を、ＬＳＢ側の組のゲート長より短
くなるようにしたので、ＭＳＢ側のＭＯＳトランジスタ
においては同じドレイン電流を流すのにゲート幅を小さ
くすることが可能となり、それだけパターンレイアウト
面積が小さくなり、ＬＳＢ側の組のＭＯＳトランジスタ
においてはゲート長を従来より大に、しかも同じドレイ
ン電流を流すのにゲート幅をも大に設定できるので、そ
れだけ設定精度をあげばらつきを防ぐことができるとい
う効果がある。

【００５６】さらにまた、分割された各組の第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタのゲートソ
ース間電圧を各組毎に等しくするとともに、ＭＳＢ側の
組の上記ゲートソース間電圧を、ＬＳＢ側の組のゲート
ソース間電圧より大となるようにしたので、ＭＳＢ側で
はＭＯＳトランジスタのゲート幅を従来より狭く、ＬＳ
Ｂ側では広く設定できるので、大きなパターンレイアウ
ト面積を占有するＭＳＢ側のＭＯＳトランジスタではパ
ターンレイアウト面積を小さくでき、ＬＳＢ側のＭＯＳ
トランジスタでは設定精度をあげばらつきを防ぐことが
できるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１を示す回路図。

【図２】 実施の形態１の動作を説明するための回路
図。

【図３】 この発明の実施の形態２を示す回路図。

【図４】 この発明の実施の形態３を示す回路図。

【図５】 従来の電流加算型Ｄ／Ａ変換器の一例を示す
回路図。

【図６】 （ａ）はＰＭＯＳトランジスタの構成及びマ
スクパターンを示す平面図。（ｂ）はそれの断面図。

【符号の説明】

１ 直流電源（第１，第２の電位源）、２ 接地点（第
２，第１の電位源）、３ 定電流源、４ 出力抵抗、１
１ 第１の組、１２ 第２の組、１３ 第３の組、Ｑ₁
〜Ｑ₉ 第１のＭＯＳトランジスタ、Ｑ₁₁，Ｑ₁₂，Ｑ₁₃
第２のＭＯＳトランジスタ、Ｑ₂₁，Ｑ₂₂，Ｑ₂₃ 第３
のＭＯＳトランジスタ、Ｑ₃₀ 第４のＭＯＳトランジス
タ、Ｒ₁〜Ｒ₉，Ｒ₁₁，Ｒ₁₂，Ｒ₁₃ ソース抵抗、ｓｗ₁
〜ｓｗ₉ スイッチ、ＯＵＴ 出力端子。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の電位源と出力端子間に、第１のＭ
   ＯＳトランジスタとソース抵抗との直列回路を所定数並
   列に接続し、上記各第１のＭＯＳトランジスタのゲート
   と上記第１の電位源との間に、入力デジタル信号に応じ
   て開閉する各スイッチを介して所定のゲート電圧を印加
   し、上記出力端子から上記スイッチオンの第１のトラン
   ジスタ電流の総和を取出すようにした電流加算型デジタ
   ルアナログ変換回路において、上記第１のＭＯＳトラン
   ジスタとソース抵抗との直列回路群を複数組に分け、各
   組毎に、それぞれの組の各第１のＭＯＳトランジスタと
   カレントミラー回路を構成し、これら第１のＭＯＳトラ
   ンジスタのゲート電圧印加端子と上記第１の電位源間
   に、ゲートとドレインが短絡された第２のＭＯＳトラン
   ジスタとソース抵抗との直列回路を接続し、これら各組
   の第２のＭＯＳトランジスタのドレインと第２の電位源
   間に上記各第１、第２のＭＯＳトランジスタと逆極性の
   第３のＭＯＳトランジスタを接続し、これら各組の第３
   のＭＯＳトランジスタとカレントミラー回路を構成し、
   これら第３のＭＯＳトランジスタと同極性で、ソースが
   上記第２の電位源に、ドレインが定電流源を介して上記
   第１の電位源に接続され、ゲートとドレインが短絡され
   て、上記全組の第３のＭＯＳトランジスタのゲートに接
   続された第４のＭＯＳトランジスタを設けたことを特徴
   とする電流加算型デジタルアナログ変換回路。
2. 【請求項２】 分割された上位ビット側の組の第２のＭ
   ＯＳトランジスタのゲートと第１の電位源間の電圧を、
   下位ビット側の組の第２のＭＯＳトランジスタのゲート
   と第１の電位源間の電圧より大となるようにしたことを
   特徴とする請求項１記載の電流加算型デジタルアナログ
   変換回路。
3. 【請求項３】 分割された各組の第１のＭＯＳトランジ
   スタと第２のＭＯＳトランジスタのソース抵抗とこれを
   流れる電流による電圧降下の大きさを各組毎に等しくす
   るとともに、上位ビット側の組の上記電圧降下を、下位
   ビット側の組の電圧降下より大となるようにしたことを
   特徴とする請求項１記載の電流加算型デジタルアナログ
   変換回路。
4. 【請求項４】 分割された各組の第１のＭＯＳトランジ
   スタと第２のＭＯＳトランジスタのゲート長を各組毎に
   等しくするとともに、上位ビット側の組の上記ゲート長
   を、下位ビット側の組のゲート長より短くなるようにし
   たことを特徴とする請求項１記載の電流加算型デジタル
   アナログ変換回路。
5. 【請求項５】 分割された各組の第１のＭＯＳトランジ
   スタと第２のＭＯＳトランジスタのゲート長、ゲート幅
   及びドレイン電流によってきまるゲートソース間電圧を
   各組毎に等しくするとともに、上位ビット側の組の上記
   ゲートソース間電圧を、下位ビット側の組のゲートソー
   ス間電圧より大となるようにしたことを特徴とする請求
   項１記載の電流加算型デジタルアナログ変換回路。