JPH09191218A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH09191218A JPH09191218A JP83796A JP83796A JPH09191218A JP H09191218 A JPH09191218 A JP H09191218A JP 83796 A JP83796 A JP 83796A JP 83796 A JP83796 A JP 83796A JP H09191218 A JPH09191218 A JP H09191218A
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- signal
- current
- transistor
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Abstract
(57)【要約】
【課題】 Ｓ／Ｎ比が大きく、消費電力の少ない、また
電源電圧が低くても動作する増幅回路を提供する。 【解決手段】 信号入力手段１から入力信号を受ける複
数のソース接地型ＦＥＴ２ａ〜２ｄを並列接続した第１
の増幅段２と、第１の増幅段２の共通ドレインＤ1 と電
源Ｅ1 との間に設けた交流負荷４ａと、交流負荷４ａに
コンデンサ５を介して接続した第２の増幅段３を具備し
た構成とし、第２の増幅段３に第１増幅段２から直流電
流を流入せず、交流電流のみとした。
電源電圧が低くても動作する増幅回路を提供する。 【解決手段】 信号入力手段１から入力信号を受ける複
数のソース接地型ＦＥＴ２ａ〜２ｄを並列接続した第１
の増幅段２と、第１の増幅段２の共通ドレインＤ1 と電
源Ｅ1 との間に設けた交流負荷４ａと、交流負荷４ａに
コンデンサ５を介して接続した第２の増幅段３を具備し
た構成とし、第２の増幅段３に第１増幅段２から直流電
流を流入せず、交流電流のみとした。
Description
【０００１】
【発明の属する技術分野】本発明は増幅回路に関し、さ
らに詳しくは磁気記録再生装置等の再生信号を増幅する
ためのヘッド増幅回路に関する。
らに詳しくは磁気記録再生装置等の再生信号を増幅する
ためのヘッド増幅回路に関する。
【０００２】
【従来の技術】従来より磁気記録再生装置等の再生信号
を増幅するためのヘッド増幅回路としては、例えば図
４、図５に示す様な構成のものが知られている。即ち、
図４の増幅回路は入力手段（磁気ヘッド）１０から得た
入力信号を増幅すべく、ソース接地のＦＥＴ２０ａとベ
ース接地のトランジスタ３０を直列接続して成るもので
ある。この構成の増幅回路ではＳ／Ｎ（信号対ノイズレ
シオ）が不十分のため、これを改善すべく図５のような
増幅回路が存在する。図５の増幅回路は、図４の増幅回
路の入力部のＦＥＴを複数個並列に接続したものであ
る。
を増幅するためのヘッド増幅回路としては、例えば図
４、図５に示す様な構成のものが知られている。即ち、
図４の増幅回路は入力手段（磁気ヘッド）１０から得た
入力信号を増幅すべく、ソース接地のＦＥＴ２０ａとベ
ース接地のトランジスタ３０を直列接続して成るもので
ある。この構成の増幅回路ではＳ／Ｎ（信号対ノイズレ
シオ）が不十分のため、これを改善すべく図５のような
増幅回路が存在する。図５の増幅回路は、図４の増幅回
路の入力部のＦＥＴを複数個並列に接続したものであ
る。
【０００３】この場合、ＦＥＴ一個に流れる電流を
ＩS 、ノイズ電流をＩN とすると、トランジスタ３０に
流れる信号電流は４ＩS 、ノイズ電流は√ ４（ＩN ）
2 ］＝２ＩN である。従って、トランジスタ３０の出力
のＳ／Ｎ比はＳ／Ｎ＝４ＩS ／２ＩN ＝２（ＩS ＩN ）
＝２（ＦＥＴ一個の信号／ノイズ）となる。即ち、図４
の増幅回路に比べ図５の増幅回路はＳ／Ｎが２倍（６ｄ
Ｂ）となる。
ＩS 、ノイズ電流をＩN とすると、トランジスタ３０に
流れる信号電流は４ＩS 、ノイズ電流は√ ４（ＩN ）
2 ］＝２ＩN である。従って、トランジスタ３０の出力
のＳ／Ｎ比はＳ／Ｎ＝４ＩS ／２ＩN ＝２（ＩS ＩN ）
＝２（ＦＥＴ一個の信号／ノイズ）となる。即ち、図４
の増幅回路に比べ図５の増幅回路はＳ／Ｎが２倍（６ｄ
Ｂ）となる。
【０００４】ところが、図５の増幅器では、ＦＥＴ２０
b 〜２０e に各々１０ｍＡの直流電流を流すため、トラ
ンジスタ３０には４０ｍＡの直流電流が流れ、負荷抵抗
４０によって、大きな電圧降下が生じてしまう。ここ
で、負荷抵抗４０を４７０Ωとすれば、電圧降下は１
８．８Ｖとなり、電源電圧としては、２０Ｖ以上の高い
電圧が必要となり、電源のコスト、発熱の点で不利であ
った。また、ＦＥＴ２０b 〜２０e に流す電流を小さく
すると、図６に示すようにノイズレベルが高くなり、Ｆ
ＥＴを並列に接続した意味が失われてしまう。
b 〜２０e に各々１０ｍＡの直流電流を流すため、トラ
ンジスタ３０には４０ｍＡの直流電流が流れ、負荷抵抗
４０によって、大きな電圧降下が生じてしまう。ここ
で、負荷抵抗４０を４７０Ωとすれば、電圧降下は１
８．８Ｖとなり、電源電圧としては、２０Ｖ以上の高い
電圧が必要となり、電源のコスト、発熱の点で不利であ
った。また、ＦＥＴ２０b 〜２０e に流す電流を小さく
すると、図６に示すようにノイズレベルが高くなり、Ｆ
ＥＴを並列に接続した意味が失われてしまう。
【０００５】
【発明が解決しようとする課題】そこで本発明が解決し
ようとする課題は、Ｓ／Ｎ比が大きく、消費電力の少な
く、また電源電圧が低くて済む増幅回路を提供すること
である。
ようとする課題は、Ｓ／Ｎ比が大きく、消費電力の少な
く、また電源電圧が低くて済む増幅回路を提供すること
である。
【０００６】
【課題を解決する手段】請求項１に係る増幅回路の発明
は、信号入力手段と、信号入力手段から入力信号を受け
る複数のソース接地型ＦＥＴを並列接続した第１の増幅
段と、第１の増幅段の共通ドレインと電源の間に設けた
交流負荷と、交流負荷にコンデンサを介して接続した第
２の増幅段を具備した構成とし、第２の増幅段に第１増
幅段から直流電流を流さず、信号電流のみを流すように
した。
は、信号入力手段と、信号入力手段から入力信号を受け
る複数のソース接地型ＦＥＴを並列接続した第１の増幅
段と、第１の増幅段の共通ドレインと電源の間に設けた
交流負荷と、交流負荷にコンデンサを介して接続した第
２の増幅段を具備した構成とし、第２の増幅段に第１増
幅段から直流電流を流さず、信号電流のみを流すように
した。
【０００７】請求項２に係る増幅回路の発明は、交流負
荷に代えて定電流回路を接続したことを特徴とする請求
項１に記載の増幅回路の構成とし、第１の増幅段の直流
電流を定電流回路に流し、第２の増幅段には伝えないよ
うにした。
荷に代えて定電流回路を接続したことを特徴とする請求
項１に記載の増幅回路の構成とし、第１の増幅段の直流
電流を定電流回路に流し、第２の増幅段には伝えないよ
うにした。
【０００８】請求項３に係る増幅回路の発明は、信号入
力手段に平衡入力信号ラインを設け、この平衡入力信号
ラインに請求項１または請求項２に記載の増幅回路を接
続したことを特徴とする増幅回路の構成とし、大きな平
衡出力を出力端子に得た。
力手段に平衡入力信号ラインを設け、この平衡入力信号
ラインに請求項１または請求項２に記載の増幅回路を接
続したことを特徴とする増幅回路の構成とし、大きな平
衡出力を出力端子に得た。
【０００９】
【発明の実施の形態】図１〜図３を参照して、本発明の
実施の形態を説明する。 第１の実施の形態例 図１は本発明の第１の実施の形態例に係る増幅回路を示
す。この図１において、ソース接地したＦＥＴ２a 〜２
d を並列接続した第１の増幅段２の共通ゲートＧ1 に入
力手段（磁気ヘッド）１を接続し、共通ドレインＤ1 と
電源Ｅ1 との間に交流負荷（インダクタンス）４ａを接
続し、共通ドレインＤ1 にはコンデンサ５を介して、第
２の増幅段３を接続している。そして、第２の増幅段３
はベース接地したトランジスタ３ａを含み、そのエミッ
タＥｍ1 にコンデンサＤ1 が接続されている。
実施の形態を説明する。 第１の実施の形態例 図１は本発明の第１の実施の形態例に係る増幅回路を示
す。この図１において、ソース接地したＦＥＴ２a 〜２
d を並列接続した第１の増幅段２の共通ゲートＧ1 に入
力手段（磁気ヘッド）１を接続し、共通ドレインＤ1 と
電源Ｅ1 との間に交流負荷（インダクタンス）４ａを接
続し、共通ドレインＤ1 にはコンデンサ５を介して、第
２の増幅段３を接続している。そして、第２の増幅段３
はベース接地したトランジスタ３ａを含み、そのエミッ
タＥｍ1 にコンデンサＤ1 が接続されている。
【００１０】そして、ＦＥＴ２ａ〜２ｄの共通ドレイン
Ｄ1 には交流負荷としてのインダクタンス４ａを通して
電源が供給されているので、このインダクタンス４ａに
よる直流電圧の降下は殆どないので、電源電圧Ｅ1 がそ
のまま印加されている。また、インダクタンス４ａは高
周波信号電流は通さないので、信号はコンデンサ５を通
して、第２の増幅段３のトランジスタ３ａのエミッタＥ
ｍ1 に流れ込み、トランジスタ３ａのコレクタに設けた
出力端子６に増幅された出力を生じる。
Ｄ1 には交流負荷としてのインダクタンス４ａを通して
電源が供給されているので、このインダクタンス４ａに
よる直流電圧の降下は殆どないので、電源電圧Ｅ1 がそ
のまま印加されている。また、インダクタンス４ａは高
周波信号電流は通さないので、信号はコンデンサ５を通
して、第２の増幅段３のトランジスタ３ａのエミッタＥ
ｍ1 に流れ込み、トランジスタ３ａのコレクタに設けた
出力端子６に増幅された出力を生じる。
【００１１】また、入力手段としての磁気ヘッド１ａか
ら再生される信号電圧Ｖｈは０．５Ｖ程度の微小なレベ
ルなので、ＦＥＴ２ａ〜２ｄの各素子の相互コンダクタ
ンスｇm が２０ｍ１／Ωの時、各ＦＥＴ２ａ〜２ｄに流
れる信号電流Ｉs は、Ｉs ＝Ｖh ×ｇm ＝０．５×２０
ｍ１／Ω×４＝４０μＡP-P となる。そして、ＦＥＴ２
ａ〜２ｄに流れる信号電流は、合流してトランジスタ３
ａのエミッタＥｍ1 に流れ込み、これが増幅されて負荷
抵抗７に信号電圧Ｖｓとして現れる。この信号電圧Ｖｓ
は、負荷抵抗７が４７０Ωとすると、Ｖｓ＝Ｉｓ×Ｒｆ
（負荷抵抗値）＝１８．８ｍＶP-P である。
ら再生される信号電圧Ｖｈは０．５Ｖ程度の微小なレベ
ルなので、ＦＥＴ２ａ〜２ｄの各素子の相互コンダクタ
ンスｇm が２０ｍ１／Ωの時、各ＦＥＴ２ａ〜２ｄに流
れる信号電流Ｉs は、Ｉs ＝Ｖh ×ｇm ＝０．５×２０
ｍ１／Ω×４＝４０μＡP-P となる。そして、ＦＥＴ２
ａ〜２ｄに流れる信号電流は、合流してトランジスタ３
ａのエミッタＥｍ1 に流れ込み、これが増幅されて負荷
抵抗７に信号電圧Ｖｓとして現れる。この信号電圧Ｖｓ
は、負荷抵抗７が４７０Ωとすると、Ｖｓ＝Ｉｓ×Ｒｆ
（負荷抵抗値）＝１８．８ｍＶP-P である。
【００１２】このように、トランジスタ３ａに流れる信
号電流及びトランジスタ３ａのコレクタの信号電圧は微
小なレベルであるので、トランジスタ３ａのコレクタ電
流及び電源電圧は小さくて済む。
号電流及びトランジスタ３ａのコレクタの信号電圧は微
小なレベルであるので、トランジスタ３ａのコレクタ電
流及び電源電圧は小さくて済む。
【００１３】第２の実施の形態例 図２に示す増幅回路は、第２の実施の形態例の交流負荷
（インダクタンス）４ａを定電流回路４ｂに置き換えた
増幅回路であり、定電流回路４ｂのトランジスタ４ｂ1
のコレクタ電流をＦＥＴ２ａ〜２ｄの合成電流より小さ
く設定してあり、その間の電流差はトランジスタ４ｂ1
に並列に接続された抵抗４ｂ2 に流れる。この為、ＦＥ
Ｔ２ａ〜２ｄの素子の直流特性のバラツキにより、合成
電流にバラツキが生じても、電流のバラツキは抵抗４ｂ
2 に流れる電流変化で吸収され、トランジスタ４ｂ1 の
電流値は一定となる。従って、トランジスタ４ｂ1 の定
電流特性に悪影響がなく、一定条件の負荷特性が維持で
きる。
（インダクタンス）４ａを定電流回路４ｂに置き換えた
増幅回路であり、定電流回路４ｂのトランジスタ４ｂ1
のコレクタ電流をＦＥＴ２ａ〜２ｄの合成電流より小さ
く設定してあり、その間の電流差はトランジスタ４ｂ1
に並列に接続された抵抗４ｂ2 に流れる。この為、ＦＥ
Ｔ２ａ〜２ｄの素子の直流特性のバラツキにより、合成
電流にバラツキが生じても、電流のバラツキは抵抗４ｂ
2 に流れる電流変化で吸収され、トランジスタ４ｂ1 の
電流値は一定となる。従って、トランジスタ４ｂ1 の定
電流特性に悪影響がなく、一定条件の負荷特性が維持で
きる。
【００１４】第３の実施の形態例 図３は平衡入出力で動作する差動増幅器方式とした例で
あり、入力手段（磁気ヘッド）１から入力信号を平衡入
力ライン１ａ、１ｂに得て、これを第１、第２の増幅回
路に印加し、平衡した大きな出力を出力端子６ａ、６ｂ
に得るものである。ここでの、第１、第２の増幅回路８
ａ、８ｂは前述した、第１の実施の形態例か第２の実施
の形態例の増幅回路を用いるものとする。
あり、入力手段（磁気ヘッド）１から入力信号を平衡入
力ライン１ａ、１ｂに得て、これを第１、第２の増幅回
路に印加し、平衡した大きな出力を出力端子６ａ、６ｂ
に得るものである。ここでの、第１、第２の増幅回路８
ａ、８ｂは前述した、第１の実施の形態例か第２の実施
の形態例の増幅回路を用いるものとする。
【００１５】
【発明の効果】本発明によれば、Ｓ／Ｎ比の大きい、消
費電力の少ない、低い電源電圧で動作させることができ
る増幅回路が提供できる。
費電力の少ない、低い電源電圧で動作させることができ
る増幅回路が提供できる。
【図１】 本発明の第１の実施の形態例に係る増幅回路
の回路図。
の回路図。
【図２】 本発明の第２の実施の形態例に係る増幅回路
の回路図。
の回路図。
【図３】 本発明の第３の実施の形態例に係る増幅回路
の回路図。
の回路図。
【図４】 従来の増幅回路の回路図。
【図５】 従来の他の増幅回路の回路図。
【図６】 従来の増幅回路のドレイン電流に対するノイ
ズレベルの変化曲線。
ズレベルの変化曲線。
１、１０ 入力手段（磁気ヘッド） １ａ、１ｂ 平衡入力ライン ２ 第１の増幅段 ２ａ、２ｂ、２ｃ、２ｄ ＦＥＴ ２０ａ、２０ｂ、２０ｃ、２０ｄＦＥＴ ３ 第２の増幅段 ３ａ トランジスタ ４ａ 交流負荷（インダクタンス） ４ｂ 定電流回路 ４ｂ1 並列抵抗 ４ｂ2 トランジスタ ５ コンデンサ ６、６ａ、６ｂ 出力端子 ７、４０ 負荷抵抗 ８ａ、８ｂ 第１、第２の増幅回路 Ｅｍ1 エミッタ Ｇ1 ゲート Ｄ1 共通ドレイン Ｅ1 、Ｅ2 、Ｅ3 電源
Claims (3)
- 【請求項１】 信号入力手段と、 該信号入力手段から入力信号を受ける、複数のソース接
地型ＦＥＴを並列接続した第１の増幅段と、 該第１の増幅段の共通ドレインと電源の間に設けた交流
負荷と、 前記交流負荷にコンデンサを介して接続した、 第２の増幅段を具備した増幅回路。 - 【請求項２】 前記交流負荷に代えて、定電流回路を接
続したことを特徴とする請求項１に記載の増幅回路。 - 【請求項３】 信号入力手段が平衡入力信号ラインを有
し、 該平衡入力信号ラインに請求項１または請求項２に記載
の増幅回路を接続したことを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP83796A JPH09191218A (ja) | 1996-01-08 | 1996-01-08 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP83796A JPH09191218A (ja) | 1996-01-08 | 1996-01-08 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191218A true JPH09191218A (ja) | 1997-07-22 |
Family
ID=11484742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP83796A Pending JPH09191218A (ja) | 1996-01-08 | 1996-01-08 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09191218A (ja) |
-
1996
- 1996-01-08 JP JP83796A patent/JPH09191218A/ja active Pending
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