JPH0918353A - リードソロモン符号の除算方法及びその回路 - Google Patents

リードソロモン符号の除算方法及びその回路

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JPH0918353A
JPH0918353A JP7162612A JP16261295A JPH0918353A JP H0918353 A JPH0918353 A JP H0918353A JP 7162612 A JP7162612 A JP 7162612A JP 16261295 A JP16261295 A JP 16261295A JP H0918353 A JPH0918353 A JP H0918353A
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vector
reed
solomon code
gate
circuit
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JP7162612A
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Manabu Nasu
学 那須
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Fujitsu Ltd
Fujitsu Peripherals Ltd
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Fujitsu Ltd
Fujitsu Peripherals Ltd
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Abstract

(57)【要約】 【目的】 従来使用されていた逆元テーブルを使用せず
に、除数のデータ及び被除数のデータから１クロックの
遅延で直接演算が可能なリードソロモン符号の除算方法
及びその回路の提供を目的とする。 【構成】 被除数となるリードソロモン符号のベクトル
と除数となるリードソロモン符号のベクトルの逆元ベク
トルとを乗算することにより、前者を後者で除算するリ
ードソロモン符号の除算方法であって、まず除数となる
リードソロモン符号のベクトルの逆元ベクトルをクラメ
ールの公式により求め、次に被除数となるリードソロモ
ン符号のベクトルと求められた逆元ベクトルとを乗算す
る。これにより、被除数となるリードソロモン符号のベ
クトルを前記除数となるリードソロモン符号のベクトル
で除算した結果が得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、主としてディジタルデ
ータの誤り訂正の際に必要なリードソロモン符号の除算
方法及びその回路に関する。
【０００２】
【従来の技術】種々のディジタルデータの送受信，記憶
媒体に対する書き込み，読み出しに際して、リードソロ
モン符号を利用した演算を利用して誤り訂正が行なわれ
る。図５のブロック図にそのような誤り訂正回路の基本
的な構成例を示す。なお、この図５に示されている誤り
訂正回路はたとえば磁気テープ装置等の記憶媒体にデー
タを書き込み、またそれからデータを読出す際にそのデ
ータに誤りが発生した場合において、その誤りを検出
し、また可能な範囲で訂正することを目的としている。
【０００３】図５において、参照符号41はパリティデー
タ付加回路であり、記憶媒体に書き込まれるべきデータ
にパリティデータを付加して書き込みデータを生成す
る。このパリティデータ付加回路41により生成された書
き込みデータは記憶媒体42に書込まれる。
【０００４】データが記憶媒体42から読み出される場合
は誤りを含んでいる可能性がある。そのような記憶媒体
42から読み出された読み出しデータは誤り検出回路43及
びデータ補正回路45に入力される。誤り検出回路43に入
力された読み出しデータはそれに含まれる誤りが検出さ
れる。訂正データ発生回路44では、誤り検出回路43が検
出した誤りに基づいて誤り訂正データが生成される。そ
して、データ補正回路45では、記憶媒体42から読み出さ
れた読み出しデータに対して訂正データ発生回路44で生
成された誤り訂正データにより誤り訂正を行なった読み
出しデータを生成して出力する。
【０００５】これらの一連の動作を実現するために、記
憶媒体42に書込まれるデータ, 記憶媒体42から読み出さ
れるデータの双方に対してリードソロモン符号を用いた
演算を行なう必要がある。中でも、訂正データ発生回路
44においては、リードソロモン符号についての除算を行
なう必要がある。
【０００６】図６はそのようなリードソロモン符号の除
算を行なうための従来の除算回路の構成例を示すブロッ
ク図である。なおここでは、ベクトルをベクトルで除算
する場合は、除数となるベクトルの逆元ベクトルを被除
数に乗算しても同一の結果が得られるという原理を利用
して、除算を行なう代わりに逆元ベクトルの乗算を行な
う。
【０００７】図６において、参照符号51は逆元テーブル
を示しており、任意のベクトルの逆元ベクトルをテーブ
ルの形で記憶している。従って、除数 (除算の分母) と
なるベクトルαn ＝[an1 an2 an3] の各要素のデータが
入力されると、逆元テーブル51は入力されたベクトルの
逆元ベクトルをレジスタ52へ出力する。レジスタ52は逆
元テーブル51から出力された逆元ベクトルＸ＝ [x1 x2
x3] の各要素のデータを保持すると共に乗算回路53に与
える。この乗算回路53には被除数 (除算の分子) となる
ベクトルαi ＝[ai1 ai2 ai3] の各要素のデータが別途
与えられており、レジスタ52から出力されているデータ
と乗算を行なう。この乗算回路53による乗算の結果は、
ベクトルαi ＝[ai1 ai2 ai3] をベクトルαn ＝[an1 a
n2 an3]で除算した結果のベクトルＤ＝[d1 d2 d3]と同
一である。
【０００８】
【発明が解決しようとする課題】ところで、上述のよう
な除数のベクトルの逆元ベクトルと被除数のベクトルと
を乗算することにより除算を行なう回路では、除数の逆
元ベクトルをテーブルから読み出して一旦レジスタに保
持し、その後に乗算回路において被除数との乗算を行な
うように構成されている。このため、一般的なクロック
同期の回路では１クロック分の遅延が発生し、一回の演
算について合計２クロックの遅延を要する。従って、演
算回数が多くなる場合には高速演算には不向きである。
これは、ディジタルデータの送受信，記憶媒体に対する
書き込み，読み出しを高速で処理する際に種々の問題を
招来する。
【０００９】本発明はこのような事情に鑑みてなされた
ものであり、従来使用されていた逆元テーブルを使用せ
ずに、除数のデータ及び被除数のデータから１クロック
の遅延で直接演算が可能なリードソロモン符号の除算方
法及びその回路の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明に係るリードソロ
モン符号の除算方法は、被除数となるリードソロモン符
号のベクトルと除数となるリードソロモン符号のベクト
ルの逆元ベクトルとを乗算することにより、前者を後者
で除算するリードソロモン符号の除算方法であって、ま
ず除数となるリードソロモン符号のベクトルの逆元ベク
トルをクラメールの公式により求め、次に被除数となる
リードソロモン符号のベクトルと求められた逆元ベクト
ルとを乗算する。
【００１１】また本発明に係るリードソロモン符号の除
算回路は、被除数となるリードソロモン符号のベクトル
αi の各要素 ai1, ai2, ai3…のデータと、除数とな
るリードソロモン符号のベクトルαn の各要素 an1, a
n2, an3…のデータとを入力し、ベクトルαi をベクト
ルαn で除算した除算結果のベクトルＤの各要素 d1,d
2, d3 …のデータを出力するリードソロモン符号の除
算回路であって、ベクトルαn の逆元ベクトルＸの各要
素 x1, x2, x3 …をクラメールの公式によりベクトルα
n の各要素 an1, an2, an3…で表した結果とベクトル
αi の各要素 a i1, ai2, ai3…との乗算結果を表す式
中の乗算に ANDゲートを、加算に XORゲートをそれぞれ
対応させ、各要素のデータのゲートへの入力及び各ゲー
ト相互間の接続を式に対応して回路構成することによ
り、除算結果のベクトルの各要素 d 1, d2, d3 …のデ
ータをそれぞれ出力する回路を備えている。
【００１２】
【作用】本発明に係るリードソロモン符号の除算方法で
は、クラメールの公式により求められた除数となるリー
ドソロモン符号のベクトルの逆元ベクトルと被除数とな
るリードソロモン符号のベクトルが乗算されることによ
り、被除数となるリードソロモン符号のベクトルを除数
となるリードソロモン符号のベクトルで除算した結果が
得られる。
【００１３】また本発明に係るリードソロモン符号の除
算回路では、ベクトルαn の逆元ベクトルＸの各要素 x
1, x2, x3 …をクラメールの公式によりベクトルαn の
各要素 an1, an2, an3…で表した結果とベクトルαi
の各要素 ai1, ai2, ai3…との乗算が、各要素のデー
タの乗算が ANDゲートで、加算が XORゲートでそれぞれ
処理され、最終的に除算結果のベクトルの各要素 d1,
d2, d3 …のデータが出力される。
【００１４】
【実施例】以下、本発明のリードソロモン符号の除算方
法の原理について説明する。
【００１５】いまたとえば、任意の８次元ベクトルαn
＝[an1 an2 an3 an4 an5 an6 an8]とその逆元ベクトル
Ｘ＝[x1 x2 x3 x4 x5 x6 x8]において、逆元の定義から
下記式(1) が成立する。
【００１６】
【数１】
【００１７】但し、リードソロモン符号の演算規則か
ら、乗算は論理積(AND) が、加算は排他的論理和(EXOR)
がそれぞれ用いられる。ここで、クラメールの公式か
ら、 x1に関して下記式(2) が成立する。
【００１８】
【数２】
【００１９】上記式(2) を一般化すると下記式(3) が成
立する。
【００２０】
【数３】
【００２１】ところで、演算の対象となるベクトルは８
次元の巡回符号であるから行列 [α n ] は正則であるの
で、行列 [αn ] の逆行列 [αn ] -1は必ず存在する。
従って、det[αn ] ＝１となる。但し、det[αn ] ≠
０。このことから、ベクトルα n の逆元ベクトルＸの第
ｉ番目の要素 xi は一般に下記式(4) にて表される。
【００２２】
【数４】
【００２３】この結果は一般のｊ次元リードソロモン符
号に拡張可能であるが、以下では簡略化のために、３次
元のリードソロモン符号に関して、任意のベクトルαn
の逆元ベクトルＸを求める場合について説明する。
【００２４】３次元のリードソロモン符号に関しては、
下記式(5) 及び下記式(6) が成立する。
【００２５】
【数５】
【００２６】一方、３次元の任意のベクトルαn ＝[an1
an2 an3] に関しては下記式(7) 及び下記式(8) が成立
する。
【００２７】
【数６】
【００２８】従って、行列 [αn ] に関して下記式(9)
が成立する。
【００２９】
【数７】
【００３０】また、ベクトルαn の逆元ベクトルＸ＝
[x1 x2 x3] に関しては下記式(10)が成立する。
【００３１】
【数８】
【００３２】ここでクラメールの公式から、逆元ベクト
ルＸの各要素 x1, x2, x3 に関して下記式(11), 式(12)
及び式(13)がそれぞれ成立する。
【００３３】
【数９】
【００３４】以上の結果をまとめると、ベクトルαn ＝
[an1 an2 an3] の逆元ベクトルＸ＝[x1 x2 x3]は一般に
下記式(14)にて表される。
【００３５】 [x1 x2 x3] ＝ [(an2)2＋(an1)2＋ an1・ an3, (an1)2＋ an2・ an3, (an1)2＋(an2)2＋(an3)2＋ an1・ an2] … (14)
【００３６】従って、逆元ベクトルＸの行列 [Ｘ] は、
下記式(15)にて表されるＸ＊[ α1] 及び式(16)にて表
されるＸ＊[ α2 ] から式(17)にて表される。
【００３７】
【数１０】
【００３８】
【数１１】
【００３９】従って、一般にベクトルαi をベクトルα
n で除算した結果は下記式(18)にて表される。
【００４０】
【数１２】
【００４１】上記式(18)の解[d1 d2 d3]が最終的に得ら
れればよいので、除算の除数となるベクトルαn ＝[an1
an2 an3] の要素 an1,an2,an3それぞれと、被除数とな
るベクトルαi ＝[ai1 ai2 ai3] の要素 ai1,ai2,ai3そ
れぞれとを入力とし、 d1,d2,d3 それぞれをワイヤード
ロジックで求めるハードウェアを構成することによりク
ロック非同期のリードソロモン符号の除算回路を実現す
ることができる。
【００４２】具体的には、前述した如く、リードソロモ
ン符号の演算規則から、乗算は論理積(AND論理),加算は
排他的論理和 (EXOR論理) であるから、また乗算は論理
積(AND論理) であることから二乗は元のデータと同一値
になるから、式(18)を ANDゲートとEXORゲートとを組み
合わせてワイヤードロジックで構成することは容易であ
る。
【００４３】以下、上述の本発明のリードソロモン符号
の除算方法の原理に基づいた本発明のリードソロモン符
号の除算回路の具体的な実施例について、図面を参照し
て説明する。
【００４４】式(18)において、除算結果のベクトルＤの
要素 d1 を加算の部分で分割してそれぞれの部分をA1,
B1, C1とすると、下記(19)式のように表すことができ
る。
【００４５】
【００４６】従って、A1, B1, C1をそれぞれ下記式(2
0), (21), (22)として、それぞれを個別の回路で求め、
最後に加算(EXOR)すれば要素 d1 が求まる。
【００４７】 A1 ＝ ai1・｛(an3)2＋ an1・ an3＋ an1・ an2｝ … (20) B1 ＝ ai2・｛(an1)2＋ an2・ an3｝ … (21) C1 ＝ ai3・｛(an2)2＋(an1)2＋ an1・ an3｝ … (22)
【００４８】以下、本発明のリードソロモン符号の除算
回路の一部である除算結果のベクトルＤの要素 d1 を求
める回路10の一構成例を示す図１の回路図を参照して説
明する。まず、A1を求める回路11について説明する。A1
は式(20)に示されているように、 ai1に｛(an3)2＋ an1
・ an3＋ an1・ an2｝を乗算(AND) すればよいので、a
n1と an3との乗算を ANDゲート101 で行なうと共に an1
と an2との乗算を ANDゲート102 で行なう。(an3)2は a
n3と同一であるので、 ANDゲート101 の出力と同102 の
出力と an3との加算(EXOR)をEXORゲート103 で行い、そ
の結果と ai1との乗算(AND) を ANDゲート104 で行な
う。この ANDゲート104 の出力がA1に相当する。
【００４９】次に、B1を求める回路12について説明す
る。B1は式(21)に示されているように、 ai2に｛(an1)2
＋ an2・ an3｝を乗算(AND) すればよいので、まず an2
と an3との乗算(AND) を ANDゲート105 で行なう。
(an1)2は an1と同一であるので、 ANDゲート105 の出力
と an1との加算(EXOR)をEXORゲート106 で行い、この結
果とai2との乗算(AND) を ANDゲート107 で行なう。こ
の ANDゲート107 の出力がB1に相当する。
【００５０】次に、C1を求める回路13について説明す
る。C1は式(22)に示されているように、 ai3に｛(an2)2
＋(an1)2＋ an1・ an3｝を乗算(AND) すればよいので、
まず a n1と an3との乗算(AND) を ANDゲート108 で行な
う。(an2)2は an2と、(an1)2はan1とそれぞれ同一であ
るので、 ANDゲート108 の出力と an2と an1との加算(E
XOR)をEXORゲート109 で行い、この結果と ai3との乗算
(AND) を ANDゲート110で行なう。この ANDゲート110
の出力がC1に相当する。
【００５１】以上でA1, B1, C1が求まるので、 ANDゲー
ト104, 107, 110 の出力をEXORゲート111 で加算(EXOR)
すれば、その出力として要素 d1 が求まる。
【００５２】次に、要素 d2 を求める回路について説明
する。式(18)において、要素 d2 を加算の部分で分割し
てそれぞれの部分をA2, B2, C2とすると、下記(23)式の
ように表すことができる。
【００５３】 d2 ＝ ai1・｛(an2)2＋ an1・ an3＋ an2・ an3｝ ＋ ai2・｛(an3)2＋ an1・ an3＋ an1・ an2｝ ＋ ai3・｛(an1)2＋ an2・ an3｝ ＝A2＋B2＋C2 … (23)
【００５４】従って、A2, B2, C2をそれぞれ下記式(2
4), (25), (26)として、それぞれを個別の回路で求め、
最後に加算(EXOR)すれば要素 d2 が求まる。
【００５５】 A2＝ ai1・｛(an2)2＋ an1・ an3＋ an2・ an3｝ … (24) B2＝ ai2・｛(an3)2＋ an1・ an3＋ an1・ an2｝ … (25) C2＝ ai3・｛(an1)2＋ an2・ an3｝ … (26)
【００５６】以下、本発明のリードソロモン符号の除算
回路の一部である除算結果のベクトルＤの要素 d2 を求
める回路20の一構成例を示す図２の回路図を参照して説
明する。まず、A2を求める回路21について説明する。A2
は式(24)に示されているように、 ai1に｛(an2)2＋ an1
・ an3＋ an2・ an3｝を乗算(AND) すればよいので、a
n1と an3との乗算(AND) を ANDゲート201 で行なうと共
に an2と an3との乗算(AND) を ANDゲート202 で行な
う。(an2)2は an2と同一であるので、 ANDゲート201 の
出力と同202 の出力と an2との加算(EXOR)をEXORゲート
203 で行い、その結果と ai1との乗算(AND) を ANDゲー
ト204 で行なう。この ANDゲート204 の出力がA2に相当
する。
【００５７】次に、B2を求める回路22について説明す
る。B2は式(25)に示されているように、 ai2に｛(an3)2
＋ an1・ an3＋ an1・ an2｝を乗算(AND) すればよいの
で、まず an1と an2との乗算(AND) を ANDゲート205 で
行なうと共に an1と an3 の乗算(AND) を ANDゲート20
6 で行なう。(an3)2は an3と同一であるので、 ANDゲー
ト205 の出力と同206 の出力と an3との加算(EXOR)をEX
ORゲート207 で行い、この結果と ai2との乗算(AND) を
ANDゲート208 で行なう。この ANDゲート208 の出力が
B2に相当する。
【００５８】次に、C2を求める回路23について説明す
る。C2は式(26)に示されているように、 ai3に｛(an1)2
＋ an2・ an3｝を乗算(AND) すればよいので、まず an2
と an3との乗算(AND) を ANDゲート209 で行なう。
(an1)2は an1と同一であるので、 ANDゲート209 の出力
と an1との加算(EXOR)をEXORゲート210 で行い、この結
果とai3との乗算(AND) を ANDゲート211 で行なう。こ
の ANDゲート211 の出力がC2に相当する。
【００５９】以上でA2, B2, C2が求まるので、 ANDゲー
ト204, 208, 211 の出力をEXORゲート212 で加算(EXOR)
すれば、その出力として要素 d2 が求まる。
【００６０】次に、要素 d3 を求める回路について説明
する。式(18)において、要素 d3 を加算の部分で分割し
てそれぞれの部分をA3, B3, C3とすると、下記(27)式の
ように表すことができる。
【００６１】 d3 ＝ ai1・｛(an1)2＋ an2・ an3｝ ＋ ai2・｛(an2)2＋(an1)2＋ an1・ an3｝ ＋ ai3・｛(an1)2＋(an2)2＋(an3)2＋ an1・ an2｝ ＝A3＋B3＋C3 … (27)
【００６２】従って、A3, B3, C3をそれぞれ下記式(2
8), (29), (30)として、それぞれを個別の回路で求め、
最後に加算 (EXOR) すれば要素 d3 が求まる。
【００６３】 A3＝ ai1・｛(an1)2＋ an2・ an3｝ … (28) B3＝ ai2・｛(an2)2＋(an1)2＋ an1・ an3｝ … (29) C3＝ ai3・｛(an1)2＋(an2)2＋(an3)2＋ an1・ an2｝… (30)
【００６４】以下、本発明のリードソロモン符号の除算
回路の一部である除算結果のベクトルＤの要素 d3 を求
める回路30の一構成例を示す図３の回路図を参照して説
明する。まず、A3を求める回路31について説明する。A3
は式(28)に示されているように、 ai1に｛(an1)2＋ an2
・ an3｝を乗算(AND) すればよいので、 an2と an3との
乗算(AND) を ANDゲート301 で行なう。(an1)2は an1と
同一であるので、 ANDゲート301 の出力と an1との加算
(EXOR)をEXORゲート302 で行い、その結果と a i1との乗
算(AND) を ANDゲート303 で行なう。この ANDゲート30
3 の出力がA3に相当する。
【００６５】次に、B3を求める回路32について説明す
る。B3は式(29)に示されているように、 ai2に｛(an2)2
＋(an1)2＋ an1・ an3｝を乗算(AND) すればよいので、
まず a n1と an3との乗算(AND) を ANDゲート304 で行な
う。(an2)2は an2と、(an1)2はan1とそれぞれ同一であ
るので、 ANDゲート304 の出力と an1と an3との加算(E
XOR)をEXORゲート305 で行い、この結果と ai2との乗算
(AND) を ANDゲート306で行なう。この ANDゲート306
の出力がB3に相当する。
【００６６】次に、C3を求める回路33について説明す
る。C3は式(30)に示されているように、 ai3に｛(an1)2
＋(an2)2＋(an3)2＋ an1・ an2｝を乗算(AND) すればよ
いので、まず an1と an2との乗算(AND) を ANDゲート30
7 で行なう。(an1)2は an1と、(an2)2は an2と、(an3)2
は an3とそれぞれ同一であるので、 ANDゲート307 の出
力と an1と an2と an3との加算(EXOR)をEXORゲート308
で行い、この結果と ai3との乗算(AND) を ANDゲート30
9 で行なう。この ANDゲート309 の出力がC3に相当す
る。
【００６７】以上でA3, B3, C3が求まるので、 ANDゲー
ト303, 306, 309 の出力をEXORゲート310 で加算(EXOR)
すれば、その出力として要素 d3 が求まる。
【００６８】従って、上述の図１，図２及び図３に示さ
れている回路を一つにまとめることにより、入力信号と
してベクトルαn の各要素のデータ an1, an2, an3及
びベクトルαi の各要素 ai1, ai2, ai3のデータを入
力し、出力信号として除算結果のベクトルＤの各要素 d
1, d2, d3 のデータを出力する本発明のリードソロモ
ン符号の除算回路を構成することが出来る。図４のブロ
ック図はそのような本発明のリードソロモン符号の除算
回路の全体の構成例を示している。
【００６９】図４において、参照符号１は本発明のリー
ドソロモン符号の除算回路を示しており、前述の図１に
示されている要素 d1 を求める回路10と、図２に示され
ている要素 d2 を求める回路20と、図３に示されている
要素 d3 を求める回路30とを内蔵している。
【００７０】このような図４に示されている本発明のリ
ードソロモン符号の除算回路１により、除数 (除算の分
母) となるベクトルαn ＝[an1 an2 an3] の各要素のデ
ータと被除数 (除算の分子) となるベクトルαi ＝[ai1
ai2 ai3] の各要素のデータとを入力し、除算の結果の
ベクトルＤ＝[d1 d2 d3]の各要素のデータが得られる。
【００７１】ところで、上記実施例では３次元のリード
ソロモン符号に関して説明したが、それ以外の次元のリ
ードソロモン符号に関しても適用可能であることは言う
までもない。
【００７２】なお、一般的な誤り訂正回路に使用される
８次元のリードソロモン符号に本発明のリードソロモン
符号の除算回路を適用した場合、その論理段数は20乃至
30段程度になる。その場合の１段当りの遅延時間は0.5n
s 程度であるので、除算回路全体としての遅延時間は10
乃至15nsとなる。一方、記憶媒体に対するディジタルデ
ータの書き込み時のクロックは一般的には5MHz程度であ
る。この場合、１サイクルは200ns になるため、上述の
10乃至15ns程度の遅延時間に更に配線遅延を考慮しても
実用上は充分に１クロックサイクルの期間で除算が完了
する。
【００７３】
【発明の効果】以上に詳述したように、本発明のリード
ソロモン符号の除算方法及び回路によれば、従来技術に
おいて使用されていた逆元テーブルは使用しないため、
それに必要な１クロックサイクルの遅延が無くなり、演
算回数が多くなる場合にも高速演算が可能になる。
【図面の簡単な説明】
【図１】本発明のリードソロモン符号の除算回路の一部
の構成例を示す回路図である。
【図２】本発明のリードソロモン符号の除算回路の一部
の構成例を示す回路図である。
【図３】本発明のリードソロモン符号の除算回路の一部
の構成例を示す回路図である。
【図４】本発明のリードソロモン符号の除算回路の全体
を示すブロック図である。
【図５】誤り訂正回路の基本的な構成例を示すブロック
図である。
【図６】従来のリードソロモン符号の除算回路の構成例
を示すブロック図である。
【符号の説明】
１ 本発明のリードソロモン符号の除算回路 10 d1 を求める回路 20 d2 を求める回路 30 d3 を求める回路 101 ANDゲート 102 ANDゲート 103 EXORゲート 104 ANDゲート 105 ANDゲート 106 EXORゲート 107 ANDゲート 108 ANDゲート 109 EXORゲート 110 ANDゲート 111 EXORゲート

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 被除数となるリードソロモン符号のベク
    トルと除数となるリードソロモン符号のベクトルの逆元
    ベクトルとを乗算することにより、前者を後者で除算す
    るリードソロモン符号の除算方法において、 前記除数となるリードソロモン符号のベクトルの逆元ベ
    クトルをクラメールの公式により求め、 被除数となるリードソロモン符号のベクトルと前記求め
    られた逆元ベクトルとを乗算することにより、前記被除
    数となるリードソロモン符号のベクトルを前記除数とな
    るリードソロモン符号のベクトルで除算した結果を得る
    ことを特徴とするリードソロモン符号の除算方法。
  2. 【請求項２】 被除数となるリードソロモン符号のベク
    トルαi の各要素 a i1, ai2, ai3…のデータと、除数
    となるリードソロモン符号のベクトルαn の各要素 a
    n1, an2, an3…のデータとを入力し、ベクトルαi を
    ベクトルαn で除算した除算結果のベクトルＤの各要素
    d1, d2, d3 …のデータを出力するリードソロモン符
    号の除算回路において、 前記ベクトルαn の逆元ベクトルＸの各要素 x1, x2, x
    3 …をクラメールの公式により前記ベクトルαn の各要
    素 an1, an2, an3…で表した結果と前記ベクトルαi
    の各要素 ai1, ai2, ai3…との乗算結果を表す式中の
    乗算に ANDゲートを、加算に XORゲートをそれぞれ対応
    させ、各要素のデータの前記ゲートへの入力及び各ゲー
    ト相互間の接続を前記式に対応して回路構成することに
    より、除算結果のベクトルの各要素 d1, d2, d3 …の
    データをそれぞれ出力する回路を備えたことを特徴とす
    るリードソロモン符号の除算回路。
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