JPH0918208A - ハイブリッド回路 - Google Patents
ハイブリッド回路Info
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- JPH0918208A JPH0918208A JP7165115A JP16511595A JPH0918208A JP H0918208 A JPH0918208 A JP H0918208A JP 7165115 A JP7165115 A JP 7165115A JP 16511595 A JP16511595 A JP 16511595A JP H0918208 A JPH0918208 A JP H0918208A
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- Japan
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- line
- lumped constant
- lines
- coplanar
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 本発明はライン長を短縮し得、占有面積を小
さくし得るハイブリッド回路を提供することを目的とす
る。 【構成】 プリント基板１の表面と裏面に対称な第１及
び第２のコプレナーライン２及び３が配置されている。
第１のコプレナーライン２は中央に設けられた第１のス
トリップライン４とその周辺に設けられたグランド５か
らなる。第２のコプレナーライン３は中央に設けられた
第２のストリップライン６とその周辺に設けられたグラ
ンド７からなる。ストリップライン４及び６の中央部の
間にはプリント基板１の両面の結合度を確保するための
集中定数容量８が配置されている。ライン両端の基板両
面のストリップライン４及び６の間に集中定数容量９及
び１０が配置されている。ポートインピーダンスを整合
するための集中定数容量１１〜１４が配置されている。
さくし得るハイブリッド回路を提供することを目的とす
る。 【構成】 プリント基板１の表面と裏面に対称な第１及
び第２のコプレナーライン２及び３が配置されている。
第１のコプレナーライン２は中央に設けられた第１のス
トリップライン４とその周辺に設けられたグランド５か
らなる。第２のコプレナーライン３は中央に設けられた
第２のストリップライン６とその周辺に設けられたグラ
ンド７からなる。ストリップライン４及び６の中央部の
間にはプリント基板１の両面の結合度を確保するための
集中定数容量８が配置されている。ライン両端の基板両
面のストリップライン４及び６の間に集中定数容量９及
び１０が配置されている。ポートインピーダンスを整合
するための集中定数容量１１〜１４が配置されている。
Description
【０００１】
【産業上の利用分野】本発明はハイブリッド回路に係
り、特に高周波信号の分配・合成に使用される３ｄＢ９
０°ハイブリッド回路に関する。
り、特に高周波信号の分配・合成に使用される３ｄＢ９
０°ハイブリッド回路に関する。
【０００２】
【従来の技術】図６は従来のハイブリッド回路の一例の
構成図を示す。同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のVI−VI線に沿う断面図を示す。この従来のハイ
ブリッド回路は、１／４波長分布結合形ハイブリッド回
路で、同図（ａ）、（ｂ）に示すように、プリント基板
２０の第１層面に平行ストリップライン２１が形成さ
れ、第２層面に接地面２２が形成された構成とされてお
り、２本の平行ストリップライン２１が電界結合と磁界
結合をしている。
構成図を示す。同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のVI−VI線に沿う断面図を示す。この従来のハイ
ブリッド回路は、１／４波長分布結合形ハイブリッド回
路で、同図（ａ）、（ｂ）に示すように、プリント基板
２０の第１層面に平行ストリップライン２１が形成さ
れ、第２層面に接地面２２が形成された構成とされてお
り、２本の平行ストリップライン２１が電界結合と磁界
結合をしている。
【０００３】図７は従来のハイブリッド回路の他の例の
構成図を示す。同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のVII−VII線に沿う断面図を示す。この従来のハ
イブリッド回路は、１／４波長分布結合形ハイブリッド
回路で、同図（ａ）、（ｂ）に示すように、プリント基
板２５の表裏両面にそれぞれストリップライン２６及び
グランド２７とからなるコプレナーライン３０と、スト
リップライン２８及びグランド２９からなるコプレナー
ライン３１とが対称に形成された構成である。このコプ
レナーライン３０と３１は、それぞれ各ストリップライ
ン２６及び２８の４ケ所のライン端が入出力ポートとな
る１／４波長の構成であり、プリント基板２５両面の対
向したストリップライン導体が電界結合と磁界結合をし
ている。
構成図を示す。同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のVII−VII線に沿う断面図を示す。この従来のハ
イブリッド回路は、１／４波長分布結合形ハイブリッド
回路で、同図（ａ）、（ｂ）に示すように、プリント基
板２５の表裏両面にそれぞれストリップライン２６及び
グランド２７とからなるコプレナーライン３０と、スト
リップライン２８及びグランド２９からなるコプレナー
ライン３１とが対称に形成された構成である。このコプ
レナーライン３０と３１は、それぞれ各ストリップライ
ン２６及び２８の４ケ所のライン端が入出力ポートとな
る１／４波長の構成であり、プリント基板２５両面の対
向したストリップライン導体が電界結合と磁界結合をし
ている。
【０００４】
【発明が解決しようとする課題】しかるに、上記の従来
のハイブリッド回路は、いずれもストリップライン２
１、２６、２８のライン長が１／４波長の長さを必要と
しているため、入出力高周波信号周波数が低くなるほど
ライン長が長くなり、占有面積が増大するという問題が
ある。
のハイブリッド回路は、いずれもストリップライン２
１、２６、２８のライン長が１／４波長の長さを必要と
しているため、入出力高周波信号周波数が低くなるほど
ライン長が長くなり、占有面積が増大するという問題が
ある。
【０００５】本発明は上記の点に鑑みなされたもので、
ライン長を短縮し得、占有面積を小さくし得るハイブリ
ッド回路を提供することを目的とする。
ライン長を短縮し得、占有面積を小さくし得るハイブリ
ッド回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記の目的を達
成するため、プリント基板の表裏両面にそれぞれ対称に
形成された、ストリップライン及びグランドからなる第
１及び第２のコプレナーラインと、第１のコプレナーラ
インを構成する第１のストリップラインと、第２のコプ
レナーラインを構成する第２のストリップラインの両端
及び中央部のライン間に、プリント基板の結合度を確保
するためにそれぞれ設けられた第１の集中定数容量と、
インピーダンス整合用に第１及び第２のストリップライ
ンの４ケ所のライン端の入出力ポートに設けられた第２
の集中定数容量とを具備する構成としたものである。
成するため、プリント基板の表裏両面にそれぞれ対称に
形成された、ストリップライン及びグランドからなる第
１及び第２のコプレナーラインと、第１のコプレナーラ
インを構成する第１のストリップラインと、第２のコプ
レナーラインを構成する第２のストリップラインの両端
及び中央部のライン間に、プリント基板の結合度を確保
するためにそれぞれ設けられた第１の集中定数容量と、
インピーダンス整合用に第１及び第２のストリップライ
ンの４ケ所のライン端の入出力ポートに設けられた第２
の集中定数容量とを具備する構成としたものである。
【０００７】また、本発明は第２のストリップラインの
２ケ所のライン端の入出力ポートを、ライン端に設けら
れた第１及び第２のスルーホールを介してプリント基板
の第１層面に形成し、かつ、第１及び第２のコプレナー
ラインの中央部間を第３のスルーホールにより導通し、
第１及び第２の集中定数容量をそれぞれ第１層面に設け
た構成としたものである。
２ケ所のライン端の入出力ポートを、ライン端に設けら
れた第１及び第２のスルーホールを介してプリント基板
の第１層面に形成し、かつ、第１及び第２のコプレナー
ラインの中央部間を第３のスルーホールにより導通し、
第１及び第２の集中定数容量をそれぞれ第１層面に設け
た構成としたものである。
【０００８】
【作用】本発明では、プリント基板の結合度を確保する
ためにそれぞれ設けられた第１の集中定数容量とインピ
ーダンス整合用の第２の集中定数容量とを具備するよう
にしているため、プリント基板の表裏両面に対称に設け
られた第１及び第２のコプレナーラインの分布定数容量
の一部を、第１及び第２の集中定数容量により置き換え
ることができる。
ためにそれぞれ設けられた第１の集中定数容量とインピ
ーダンス整合用の第２の集中定数容量とを具備するよう
にしているため、プリント基板の表裏両面に対称に設け
られた第１及び第２のコプレナーラインの分布定数容量
の一部を、第１及び第２の集中定数容量により置き換え
ることができる。
【０００９】また、本発明では、第１乃至第３のスルー
ホールを設けることにより、第１及び第２の集中定数容
量をそれぞれ第１層面に設けることができる。
ホールを設けることにより、第１及び第２の集中定数容
量をそれぞれ第１層面に設けることができる。
【００１０】
【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例のハイブリッド回路の構成図を示
す。同図（ａ）は第１層パターン図、同図（ｂ）は第２
層パターン図、同図（ｃ）は同図（ａ）及び（ｂ）のＩ
−Ｉ線に沿う断面図を示す。同図（ｃ）に示すように、
本実施例はプリント基板１の表面と裏面に対称な第１及
び第２のコプレナーライン２及び３を配置している。第
１のコプレナーライン２は中央に設けられた第１のスト
リップライン４とその周辺に設けられたグランド５から
なる。第２のコプレナーライン３は中央に設けられた第
２のストリップライン６とその周辺に設けられたグラン
ド７からなる。
１は本発明の一実施例のハイブリッド回路の構成図を示
す。同図（ａ）は第１層パターン図、同図（ｂ）は第２
層パターン図、同図（ｃ）は同図（ａ）及び（ｂ）のＩ
−Ｉ線に沿う断面図を示す。同図（ｃ）に示すように、
本実施例はプリント基板１の表面と裏面に対称な第１及
び第２のコプレナーライン２及び３を配置している。第
１のコプレナーライン２は中央に設けられた第１のスト
リップライン４とその周辺に設けられたグランド５から
なる。第２のコプレナーライン３は中央に設けられた第
２のストリップライン６とその周辺に設けられたグラン
ド７からなる。
【００１１】また、図１（ａ）に示すように、ストリッ
プライン４及び６の中央部の間にはプリント基板１の両
面の結合度を確保するための集中定数容量８が配置され
ている。また、ライン両端の基板両面のストリップライ
ン４及び６の間に集中定数容量９及び１０を配置し、全
部で４ケ所のライン端を入出力ポートａ、ｂ、ｃ及びｄ
としている。更に、ポートインピーダンスを５０Ωに整
合するための集中定数容量１１、１２、１３及び１４が
配置されている。
プライン４及び６の中央部の間にはプリント基板１の両
面の結合度を確保するための集中定数容量８が配置され
ている。また、ライン両端の基板両面のストリップライ
ン４及び６の間に集中定数容量９及び１０を配置し、全
部で４ケ所のライン端を入出力ポートａ、ｂ、ｃ及びｄ
としている。更に、ポートインピーダンスを５０Ωに整
合するための集中定数容量１１、１２、１３及び１４が
配置されている。
【００１２】ここで、実用上、実装上、各ポートａ〜ｄ
及び集中定数容量８〜１４はプリント基板１の第１層面
にある必要があるので、第２層面のポートは図１（ａ）
及び（ｂ）に示すように、スルーホール１５及び１６に
より第１層面へ伝送されることにより、第２層面のポー
トを第１層面に形成し、集中定数容量９及び１０と１１
及び１３をプリント基板１の第１層面に配置できるよう
にしている。また、集中定数容量８を第１層面上に配置
するため、スルーホール１７により第２層面のコプレナ
ーライン３の中央部を第１層面へ導通させている。
及び集中定数容量８〜１４はプリント基板１の第１層面
にある必要があるので、第２層面のポートは図１（ａ）
及び（ｂ）に示すように、スルーホール１５及び１６に
より第１層面へ伝送されることにより、第２層面のポー
トを第１層面に形成し、集中定数容量９及び１０と１１
及び１３をプリント基板１の第１層面に配置できるよう
にしている。また、集中定数容量８を第１層面上に配置
するため、スルーホール１７により第２層面のコプレナ
ーライン３の中央部を第１層面へ導通させている。
【００１３】このように、本実施例によれば、対向する
コプレナーライン２及び３の分布定数容量成分の一部
を、集中定数容量８、９及び１０で置き換えることによ
り、コプレナーラインの幅を細くすることができ、３ｄ
Ｂ９０°ハイブリッド回路を実現するために必要なイン
ダクタ成分を短いライン長で得ることができる。
コプレナーライン２及び３の分布定数容量成分の一部
を、集中定数容量８、９及び１０で置き換えることによ
り、コプレナーラインの幅を細くすることができ、３ｄ
Ｂ９０°ハイブリッド回路を実現するために必要なイン
ダクタ成分を短いライン長で得ることができる。
【００１４】例えば、中心周波数２００ＭＨｚで帯域を
考慮した実測データについて説明すると、図２は入力信
号をポートａに入力し、ポートｂ及びｃをそれぞれ出力
ポートとしたときの出力特性を示し、Ｓｂａは出力ポー
トｂから出力される出力特性、Ｓｃａは出力ポートｃか
ら出力される特性を示す。同図のＳｂａ及びＳｃａから
わかるように、入力ポートａの入力信号は−３ｄＢで等
分に出力ポートｂ及びｃへ出力される。
考慮した実測データについて説明すると、図２は入力信
号をポートａに入力し、ポートｂ及びｃをそれぞれ出力
ポートとしたときの出力特性を示し、Ｓｂａは出力ポー
トｂから出力される出力特性、Ｓｃａは出力ポートｃか
ら出力される特性を示す。同図のＳｂａ及びＳｃａから
わかるように、入力ポートａの入力信号は−３ｄＢで等
分に出力ポートｂ及びｃへ出力される。
【００１５】また、図３は入力信号をポートａに入力
し、ポートｂ及びｃをそれぞれ出力ポートとしたときの
両出力信号の位相差特性を示す。同図からわかるよう
に、２００ＭＨｚで上記の両出力信号の位相差は９０°
である。つまり、入力ポートａから入力された中心周波
数２００ＭＨｚの信号は、出力ポートｂ及びｃからそれ
ぞれ互いに９０°の位相差で取り出される。
し、ポートｂ及びｃをそれぞれ出力ポートとしたときの
両出力信号の位相差特性を示す。同図からわかるよう
に、２００ＭＨｚで上記の両出力信号の位相差は９０°
である。つまり、入力ポートａから入力された中心周波
数２００ＭＨｚの信号は、出力ポートｂ及びｃからそれ
ぞれ互いに９０°の位相差で取り出される。
【００１６】図４は対角線上にあるポートａとｄ間の出
力特性を示す（ポートｂとｃ間の出力特性も同様）。同
図は、２００ＭＨｚ±６０ＭＨｚでは入力ポートａの入
力信号はポートｄへは約−２０ｄＢ〜約−３０ｄＢ程度
に大幅に減衰されて出力されることを示しており、ポー
トａとｄ間には十分なアイソレーションがあることがわ
かる。
力特性を示す（ポートｂとｃ間の出力特性も同様）。同
図は、２００ＭＨｚ±６０ＭＨｚでは入力ポートａの入
力信号はポートｄへは約−２０ｄＢ〜約−３０ｄＢ程度
に大幅に減衰されて出力されることを示しており、ポー
トａとｄ間には十分なアイソレーションがあることがわ
かる。
【００１７】更に、図５はポートａに入力された信号が
ポートａにどの程度戻ってくるかを示すリターンロス特
性を示し、同図から分かるように２００ＭＨｚ付近では
約−２８ｄＢ程度と大幅に減衰されており、ポートａへ
の伝達は実質上ない。このリターンロス特性は、ポート
ｂ、ｃ及びｄのＳｂｂ、Ｓｃｃ及びＳｄｄとも同様であ
る。従って、以上より図１の実施例のハイブリッド回路
は、実用上十分な特性の３ｄＢ９０°ハイブリッド回路
を構成している。
ポートａにどの程度戻ってくるかを示すリターンロス特
性を示し、同図から分かるように２００ＭＨｚ付近では
約−２８ｄＢ程度と大幅に減衰されており、ポートａへ
の伝達は実質上ない。このリターンロス特性は、ポート
ｂ、ｃ及びｄのＳｂｂ、Ｓｃｃ及びＳｄｄとも同様であ
る。従って、以上より図１の実施例のハイブリッド回路
は、実用上十分な特性の３ｄＢ９０°ハイブリッド回路
を構成している。
【００１８】さらに、本実施例では中心周波数２００Ｍ
Ｈｚの信号用の場合、ストリップライン４及び６のライ
ン長と幅、プリント基板１の誘電率、ライン−グランド
間の幅をまとめると次表のようになる。
Ｈｚの信号用の場合、ストリップライン４及び６のライ
ン長と幅、プリント基板１の誘電率、ライン−グランド
間の幅をまとめると次表のようになる。
【００１９】
【表１】 上記の表１からわかるように、従来は１／４波長の長さ
である２１０ｍｍ必要であったライン長が、本実施例で
はその約１／２の１１０ｍｍと、大幅に短縮できること
が確認された。これにより、本実施例では回路全体の占
有面積も従来に比べて大幅に小さくすることができる。
である２１０ｍｍ必要であったライン長が、本実施例で
はその約１／２の１１０ｍｍと、大幅に短縮できること
が確認された。これにより、本実施例では回路全体の占
有面積も従来に比べて大幅に小さくすることができる。
【００２０】なお、上記の実施例では中心周波数２００
ＭＨｚの例について説明したが、他の高周波数の場合も
同様にライン長を短縮できることは勿論である。
ＭＨｚの例について説明したが、他の高周波数の場合も
同様にライン長を短縮できることは勿論である。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
プリント基板の結合度を確保するためにそれぞれ設けら
れた第１の集中定数容量とインピーダンス整合用の第２
の集中定数容量とを具備することで、プリント基板の表
裏両面に対称に設けられた第１及び第２のコプレナーラ
インの分布定数容量の一部を、第１及び第２の集中定数
容量により置き換えるようにしたため、従来に比べてラ
イン長を大幅に短縮でき、よって回路全体の占有面積も
従来に比し、大幅に小さくすることができ、大幅な小型
化を実現できる。
プリント基板の結合度を確保するためにそれぞれ設けら
れた第１の集中定数容量とインピーダンス整合用の第２
の集中定数容量とを具備することで、プリント基板の表
裏両面に対称に設けられた第１及び第２のコプレナーラ
インの分布定数容量の一部を、第１及び第２の集中定数
容量により置き換えるようにしたため、従来に比べてラ
イン長を大幅に短縮でき、よって回路全体の占有面積も
従来に比し、大幅に小さくすることができ、大幅な小型
化を実現できる。
【００２２】また、本発明によれば、第１乃至第３のス
ルーホールを設けることにより、第１及び第２の集中定
数容量をそれぞれ第１層面に設けるようにしたため、実
装上、実用上、第１及び第２の集中定数容量の配置が実
現できる。
ルーホールを設けることにより、第１及び第２の集中定
数容量をそれぞれ第１層面に設けるようにしたため、実
装上、実用上、第１及び第２の集中定数容量の配置が実
現できる。
【図１】本発明の一実施例の構成図である。
【図２】図１の実施例の入出力特性の一例を示す図であ
る。
る。
【図３】図１の実施例の位相差特性の一例を示す図であ
る。
る。
【図４】図１の実施例のアイソレーション特性の一例を
示す図である。
示す図である。
【図５】図１の実施例のリターンロス特性の一例を示す
図である。
図である。
【図６】従来の一例の構成図である。
【図７】従来の他の例の構成図である。
１ プリント基板 ２ 第１のコプレナーライン ３ 第２のコプレナーライン ４ 第１のストリップライン ５、７ グランド ６ 第２のストリップライン ８、９、１０ 第１の集中定数容量 １１〜１４ 第２の集中定数容量 １５〜１７ スルーホール ａ〜ｄ ポート
Claims (2)
- 【請求項１】 プリント基板の表裏両面にそれぞれ対称
に形成された、ストリップライン及びグランドからなる
第１及び第２のコプレナーラインと、 前記第１のコプレナーラインを構成する第１のストリッ
プラインと、前記第２のコプレナーラインを構成する第
２のストリップラインの両端及び中央部のライン間に、
プリント基板の結合度を確保するためにそれぞれ設けら
れた第１の集中定数容量と、 インピーダンス整合用に前記第１及び第２のストリップ
ラインの４ケ所のライン端の入出力ポートに設けられた
第２の集中定数容量とを具備することを特徴とするハイ
ブリッド回路。 - 【請求項２】 前記第２のストリップラインの２ケ所の
ライン端の入出力ポートを、該ライン端に設けられた第
１及び第２のスルーホールを介して前記プリント基板の
第１層面に形成し、かつ、前記第１及び第２のコプレナ
ーラインの中央部間を第３のスルーホールにより導通
し、前記第１及び第２の集中定数容量をそれぞれ前記第
１層面に設けたことを特徴とする請求項１記載のハイブ
リッド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7165115A JPH0918208A (ja) | 1995-06-30 | 1995-06-30 | ハイブリッド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7165115A JPH0918208A (ja) | 1995-06-30 | 1995-06-30 | ハイブリッド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918208A true JPH0918208A (ja) | 1997-01-17 |
Family
ID=15806202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7165115A Pending JPH0918208A (ja) | 1995-06-30 | 1995-06-30 | ハイブリッド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0918208A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008271478A (ja) * | 2007-04-25 | 2008-11-06 | New Japan Radio Co Ltd | ９０度ハイブリッド |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS471078Y1 (ja) * | 1969-02-12 | 1972-01-14 | ||
| JPS4829174A (ja) * | 1971-08-19 | 1973-04-18 | ||
| JPH0314803Y2 (ja) * | 1985-11-22 | 1991-04-02 |
-
1995
- 1995-06-30 JP JP7165115A patent/JPH0918208A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS471078Y1 (ja) * | 1969-02-12 | 1972-01-14 | ||
| JPS4829174A (ja) * | 1971-08-19 | 1973-04-18 | ||
| JPH0314803Y2 (ja) * | 1985-11-22 | 1991-04-02 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008271478A (ja) * | 2007-04-25 | 2008-11-06 | New Japan Radio Co Ltd | ９０度ハイブリッド |
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