JPH09181970A - Image signal processor - Google Patents
Image signal processorInfo
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- JPH09181970A JPH09181970A JP33674195A JP33674195A JPH09181970A JP H09181970 A JPH09181970 A JP H09181970A JP 33674195 A JP33674195 A JP 33674195A JP 33674195 A JP33674195 A JP 33674195A JP H09181970 A JPH09181970 A JP H09181970A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、複数のデジタル
画像信号に対して、水平方向及び垂直方向の圧縮・伸張
処理あるいは標本化周波数の変換処理を施す画像信号処
理装置の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of an image signal processing apparatus for subjecting a plurality of digital image signals to horizontal / vertical compression / expansion processing or sampling frequency conversion processing.
【0002】[0002]
【従来の技術】周知のように、現在では、複数のデジタ
ル画像信号を合成して、1つの画面上に重ね合わせるよ
うに画像表示させる画像信号処理装置が開発されてい
る。図22は、3つの画像a,b,cを合成して、1つ
の画面上に表示させた例を示している。この例では、合
成する以前に、3つの画像a,b,cをそれぞれ水平方
向及び垂直方向に圧縮・伸張する必要がある。2. Description of the Related Art As is well known, at present, an image signal processing apparatus has been developed which synthesizes a plurality of digital image signals and displays the images so as to be superimposed on one screen. FIG. 22 shows an example in which three images a, b and c are combined and displayed on one screen. In this example, it is necessary to compress and decompress the three images a, b, and c in the horizontal direction and the vertical direction, respectively, before combining them.
【0003】ここで、画像を水平方向にE/C倍(E,
Cは共に正の整数)に伸張することを考える。この場合
には、画像を水平方向にE倍に伸張した後、1/C倍に
圧縮する手法が知られている。図23は、画像を水平方
向に2/3倍に伸張する場合の例を示している。図23
(a)は原画像を示し、同図(b)はそれを水平方向に
2倍に伸張した画像を示し、同図(c)はさらにそれを
水平方向に1/3倍に圧縮してなる2/3倍伸張画像を
示している。Here, the image is multiplied by E / C in the horizontal direction (E,
Consider that C is a positive integer). In this case, a method is known in which an image is expanded in the horizontal direction by E times and then compressed by 1 / C times. FIG. 23 shows an example in which an image is expanded 2/3 times in the horizontal direction. FIG.
(A) shows the original image, (b) shows the image expanded twice in the horizontal direction, and (c) shows the image further compressed by 1/3 in the horizontal direction. The 2/3 time expansion image is shown.
【0004】図24(a)は、図23(a)に示した原
画像を再生する場合の水平アドレスを示し、図24
(b)は、図23(b)に示した2倍伸張画像を再生す
る場合の水平アドレスを示し、図24(c)は、図23
(c)に示した2/3倍伸張画像を再生する場合の水平
アドレスを示している。すなわち、2倍伸張画像は、原
画像の図中○印で示す画素を1アドレス毎にサンプリン
グし、各画素間を図中×印で示す画素で補間することに
よって得られる。また、2/3倍伸張画像は、2倍伸張
画像の画素を3アドレス毎にサンプリングすることによ
って得られる。FIG. 24A shows horizontal addresses when reproducing the original image shown in FIG.
FIG. 24B shows a horizontal address when the 2 × expanded image shown in FIG. 23B is reproduced, and FIG.
The horizontal address in the case of reproducing the 2/3 times expanded image shown in (c) is shown. That is, the double-expanded image is obtained by sampling the pixels indicated by ◯ in the original image for each address and interpolating between the pixels by the pixels indicated by X in the figure. Further, the 2/3 time expanded image is obtained by sampling the pixels of the 2 times expanded image for every 3 addresses.
【0005】次に、標本化周波数f1 でサンプリングさ
れた画像信号を、標本化周波数f2[=(N/M)f1
]に変換することを考える。図25(a)は、標本化
周波数f1 の画像を示し、同図(b)は、標本化周波数
f2 の画像を示している。この場合には、標本化周波数
f1 の画像信号を、標本化周波数Nf1 の画像信号に変
換した後、標本化周波数を1/Mに落とす手法が知られ
ており、この手法は、画像を水平方向にN/M倍にする
のと同義である。Next, the image signal sampled at the sampling frequency f1 is sampled at the sampling frequency f2 [= (N / M) f1.
] To consider. FIG. 25 (a) shows an image at the sampling frequency f1, and FIG. 25 (b) shows an image at the sampling frequency f2. In this case, a method is known in which an image signal with a sampling frequency f1 is converted into an image signal with a sampling frequency Nf1 and then the sampling frequency is reduced to 1 / M. It is synonymous with multiplying N / M times.
【0006】図26は、画像信号の標本化周波数をN/
M倍に変換するための標本化周波数変換回路を示してい
る。すなわち、入力端子11に供給された標本化周波数
f1の画像信号は、入力端子12に供給された周波数f1
のサンプリングクロックに基づいて動作されるレジス
タ13にラッチされた後、シフトレジスタ14に出力さ
れる。このシフトレジスタ14は、入力端子12に供給
されたサンプリングクロックを、周波数逓倍回路15で
N倍の周波数に変換したクロックに基づいて、入力され
た画像信号を順次ラッチする。FIG. 26 shows the sampling frequency of the image signal as N /
The sampling frequency conversion circuit for converting into M times is shown. That is, the image signal of the sampling frequency f1 supplied to the input terminal 11 is the frequency f1 supplied to the input terminal 12.
After being latched by the register 13 which is operated based on the sampling clock of 1, the data is output to the shift register 14. The shift register 14 sequentially latches the input image signal on the basis of the clock obtained by converting the sampling clock supplied to the input terminal 12 into the frequency of N times in the frequency multiplication circuit 15.
【0007】そして、このシフトレジスタ14の各段の
出力は、それぞれ加重加算回路16により係数1が乗算
された後、加算される。この加重加算回路16の出力
は、乗算回路17により、入力端子18に供給された係
数1/Nが乗算された後、レジスタ19に供給される。
このレジスタ19は、周波数逓倍回路20により上記周
波数逓倍回路15の出力クロックを1/M倍の周波数に
変換したクロック、つまり、(N/M)f1 =f2 なる
周波数のクロックに基づいて、入力信号を順次ラッチす
る。このため、レジスタ19からは、標本化周波数がf
1 からf2 に変換された画像信号が出力され、出力端子
21から取り出される。The outputs of the respective stages of the shift register 14 are multiplied by the coefficient 1 by the weighted addition circuit 16 and then added. The output of the weighted addition circuit 16 is supplied to the register 19 after being multiplied by the coefficient 1 / N supplied to the input terminal 18 by the multiplication circuit 17.
This register 19 is an input signal based on a clock obtained by converting the output clock of the frequency multiplication circuit 15 into a frequency of 1 / M times by the frequency multiplication circuit 20, that is, a clock having a frequency of (N / M) f1 = f2. Are sequentially latched. Therefore, from the register 19, the sampling frequency is f
The image signal converted from 1 to f2 is output and taken out from the output terminal 21.
【0008】一方、図27は、画像信号を水平方向にE
/C倍に伸張するための伸張処理回路を、図26と同一
部分には同一符号を付して示している。すなわち、図2
6に示した標本化周波数変換回路との相違は、画像信号
が標本化周波数f2 に変換された以後である。標本化周
波数f2 に変換された画像信号は、切替スイッチ22に
よって1ライン毎に交互にラインメモリ23,24に書
き込まれる。これらラインメモリ23,24の書き込み
アドレスは、周波数逓倍回路20から出力されるクロッ
ク周波数f2 に基づいて更新される。On the other hand, in FIG. 27, the image signal is horizontally shifted by E.
A decompression processing circuit for decompressing / C times is shown with the same symbols as in FIG. That is, FIG.
The difference from the sampling frequency conversion circuit shown in 6 is after the image signal is converted to the sampling frequency f2. The image signal converted to the sampling frequency f2 is written into the line memories 23 and 24 alternately line by line by the changeover switch 22. The write addresses of the line memories 23 and 24 are updated based on the clock frequency f2 output from the frequency multiplication circuit 20.
【0009】そして、これらラインメモリ23,24に
書き込まれた画像信号は、1ライン期間保持された後、
切替スイッチ25によって1ライン毎に交互に読み出さ
れ、出力端子21から取り出される。この場合、各ライ
ンメモリ23,24に与える読み出しアドレスを、周波
数f1 のサンプリングクロックに基づいて更新すること
により、水平方向にE/C倍伸張された標本化周波数f
1 の画像信号を生成することができる。The image signals written in the line memories 23 and 24 are held for one line period, and then,
The data is alternately read out line by line by the changeover switch 25 and taken out from the output terminal 21. In this case, the read addresses given to the line memories 23 and 24 are updated based on the sampling clock of the frequency f1 so that the sampling frequency f expanded by E / C times in the horizontal direction.
One image signal can be generated.
【0010】しかしながら、上記のように標本化周波数
f1 の画像信号に対して、圧縮・伸張処理や標本化周波
数の変換処理等を施す従来の画像信号処理手段では、周
波数f1 のサンプリングクロックのN倍あるいはE倍の
クロック周波数で動作を行なう回路部分が必要となるの
で、NあるいはEの値が大きくなるに連れて高速動作の
可能な回路が必要となり、実現が困難になるという問題
が生じている。However, in the conventional image signal processing means for subjecting the image signal of the sampling frequency f1 to the compression / expansion processing and the conversion of the sampling frequency as described above, N times the sampling clock of the frequency f1 is used. Alternatively, since a circuit portion that operates at a clock frequency of E times is required, a circuit that can operate at high speed becomes necessary as the value of N or E increases, which causes a problem of difficulty in realization. .
【0011】[0011]
【発明が解決しようとする課題】以上のように、従来の
画像信号処理手段では、デジタル画像信号に対して圧縮
・伸張処理や標本化周波数の変換処理等を施す上で、高
いクロック周波数で動作を行なうつまり高速動作の可能
な回路が必要になり、実現が困難になり易いという問題
を有している。As described above, the conventional image signal processing means operates at a high clock frequency in performing compression / expansion processing, sampling frequency conversion processing, etc. on a digital image signal. That is, a circuit capable of high-speed operation is required, which is difficult to realize.
【0012】そこで、この発明は上記事情を考慮してな
されたもので、デジタル画像信号に対してその標本化周
波数のみを用いて圧縮・伸張処理を施すことができ、ま
た、デジタル画像信号に対してその標本化周波数と変換
処理後の標本化周波数とを用いて標本化周波数の変換処
理を施すことができる極めて良好な画像信号処理装置を
提供することを目的とする。Therefore, the present invention has been made in consideration of the above circumstances, and it is possible to perform compression / expansion processing on a digital image signal using only the sampling frequency of the digital image signal. It is an object of the present invention to provide an extremely good image signal processing device that can perform sampling frequency conversion processing using the sampling frequency and the sampling frequency after conversion processing.
【0013】[0013]
【課題を解決するための手段】この発明に係る画像信号
処理装置は、デジタル化された画像信号に対して水平方
向に圧縮または伸張処理を施すものを対象としている。The image signal processing apparatus according to the present invention is intended for subjecting a digitized image signal to horizontal compression or expansion processing.
【0014】そして、画像信号の水平方向の圧縮または
伸張率を示す情報と、画像信号の圧縮または伸張処理を
施す水平方向の領域の位置を示す情報と、圧縮または伸
張された画像信号の水平方向の領域の表示位置を示す情
報と、画像信号にフィルタリング演算処理を施すための
複数の係数とを設定する設定手段と、画像信号の標本化
クロックの周期で書き込みアドレスを生成し、画像信号
の圧縮または伸張率を示す情報と、画像信号の圧縮また
は伸張処理を施す水平方向の領域の位置を示す情報とを
用いて、標本化クロックの周期単位で演算処理を行なう
ことにより読み出しアドレスを生成するとともに、画像
信号にフィルタリング演算処理を施すための複数の係数
の中から必要な係数を選択する第1の制御手段と、この
第1の制御手段で生成された書き込みアドレスに基づい
て画像信号がライン単位で書き込まれ、第1の制御手段
で生成された読み出しアドレスに基づいて読み出される
第1のラインメモリと、この第1のラインメモリから読
み出された画像信号を、前記第1の制御手段で生成され
た情報に基づいてデータを更新する記憶手段に入力する
手段と、この記憶手段から出力された画像信号に対し
て、前記第1の制御手段で選択された係数に基づいてフ
ィルタリング演算処理を施す演算手段と、圧縮または伸
張された画像信号の水平方向の領域の表示位置を示す情
報と、第1の制御手段で生成された情報とに基づいて書
き込みアドレスを生成し、画像信号の標本化クロックの
周期で読み出しアドレスを生成する第2の制御手段と、
この第2の制御手段で生成された書き込みアドレスに基
づいて、書き込みアドレスが1更新される標本化クロッ
クの周期のみ、画像信号がライン単位で書き込まれ、第
2の制御手段で生成された読み出しアドレスに基づいて
読み出される第2のラインメモリとを備えるようにした
ものである。Information indicating the horizontal compression or expansion ratio of the image signal, information indicating the position of the horizontal region on which the image signal is compressed or expanded, and the horizontal direction of the compressed or expanded image signal. Setting information for indicating the display position of the area and a plurality of coefficients for performing the filtering calculation processing on the image signal, and a write address is generated at the cycle of the sampling clock of the image signal to compress the image signal. Alternatively, by using the information indicating the expansion rate and the information indicating the position of the area in the horizontal direction where the image signal is compressed or expanded, the read address is generated by performing the arithmetic processing in the cycle unit of the sampling clock. A first control means for selecting a necessary coefficient from a plurality of coefficients for performing a filtering calculation process on an image signal, and the first control means. An image signal is written on a line-by-line basis based on the created write address, and a first line memory is read based on the read address generated by the first control means, and is read from the first line memory. Means for inputting the image signal to the storage means for updating the data based on the information generated by the first control means, and the first control means for the image signal output from the storage means. Based on the calculation means for performing the filtering calculation processing based on the coefficient selected in step 1, the information indicating the display position of the horizontal region of the compressed or expanded image signal, and the information generated by the first control means. Second control means for generating a write address and generating a read address at a cycle of an image signal sampling clock,
Based on the write address generated by the second control means, the image signal is written line by line only for the period of the sampling clock in which the write address is updated by 1, and the read address generated by the second control means. And a second line memory which is read out based on the above.
【0015】また、この発明に係る画像信号処理装置
は、順次走査のデジタル化された画像信号に対して垂直
方向に圧縮または伸張処理を施すものを対象としてい
る。The image signal processing apparatus according to the present invention is intended for subjecting a digitized image signal of progressive scanning to vertical compression or expansion processing.
【0016】そして、画像信号の垂直方向の圧縮または
伸張率を示す情報と、画像信号の圧縮または伸張処理を
施す垂直方向の領域の位置を示す情報と、圧縮または伸
張された画像信号の垂直方向の領域の表示位置を示す情
報と、画像信号にフィルタリング演算処理を施すための
複数の係数とを設定する設定手段と、画像信号の標本化
クロックの周期で水平書き込みアドレスを生成し、画像
信号のライン周期で垂直書き込みアドレスを生成し、画
像信号の標本化クロックの周期で水平読み出しアドレス
を生成し、画像信号の圧縮または伸張率を示す情報と、
画像信号の圧縮または伸張処理を施す垂直方向の領域の
位置を示す情報とを用いて、ライン周期で演算処理を行
なうことにより垂直読み出しアドレスを生成するととも
に、画像信号にフィルタリング演算処理を施すための複
数の係数の中から必要な係数を選択する第1の制御手段
と、この第1の制御手段で生成された水平及び垂直書き
込みアドレスに基づいて画像信号がフレーム単位で書き
込まれ、第1の制御手段で生成された水平及び垂直読み
出しアドレスに基づいて読み出される第1のフレームメ
モリと、この第1のフレームメモリから読み出された画
像信号を、前記第1の制御手段で生成された情報に基づ
いてデータを更新する記憶手段に入力する手段と、この
記憶手段から出力された画像信号に対して、前記第1の
制御手段で選択された係数に基づいてフィルタリング演
算処理を施す演算手段と、画像信号の標本化クロックの
周期で水平書き込みアドレスを生成し、圧縮または伸張
された画像信号の垂直方向の領域の表示位置を示す情報
と、第1の制御手段で生成された情報とを用いて、ライ
ン周期で演算処理を行なうことにより垂直書き込みアド
レスを生成し、画像信号の標本化クロックの周期で水平
読み出しアドレスを生成し、画像信号のライン周期で垂
直読み出しアドレスを生成する第2の制御手段と、この
第2の制御手段で生成された水平及び垂直書き込みアド
レスに基づいて、垂直書き込みアドレスが1更新される
ライン周期のみ、画像信号がフレーム単位で書き込ま
れ、第2の制御手段で生成された水平及び垂直読み出し
アドレスに基づいて読み出される第2のフレームメモリ
とを備えるようにしたものである。Then, information indicating the vertical compression or expansion ratio of the image signal, information indicating the position of the vertical region in which the image signal is compressed or expanded, and the vertical direction of the compressed or expanded image signal. Setting information for indicating the display position of the area and a plurality of coefficients for performing the filtering calculation processing on the image signal, horizontal writing address is generated at the cycle of the sampling clock of the image signal, The vertical write address is generated in the line cycle, the horizontal read address is generated in the cycle of the image signal sampling clock, and information indicating the compression or expansion rate of the image signal,
By using the information indicating the position of the vertical region to which the image signal is compressed or expanded, the vertical read address is generated by performing the arithmetic process in the line cycle, and the filtering arithmetic process is performed on the image signal. First control means for selecting a necessary coefficient from a plurality of coefficients and an image signal is written in frame units based on the horizontal and vertical write addresses generated by the first control means, and the first control A first frame memory read based on the horizontal and vertical read addresses generated by the means, and an image signal read from the first frame memory based on the information generated by the first control means. Means for inputting the data to the storage means for updating the data and the image signal output from the storage means, and selected by the first control means. Calculating means for performing a filtering calculation process based on the coefficient, information for indicating a display position of a vertical area of the compressed or expanded image signal, which generates a horizontal write address in the cycle of the sampling clock of the image signal, Using the information generated by the first control means, a vertical write address is generated by performing an arithmetic process in a line cycle, and a horizontal read address is generated in a cycle of a sampling clock of the image signal. The second control means for generating the vertical read address in the line cycle, and the image signal only in the line cycle in which the vertical write address is updated by 1 based on the horizontal and vertical write addresses generated by the second control means. A second one written in a frame unit and read based on the horizontal and vertical read addresses generated by the second control means. It is obtained so as to include a frame memory.
【0017】[0017]
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。まず、図1は、こ
の発明の第1の実施の形態による画像信号処理装置の全
体的な構成を示している。すなわち、入力端子26に供
給されたデジタル画像信号は、画像信号処理回路27に
供給されることにより、圧縮・伸張処理や標本化周波数
の変換処理等の所定の信号処理が施されて、出力端子2
8から出力される。この画像信号処理回路27は、コン
トローラ29によってその動作が制御されている。Embodiments of the present invention will be described below in detail with reference to the drawings. First, FIG. 1 shows the overall configuration of an image signal processing apparatus according to a first embodiment of the present invention. That is, the digital image signal supplied to the input terminal 26 is supplied to the image signal processing circuit 27 to be subjected to predetermined signal processing such as compression / expansion processing and sampling frequency conversion processing, and the output terminal. Two
8 is output. The operation of the image signal processing circuit 27 is controlled by the controller 29.
【0018】そして、このコントローラ29は、システ
ムバス30を介して接続されたCPU(中央演算処理装
置)31から出力されるコマンドを受け取って解読する
ことにより、上記画像信号処理回路27を制御してい
る。このCPU31は、メモリ32に格納されたコマン
ドがシステムバス30を介して与えられることにより、
コントローラ29に出力するコマンドを生成している。The controller 29 controls the image signal processing circuit 27 by receiving and decoding a command output from a CPU (central processing unit) 31 connected via a system bus 30. There is. The CPU 31 receives a command stored in the memory 32 via the system bus 30,
The command output to the controller 29 is generated.
【0019】ここで、上記画像信号処理回路27におい
て、入力端子26に供給された画像信号は、切替スイッ
チ33によって1ライン毎に交互にラインメモリ34,
35に書き込まれた後、切替スイッチ36によって1ラ
イン毎に交互にラインメモリ34,35から読み出され
る。このラインメモリ34,35に対する書き込み及び
読み出しの動作と、切替スイッチ33,36の切替動作
とは、上記コントローラ29からの指示を受ける前メモ
リコントローラ37によって制御される。Here, in the image signal processing circuit 27, the image signal supplied to the input terminal 26 is alternately changed line by line by the changeover switch 33.
After being written in the line memory 35, the lines are alternately read from the line memories 34 and 35 line by line by the changeover switch 36. The writing and reading operations for the line memories 34 and 35 and the switching operations of the changeover switches 33 and 36 are controlled by the pre-memory controller 37 which receives an instruction from the controller 29.
【0020】そして、上記ラインメモリ34,35から
読み出され切替スイッチ36によって選択された画像信
号は、シフトレジスタ38の各段に順次ラッチされる。
このシフトレジスタ38の各段から出力される画像信号
は、それぞれ乗算回路39,40により係数レジスタ4
1に格納された補間係数a,bが乗算された後、加算回
路42で加算される。The image signals read from the line memories 34 and 35 and selected by the changeover switch 36 are sequentially latched in each stage of the shift register 38.
The image signals output from the respective stages of the shift register 38 are supplied to the coefficient register 4 by the multiplication circuits 39 and 40, respectively.
The interpolation coefficients a and b stored in 1 are multiplied and then added by the adder circuit 42.
【0021】この加算回路42で加算された画像信号
は、切替スイッチ43によって1ライン毎に交互にライ
ンメモリ44,45に書き込まれた後、切替スイッチ4
6によって1ライン毎に交互にラインメモリ44,45
から読み出され、出力端子28に導かれる。このライン
メモリ44,45に対する書き込み及び読み出しの動作
と、切替スイッチ43,46の切替動作とは、上記コン
トローラ29からの指示を受ける後メモリコントローラ
47によって制御される。The image signals added by the adder circuit 42 are alternately written into the line memories 44 and 45 for each line by the changeover switch 43, and then the changeover switch 4 is used.
6 line memory 44, 45 alternately for each line
Read out from the output terminal 28 and led to the output terminal 28. The write and read operations for the line memories 44 and 45 and the switching operation of the changeover switches 43 and 46 are controlled by the post-memory controller 47 which receives an instruction from the controller 29.
【0022】ここで、上記した前メモリコントローラ3
7,シフトレジスタ38,係数レジスタ41,加算回路
42及び後メモリコントローラ47は、それぞれ入力端
子37a,38a,41a,42a,47aに供給され
た周波数f1 のクロックに基づいて駆動される。また、
前メモリコントローラ37及び後メモリコントローラ4
7には、それぞれ入力端子37b,47bを介して水平
同期周波数fh の信号が供給されている。Here, the above-mentioned front memory controller 3
7, the shift register 38, the coefficient register 41, the adder circuit 42, and the rear memory controller 47 are driven based on the clock of the frequency f1 supplied to the input terminals 37a, 38a, 41a, 42a, and 47a, respectively. Also,
Front memory controller 37 and rear memory controller 4
A signal of horizontal synchronizing frequency fh is supplied to 7 via input terminals 37b and 47b, respectively.
【0023】上記入力端子26に供給された画像信号に
水平方向の圧縮・伸張処理を施す上で、CPU31は、
画像の伸張率と、画像の圧縮・伸張処理を施す領域の水
平方向の始点と終点の値と、圧縮・伸張処理が施された
画像の水平方向の表示位置を示す始点と終点の値と、補
間係数の値とを含むコマンドを、コントローラ29に送
出する。すると、コントローラ29は、入力されたコマ
ンドを分類して、画像の伸張率と、画像の圧縮・伸張処
理を施す領域の水平方向の始点と終点の値とを前メモリ
コントローラ37に送出し、補間係数の値を係数レジス
タ41に送出し、圧縮・伸張処理が施された画像の水平
方向の表示位置を示す始点と終点の値を後メモリコント
ローラ47に送出する。When the image signal supplied to the input terminal 26 is subjected to horizontal compression / expansion processing, the CPU 31
The image expansion ratio, the horizontal start and end values of the area to which the image is compressed and expanded, and the start and end values that indicate the horizontal display position of the compressed and expanded image, A command including the value of the interpolation coefficient is sent to the controller 29. Then, the controller 29 classifies the input commands, sends the expansion rate of the image, and the values of the horizontal start point and end point of the area to be subjected to the image compression / expansion processing to the previous memory controller 37 for interpolation. The coefficient value is sent to the coefficient register 41, and the start point and end point values indicating the horizontal display position of the compressed / decompressed image are sent to the rear memory controller 47.
【0024】ここで、上記前メモリコントローラ37の
動作例及び構成例について、図2乃至図8を参照して説
明する。すなわち、原画像における水平方向のある領域
に圧縮・伸張処理を施す場合、伸張率をE/Cとし、そ
の領域の始点のアドレスをAstとし、圧縮・伸張された
画像のアドレスをxとし、原画像のアドレスをyとする
と、圧縮・伸張された画像のアドレスをxに相当する原
画像のアドレスyは、 y=(C/E)x+Ast ……(1) で与えられる。Here, an operation example and a configuration example of the previous memory controller 37 will be described with reference to FIGS. That is, when performing compression / expansion processing on a certain area in the original image in the horizontal direction, the expansion rate is E / C, the address of the start point of the area is Ast, the address of the compressed / expanded image is x, and If the address of the image is y, the address y of the original image corresponding to the address of the compressed / decompressed image as x is given by y = (C / E) x + Ast (1).
【0025】例えば、原画像の水平方向のアドレスが1
00以上、300以下の領域に関して、原画像を5/3
倍に伸張する場合を考える。図2は、この条件での圧縮
・伸張画像のアドレスに相当する原画像のアドレスを示
している。ここで、例えば、圧縮・伸張画像のアドレス
値xが2のとき、原画像のアドレス値は101余り1と
なる。このとき、アドレス値101余り1に相当する原
画像信号は存在しないため、その近傍のアドレスの原画
像信号に基づいて、アドレス値101余り1に相当する
画像信号が生成される。For example, if the horizontal address of the original image is 1
For the area from 00 to 300, the original image is 5/3
Consider the case of doubling. FIG. 2 shows the address of the original image corresponding to the address of the compressed / decompressed image under this condition. Here, for example, when the address value x of the compressed / decompressed image is 2, the address value of the original image is 101 and the remainder is 1. At this time, since there is no original image signal corresponding to the address value 101 remainder 1, an image signal corresponding to the address value 101 remainder 1 is generated based on the original image signal of the address in the vicinity thereof.
【0026】このアドレス値101余り1に相当する画
像信号は、一次線形で補間される場合には、アドレス値
101の原画像信号に4/5、アドレス値102の原画
像信号に1/5をそれぞれ乗算し、各乗算結果を加算す
ることで得られる。このことから明らかなように、圧縮
・伸張画像を得るためには、上記(1)式を解き、その
解の整数部分と余り部分とを算出しなければならない。When the image signal corresponding to the remainder 1 of the address value 101 is linearly interpolated, the original image signal of the address value 101 is 4/5 and the original image signal of the address value 102 is 1/5. It is obtained by multiplying each and adding the multiplication results. As is clear from this, in order to obtain a compressed / decompressed image, it is necessary to solve the equation (1) and calculate the integer part and the remainder part of the solution.
【0027】ところで、上記(1)式を解くためには、
乗算や除算を行なう必要があり、CあるいはEの値が増
加するに連れて乗算や除算を実行するための回路の規模
が大幅に増加する。このため、ここで説明する第1の実
施の形態では、乗算や除算を加算や減算で代行するを考
えている。By the way, in order to solve the above equation (1),
It is necessary to perform multiplication or division, and as the value of C or E increases, the scale of the circuit for executing multiplication or division increases significantly. Therefore, in the first embodiment described here, it is considered that multiplication or division is performed by addition or subtraction.
【0028】すなわち、図3は、E≧C(伸張)の場合
の上記(1)式を解くためのフローチャートを示し、図
4は、E=5、C=3、Ast=100の場合の動作例を
説明している。なお、図中xは圧縮・伸張画像のアドレ
スを示し、yは圧縮・伸張画像のアドレスに相当する原
画像のアドレスを示し、E/Cは伸張率を示し、pは余
りを示し、Ast及びAend は圧縮・伸張処理を施す領域
の始点及び終点に相当する原画像のアドレスを示してい
る。That is, FIG. 3 shows a flowchart for solving the above equation (1) when E ≧ C (expansion), and FIG. 4 shows an operation when E = 5, C = 3, Ast = 100. An example is explained. In the figure, x indicates the address of the compressed / decompressed image, y indicates the address of the original image corresponding to the address of the compressed / decompressed image, E / C indicates the expansion rate, p indicates the remainder, Ast and Aend indicates the address of the original image corresponding to the start point and end point of the area to be compressed / decompressed.
【0029】図3及び図4に示されるように、圧縮・伸
張画像のアドレスがインクリメントされるとき、圧縮・
伸張画像のアドレスに相当する原画像のアドレスは、イ
ンクリメントされる場合とホールドされる場合とがあ
る。そして、インクリメントされる場合、Flag=1と
し、ホールドされる場合、Flag=0としている。As shown in FIGS. 3 and 4, when the address of the compressed / decompressed image is incremented, compression / decompression is performed.
The address of the original image corresponding to the address of the decompressed image may be incremented or held. When incremented, Flag = 1, and when held, Flag = 0.
【0030】次に、図5は、E<C(圧縮)の場合の上
記(1)式を解くためのフローチャートを示し、図6
は、E=3、C=5、Ast=100の場合の動作例を説
明している。図5及び図6に示されるように、圧縮・伸
張画像のアドレスがインクリメントされるとき、圧縮・
伸張画像のアドレスに相当する原画像のアドレスは、常
にインクリメントされるが、1つインクリメントされた
だけでは、その値が上記(1)式の解に相当する場合と
相当しない場合とがある。そこで、解に相当する場合、
Skip=0とし、解に相当しない場合、Skip=1としてい
る。Next, FIG. 5 shows a flowchart for solving the above equation (1) when E <C (compression), and FIG.
Describes an operation example when E = 3, C = 5, and Ast = 100. As shown in FIGS. 5 and 6, when the address of the compressed / decompressed image is incremented,
The address of the original image corresponding to the address of the decompressed image is always incremented, but if it is incremented by one, the value may or may not correspond to the solution of the equation (1). So, if it corresponds to a solution,
Skip = 0, and Skip = 1 when it does not correspond to a solution.
【0031】図7は、図3に示したフローチャートの演
算処理を、1種類のクロックで実現する前メモリコント
ローラ48の構成を示している。すなわち、入力端子4
81に供給された値“0”は、スイッチ482 を介した
後、加算回路483 により入力端子484 に供給された
値“C”と加算される。FIG. 7 shows the configuration of the pre-memory controller 48 for realizing the arithmetic processing of the flowchart shown in FIG. 3 with one kind of clock. That is, the input terminal 4
The value "0" supplied to 81 is added to the value "C" supplied to the input terminal 484 by the adder circuit 483 after passing through the switch 482.
【0032】この加算回路484 の出力は、そのままの
値と、減算回路485 により入力端子486 に供給され
た値“E”を減算した値とが、減算回路485 の出力の
MSB(最上位ビット)によって制御されるマルチプレ
クサ487 で選択され、レジスタ488 でラッチされ
る。そして、このレジスタ488 の出力が、加算回路4
83 に帰還されるとともに、出力端子489 からPhase
(余り)信号として取り出される。The output of the adder circuit 484 is the MSB (most significant bit) of the output of the subtractor circuit 485 as it is and the value obtained by subtracting the value "E" supplied to the input terminal 486 by the subtractor circuit 485. It is selected by the multiplexer 487 and controlled by the register 488. The output of this register 488 is the addition circuit 4
It is fed back to the output terminal 8 3
(Remainder) It is taken out as a signal.
【0033】また、入力端子4810に供給された伸張処
理を施す領域の水平方向の始点を示す値は、スイッチ4
811を介した後、そのままの値と、加算回路4812によ
り入力端子4813に供給された値“1”を加算した値と
が、上記減算回路485 の出力のMSBによって制御さ
れるマルチプレクサ4814で選択され、レジスタ4815
でラッチされる。そして、このレジスタ4815の出力
が、加算回路4812及びマルチプレクサ4814に帰還さ
れるとともに、出力端子4816から読み出しアドレスと
して取り出される。Further, the value indicating the horizontal starting point of the area to be subjected to the expansion processing supplied to the input terminal 4810 is set to the switch 4
After passing through 811, the value as it is and the value obtained by adding the value "1" supplied to the input terminal 4813 by the adding circuit 4812 are selected by the multiplexer 4814 controlled by the MSB of the output of the subtracting circuit 485. , Register 4815
Latched. The output of the register 4815 is fed back to the adder circuit 4812 and the multiplexer 4814 and taken out from the output terminal 4816 as a read address.
【0034】さらに、入力端子4817に供給された値
“0”と入力端子4818に供給された値“1”とが、上
記減算回路485 の出力のMSBによって制御されるマ
ルチプレクサ4819で選択され、レジスタ4820でラッ
チされる。そして、このレジスタ4820の出力が、出力
端子4821からFlag信号として取り出される。なお、入
力端子4822に供給された値“0”は、そのまま出力端
子4823からSkip信号として取り出される。Further, the value "0" supplied to the input terminal 4817 and the value "1" supplied to the input terminal 4818 are selected by the multiplexer 4819 controlled by the MSB of the output of the subtraction circuit 485, and are registered. Latched at 4820. Then, the output of this register 4820 is taken out from the output terminal 4821 as a Flag signal. The value "0" supplied to the input terminal 4822 is directly output from the output terminal 4823 as the Skip signal.
【0035】また、入力端子4824に供給された値
“0”は、スイッチ4825を介した後、加算回路4826
により入力端子4827に供給された値“1”が加算さ
れ、レジスタ4828でラッチされる。そして、このレジ
スタ4828の出力が、上記加算回路4826に帰還される
とともに、出力端子4829から書き込みアドレスして取
り出される。The value "0" supplied to the input terminal 4824 is passed through the switch 4825 and then added by the adder circuit 4826.
Then, the value "1" supplied to the input terminal 4827 is added and latched by the register 4828. Then, the output of the register 4828 is fed back to the adder circuit 4826, and is output as a write address from the output terminal 4829.
【0036】次に、図8は、図5に示したフローチャー
トの演算処理を、1種類のクロックで実現する前メモリ
コントローラ49の構成を示している。すなわち、入力
端子491 に供給された値“0”は、スイッチ492 を
介した後、加算回路493 により入力端子494 に供給
された値“C”が加算されるとともに、減算回路495
により入力端子496 に供給された値“E”が減算され
る。この加算回路493 の出力は、減算回路497 によ
り入力端子496 に供給された値“E”が減算され、こ
の減算回路497 の出力からは、減算回路498 により
入力端子496に供給された値“E”が減算されてい
る。Next, FIG. 8 shows a configuration of the pre-memory controller 49 for realizing the arithmetic processing of the flow chart shown in FIG. 5 with one kind of clock. That is, the value "0" supplied to the input terminal 491 is added to the value "C" supplied to the input terminal 494 by the adder circuit 493 after passing through the switch 492, and the subtraction circuit 495 is added.
By this, the value "E" supplied to the input terminal 496 is subtracted. The value "E" supplied to the input terminal 496 by the subtraction circuit 497 is subtracted from the output of the addition circuit 493, and the value "E" supplied to the input terminal 496 by the subtraction circuit 498 is output from the output of the subtraction circuit 497. "Is subtracted.
【0037】その後、上記減算回路495 ,497 の各
出力が、上記減算回路498 の出力のMSBによって制
御されるマルチプレクサ499 で選択され、レジスタ4
910にラッチされる。そして、このレジスタ4910の出
力が、加算回路493 に帰還されるとともに、出力端子
4911からPhase 信号として取り出される。また、入力
端子4912に供給された値“0”と、入力端子4913に
供給された値“1”とは、上記減算回路498 の出力の
MSBによって制御されるマルチプレクサ4914で選択
され、レジスタ4915にラッチされる。そして、このレ
ジスタ4915の出力が、出力端子4916からSkip信号と
して取り出される。Thereafter, the outputs of the subtraction circuits 495 and 497 are selected by the multiplexer 499 controlled by the MSB of the output of the subtraction circuit 498, and the register 4
It is latched to 910. The output of the register 4910 is fed back to the adder circuit 493 and taken out from the output terminal 4911 as a Phase signal. The value “0” supplied to the input terminal 4912 and the value “1” supplied to the input terminal 4913 are selected by the multiplexer 4914 controlled by the MSB of the output of the subtraction circuit 498 and stored in the register 4915. Latched. Then, the output of the register 4915 is taken out from the output terminal 4916 as a Skip signal.
【0038】また、入力端子4917に供給された圧縮処
理を施す領域の水平方向の始点を示す値は、スイッチ4
918を介した後、加算回路4919により入力端子4920
に供給された値“1”が加算され、レジスタ4921でラ
ッチされる。そして、このレジスタ4921の出力が、上
記加算回路4919に帰還されるとともに、出力端子49
22から読み出しアドレスとして取り出される。The value indicating the horizontal starting point of the area to be compressed supplied to the input terminal 4917 is set to the switch 4
After passing through 918, adder circuit 4919 inputs terminal 4920
The value “1” supplied to is added and latched by the register 4921. The output of the register 4921 is fed back to the adder circuit 4919 and output terminal 49
It is fetched from 22 as a read address.
【0039】さらに、入力端子4923に供給された値
“1”は、そのまま出力端子4924からFlag信号として
取り出される。また、入力端子4925に供給された値
“0”は、スイッチ4926を介した後、加算回路4927
により入力端子4928に供給された値“1”が加算さ
れ、レジスタ4929でラッチされる。そして、このレジ
スタ4929の出力が、上記加算回路4927に帰還される
とともに、出力端子4930から書き込みアドレスとして
取り出される。Furthermore, the value "1" supplied to the input terminal 4923 is directly output from the output terminal 4924 as the Flag signal. Further, the value “0” supplied to the input terminal 4925 is passed through the switch 4926 and then added by the adder circuit 4927.
Then, the value "1" supplied to the input terminal 4928 is added and latched by the register 4929. The output of the register 4929 is fed back to the adder circuit 4927 and taken out from the output terminal 4930 as a write address.
【0040】ここで、図1に示した前メモリコントロー
ラ37は、画像を伸張するか圧縮するかを判断し、それ
に応じて上述したような演算処理を実行してラインメモ
リ23,24を制御している。実際には、ラインメモリ
23,24への書き込み時には、1クロック毎に書き込
みアドレスをインクリメントし、読み出す際に、上述し
た演算処理を1クロック毎に行なうことで読み出しアド
レスを制御するとともに、同時にPhase ,Flag,Skip信
号を出力している。また、上記の動作を2つのラインメ
モリ23,24でトグル動作させるように、1ライン毎
に切替スイッチ22,25が制御される。Here, the front memory controller 37 shown in FIG. 1 determines whether the image is expanded or compressed, and executes the above-described arithmetic processing accordingly to control the line memories 23 and 24. ing. Actually, when writing to the line memories 23 and 24, the write address is incremented every one clock, and at the time of reading, the read address is controlled by performing the arithmetic processing described above every one clock, and at the same time, Phase, Flag and Skip signals are being output. Further, the changeover switches 22 and 25 are controlled for each line so that the above operation is toggled by the two line memories 23 and 24.
【0041】そして、ラインメモリ23,24から読み
出された画像信号は、シフトレジスタ38に入力され
る。このシフトレジスタ38は、Flag=1のときデータ
のシフト動作を実行する。シフトレジスタ38の各段か
ら出力される画像信号は、それぞれ乗算回路39,40
により係数レジスタ41に格納された係数a,bと乗算
されることにより補間される。この係数レジスタ41に
格納された係数a,bは、コントローラ29から送出さ
れたものである。The image signals read from the line memories 23 and 24 are input to the shift register 38. The shift register 38 performs a data shift operation when Flag = 1. The image signals output from the respective stages of the shift register 38 are multiplied by the multiplication circuits 39 and 40, respectively.
Is multiplied by the coefficients a and b stored in the coefficient register 41 to be interpolated. The coefficients a and b stored in the coefficient register 41 are sent from the controller 29.
【0042】すなわち、例えば、E=8のとき、2つの
乗算回路39,40によって一次線形補間処理を施す場
合、係数レジスタ41の所有する係数の値は、図9に示
すようになる。そして、この係数レジスタ41は、入力
されるPhase 信号の値に基づいて選択された補間係数
a,bを、乗算回路39,40に出力している。これら
乗算回路39,40の各出力は、加算回路42で加算さ
れることにより補間処理が行なわれる。That is, for example, when E = 8, when the linear multiplication processing is performed by the two multiplying circuits 39 and 40, the coefficient values possessed by the coefficient register 41 are as shown in FIG. Then, the coefficient register 41 outputs the interpolation coefficients a and b selected based on the value of the input Phase signal to the multiplication circuits 39 and 40. The respective outputs of the multiplying circuits 39 and 40 are added by an adding circuit 42 to be interpolated.
【0043】この加算回路42の出力は、1ライン毎に
入力を切り替える切替スイッチ43を経由して、ライン
メモリ44,45にトグル動作で書き込まれる。これら
ラインメモリ44,45に書き込まれた画像信号は、1
ライン毎に出力を切り替える切替スイッチ46を経由し
て、ラインメモリ44,45からトグル動作で読み出さ
れる。このようなラインメモリ44,45の動作と切替
スイッチ43,46の動作とは、後メモリコントローラ
47によって制御される。The output of the adder circuit 42 is written in the line memories 44 and 45 by a toggle operation via the changeover switch 43 which switches the input for each line. The image signal written in these line memories 44 and 45 is 1
It is read from the line memories 44 and 45 by a toggle operation via a changeover switch 46 that switches the output for each line. The operations of the line memories 44 and 45 and the operations of the changeover switches 43 and 46 are controlled by the rear memory controller 47.
【0044】図10は、後メモリコントローラ47が書
き込みアドレスを生成する動作を示すフローチャートで
ある。図中Dst,Dend は、圧縮・伸張画像の水平方向
の表示位置の始点及び終点をそれぞれ示している。ま
た、Skipは、前述したSkip信号に乗算の分の遅延調整を
施したものである。図10では、Skip=0のとき、その
画像信号を有効と判断して書き込みアドレスをインクリ
メントし、ラインメモリ44,45に対して書き込み動
作を行なわせる。また、Skip=1のとき、その画像信号
を無効と判断して書き込みアドレスを保持し、ラインメ
モリ44,45に対する書き込み動作を行なわせないよ
うにしている。FIG. 10 is a flow chart showing the operation of the rear memory controller 47 for generating the write address. In the figure, Dst and Dend respectively indicate the start point and the end point of the horizontal display position of the compressed / decompressed image. Further, Skip is the above-mentioned Skip signal to which delay adjustment corresponding to multiplication is applied. In FIG. 10, when Skip = 0, the image signal is determined to be valid and the write address is incremented to cause the line memories 44 and 45 to perform the write operation. Further, when Skip = 1, the image signal is judged to be invalid and the write address is held so that the write operation to the line memories 44 and 45 is not performed.
【0045】図11は、図10に示したフローチャート
の演算処理を、1種類のクロックで実現する後メモリコ
ントローラ50の構成を示している。すなわち、入力端
子501 に供給された値“0”は、スイッチ502 を介
した後、加算回路503 により入力端子504 に供給さ
れた値“1”が加算され、レジスタ505 でラッチされ
る。そして、このレジスタ505 の出力が、上記加算回
路503 に帰還されるとともに、出力端子506 から読
み出しアドレスとして取り出される。FIG. 11 shows the configuration of the rear memory controller 50 which realizes the arithmetic processing of the flowchart shown in FIG. 10 with one kind of clock. That is, the value "0" supplied to the input terminal 501 is added to the value "1" supplied to the input terminal 504 by the adder circuit 503 after passing through the switch 502 and latched by the register 505. The output of the register 505 is fed back to the adder circuit 503 and taken out from the output terminal 506 as a read address.
【0046】また、入力端子507 に供給された圧縮・
伸張画像の水平方向の表示位置の始点を示す値は、スイ
ッチ508 を介した後、そのままの値と、加算回路50
9 により入力端子5010に供給された値“1”を加算し
た値とが、入力端子5011に供給されたSkip信号によっ
て制御されるマルチプレクサ5012で選択され、レジス
タ5013でラッチされる。そして、このレジスタ5013
の出力が、加算回路509 及びマルチプレクサ5012に
帰還されるとともに、出力端子5014から書き込みアド
レスとして取り出される。In addition, the compression signal supplied to the input terminal 507
The value indicating the starting point of the horizontal display position of the decompressed image, after passing through the switch 508, is unchanged and the addition circuit 50
The value obtained by adding the value “1” supplied to the input terminal 5010 by 9 is selected by the multiplexer 5012 controlled by the Skip signal supplied to the input terminal 5011 and latched by the register 5013. And this register 5013
Is fed back to the adder circuit 509 and the multiplexer 5012 and taken out from the output terminal 5014 as a write address.
【0047】実際には、後メモリコントローラ47は、
ラインメモリ44,45に対する書き込み時に上述した
制御を行ない、ラインメモリ44,45からの読み出し
時には、1クロック毎に読み出しアドレスをインクリメ
ントしている。また、上記の動作を2つのラインメモリ
44,45で1ライン毎にトグル動作させるようにする
とともに、無効な画像信号を取り込まないように切替ス
イッチ43,46を制御している。そして、圧縮・伸張
処理の施された画像信号が、出力端子28から取り出さ
れるようになる。In reality, the rear memory controller 47
The above-described control is performed when writing to the line memories 44 and 45, and the read address is incremented every clock when reading from the line memories 44 and 45. In addition, the above-described operation is toggled by the two line memories 44 and 45 for each line, and the changeover switches 43 and 46 are controlled so as not to capture an invalid image signal. Then, the image signal subjected to the compression / expansion processing comes to be taken out from the output terminal 28.
【0048】以上に述べた一連の動作により、画像の水
平方向に対して、任意の領域を任意の圧縮・伸張率で圧
縮・伸張し、任意の位置に表示することができる。By the series of operations described above, an arbitrary region can be compressed / expanded at an arbitrary compression / expansion rate in the horizontal direction of the image and displayed at an arbitrary position.
【0049】図12は、この発明の第2の実施の形態を
示している。図12において、図1と同一部分に同一符
号を付して示すと、前メモリコントローラ37にメモリ
51が接続されている。このメモリ51には、上述した
加減算結果の一部が格納され、その格納された値が1ク
ロック毎に順次読み出される。FIG. 12 shows a second embodiment of the present invention. 12, the same parts as those in FIG. 1 are designated by the same reference numerals, and the memory 51 is connected to the front memory controller 37. A part of the addition / subtraction result described above is stored in the memory 51, and the stored value is sequentially read every clock.
【0050】先に図3及び図5のフローチャートで示し
たp,Flag,Skipの値は、E≧Cの場合は周期Eで、E
<Cの場合は周期Cで繰り返されるため、その値がメモ
リ51に格納される。図13(a)はE/C=5/3の
場合のメモリ51の記憶内容を示し、同図(b)はE/
C=3/5の場合のメモリ51の記憶内容を示してい
る。The values of p, Flag, and Skip shown in the flowcharts of FIGS. 3 and 5 are the period E when E ≧ C, and E
In the case of <C, the value is stored in the memory 51 because it is repeated in the cycle C. 13A shows the stored contents of the memory 51 when E / C = 5/3, and FIG. 13B shows E / C.
The storage contents of the memory 51 when C = 3/5 are shown.
【0051】前メモリコントローラ37は、メモリ51
からp,Flag,Skipの値を読み出して、それぞれ必要と
する回路に出力している。同時に、読み出しアドレス
は、圧縮・伸張処理を施す画像領域の水平方向の始点と
終点との範囲内で、Flag=1のときインクリメントされ
る。The front memory controller 37 has a memory 51.
The values of p, Flag, and Skip are read from and output to the required circuits. At the same time, the read address is incremented when Flag = 1 within the range between the horizontal start point and end point of the image area to be compressed / decompressed.
【0052】図14は、この発明の第3の実施の形態を
示している。図14において、図1と同一部分に同一符
号を付して示すと、入力端子26に供給された画像信号
を、水平方向のLPF(Low Pass Filter )52に通し
てから、画像信号処理回路27に供給することにより、
圧縮の際に生じるエリアジングを除去することができ
る。FIG. 14 shows a third embodiment of the present invention. 14, when the same parts as those in FIG. 1 are denoted by the same reference numerals, the image signal supplied to the input terminal 26 is passed through an LPF (Low Pass Filter) 52 in the horizontal direction, and then the image signal processing circuit 27. By supplying
Aliasing that occurs during compression can be eliminated.
【0053】図15は、上記LPF52の詳細を示して
いる。すなわち、入力端子521 に供給された画像信号
は、カスケードに接続された、3つの1画素遅延回路5
22〜524 ,加算回路525 及びマルチプレクサ526
よりなる第1のフィルタ52aと、4つの1画素遅延
回路527 〜5210,加算回路5211及びマルチプレク
サ5212よりなる第2のフィルタ52bと、8つの1画
素遅延回路5213〜5220,加算回路5221及びマルチ
プレクサ5222よりなる第3のフィルタ52cとを介し
て、出力端子5223から取り出される。FIG. 15 shows the details of the LPF 52. That is, the image signal supplied to the input terminal 521 is supplied to the three 1-pixel delay circuits 5 connected in cascade.
22 to 524, adder circuit 525 and multiplexer 526
A first filter 52a composed of four 1-pixel delay circuits 527 to 5210, an addition circuit 5211 and a multiplexer 5212, and a second filter 52b composed of eight 1-pixel delay circuits 5213 to 5220, an addition circuit 5221 and a multiplexer 5222. It is taken out from the output terminal 5223 via the third filter 52c.
【0054】この場合、LPF52は、その第1乃至第
3のフィルタ52a,52b,52cのマルチプレクサ
526 ,5212,5222に対して、それぞれ入力端子5
224,5225,5226に供給された前記コントローラ2
9から出力される切替制御信号に基づいて出力の切り替
えを行なわせることにより、周波数特性の切り替えが行
なわれる。図15に示す構成では、画像を水平方向に1
/8まで圧縮しても、ほぼエリアジングを除去すること
ができる。In this case, the LPF 52 has input terminals 5 to the multiplexers 526, 5212 and 5222 of the first to third filters 52a, 52b and 52c, respectively.
224, 5225, 5226 to the controller 2 supplied
The frequency characteristic is switched by switching the output based on the switching control signal output from 9. In the configuration shown in FIG. 15, the image is set to 1 horizontally.
Aliasing can be almost eliminated by compressing to / 8.
【0055】この第3の実施の形態では、画像信号が画
像信号処理回路27に入力される以前に高周波成分を除
去するようにしたが、これをしなくても補間演算を行な
う際に、係数レジスタ41の係数値を変化させることに
よって周波数特性を変化させることが可能である。しか
し、この手法を用いるためには、圧縮率が大きくなるに
連れて、乗算回路の数や、係数レジスタ41,シフトレ
ジスタ38,加算回路42の規模を大きくする必要が生
じる。図15に示したLPF52を用いれば、係数が1
/2と1/4であり、画像信号のビットシフトを利用し
ているので乗算回路39,40を増加させる必要もなく
なる。In the third embodiment, the high frequency component is removed before the image signal is input to the image signal processing circuit 27. However, even if this is not done, when the interpolation calculation is performed, the coefficient The frequency characteristic can be changed by changing the coefficient value of the register 41. However, in order to use this method, it is necessary to increase the number of multiplication circuits and the scale of the coefficient register 41, the shift register 38, and the addition circuit 42 as the compression rate increases. If the LPF 52 shown in FIG. 15 is used, the coefficient is 1
It is / 2 and 1/4, and since the bit shift of the image signal is used, it is not necessary to increase the multiplication circuits 39 and 40.
【0056】次に、図16及び図17は、この発明の第
4の実施の形態を示している。この図16及び図17に
示される第4の実施の形態は、図14及び図1に示した
第3及び第1の実施の形態を画像の標本化周波数の変換
処理にそれぞれ応用したものであり、図16及び図17
において、図14及び図1と同一部分には同一符号を付
して示している。すなわち、標本化周波数f1 の画像信
号を標本化周波数f2に変換することを考えると、f2
=(N/M)f1 であるとき、N<Mの場合、つまりf
2 <f1 の場合の構成が図16に示すものとなる。Next, FIGS. 16 and 17 show a fourth embodiment of the present invention. The fourth embodiment shown in FIGS. 16 and 17 is an application of the third and first embodiments shown in FIGS. 14 and 1 to the conversion processing of the image sampling frequency, respectively. 16 and 17
14, the same parts as those in FIGS. 14 and 1 are denoted by the same reference numerals. That is, considering conversion of the image signal of the sampling frequency f1 into the sampling frequency f2, f2
= (N / M) f1 and N <M, that is, f
The configuration in the case of 2 <f1 is as shown in FIG.
【0057】この場合、第3の実施の形態と同様な動作
により、画像が水平方向に伸張率N/M倍で圧縮・伸張
される。第3の実施の形態との違いは、後メモリコント
ローラ47のみに入力端子47cを介して周波数f2 の
クロックを供給し、後メモリコントローラ47を周波数
f1 ,f2 の2つのクロックで動作させていることであ
る。このとき、後メモリコントローラ47は、周波数f
2 のクロックに基づいてラインメモリ44,45に対す
る読み出しアドレスの制御以後の処理を実行し、それ以
前の処理は周波数f1 のクロックに基づいて実行してい
る。これにより、標本化周波数f1 の画像信号を標本化
周波数f2 に変換することができる。In this case, the image is compressed / expanded in the horizontal direction at the expansion ratio N / M times by the same operation as that of the third embodiment. The difference from the third embodiment is that only the rear memory controller 47 is supplied with the clock of frequency f2 via the input terminal 47c, and the rear memory controller 47 is operated with two clocks of frequencies f1 and f2. Is. At this time, the rear memory controller 47 determines that the frequency f
The processing after the control of the read addresses for the line memories 44 and 45 is executed based on the clock 2 and the processing before that is executed based on the clock of the frequency f1. Thereby, the image signal of the sampling frequency f1 can be converted into the sampling frequency f2.
【0058】また、f2 =(N/M)f1 であるとき、
N≧Mの場合、つまりf2 ≧f1 の場合の構成が図17
に示すものとなる。この場合、第1の実施の形態と同様
な動作により、画像が水平方向に伸張率N/M倍で圧縮
・伸張される。第1の実施の形態との違いは、前メモリ
コントローラ37のみに入力端子37cを介して周波数
f2 のクロックを供給し、前メモリコントローラ37を
周波数f1 ,f2 の2つのクロックで動作させているこ
とである。このとき、前メモリコントローラ37は、周
波数f2 のクロックに基づいてラインメモリ34,35
に対する読み出しアドレスの制御以後の処理を実行し、
それ以前の処理は周波数f1 のクロックに基づいて実行
している。これにより、標本化周波数f1 の画像信号を
標本化周波数f2 に変換することができる。When f2 = (N / M) f1,
FIG. 17 shows the configuration when N ≧ M, that is, when f2 ≧ f1.
It becomes what is shown in. In this case, the image is compressed / expanded in the horizontal direction at the expansion rate N / M times by the same operation as that of the first embodiment. The difference from the first embodiment is that only the front memory controller 37 is supplied with a clock of frequency f2 via the input terminal 37c, and the front memory controller 37 is operated by two clocks of frequencies f1 and f2. Is. At this time, the previous memory controller 37 uses the line memories 34 and 35 based on the clock of frequency f2.
Read address control for
The processing before that is executed based on the clock of frequency f1. Thereby, the image signal of the sampling frequency f1 can be converted into the sampling frequency f2.
【0059】図18は、この発明の第5の実施の形態を
示している。この第5の実施の形態は、順次走査の画像
に垂直方向の圧縮・伸張処理を施すようにしたものであ
る。図18において、図1と同一部分には同一符号を付
して示している。図1との違いは、ラインメモリ23,
24,44,45に代えてフレームメモリ53〜56が
用いられる点と、前メモリコントローラ37及び後メモ
リコントローラ47に入力端子37d,47dを介し
て、フレーム同期周波数fv の信号が供給されている点
である。FIG. 18 shows a fifth embodiment of the present invention. In the fifth embodiment, a vertically scanned image is subjected to vertical compression / expansion processing. 18, the same parts as those in FIG. 1 are designated by the same reference numerals. The difference from FIG. 1 is that the line memory 23,
24, 44, 45 are used instead of the frame memories 53 to 56, and a signal of the frame synchronization frequency fv is supplied to the front memory controller 37 and the rear memory controller 47 via the input terminals 37d, 47d. Is.
【0060】画像に垂直方向の圧縮・伸張処理を施す上
で、CPU31は、システムバス30を介してコントロ
ーラ29に、画像の伸張率、圧縮・伸張処理を施す画像
の領域の垂直方向の始点と終点の値、圧縮・伸張処理さ
れた画像の垂直方向の表示位置を示す始点と終点の値、
補間係数の値等のコマンドを送出する。コントローラ2
9は、これらのコマンドを分類して、前メモリコントロ
ーラ37に、画像の伸張率と、伸張処理を施す画像の領
域の垂直方向の始点と終点の値とを送り、係数レジスタ
41に補間係数の値を送り、後メモリコントローラ47
に圧縮・伸張処理された画像の垂直方向の表示位置を示
す始点と終点の値を送る。Upon performing vertical compression / expansion processing on the image, the CPU 31 causes the controller 29 via the system bus 30 to specify the expansion ratio of the image and the vertical start point of the area of the image to be compressed / expanded. End point value, start point and end point value indicating the vertical display position of the compressed / decompressed image,
Send commands such as interpolation coefficient values. Controller 2
9 classifies these commands and sends the expansion rate of the image and the values of the start and end points in the vertical direction of the area of the image to be expanded to the previous memory controller 37, and the interpolation register After sending the value, the memory controller 47
The start and end values indicating the vertical display position of the compressed / decompressed image are sent to.
【0061】入力端子26に供給された順次走査の画像
信号は、1フレーム毎に入力を切り替える切替スイッチ
33を経由して、フレームメモリ53,54にトグル動
作で書き込まれる。これらフレームメモリ53,54に
格納された画像信号は、1フレーム毎に出力を切り替え
る切替スイッチ36を経由してフレームメモリ53,5
4から読み出される。このようなフレームメモリ53,
54の動作と切替スイッチ33,36の動作とは、前メ
モリコントローラ37によって制御される。The progressive scan image signal supplied to the input terminal 26 is written in the frame memories 53 and 54 by a toggle operation via the changeover switch 33 which switches the input for each frame. The image signals stored in the frame memories 53 and 54 are passed through the changeover switch 36 that switches the output for each frame,
4 is read. Such a frame memory 53,
The operation of 54 and the operations of the changeover switches 33 and 36 are controlled by the front memory controller 37.
【0062】ただし、図18に示す前メモリコントロー
ラ37において、図1に示した前メモリコントローラ3
7と異なる部分は、上記(1)式の演算を画像の垂直方
向のアドレス制御に適用していることである。上記
(1)式の演算手法は、第1の実施の形態と同様に説明
することができる。実際には、フレームメモリ53,5
4に書き込みを行なう場合には、1クロック毎に水平方
向のアドレス、1ライン毎に垂直方向のアドレスをイン
クリメントし、フレームメモリ53,54から読み出し
を行なう場合には、1クロック毎に水平方向のアドレス
をインクリメントし、1ライン毎に(1)式の演算を行
ない、垂直方向のアドレスをインクリメントするととも
に、Phase (余り),Flag,Skip信号を出力する。However, in the front memory controller 37 shown in FIG. 18, the front memory controller 3 shown in FIG.
The difference from 7 is that the calculation of the above formula (1) is applied to the vertical address control of the image. The calculation method of the above formula (1) can be described in the same manner as in the first embodiment. Actually, the frame memories 53, 5
When writing to 4, the horizontal address is incremented every clock, and the vertical address is incremented every line. When reading from the frame memories 53 and 54, the horizontal address is incremented every clock. The address is incremented, the calculation of equation (1) is performed for each line, the address in the vertical direction is incremented, and the Phase (remainder), Flag, and Skip signals are output.
【0063】また、上記の動作を2つのフレームメモリ
53,54でトグル動作させるように、1フレーム毎に
切替スイッチ33,36を制御している。なお、上記第
4の実施の形態においては、図3及び図5に示したAs
t,Aend は、それぞれ圧縮・伸張処理を施す画像の領
域の垂直方向の始点と終点とを示している。そして、フ
レームメモリ53,54から読み出された画像信号は、
シフトレジスタ38に入力される。Further, the changeover switches 33 and 36 are controlled for each frame so that the above operation is toggled by the two frame memories 53 and 54. In addition, in the fourth embodiment, As shown in FIGS.
t and Aend respectively indicate the vertical start point and end point of the area of the image to be compressed / decompressed. The image signals read from the frame memories 53 and 54 are
It is input to the shift register 38.
【0064】図19は、シフトレジスタ38の詳細を示
している。すなわち、入力端子381 に供給された画像
信号は、マルチプレクサ382 を介して1ライン分のレ
ジスタを有し1クロック毎にデータをシフトさせるシフ
トレジスタ383 に供給される。このシフトレジスタ3
83 の出力は、出力端子384 を介して前記乗算回路4
0に供給されるとともに、マルチプレクサ382 に帰還
される。このマルチプレクサ382 は、入力端子385
に供給されるFlag信号が“1”のとき入力端子381 に
供給された画像信号を出力し、Flag信号が“0”のとき
シフトレジスタ383 から出力された画像信号を出力す
るように制御される。FIG. 19 shows the details of the shift register 38. That is, the image signal supplied to the input terminal 381 is supplied via the multiplexer 382 to the shift register 383 which has a register for one line and shifts data for each clock. This shift register 3
The output of 8 3 is output through the output terminal 384 to the multiplication circuit 4
It is supplied to 0 and fed back to the multiplexer 382. This multiplexer 382 has an input terminal 385
Is controlled to output the image signal supplied to the input terminal 381 when the Flag signal supplied to the input terminal is "1", and to output the image signal output from the shift register 383 when the Flag signal is "0". .
【0065】また、上記シフトレジスタ383 から出力
された画像信号は、マルチプレクサ386 を介して1ラ
イン分のレジスタを有し1クロック毎にデータをシフト
させるシフトレジスタ387 に供給される。このシフト
レジスタ387 の出力は、出力端子388 を介して前記
乗算回路39に供給されるとともに、マルチプレクサ3
86 に帰還される。このマルチプレクサ386 は、入力
端子389 に供給されるFlag信号が“1”のときシフト
レジスタ383 から出力された画像信号を出力し、Flag
信号が“0”のときシフトレジスタ387 から出力され
た画像信号を出力するように制御される。The image signal output from the shift register 383 is supplied via a multiplexer 386 to a shift register 387 which has a register for one line and shifts data every clock. The output of the shift register 387 is supplied to the multiplication circuit 39 through the output terminal 388 and the multiplexer 3
Returned to 86. The multiplexer 386 outputs the image signal output from the shift register 383 when the Flag signal supplied to the input terminal 389 is "1", and the Flag signal
When the signal is "0", it is controlled to output the image signal output from the shift register 387.
【0066】そして、これら乗算回路39,40の各出
力は、加算回路42で加算されることにより補間処理が
行なわれる。この加算回路42の出力は、1フレーム毎
に入力を切り替える切替スイッチ43を経由して、フレ
ームメモリ55,56にトグル動作で書き込まれる。こ
れらフレームメモリ55,56に書き込まれた画像信号
は、1フレーム毎に出力を切り替える切替スイッチ46
を経由して、フレームメモリ55,56からトグル動作
で読み出される。このようなフレームメモリ55,56
の動作と切替スイッチ43,46の動作とは、後メモリ
コントローラ47によって制御される。The outputs of the multiplying circuits 39 and 40 are added in the adding circuit 42 to be interpolated. The output of the adder circuit 42 is written in the frame memories 55 and 56 by a toggle operation via the changeover switch 43 that switches the input for each frame. The image signals written in the frame memories 55 and 56 are changeover switches 46 for switching the output for each frame.
Is read from the frame memories 55 and 56 by a toggle operation. Such frame memories 55, 56
And the operation of the changeover switches 43 and 46 are controlled by the rear memory controller 47.
【0067】図18における後メモリコントローラ47
の第1の実施の形態との違いは、図10に示した動作を
1ライン毎に行なっていることである。実際には、後メ
モリコントローラ47は、フレームメモリ55,56に
対する書き込み時に、1クロック毎に水平方向のアドレ
スをインクリメントし、1ライン毎に図10に示した演
算を行ない垂直方向のアドレスを算出している。また、
後メモリコントローラ47は、フレームメモリ55,5
6からの読み出し時に、1クロック毎に水平方向のアド
レスをインクリメントし、1ライン毎に垂直方向のアド
レスをインクリメントしている。Rear memory controller 47 in FIG.
The difference from the first embodiment is that the operation shown in FIG. 10 is performed for each line. Actually, the post-memory controller 47 increments the horizontal address every clock when writing to the frame memories 55 and 56, and performs the operation shown in FIG. 10 for each line to calculate the vertical address. ing. Also,
The rear memory controller 47 includes the frame memories 55 and 5
When reading from 6, the horizontal address is incremented every clock and the vertical address is incremented every line.
【0068】そして、後メモリコントローラ47は、上
記の動作を2つのフレームメモリ55,56で1フレー
ム毎にトグル動作させるようにするとともに、また、無
効な画像信号を書き込まないように切替スイッチ43,
46を制御している。なお、第4の実施の形態において
は、図10に示したDst,Dend は、それぞれ圧縮・伸
張された画像を表示する位置の垂直方向の始点と終点と
を示している。そして、圧縮・伸張処理の施された画像
信号が、出力端子28から取り出されるようになる。Then, the rear memory controller 47 causes the two frame memories 55 and 56 to toggle the above operation for each frame, and also the changeover switches 43 and 43 so as not to write an invalid image signal.
46 is controlled. In the fourth embodiment, Dst and Dend shown in FIG. 10 indicate the vertical start point and end point of the position where the compressed / expanded image is displayed. Then, the image signal subjected to the compression / expansion processing comes to be taken out from the output terminal 28.
【0069】以上に述べた一連の動作により、画像の垂
直方向に対して、任意の領域を任意の圧縮・伸張率で圧
縮・伸張し、任意の位置に表示することができる。By the series of operations described above, an arbitrary region can be compressed / expanded at an arbitrary compression / expansion rate in the vertical direction of an image and displayed at an arbitrary position.
【0070】図20は、この発明の第6の実施の形態を
示している。図20において、図18と同一部分に同一
符号を付して示すと、入力端子26に供給された画像信
号を、垂直方向のLPF57に通してから、画像信号処
理回路27に供給することにより、圧縮の際に生じるエ
リアジングを除去することができる。FIG. 20 shows a sixth embodiment of the present invention. 20, when the same parts as those in FIG. 18 are designated by the same reference numerals, the image signal supplied to the input terminal 26 is passed through the LPF 57 in the vertical direction and then supplied to the image signal processing circuit 27. Aliasing that occurs during compression can be eliminated.
【0071】図21は、上記LPF57の詳細を示して
いる。すなわち、入力端子571 に供給された画像信号
は、カスケードに接続された、3つの1ライン遅延回路
572 〜574 ,加算回路575 及びマルチプレクサ5
76 よりなる第1のフィルタ57aと、4つの1ライン
遅延回路577 〜5710,加算回路5711及びマルチプ
レクサ5712よりなる第2のフィルタ52bと、8つの
1ライン遅延回路5713〜5720,加算回路5721及び
マルチプレクサ5722よりなる第3のフィルタ57cと
を介して、出力端子5723から取り出される。FIG. 21 shows the details of the LPF 57. That is, the image signal supplied to the input terminal 571 is connected to the three 1-line delay circuits 572 to 574, the adding circuit 575 and the multiplexer 5 in a cascade.
Second filter 52b including four 1-line delay circuits 577-5710, adder circuit 5711 and multiplexer 5712, eight 1-line delay circuits 5713-5720, adder circuit 5721 and multiplexer It is taken out from the output terminal 5723 via the third filter 57c composed of 5722.
【0072】この場合、LPF57は、その第1乃至第
3のフィルタ57a,57b,57cのマルチプレクサ
576 ,5712,5722に対して、それぞれ入力端子5
724,5725,5726に供給された前記コントローラ2
9から出力される切替制御信号に基づいて出力の切り替
えを行なわせることにより、周波数特性の切り替えが行
なわれる。図21に示す構成では、画像を垂直方向に1
/8まで圧縮しても、ほぼエリアジングを除去すること
ができる。In this case, the LPF 57 inputs the input terminals 5 to the multiplexers 576, 5712 and 5722 of the first to third filters 57a, 57b and 57c, respectively.
724, 5725, 5726 said controller 2 supplied
The frequency characteristic is switched by switching the output based on the switching control signal output from 9. In the configuration shown in FIG. 21, the image is vertically set to 1
Aliasing can be almost eliminated by compressing to / 8.
【0073】なお、この発明は上記した各実施の形態に
限定されるものではなく、この外その要旨を逸脱しない
範囲で種々変形して実施することができる。The present invention is not limited to the above-described embodiments, but can be variously modified and implemented without departing from the scope of the invention.
【0074】[0074]
【発明の効果】以上詳述したようにこの発明によれば、
デジタル画像信号に対してその標本化周波数のみを用い
て圧縮・伸張処理を施すことができ、また、デジタル画
像信号に対してその標本化周波数と変換処理後の標本化
周波数とを用いて標本化周波数の変換処理を施すことが
できる極めて良好な画像信号処理装置を提供することが
できる。As described in detail above, according to the present invention,
The digital image signal can be subjected to compression / expansion processing using only its sampling frequency, and the digital image signal can be sampled using its sampling frequency and the sampling frequency after conversion processing. It is possible to provide an extremely good image signal processing device capable of performing frequency conversion processing.
【図1】この発明に係る画像信号処理装置の第1の実施
の形態を示すブロック構成図。FIG. 1 is a block configuration diagram showing a first embodiment of an image signal processing device according to the present invention.
【図2】同第1の実施の形態における圧縮・伸張画像の
アドレスとそれに相当する原画像のアドレスとの関係を
説明するために示す図。FIG. 2 is a diagram for explaining a relationship between an address of a compressed / decompressed image and an address of an original image corresponding to the address of the compressed / decompressed image in the first embodiment.
【図3】同第1の実施の形態における伸張画像のアドレ
スに相当する原画像のアドレスを算出するための演算処
理を説明するために示すフローチャート。FIG. 3 is a flowchart shown for explaining a calculation process for calculating an address of an original image corresponding to an address of a decompressed image according to the first embodiment.
【図4】同第1の実施の形態における同演算処理を具体
的に説明するために示す図。FIG. 4 is a diagram specifically shown for explaining the same arithmetic processing according to the first embodiment.
【図5】同第1の実施の形態における圧縮画像のアドレ
スに相当する原画像のアドレスを算出するための演算処
理を説明するために示すフローチャート。FIG. 5 is a flowchart shown for explaining a calculation process for calculating an address of an original image corresponding to an address of a compressed image according to the first embodiment.
【図6】同第1の実施の形態における同演算処理を具体
的に説明するために示す図。FIG. 6 is a diagram specifically shown for explaining the same arithmetic processing according to the first embodiment.
【図7】同第1の実施の形態における図3に示したフロ
ーチャートの演算処理を実現するためのブロック構成
図。FIG. 7 is a block configuration diagram for realizing the arithmetic processing of the flowchart shown in FIG. 3 in the first embodiment.
【図8】同第1の実施の形態における図5に示したフロ
ーチャートの演算処理を実現するためのブロック構成
図。FIG. 8 is a block configuration diagram for realizing the arithmetic processing of the flowchart shown in FIG. 5 in the first embodiment.
【図9】同第1の実施の形態における係数レジスタの係
数値の具体例を説明するために示す図。FIG. 9 is a diagram shown for explaining a specific example of a coefficient value of a coefficient register according to the first embodiment.
【図10】同第1の実施の形態における後メモリコント
ローラの演算処理を説明するために示すフローチャー
ト。FIG. 10 is a flowchart shown to explain the arithmetic processing of the rear memory controller according to the first embodiment.
【図11】同第1の実施の形態における図10に示した
フローチャートの演算処理を実現するためのブロック構
成図。FIG. 11 is a block configuration diagram for implementing the arithmetic processing of the flowchart shown in FIG. 10 in the first embodiment.
【図12】この発明の第2の実施の形態を示すブロック
構成図。FIG. 12 is a block configuration diagram showing a second embodiment of the present invention.
【図13】同第2の実施の形態における伸張及び圧縮時
のメモリの値の具体例を説明するために示す図。FIG. 13 is a diagram for explaining a specific example of a memory value at the time of expansion and compression in the second embodiment.
【図14】この発明の第3の実施の形態を示すブロック
構成図。FIG. 14 is a block configuration diagram showing a third embodiment of the present invention.
【図15】同第3の実施の形態におけるLPFの詳細を
示すブロック構成図。FIG. 15 is a block configuration diagram showing details of an LPF according to the third embodiment.
【図16】この発明の第4の実施の形態を示すもので、
変換後の標本化周波数が元の周波数よりも低い場合を示
すブロック構成図。FIG. 16 shows a fourth embodiment of the present invention,
The block block diagram which shows the case where the sampling frequency after conversion is lower than the original frequency.
【図17】この発明の第4の実施の形態を示すもので、
変換後の標本化周波数が元の周波数よりも高い場合を示
すブロック構成図。FIG. 17 shows a fourth embodiment of the present invention,
The block block diagram which shows the case where the sampling frequency after conversion is higher than the original frequency.
【図18】この発明の第5の実施の形態を示すブロック
構成図。FIG. 18 is a block configuration diagram showing a fifth embodiment of the present invention.
【図19】同第5の実施の形態におけるシフトレジスタ
の詳細を示すブロック構成図。FIG. 19 is a block configuration diagram showing details of a shift register in the fifth embodiment.
【図20】この発明の第6の実施の形態を示すブロック
構成図。FIG. 20 is a block diagram showing a sixth embodiment of the present invention.
【図21】同第6の実施の形態におけるLPFの詳細を
示すブロック構成図。FIG. 21 is a block configuration diagram showing details of an LPF in the sixth embodiment.
【図22】複数の画像の合成を説明するために示す図。FIG. 22 is a diagram shown for explaining composition of a plurality of images.
【図23】画像の水平方向の圧縮・伸張を説明するため
に示す図。FIG. 23 is a diagram shown for explaining horizontal compression / expansion of an image.
【図24】画像の水平方向の圧縮・伸張時における水平
アドレスの変化を説明するために示す図。FIG. 24 is a diagram shown for explaining a change in horizontal address at the time of horizontal compression / expansion of an image.
【図25】標本化周波数を変換した場合の画像の変化を
説明するために示す図。FIG. 25 is a diagram shown for explaining a change in an image when a sampling frequency is converted.
【図26】画像信号の標本化周波数をN/M倍に変換す
るための従来の標本化周波数変換回路を示すブロック構
成図。FIG. 26 is a block diagram showing a conventional sampling frequency conversion circuit for converting the sampling frequency of an image signal to N / M times.
【図27】画像信号を水平方向にE/C倍に伸張するた
めの従来の伸張処理回路を示すブロック構成図。FIG. 27 is a block diagram showing a conventional expansion processing circuit for expanding an image signal by E / C times in the horizontal direction.
11,12…入力端子、13…レジスタ、14…シフト
レジスタ、15…周波数逓倍回路、16…加重加算回
路、17…乗算回路、18…入力端子、19…レジス
タ、20…周波数逓倍回路、21…出力端子、22…切
替スイッチ、23,24…ラインメモリ、25…切替ス
イッチ、26…入力端子、27…画像信号処理回路、2
8…出力端子、29…コントローラ、30…システムバ
ス、31…CPU、32…メモリ、33…切替スイッ
チ、34,35…ラインメモリ、36…切替スイッチ、
37…前メモリコントローラ、38…シフトレジスタ、
39,40…乗算回路、41…係数レジスタ、42…加
算回路、43…切替スイッチ、44,45…ラインメモ
リ、46…切替スイッチ、47…後メモリコントロー
ラ、48,49…前メモリコントローラ、50…後メモ
リコントローラ、51…メモリ、52…LPF、53〜
56…フレームメモリ、57…LPF。11, 12 ... Input terminal, 13 ... Register, 14 ... Shift register, 15 ... Frequency multiplication circuit, 16 ... Weighted addition circuit, 17 ... Multiplication circuit, 18 ... Input terminal, 19 ... Register, 20 ... Frequency multiplication circuit, 21 ... Output terminal, 22 ... Changeover switch, 23, 24 ... Line memory, 25 ... Changeover switch, 26 ... Input terminal, 27 ... Image signal processing circuit, 2
8 ... Output terminal, 29 ... Controller, 30 ... System bus, 31 ... CPU, 32 ... Memory, 33 ... Changeover switch, 34, 35 ... Line memory, 36 ... Changeover switch,
37 ... Front memory controller, 38 ... Shift register,
39, 40 ... Multiplication circuit, 41 ... Coefficient register, 42 ... Addition circuit, 43 ... Changeover switch, 44, 45 ... Line memory, 46 ... Changeover switch, 47 ... Rear memory controller, 48, 49 ... Front memory controller, 50 ... Rear memory controller, 51 ... Memory, 52 ... LPF, 53-
56 ... Frame memory, 57 ... LPF.
Claims (4)
方向に圧縮または伸張処理を施す画像信号処理装置にお
いて、 前記画像信号の水平方向の圧縮または伸張率を示す情報
と、前記画像信号の圧縮または伸張処理を施す水平方向
の領域の位置を示す情報と、圧縮または伸張された前記
画像信号の水平方向の領域の表示位置を示す情報と、前
記画像信号にフィルタリング演算処理を施すための複数
の係数とを設定する設定手段と、 前記画像信号の標本化クロックの周期で書き込みアドレ
スを生成し、前記画像信号の圧縮または伸張率を示す情
報と、前記画像信号の圧縮または伸張処理を施す水平方
向の領域の位置を示す情報とを用いて、前記標本化クロ
ックの周期単位で演算処理を行なうことにより読み出し
アドレスを生成するとともに、前記画像信号にフィルタ
リング演算処理を施すための複数の係数の中から必要な
係数を選択する第1の制御手段と、 この第1の制御手段で生成された書き込みアドレスに基
づいて前記画像信号がライン単位で書き込まれ、前記第
1の制御手段で生成された読み出しアドレスに基づいて
読み出される第1のラインメモリと、 この第1のラインメモリから読み出された画像信号を、
前記第1の制御手段で生成された情報に基づいてデータ
を更新する記憶手段に入力する手段と、 この記憶手段から出力された画像信号に対して、前記第
1の制御手段で選択された係数に基づいてフィルタリン
グ演算処理を施す演算手段と、 圧縮または伸張された前記画像信号の水平方向の領域の
表示位置を示す情報と、前記第1の制御手段で生成され
た情報とに基づいて書き込みアドレスを生成し、前記画
像信号の標本化クロックの周期で読み出しアドレスを生
成する第2の制御手段と、 この第2の制御手段で生成された書き込みアドレスに基
づいて、書き込みアドレスが1更新される標本化クロッ
クの周期のみ、前記画像信号がライン単位で書き込ま
れ、前記第2の制御手段で生成された読み出しアドレス
に基づいて読み出される第2のラインメモリとを具備し
てなることを特徴とする画像信号処理装置。1. An image signal processing apparatus for horizontally compressing or expanding a digitized image signal, comprising: information indicating a horizontal compression or expansion ratio of the image signal; and compression of the image signal. Alternatively, information indicating the position of a horizontal region to be subjected to decompression processing, information indicating the display position of the horizontal region of the compressed or decompressed image signal, and a plurality of information for performing filtering calculation processing on the image signal. Setting means for setting a coefficient, information for indicating a compression or expansion rate of the image signal by generating a write address in the cycle of the sampling clock of the image signal, and a horizontal direction for performing the compression or expansion processing of the image signal And the information indicating the position of the area of the area, the read address is generated by performing the arithmetic processing in the cycle unit of the sampling clock, and First control means for selecting a necessary coefficient from a plurality of coefficients for performing filtering calculation processing on the image signal, and the image signal is line-based on the basis of the write address generated by the first control means. A first line memory written by the first control means and read based on the read address generated by the first control means; and an image signal read from the first line memory,
Means for inputting to the storage means for updating data based on the information generated by the first control means, and a coefficient selected by the first control means for the image signal output from the storage means. And a write address based on information indicating a display position of a horizontal region of the compressed or expanded image signal, and information generated by the first control means. To generate a read address at the cycle of the sampling clock of the image signal, and a sample in which the write address is updated by 1 based on the write address generated by the second control means. The image signal is written line by line only during the cycle of the digitized clock and is read based on the read address generated by the second control means. Image signal processing apparatus characterized by comprising; and a-memory.
像信号の伸張率が正の整数を用いた分数であるとき、分
子が分母より大きい場合は、前記フィルタリング演算を
行なう係数を決定する値と伸張率の分母とを加算し、そ
の値が伸張率の分子より小さい場合は、前記第1のライ
ンメモリの読み出しアドレスは前の値を保持し、前記記
憶手段のデータの更新を行なわず、前記第2のラインメ
モリの書き込みアドレスの値を1更新し、前記フィルタ
リング演算を行なう係数を決定する値は前の値と伸張率
の分母の値とを加算した値とし、 前記フィルタリング演算を行なう係数を決定する値と伸
張率の分母とを加算し、その値が伸張率の分子より大き
い場合は、前記第1のラインメモリの読み出しアドレス
は値を1更新し、前記記憶手段のデータの更新を行な
い、前記第2のラインメモリの書き込みアドレスの値を
1更新し、前記フィルタリング演算を行なう係数を決定
する値は前の値と伸張率の分母の値とを加算した値から
分子の値を減算した値とし、 前記伸張率の分子が分母より小さい場合は、前記フィル
タリング演算を行なう係数を決定する値と伸張率の分母
とを加算して分子を減算し、その値が伸張率の分子より
小さい場合は、前記第1のラインメモリの読み出しアド
レスは値を1更新し、前記記憶手段のデータの更新を行
ない、前記第2のラインメモリの書き込みアドレスの値
を1更新し、前記フィルタリング演算を行なう係数を決
定する値は前の値と伸張率の分母の値とを加算し分子の
値を減算した値とし、 前記フィルタリング演算を行なう係数を決定する値と伸
張率の分母とを加算して分子を減算し、その値が伸張率
の分子より大きい場合は、前記第1のラインメモリの読
み出しアドレスは値を1更新し、前記記憶手段のデータ
の更新を行ない、前記第2のラインメモリの書き込みア
ドレスは前の値を保持し、前記フィルタリング演算を行
なう係数を決定する値は前の値から伸張率の分子の値を
減算した値とすることを特徴とする請求項2記載の画像
信号処理装置。2. The first and second control means determine a coefficient for performing the filtering operation when the expansion rate of the image signal is a fraction using a positive integer and the numerator is larger than the denominator. Value and the denominator of the expansion rate are added, and when the value is smaller than the numerator of the expansion rate, the read address of the first line memory holds the previous value and the data in the storage means is updated. First, the value of the write address of the second line memory is updated by 1, and the value for determining the coefficient for performing the filtering operation is a value obtained by adding the previous value and the value of the denominator of the expansion rate. The value for determining the coefficient to be performed is added to the denominator of the expansion rate, and when the value is larger than the numerator of the expansion rate, the read address of the first line memory is updated by 1, and the data of the storage means is updated. The value of the write address of the second line memory is updated by 1, and the value that determines the coefficient for performing the filtering operation is the value obtained by adding the previous value and the value of the denominator of the expansion rate to the numerator value. When the numerator of the expansion ratio is smaller than the denominator, the value for determining the coefficient for performing the filtering operation and the denominator of the expansion ratio are added to subtract the numerator, and the value is the numerator of the expansion ratio. If it is smaller, the value of the read address of the first line memory is updated by 1, the data of the storage means is updated, the value of the write address of the second line memory is updated by 1, and the filtering operation is performed. The value that determines the coefficient for performing the calculation is the value obtained by adding the previous value and the value of the denominator of the expansion rate and subtracting the value of the numerator. And is added to subtract the numerator, and when the value is larger than the numerator of the expansion rate, the read address of the first line memory is updated by 1 and the data of the storage means is updated. 3. The write address of the line memory of No. 2 holds the previous value, and the value for determining the coefficient for performing the filtering operation is the value obtained by subtracting the numerator value of the expansion rate from the previous value. The image signal processing device described.
像信号の標本化周波数変換を行なう際に、変換後の周波
数が、変換前の周波数より低い場合は、前記第2のライ
ンメモリの読み出しアドレスの制御以後の処理を変換後
の周波数で制御し、それ以前の処理は変換前の周波数で
制御し、 変換後の周波数が、変換前の周波数より高い場合は、前
記第1のラインメモリの読み出しアドレスの制御以後の
処理を変換後の周波数で制御し、それ以前の処理は変換
前の周波数で制御することを特徴とする請求項1記載の
画像信号処理装置。3. The first and second control means, when performing sampling frequency conversion of the image signal, when the frequency after conversion is lower than the frequency before conversion, the second line memory. The processing after the control of the read address of is controlled by the frequency after conversion, the processing before that is controlled by the frequency before conversion, and when the frequency after conversion is higher than the frequency before conversion, the first line 2. The image signal processing apparatus according to claim 1, wherein the processing after the control of the read address of the memory is controlled by the frequency after conversion, and the processing before that is controlled by the frequency before conversion.
対して垂直方向に圧縮または伸張処理を施す画像信号処
理装置において、 前記画像信号の垂直方向の圧縮または伸張率を示す情報
と、前記画像信号の圧縮または伸張処理を施す垂直方向
の領域の位置を示す情報と、圧縮または伸張された前記
画像信号の垂直方向の領域の表示位置を示す情報と、前
記画像信号にフィルタリング演算処理を施すための複数
の係数とを設定する設定手段と、 前記画像信号の標本化クロックの周期で水平書き込みア
ドレスを生成し、前記画像信号のライン周期で垂直書き
込みアドレスを生成し、前記画像信号の標本化クロック
の周期で水平読み出しアドレスを生成し、前記画像信号
の圧縮または伸張率を示す情報と、前記画像信号の圧縮
または伸張処理を施す垂直方向の領域の位置を示す情報
とを用いて、前記ライン周期で演算処理を行なうことに
より垂直読み出しアドレスを生成するとともに、前記画
像信号にフィルタリング演算処理を施すための複数の係
数の中から必要な係数を選択する第1の制御手段と、 この第1の制御手段で生成された水平及び垂直書き込み
アドレスに基づいて前記画像信号がフレーム単位で書き
込まれ、前記第1の制御手段で生成された水平及び垂直
読み出しアドレスに基づいて読み出される第1のフレー
ムメモリと、 この第1のフレームメモリから読み出された画像信号
を、前記第1の制御手段で生成された情報に基づいてデ
ータを更新する記憶手段に入力する手段と、 この記憶手段から出力された画像信号に対して、前記第
1の制御手段で選択された係数に基づいてフィルタリン
グ演算処理を施す演算手段と、 前記画像信号の標本化クロックの周期で水平書き込みア
ドレスを生成し、圧縮または伸張された前記画像信号の
垂直方向の領域の表示位置を示す情報と、前記第1の制
御手段で生成された情報とを用いて、前記ライン周期で
演算処理を行なうことにより垂直書き込みアドレスを生
成し、前記画像信号の標本化クロックの周期で水平読み
出しアドレスを生成し、前記画像信号のライン周期で垂
直読み出しアドレスを生成する第2の制御手段と、 この第2の制御手段で生成された水平及び垂直書き込み
アドレスに基づいて、垂直書き込みアドレスが1更新さ
れるライン周期のみ、前記画像信号がフレーム単位で書
き込まれ、前記第2の制御手段で生成された水平及び垂
直読み出しアドレスに基づいて読み出される第2のフレ
ームメモリとを具備してなることを特徴とする画像信号
処理装置。4. An image signal processing apparatus for vertically compressing or decompressing a digitized image signal of progressive scanning, comprising: information indicating a vertical compression or decompression rate of the image signal; Information for indicating the position of a vertical region on which the signal is compressed or expanded, information for indicating the display position of the compressed or expanded vertical region of the image signal, and for performing a filtering calculation process on the image signal Setting means for setting a plurality of coefficients of the image signal, horizontal writing address is generated in the cycle of the sampling clock of the image signal, vertical writing address is generated in the line cycle of the image signal, sampling clock of the image signal A horizontal read address is generated in a cycle of, and information indicating the compression or expansion rate of the image signal and compression or expansion processing of the image signal are performed. Necessary among a plurality of coefficients for generating a vertical read address by performing arithmetic processing at the line cycle by using the information indicating the position of the area in the direct direction and performing filtering arithmetic processing on the image signal. A first control means for selecting an appropriate coefficient, and the image signal is written in frame units on the basis of the horizontal and vertical write addresses generated by the first control means, and is generated by the first control means. A first frame memory read based on the horizontal and vertical read addresses, and an image signal read from the first frame memory are updated based on information generated by the first control means. Means for inputting to the storage means, and for the image signal output from the storage means, based on the coefficient selected by the first control means Calculating means for performing a filtering calculation process; information for indicating a display position of a vertical area of the compressed or expanded image signal, which generates a horizontal write address at a cycle of a sampling clock of the image signal; By using the information generated by the control means, the vertical write address is generated by performing the arithmetic processing in the line cycle, and the horizontal read address is generated in the cycle of the sampling clock of the image signal. A second control means for generating a vertical read address in a line cycle of, and a line cycle in which the vertical write address is updated by 1 based on the horizontal and vertical write addresses generated by the second control means. The signal is written in frame units, and based on the horizontal and vertical read addresses generated by the second control means. Image signal processing apparatus characterized by comprising and a second frame memory Desa seen.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33674195A JPH09181970A (en) | 1995-12-25 | 1995-12-25 | Image signal processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33674195A JPH09181970A (en) | 1995-12-25 | 1995-12-25 | Image signal processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09181970A true JPH09181970A (en) | 1997-07-11 |
Family
ID=18302299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33674195A Pending JPH09181970A (en) | 1995-12-25 | 1995-12-25 | Image signal processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09181970A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6999107B2 (en) | 2002-12-26 | 2006-02-14 | Mitsubishi Denki Kabushiki Kaisha | Scaling method and apparatus using approximate simplified scaling factors |
JP2007065039A (en) * | 2005-08-29 | 2007-03-15 | Sharp Corp | Image processing apparatus |
-
1995
- 1995-12-25 JP JP33674195A patent/JPH09181970A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6999107B2 (en) | 2002-12-26 | 2006-02-14 | Mitsubishi Denki Kabushiki Kaisha | Scaling method and apparatus using approximate simplified scaling factors |
JP2007065039A (en) * | 2005-08-29 | 2007-03-15 | Sharp Corp | Image processing apparatus |
JP4728744B2 (en) * | 2005-08-29 | 2011-07-20 | シャープ株式会社 | Image processing device |
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