JPH0917832A - Semiconductor device - Google Patents
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- JPH0917832A JPH0917832A JP7160211A JP16021195A JPH0917832A JP H0917832 A JPH0917832 A JP H0917832A JP 7160211 A JP7160211 A JP 7160211A JP 16021195 A JP16021195 A JP 16021195A JP H0917832 A JPH0917832 A JP H0917832A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数個の半導体デバイ
スのバーンインをウェハー状態で同時に実施することが
できる半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device capable of simultaneously performing burn-in of a plurality of semiconductor devices in a wafer state.
【０００２】[0002]
【従来の技術】特開平３−３４５５５号公報には、製造
プロセス上の潜在不良の効率的なスクリーニングのため
に複数個の半導体デバイスのバーンインをウェハー状態
で同時に実施する方法、いわゆるウェハー・バーンイン
の方法が提案されている。2. Description of the Related Art Japanese Unexamined Patent Publication (Kokai) No. 3-34555 discloses a method of simultaneously performing burn-in of a plurality of semiconductor devices in a wafer state for efficient screening of latent defects in a manufacturing process, so-called wafer burn-in. A method has been proposed.
【０００３】図５は、ウェハー・バーンインの対象とな
る従来の半導体装置の構成を示す図である。図５におい
て、５０１はウェハー、５０２，５０３はウェハー・バ
ーンイン用電源パッド、５０４は半導体デバイス、５０
５〜５０８はウェハー・バーンイン用電源配線である。
２個のウェハー・バーンイン用電源パッド５０２，５０
３のうち、５０２は外部電源電圧パッド、５０３は外部
接地電圧パッドである。ウェハー・バーンイン用電源配
線５０５〜５０８のうち、５０５は電源電圧配線、５０
６は接地電圧配線である。電源電圧配線５０５は外部電
源電圧パッド５０２から、接地電圧配線５０６は外部接
地電圧パッド５０３から互いに対向して、かつそれぞれ
櫛状にスクライブレーン上で各半導体デバイス５０４ま
でのびている。一部の電源電圧配線は斜め配線５０７，
５０８となっている。FIG. 5 is a diagram showing a structure of a conventional semiconductor device which is a target of wafer burn-in. In FIG. 5, reference numeral 501 is a wafer, 502 and 503 are power supply pads for wafer burn-in, 504 is a semiconductor device, and 50 is a semiconductor device.
Reference numerals 5 to 508 are wafer burn-in power supply wirings.
Two wafer burn-in power supply pads 502, 50
Among them, 502 is an external power supply voltage pad, and 503 is an external ground voltage pad. Of the power supply wirings 505 to 508 for wafer burn-in, 505 is a power supply voltage wiring, and 50
Reference numeral 6 is a ground voltage wiring. The power supply voltage wiring 505 extends from the external power supply voltage pad 502, and the ground voltage wiring 506 extends from the external ground voltage pad 503 so as to face each other and comb-shaped to each semiconductor device 504 on the scribe lane. Part of the power supply voltage wiring is diagonal wiring 507,
It is 508.
【０００４】図５によれば、外部電源電圧パッド５０２
及び外部接地電圧パッド５０３にバーンインのための電
源電圧及び接地電圧をそれぞれ外部から供与すると、複
数個の半導体デバイス５０４の同時バーンインを実施す
ることができる。バーンインの後、個々の半導体デバイ
ス５０４に分割するようにスクライブレーンに沿ってウ
ェハー５０１のダイシングを行なうと、複数個の半導体
チップが得られる。この際、ウェハー・バーンイン用電
源配線５０５〜５０８と半導体デバイス５０４との接続
をダイシング前に切断することにより、あるいはウェハ
ー・バーンイン用電源配線５０５〜５０８を全て取り除
くことにより、ダイシング時に生じる短絡故障が防止さ
れる。According to FIG. 5, the external power supply voltage pad 502 is shown.
When a power supply voltage and a ground voltage for burn-in are applied to the external ground voltage pad 503 and the external ground voltage pad 503, respectively, simultaneous burn-in of a plurality of semiconductor devices 504 can be performed. After the burn-in, when the wafer 501 is diced along the scribe lane so as to be divided into individual semiconductor devices 504, a plurality of semiconductor chips are obtained. At this time, by disconnecting the connection between the wafer burn-in power supply wirings 505 to 508 and the semiconductor device 504 before dicing, or by removing all of the wafer burn-in power supply wirings 505 to 508, a short-circuit failure that occurs during dicing occurs. To be prevented.
【０００５】[0005]
【発明が解決しようとする課題】ウェハー・バーンイン
を可能にした上記従来の半導体装置は、ウェハー・バー
ンイン用電源配線の一部として斜め配線５０７，５０８
を有していたので、特殊なマスクやレチクルが必要とな
る問題があった。また、スクライブレーン上にウェハー
・バーンイン用電源配線５０５，５０６を有していたの
で、大きいスクライブレーン幅を確保する必要があり、
１ウェハーあたりの半導体デバイスの取れ数が小さくな
る問題もあった。更に、ダイシング時の短絡故障防止工
程が増える問題もあった。The above-mentioned conventional semiconductor device capable of wafer burn-in has the oblique wirings 507 and 508 as a part of the power supply wiring for wafer burn-in.
Therefore, there is a problem that a special mask or reticle is required. Further, since the wafer burn-in power supply wirings 505 and 506 are provided on the scribe lane, it is necessary to secure a large scribe lane width.
There is also a problem that the number of semiconductor devices taken per wafer is reduced. Further, there is a problem that the number of short-circuit failure prevention steps during dicing increases.
【０００６】本発明の目的は、ウェハー・バーンインに
関わる従来の半導体装置の諸問題を解決することにあ
る。An object of the present invention is to solve the problems of the conventional semiconductor device related to wafer burn-in.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ウェハー・バーンイン用電源配線を櫛状
ではなく格子状に形成し、あるいはスクライブレーン上
ではなく半導体デバイスの内部を通過するようにウェハ
ー・バーンイン用電源配線を形成することとしたもので
ある。In order to achieve the above object, the present invention forms a power supply wiring for wafer burn-in in a grid shape instead of a comb shape, or passes inside a semiconductor device instead of on a scribe lane. Thus, the power supply wiring for wafer burn-in is formed.
【０００８】具体的には、請求項１の発明は、ウェハー
の上に形成された複数個の半導体デバイスと、バーンイ
ンのための電源電圧及び接地電圧がそれぞれ供与される
外部電源電圧パッド及び外部接地電圧パッドと、前記複
数個の半導体デバイスに共通にかつ格子状に前記ウェハ
ーの上に形成されかつ前記外部電源電圧パッドに接続さ
れたウェハー・バーンイン用電源電圧配線と、前記複数
個の半導体デバイスに共通にかつ格子状に前記ウェハー
の上に形成されかつ前記外部接地電圧パッドに接続され
たウェハー・バーンイン用接地電圧配線とを備えた構成
を採用したものである。Specifically, the invention of claim 1 is directed to a plurality of semiconductor devices formed on a wafer, and an external power supply voltage pad and an external ground to which a power supply voltage and a ground voltage for burn-in are respectively supplied. A voltage pad; a wafer burn-in power supply voltage wire formed on the wafer in a grid pattern in common with the plurality of semiconductor devices and connected to the external power supply voltage pad; A structure is provided in which common and grid-shaped ground voltage wiring for wafer burn-in is formed on the wafer and connected to the external ground voltage pad.
【０００９】請求項２の発明は、ウェハーの上に形成さ
れた複数個の半導体デバイスと、バーンインのための電
源電圧及び接地電圧がそれぞれ供与される外部電源電圧
パッド及び外部接地電圧パッドと、前記複数個の半導体
デバイスに共通にかつ前記複数個の半導体デバイスの内
部を通過するように前記ウェハーの上に形成されかつ前
記外部電源電圧パッドに接続されたウェハー・バーンイ
ン用電源電圧配線と、前記複数個の半導体デバイスに共
通にかつ前記複数個の半導体デバイスの内部を通過する
ように前記ウェハーの上に形成されかつ前記外部接地電
圧パッドに接続されたウェハー・バーンイン用接地電圧
配線とを備えた構成を採用したものである。According to a second aspect of the present invention, a plurality of semiconductor devices formed on a wafer, an external power supply voltage pad and an external ground voltage pad to which a power supply voltage and a ground voltage for burn-in are provided, respectively, Wafer burn-in power supply voltage wirings formed on the wafer so as to be common to a plurality of semiconductor devices and passing through the insides of the plurality of semiconductor devices, and connected to the external power supply voltage pad; A structure including a ground voltage wire for wafer burn-in, which is formed on the wafer so as to pass through the insides of the plurality of semiconductor devices in common to each semiconductor device and which is connected to the external ground voltage pad. Is adopted.
【００１０】請求項３の発明では、前記複数個の半導体
デバイスの各々は、該半導体デバイスの良否検査のため
の電源電圧及び接地電圧がそれぞれ供与される内部電源
電圧パッド及び内部接地電圧パッドと、前記内部電源電
圧パッドに接続された内部電源電圧配線と、前記内部接
地電圧パッドに接続された内部接地電圧配線と、該半導
体デバイスが良品である場合に前記ウェハー・バーンイ
ン用電源電圧配線と前記内部電源電圧配線とを電気的に
接続しかつ前記ウェハー・バーンイン用接地電圧配線と
前記内部接地電圧配線とを電気的に接続するための接続
手段とを備えることとした。According to a third aspect of the present invention, each of the plurality of semiconductor devices includes an internal power supply voltage pad and an internal ground voltage pad to which a power supply voltage and a ground voltage for the quality inspection of the semiconductor device are supplied, respectively. The internal power supply voltage wiring connected to the internal power supply voltage pad, the internal ground voltage wiring connected to the internal ground voltage pad, the wafer burn-in power supply voltage wiring and the internal when the semiconductor device is non-defective. A connection means is provided for electrically connecting the power supply voltage wiring and electrically connecting the wafer burn-in ground voltage wiring and the internal ground voltage wiring.
【００１１】また、請求項４の発明では、前記接続手段
は、前記内部電源電圧配線の少なくとも２箇所を前記ウ
ェハー・バーンイン用電源電圧配線と電気的に接続しか
つ前記内部接地電圧配線の少なくとも２箇所を前記ウェ
ハー・バーンイン用電源接地配線と電気的に接続するた
めの手段を備えることとした。Further, in the invention of claim 4, the connecting means electrically connects at least two points of the internal power supply voltage wiring to the wafer burn-in power supply voltage wiring and at least two of the internal ground voltage wirings. A means for electrically connecting the portion to the power supply ground wiring for wafer burn-in is provided.
【００１２】[0012]
【作用】請求項１の発明によれば、ウェハー・バーンイ
ン用電源配線を櫛状ではなく格子状に形成したので、従
来とは違って斜め配線が不要になる結果、特殊なマスク
やレチクルを必要としない。According to the first aspect of the present invention, since the power supply wiring for wafer burn-in is formed in a lattice shape instead of a comb shape, diagonal wiring is not required unlike the conventional case, and as a result, a special mask or reticle is required. Not.
【００１３】請求項２の発明によれば、スクライブレー
ン上ではなく半導体デバイスの内部を通過するようにウ
ェハー・バーンイン用電源配線を形成したので、ウェハ
ー・バーンインを行なわない従来通りの幅でスクライブ
レーンを構成できる結果、１ウェハーあたりの半導体デ
バイスの取れ数の減少がなくなる。また、ウェハー・バ
ーンイン用電源配線を半導体デバイス内に配置したの
で、該ウェハー・バーンイン用電源配線を残したままで
ダイシングを実施できる。According to the second aspect of the present invention, since the power supply wiring for wafer burn-in is formed so as to pass through the inside of the semiconductor device, not on the scribe lane, the scribe lane has a conventional width in which the wafer burn-in is not performed. As a result, the reduction in the number of semiconductor devices taken per wafer is eliminated. Further, since the power supply wiring for wafer burn-in is arranged in the semiconductor device, dicing can be performed with the power supply wiring for wafer burn-in left.
【００１４】請求項３の発明によれば、半導体デバイス
の良品のみをウェハー・バーンイン用電源配線に電気的
に接続でき、複数個の良品半導体デバイスのバーンイン
をウェハー状態で同時に実施することができる。ウェハ
ー・バーンインの際に、内部に短絡故障箇所を有する半
導体デバイスの不良品がウェハー・バーンイン用電源配
線に電気的に接続されていると、半導体デバイスの良品
へのバーンイン電圧の印加が阻害される。ところが、請
求項３の発明によれば、半導体デバイスの良品にスクリ
ーニングのための十分なバーンイン電圧を印加できる。According to the third aspect of the present invention, only non-defective semiconductor devices can be electrically connected to the power supply wiring for wafer burn-in, and a plurality of non-defective semiconductor devices can be burn-in simultaneously in a wafer state. During a wafer burn-in, if a defective semiconductor device with a short-circuit fault inside is electrically connected to the power supply wiring for wafer burn-in, the application of the burn-in voltage to the good semiconductor device is hindered. . However, according to the third aspect of the invention, a sufficient burn-in voltage for screening can be applied to a non-defective semiconductor device.
【００１５】請求項４の発明によれば、ウェハー・バー
ンイン用電源電圧配線から半導体デバイスの内部の電源
電圧配線へ流入する電流がウェハー・バーンイン用電源
電圧配線上を分流し、かつ半導体デバイスの内部の接地
電圧配線からウェハー・バーンイン用接地電圧配線へ流
出する電流がウェハー・バーンイン用接地電圧配線上を
分流する。したがって、ウェハー・バーンイン用の電源
電圧配線及び接地電圧配線を細くすることができる。According to the present invention, the current flowing from the power supply voltage wiring for wafer burn-in to the power supply voltage wiring inside the semiconductor device shunts on the power supply voltage wiring for wafer burn-in, and the inside of the semiconductor device is The current flowing from the ground voltage wiring for the wafer burn-in to the ground voltage wiring for the wafer burn-in is shunted on the ground voltage wiring for the wafer burn-in. Therefore, the power supply voltage wiring and the ground voltage wiring for wafer burn-in can be made thin.
【００１６】[0016]
【実施例】以下、図面を参照しながら、本発明の実施例
に係るウェハー・バーンインを可能にした半導体装置に
ついて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device capable of wafer burn-in according to an embodiment of the present invention will be described below with reference to the drawings.
【００１７】（実施例１）図１は、本発明の第１の実施
例に係る半導体装置の構成を示す図である。図１におい
て、１０１はウェハー、１０２，１０３はウェハー・バ
ーンイン用電源パッド、１０４は半導体デバイス、１０
５〜１０８はスクライブレーン上に格子状に形成された
２層のウェハー・バーンイン用電源配線である。２個の
ウェハー・バーンイン用電源パッド１０２，１０３のう
ち、１０２は外部電源電圧パッド、１０３は外部接地電
圧パッドである。ウェハー・バーンイン用電源配線１０
５〜１０８のうち、１０５，１０７は外部電源電圧パッ
ド１０２に接続された電源電圧配線、１０６，１０８は
外部接地電圧パッド１０３に接続された接地電圧配線で
ある。垂直方向の電源電圧配線１０５と水平方向の電源
電圧配線１０７とは半導体デバイス１０４の一隅のスク
ライブレーン上で互いに接続されて、格子状の電源電圧
配線層を構成している。また、垂直方向の接地電圧配線
１０６と水平方向の接地電圧配線１０８とは半導体デバ
イス１０４の他の一隅のスクライブレーン上で互いに接
続されて、格子状の接地電圧配線層を構成している。(Embodiment 1) FIG. 1 is a diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention. In FIG. 1, 101 is a wafer, 102 and 103 are wafer burn-in power supply pads, 104 is a semiconductor device, and 10 is a semiconductor device.
Reference numerals 5 to 108 denote two-layer wafer burn-in power supply wirings formed in a grid pattern on the scribe lane. Of the two wafer burn-in power supply pads 102 and 103, 102 is an external power supply voltage pad and 103 is an external ground voltage pad. Wafer burn-in power supply wiring 10
Of 5 to 108, 105 and 107 are power supply voltage wirings connected to the external power supply voltage pad 102, and 106 and 108 are ground voltage wirings connected to the external ground voltage pad 103. The vertical power supply voltage wiring 105 and the horizontal power supply voltage wiring 107 are connected to each other on a scribe lane at one corner of the semiconductor device 104 to form a grid-shaped power supply voltage wiring layer. The vertical ground voltage wiring 106 and the horizontal ground voltage wiring 108 are connected to each other on the scribe lane at the other corner of the semiconductor device 104 to form a grid-shaped ground voltage wiring layer.
【００１８】図１によれば、外部電源電圧パッド１０２
及び外部接地電圧パッド１０３にバーンインのための電
源電圧及び接地電圧をそれぞれ外部から供与すると、複
数個の半導体デバイス１０４の同時バーンインを実施す
ることができる。しかも、図５の従来構成とは違って斜
め配線５０７，５０８がないので、ウェハー・バーンイ
ン用電源配線１０５〜１０８を形成するために特殊なマ
スクやレチクルを必要としない。また、格子状のウェハ
ー・バーンイン用電源配線１０５〜１０８の採用によ
り、櫛状の場合に比べてバーンイン時の各半導体デバイ
ス１０４への印加電圧が均等化される効果もある。According to FIG. 1, the external power supply voltage pad 102
When the power supply voltage and the ground voltage for burn-in are applied to the external ground voltage pad 103 and the external ground voltage pad 103, respectively, simultaneous burn-in of a plurality of semiconductor devices 104 can be performed. Moreover, unlike the conventional configuration of FIG. 5, since the diagonal wirings 507 and 508 are not provided, no special mask or reticle is required to form the wafer burn-in power supply wirings 105 to 108. Further, the adoption of the lattice-shaped wafer burn-in power supply wirings 105 to 108 has an effect of equalizing the voltage applied to each semiconductor device 104 at the time of burn-in as compared with the comb-shaped case.
【００１９】（実施例２）図２は、本発明の第２の実施
例に係る半導体装置の構成を示す図である。図２におい
て、２０１はウェハー、２０２，２０３はウェハー・バ
ーンイン用電源パッド、２０４は半導体デバイス、２０
５〜２０８は半導体デバイス２０４の内部を通過するよ
うにかつ格子状に形成された２層のウェハー・バーンイ
ン用電源配線である。２個のウェハー・バーンイン用電
源パッド２０２，２０３のうち、２０２は外部電源電圧
パッド、２０３は外部接地電圧パッドである。ウェハー
・バーンイン用電源配線２０５〜２０８のうち、２０
５，２０７は外部電源電圧パッド２０２に接続された電
源電圧配線、２０６，２０８は外部接地電圧パッド２０
３に接続された接地電圧配線である。垂直方向の電源電
圧配線２０５と水平方向の電源電圧配線２０７とは半導
体デバイス２０４の内部の一隅で互いに接続されて、格
子状の電源電圧配線層を構成している。また、垂直方向
の接地電圧配線２０６と水平方向の接地電圧配線２０８
とは半導体デバイス２０４の内部の他の一隅で互いに接
続されて、格子状の接地電圧配線層を構成している。(Embodiment 2) FIG. 2 is a diagram showing a structure of a semiconductor device according to a second embodiment of the present invention. In FIG. 2, 201 is a wafer, 202 and 203 are power supply pads for wafer burn-in, 204 is a semiconductor device, 20
Reference numerals 5 to 208 denote two-layer wafer burn-in power supply wirings formed in a grid shape so as to pass through the inside of the semiconductor device 204. Of the two wafer burn-in power supply pads 202 and 203, 202 is an external power supply voltage pad and 203 is an external ground voltage pad. 20 out of the power supply wirings 205 to 208 for wafer burn-in
5, 207 are power supply voltage wirings connected to the external power supply voltage pad 202, and 206, 208 are external ground voltage pads 20.
3 is a ground voltage wiring connected to the terminal 3. The vertical power supply voltage wiring 205 and the horizontal power supply voltage wiring 207 are connected to each other at one corner inside the semiconductor device 204 to form a grid-shaped power supply voltage wiring layer. In addition, a vertical ground voltage wiring 206 and a horizontal ground voltage wiring 208
Are connected to each other at another corner inside the semiconductor device 204 to form a grid-shaped ground voltage wiring layer.
【００２０】図２中の１個の半導体デバイス２０４の内
部構成を図３に示す。図３において、半導体デバイス内
部回路２１２は、基板バイアス発生回路２１１及びその
他の回路（図示せず）と、これらの回路への電源供給の
ための内部電源電圧配線２１３及び内部接地電圧配線２
１４とを有している。内部電源電圧配線２１３は内部電
源電圧パッド２１９に、内部接地電圧配線２１４は内部
接地電圧パッド２２０に、基板バイアス発生回路の出力
信号配線２３１は基板バイアスパッド２２１にそれぞれ
接続されている。図３中の２２２は組み立て用パッドで
あって、他の内部配線２１５が該組み立て用パッド２２
２に接続されている。この内部配線２１５は、ヒューズ
２１６を介してウェハー・バーンイン用電源電圧配線２
０５に、ヒューズ２１７を介してウェハー・バーンイン
用接地電圧配線２０６に、ヒューズ２１８を介して内部
接地電圧パッド２２０にそれぞれ接続されている。２２
３は内部電源電圧パッド２１９とウェハー・バーンイン
用電源電圧配線２０５との間に介在したＮチャネル型Ｍ
ＯＳトランジスタであって、該Ｎチャネル型ＭＯＳトラ
ンジスタ２２３のゲート電極は内部配線２１５に接続さ
れている。２２４は内部接地電圧パッド２２０とウェハ
ー・バーンイン用接地電圧配線２０６との間に介在した
Ｎチャネル型ＭＯＳトランジスタであって、該Ｎチャネ
ル型ＭＯＳトランジスタ２２４のゲート電極は内部配線
２１５に接続されている。The internal structure of one semiconductor device 204 shown in FIG. 2 is shown in FIG. 3, the semiconductor device internal circuit 212 includes a substrate bias generation circuit 211 and other circuits (not shown), an internal power supply voltage wiring 213 and an internal ground voltage wiring 2 for supplying power to these circuits.
14. Internal power supply voltage wiring 213 is connected to internal power supply voltage pad 219, internal ground voltage wiring 214 is connected to internal ground voltage pad 220, and output signal wiring 231 of the substrate bias generating circuit is connected to substrate bias pad 221. In FIG. 3, 222 is an assembly pad, and the other internal wiring 215 is the assembly pad 22.
2 are connected. The internal wiring 215 is connected to the wafer burn-in power supply voltage wiring 2 via the fuse 216.
No. 05, a fuse 217 is connected to the wafer burn-in ground voltage wiring 206, and a fuse 218 is connected to the internal ground voltage pad 220. 22
Reference numeral 3 denotes an N-channel type M interposed between the internal power supply voltage pad 219 and the wafer burn-in power supply voltage wiring 205.
The gate electrode of the N-channel MOS transistor 223, which is an OS transistor, is connected to the internal wiring 215. Reference numeral 224 denotes an N-channel MOS transistor interposed between the internal ground voltage pad 220 and the wafer burn-in ground voltage wiring 206. The gate electrode of the N-channel MOS transistor 224 is connected to the internal wiring 215. .
【００２１】図２及び図３によれば、ウェハー・バーン
インの実施に先立って半導体デバイス２０４の個別良否
検査を実施するために、内部電源電圧パッド２１９及び
内部接地電圧パッド２２０に検査のための電源電圧及び
接地電圧がそれぞれ外部から供与される。この際、２個
のＮチャネル型ＭＯＳトランジスタ２２３，２２４はい
ずれも非導通状態である。内部電源電圧パッド２１９及
び内部接地電圧パッド２２０に供与された電圧は、内部
電源電圧配線２１３及び内部接地電圧配線２１４を介し
て、基板バイアス発生回路２１１及び半導体デバイス内
部回路２１２のその他の回路に供給される。そして、検
査対象の半導体デバイス２０４が良品であればヒューズ
２１７，２１８が切断され、短絡故障などの不良が発見
されればヒューズ２１６，２１８が切断される。Referring to FIGS. 2 and 3, in order to perform the individual pass / fail test of the semiconductor device 204 prior to the wafer burn-in, the internal power supply voltage pad 219 and the internal ground voltage pad 220 are provided with a power supply for the test. The voltage and the ground voltage are respectively supplied from the outside. At this time, the two N-channel type MOS transistors 223 and 224 are both non-conductive. The voltage supplied to the internal power supply voltage pad 219 and the internal ground voltage pad 220 is supplied to the other circuits of the substrate bias generation circuit 211 and the semiconductor device internal circuit 212 via the internal power supply voltage wiring 213 and the internal ground voltage wiring 214. To be done. Then, if the semiconductor device 204 to be inspected is a non-defective product, the fuses 217 and 218 are cut off, and if a defect such as a short circuit fault is found, the fuses 216 and 218 are cut off.
【００２２】次に、外部電源電圧パッド２０２及び外部
接地電圧パッド２０３にバーンインのための電源電圧及
び接地電圧をそれぞれ外部から供与する。この際、ヒュ
ーズ２１７，２１８が切断された良品の半導体デバイス
２０４では、２個のＮチャネル型ＭＯＳトランジスタ２
２３，２２４の各々のゲート電極に、ウェハー・バーン
イン用電源電圧配線２０５，２０７からヒューズ２１６
及び内部配線２１５を介して電源電圧が供与される。こ
の結果、該２個のＮチャネル型ＭＯＳトランジスタ２２
３，２２４はいずれも導通状態となり、内部電源電圧配
線２１３は内部電源電圧パッド２１９及び一方のＮチャ
ネル型ＭＯＳトランジスタ２２３を介してウェハー・バ
ーンイン用電源電圧配線２０５に、内部接地電圧配線２
１４は内部接地電圧パッド２２０及び他方のＮチャネル
型ＭＯＳトランジスタ２２４を介してウェハー・バーン
イン用接地電圧配線２０６にそれぞれ電気的に接続され
る。一方、ヒューズ２１６，２１８が切断された不良品
の半導体デバイス２０４では、２個のＮチャネル型ＭＯ
Ｓトランジスタ２２３，２２４の各々のゲート電極に、
ウェハー・バーンイン用接地電圧配線２０６，２０８か
らヒューズ２１７及び内部配線２１５を介して接地電圧
が供与される。この結果、該２個のＮチャネル型ＭＯＳ
トランジスタ２２３，２２４はいずれも非導通状態とな
り、ウェハー・バーンイン用電源電圧配線２０５と内部
電源電圧配線２１３との電気的接続及びウェハー・バー
ンイン用接地電圧配線２０６と内部接地電圧配線２１４
との電気的接続が切断される。Next, the power supply voltage and the ground voltage for burn-in are applied to the external power supply voltage pad 202 and the external ground voltage pad 203, respectively. At this time, in the non-defective semiconductor device 204 in which the fuses 217 and 218 are cut, the two N-channel MOS transistors 2
23 to the gate electrodes 23 and 224 of the wafer burn-in power supply voltage wiring 205 and 207 to the fuse 216.
And the power supply voltage is supplied through the internal wiring 215. As a result, the two N-channel MOS transistors 22
3, 224 are all in a conductive state, and the internal power supply voltage wiring 213 is connected to the wafer burn-in power supply voltage wiring 205 via the internal power supply voltage pad 219 and one N-channel type MOS transistor 223, and the internal ground voltage wiring 2
Reference numeral 14 is electrically connected to the wafer burn-in ground voltage wiring 206 via the internal ground voltage pad 220 and the other N-channel MOS transistor 224. On the other hand, in the defective semiconductor device 204 in which the fuses 216 and 218 are cut, two N-channel MO
To the gate electrodes of the S transistors 223 and 224,
A ground voltage is supplied from the wafer burn-in ground voltage wires 206 and 208 through the fuse 217 and the internal wire 215. As a result, the two N-channel type MOS
All of the transistors 223 and 224 are turned off, and the electrical connection between the wafer burn-in power supply voltage wiring 205 and the internal power supply voltage wiring 213 and the wafer burn-in ground voltage wiring 206 and the internal ground voltage wiring 214 are performed.
The electrical connection with is disconnected.
【００２３】以上のとおり、本実施例によれば、外部電
源電圧パッド２０２及び外部接地電圧パッド２０３にバ
ーンインのための電源電圧及び接地電圧をそれぞれ外部
から供与すると、複数個の良品半導体デバイス２０４の
みの同時バーンインを実施することができる。しかも、
図５の従来構成とは違って斜め配線５０７，５０８がな
いので、ウェハー・バーンイン用電源配線２０５〜２０
８を形成するために特殊なマスクやレチクルを必要とし
ない。また、格子状のウェハー・バーンイン用電源配線
２０５〜２０８の採用により、櫛状の場合に比べてバー
ンイン時の各半導体デバイス２０４への印加電圧が均等
化される効果もある。更に、スクライブレーン上ではな
く半導体デバイス２０４の内部を通過するようにウェハ
ー・バーンイン用電源配線２０５〜２０８を形成したの
で、１ウェハーあたりの半導体デバイス２０４の取れ数
の減少がなくなり、かつウェハー・バーンイン用電源配
線２０５〜２０８を残したままでダイシングを実施して
も短絡故障の発生確率は低く抑えられる。As described above, according to this embodiment, when the power supply voltage and the ground voltage for burn-in are supplied to the external power supply voltage pad 202 and the external ground voltage pad 203 from the outside, respectively, only a plurality of non-defective semiconductor devices 204 are provided. Simultaneous burn-in can be performed. Moreover,
Unlike the conventional configuration shown in FIG. 5, since the diagonal wirings 507 and 508 are not provided, the power supply wirings 205 to 20 for wafer burn-in are used.
No special mask or reticle is required to form 8. Further, the adoption of the lattice-shaped wafer burn-in power supply wirings 205 to 208 has an effect of equalizing the voltage applied to each semiconductor device 204 at the time of burn-in, as compared with the comb-shaped case. Further, since the wafer burn-in power supply wirings 205 to 208 are formed so as to pass through the inside of the semiconductor device 204 instead of on the scribe lane, the number of the semiconductor devices 204 per wafer is not reduced, and the wafer burn-in is not performed. Even if dicing is performed with the power supply wirings 205 to 208 left, the probability of occurrence of a short circuit fault can be suppressed to a low level.
【００２４】なお、図３中の３個のヒューズ２１６〜２
１８は、スイッチ又は抵抗体への置き換えが可能であ
る。The three fuses 216 to 2 shown in FIG.
18 can be replaced with a switch or a resistor.
【００２５】また、図３の構成は図４のように変形可能
である。図４では、ウェハー・バーンイン時に内部電源
電圧配線２１３をウェハー・バーンイン用電源電圧配線
２０５に電気的に接続するためのＮチャネル型ＭＯＳト
ランジスタ２２５と、同じくウェハー・バーンイン時に
内部接地電圧配線２１４をウェハー・バーンイン用接地
電圧配線２０６に電気的に接続するためのＮチャネル型
ＭＯＳトランジスタ２２６とが付加されている。両Ｎチ
ャネル型ＭＯＳトランジスタ２２５，２２６の各々のゲ
ート電極は、他の２個のＮチャネル型ＭＯＳトランジス
タ２２３，２２４の各々のゲート電極と同様に、内部配
線２１５に接続されている。The configuration of FIG. 3 can be modified as shown in FIG. In FIG. 4, an N-channel type MOS transistor 225 for electrically connecting the internal power supply voltage wiring 213 to the wafer burn-in power supply voltage wiring 205 at the time of wafer burn-in, and the internal ground voltage wiring 214 at the time of wafer burn-in are also connected to the wafer. An N-channel MOS transistor 226 for electrically connecting to the burn-in ground voltage wiring 206 is added. The gate electrodes of both N-channel type MOS transistors 225 and 226 are connected to the internal wiring 215 similarly to the gate electrodes of the other two N-channel type MOS transistors 223 and 224.
【００２６】図４によれば、ウェハー・バーンイン用電
源電圧配線２０５から半導体デバイス２０４の内部の電
源電圧配線２１３へ流入する電流がウェハー・バーンイ
ン用電源電圧配線２０５上及び２個のＮチャネル型ＭＯ
Ｓトランジスタ２２３，２２５を分流し、かつ半導体デ
バイス２０４の内部の接地電圧配線２１４からウェハー
・バーンイン用接地電圧配線２０６へ流出する電流が２
個のＮチャネル型ＭＯＳトランジスタ２２４，２２６及
びウェハー・バーンイン用接地電圧配線２０６上を分流
する。したがって、各Ｎチャネル型ＭＯＳトランジスタ
２２３〜２２６のサイズを小さくすることができるとと
もに、ウェハー・バーンイン用の電源電圧配線２０５及
び接地電圧配線２０６を細くすることができ、半導体デ
バイス２０４の小面積化が可能となる。According to FIG. 4, the current flowing from the wafer burn-in power supply voltage wiring 205 to the power supply voltage wiring 213 inside the semiconductor device 204 is on the wafer burn-in power supply voltage wiring 205 and two N channel type MOs.
The current shunting the S transistors 223 and 225 and flowing from the ground voltage wiring 214 inside the semiconductor device 204 to the wafer burn-in ground voltage wiring 206 is 2 times.
The N-channel MOS transistors 224 and 226 and the wafer burn-in ground voltage wiring 206 are shunted. Therefore, the size of each of the N-channel MOS transistors 223 to 226 can be reduced, and the power supply voltage wiring 205 and the ground voltage wiring 206 for wafer burn-in can be thinned, and the area of the semiconductor device 204 can be reduced. It will be possible.
【００２７】なお、図３及び図４に示した半導体デバイ
ス２０４の内部構成は、ウェハー・バーンイン用電源配
線２０５〜２０８を該半導体デバイス２０４の外へ出せ
ば、図１中の半導体デバイス１０４の内部構成として採
用できる。The internal structure of the semiconductor device 204 shown in FIGS. 3 and 4 is the same as that of the semiconductor device 104 shown in FIG. 1 if the wafer burn-in power supply wirings 205 to 208 are taken out of the semiconductor device 204. Can be used as a configuration.
【００２８】[0028]
【発明の効果】以上説明してきたとおり、本発明によれ
ば、ウェハー・バーンイン用電源配線を格子状に形成
し、あるいは半導体デバイスの内部を通過するようにウ
ェハー・バーンイン用電源配線を形成することとしたの
で、特殊なマスクやレチクルが不要になり、１ウェハー
あたりの半導体デバイスの取れ数が増加し、製造工数の
低減が可能となる。As described above, according to the present invention, the power supply wiring for wafer burn-in is formed in a lattice shape, or the power supply wiring for wafer burn-in is formed so as to pass through the inside of the semiconductor device. Therefore, a special mask or reticle is not required, the number of semiconductor devices to be taken per wafer is increased, and the number of manufacturing steps can be reduced.
【図１】本発明の第１の実施例に係るウェハー状態の半
導体装置の平面図である。FIG. 1 is a plan view of a semiconductor device in a wafer state according to a first embodiment of the present invention.
【図２】本発明の第２の実施例に係るウェハー状態の半
導体装置の平面図である。FIG. 2 is a plan view of a semiconductor device in a wafer state according to a second embodiment of the present invention.
【図３】図２中の１個の半導体デバイスの内部構成を示
す回路図である。FIG. 3 is a circuit diagram showing the internal configuration of one semiconductor device in FIG.
【図４】図３の構成の変形例を示す回路図である。FIG. 4 is a circuit diagram showing a modified example of the configuration of FIG.
【図５】従来のウェハー状態の半導体装置の平面図であ
る。FIG. 5 is a plan view of a conventional semiconductor device in a wafer state.
１０１，２０１，５０１ ウェハー １０２，２０２，５０２ 外部電源電圧パッド １０３，２０３，５０３ 外部接地電圧パッド １０４，２０４，５０４ 半導体デバイス １０５，１０７，２０５，２０７，５０５，５０７，５
０８ ウェハー・バーンイン用電源電圧配線 １０６，１０８，２０６，２０８，５０６ ウェハー・
バーンイン用接地電圧配線 ２１１ 基板バイアス発生回路 ２１２ 半導体デバイス内部回路 ２１３ 内部電源電圧配線 ２１４ 内部接地電圧配線 ２１５ 内部配線 ２１６〜２１８ ヒューズ ２１９ 内部電源電圧パッド ２２０ 内部接地電圧パッド ２２１ 基板バイアスパッド ２２２ 組み立て用パッド ２２３〜２２６ Ｎチャネル型ＭＯＳトランジスタ（接
続手段） ２３１ 基板バイアス発生回路の出力信号配線101, 201, 501 Wafers 102, 202, 502 External power supply voltage pads 103, 203, 503 External ground voltage pads 104, 204, 504 Semiconductor devices 105, 107, 205, 207, 505, 507, 5
08 wafer burn-in power supply voltage wiring 106, 108, 206, 208, 506 wafer
Ground voltage wiring for burn-in 211 Substrate bias generation circuit 212 Semiconductor device internal circuit 213 Internal power supply voltage wiring 214 Internal ground voltage wiring 215 Internal wiring 216 to 218 Fuse 219 Internal power supply voltage pad 220 Internal ground voltage pad 221 Substrate bias pad 222 Assembly pad 223 to 226 N-channel MOS transistor (connection means) 231 Substrate bias generation circuit output signal wiring
Claims (4)
体デバイスと、 バーンインのための電源電圧及び接地電圧がそれぞれ供
与される外部電源電圧パッド及び外部接地電圧パッド
と、 前記複数個の半導体デバイスに共通にかつ格子状に前記
ウェハーの上に形成され、かつ前記外部電源電圧パッド
に接続されたウェハー・バーンイン用電源電圧配線と、 前記複数個の半導体デバイスに共通にかつ格子状に前記
ウェハーの上に形成され、かつ前記外部接地電圧パッド
に接続されたウェハー・バーンイン用接地電圧配線とを
備えたことを特徴とする半導体装置。1. A plurality of semiconductor devices formed on a wafer, an external power supply voltage pad and an external ground voltage pad to which a power supply voltage and a ground voltage for burn-in are respectively supplied, and the plurality of semiconductor devices. A wafer burn-in power supply voltage wire formed on the wafer in a common and grid pattern and connected to the external power supply voltage pad; and a common and grid pattern of the wafer for the plurality of semiconductor devices. A wafer burn-in ground voltage wire formed above and connected to the external ground voltage pad.
体デバイスと、 バーンインのための電源電圧及び接地電圧がそれぞれ供
与される外部電源電圧パッド及び外部接地電圧パッド
と、 前記複数個の半導体デバイスに共通にかつ前記複数個の
半導体デバイスの内部を通過するように前記ウェハーの
上に形成され、かつ前記外部電源電圧パッドに接続され
たウェハー・バーンイン用電源電圧配線と、 前記複数個の半導体デバイスに共通にかつ前記複数個の
半導体デバイスの内部を通過するように前記ウェハーの
上に形成され、かつ前記外部接地電圧パッドに接続され
たウェハー・バーンイン用接地電圧配線とを備えたこと
を特徴とする半導体装置。2. A plurality of semiconductor devices formed on a wafer, an external power supply voltage pad and an external ground voltage pad to which a power supply voltage and a ground voltage for burn-in are respectively supplied, and the plurality of semiconductor devices. A plurality of semiconductor burn-in power supply wirings formed on the wafer so as to pass through the insides of the plurality of semiconductor devices and connected to the external power supply voltage pad; And a ground voltage wiring for wafer burn-in, which is formed on the wafer so as to pass through the plurality of semiconductor devices in common and is connected to the external ground voltage pad. Semiconductor device.
いて、 前記複数個の半導体デバイスの各々は、 該半導体デバイスの良否検査のための電源電圧及び接地
電圧がそれぞれ供与される内部電源電圧パッド及び内部
接地電圧パッドと、 前記内部電源電圧パッドに接続された内部電源電圧配線
と、 前記内部接地電圧パッドに接続された内部接地電圧配線
と、 該半導体デバイスが良品である場合に、前記ウェハー・
バーンイン用電源電圧配線と前記内部電源電圧配線とを
電気的に接続し、かつ前記ウェハー・バーンイン用接地
電圧配線と前記内部接地電圧配線とを電気的に接続する
ための接続手段とを備えたことを特徴とする半導体装
置。3. The semiconductor device according to claim 1, wherein each of the plurality of semiconductor devices is provided with an internal power supply voltage pad for supplying a power supply voltage and a ground voltage for a quality test of the semiconductor device. And an internal ground voltage pad, an internal power supply voltage wire connected to the internal power supply voltage pad, an internal ground voltage wire connected to the internal ground voltage pad, and the wafer when the semiconductor device is a good product.
A connection means for electrically connecting the burn-in power supply voltage wiring and the internal power supply voltage wiring, and for electrically connecting the wafer burn-in ground voltage wiring and the internal ground voltage wiring. A semiconductor device characterized by:
箇所を前記ウェハー・バーンイン用電源電圧配線と電気
的に接続し、かつ前記内部接地電圧配線の少なくとも２
箇所を前記ウェハー・バーンイン用電源接地配線と電気
的に接続するための手段を備えたことを特徴とする半導
体装置。4. The semiconductor device according to claim 3, wherein the connecting means is at least 2 of the internal power supply voltage wiring.
At least two of the internal ground voltage wirings are electrically connected to the wafer burn-in power supply voltage wirings.
A semiconductor device comprising means for electrically connecting a portion to the power supply ground wiring for wafer burn-in.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7160211A JPH0917832A (en) | 1995-06-27 | 1995-06-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7160211A JPH0917832A (en) | 1995-06-27 | 1995-06-27 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917832A true JPH0917832A (en) | 1997-01-17 |
Family
ID=15710159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7160211A Pending JPH0917832A (en) | 1995-06-27 | 1995-06-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917832A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340895B1 (en) | 1999-07-14 | 2002-01-22 | Aehr Test Systems, Inc. | Wafer-level burn-in and test cartridge |
| US6413113B2 (en) | 1999-07-14 | 2002-07-02 | Aehr Test Systems | Kinematic coupling |
| US6562636B1 (en) | 1999-07-14 | 2003-05-13 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US6580283B1 (en) | 1999-07-14 | 2003-06-17 | Aehr Test Systems | Wafer level burn-in and test methods |
| US7802141B2 (en) | 2004-03-05 | 2010-09-21 | Denso Corporation | Semiconductor device having one-chip microcomputer and over-voltage application testing method |
-
1995
- 1995-06-27 JP JP7160211A patent/JPH0917832A/en active Pending
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