JPH0917192A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0917192A JPH0917192A JP16487895A JP16487895A JPH0917192A JP H0917192 A JPH0917192 A JP H0917192A JP 16487895 A JP16487895 A JP 16487895A JP 16487895 A JP16487895 A JP 16487895A JP H0917192 A JPH0917192 A JP H0917192A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- booster circuit
- memory cell
- voltage
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 内部昇圧回路の電流供給能力を低下させず、
かつチップ面積を増大させることなく達成することであ
る。 【構成】 昇圧回路１００の出力側に接続され、この昇
圧回路１００にて発生された所定の電圧を入力し、所定
の時定数だけなまらせた電圧を出力するＣＲ回路３００
と、昇圧回路１００とメモリ・セル２００との間に接続
され、ＣＲ回路３００から出力される電圧により、昇圧
回路１００にて発生された所定の電圧をなまらせて前記
メモリセル２００に出力するスイッチング回路４００と
を備えるようにした。
かつチップ面積を増大させることなく達成することであ
る。 【構成】 昇圧回路１００の出力側に接続され、この昇
圧回路１００にて発生された所定の電圧を入力し、所定
の時定数だけなまらせた電圧を出力するＣＲ回路３００
と、昇圧回路１００とメモリ・セル２００との間に接続
され、ＣＲ回路３００から出力される電圧により、昇圧
回路１００にて発生された所定の電圧をなまらせて前記
メモリセル２００に出力するスイッチング回路４００と
を備えるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、メモリのプログラム時に必要とされる電位を
メモリ・セルに供給する際に電流供給能力の低下を回避
する半導体集積回路に関する。
し、特に、メモリのプログラム時に必要とされる電位を
メモリ・セルに供給する際に電流供給能力の低下を回避
する半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路のうちで、ＥＥＰＲＯＭ
などの不揮発性メモリではトンネル酸化膜と呼ばれる薄
い酸化膜に高電界を加えることにより、フローティング
・ゲートに電子を注入／放出を行うことでプログラムを
行っている。この高電界は一般電圧より高い電圧を必要
とするため、一般電源とは別に昇圧回路なる高電位を発
生させる回路をＬＳＩ内部に用いることが多い。
などの不揮発性メモリではトンネル酸化膜と呼ばれる薄
い酸化膜に高電界を加えることにより、フローティング
・ゲートに電子を注入／放出を行うことでプログラムを
行っている。この高電界は一般電圧より高い電圧を必要
とするため、一般電源とは別に昇圧回路なる高電位を発
生させる回路をＬＳＩ内部に用いることが多い。
【０００３】従来の半導体集積回路の例を図５に示す。
この半導体集積回路は、昇圧回路１００とメモリ・セル
２００との間に直列に抵抗３０９が接続され、この抵抗
３０９のメモリ・セル２００側には、一端をグランドに
接続した容量３１１が接続されている。この抵抗３０９
及び容量３１１を含む回路により、昇圧回路で発生した
高電位は前記抵抗と容量の時定数ＣＲ分なまってメモリ
・セル２００に印加される。メモリ・セル２００に加え
る高電位をなまらせることで、トンネル酸化膜に高電界
を加えてフローティング・ゲートに電子を注入／放出を
行う際に発生するトンネル電流のピーク値を低減させる
ことができ、これにより、トンネル酸化膜にかかるスト
レスを抑えることができる。
この半導体集積回路は、昇圧回路１００とメモリ・セル
２００との間に直列に抵抗３０９が接続され、この抵抗
３０９のメモリ・セル２００側には、一端をグランドに
接続した容量３１１が接続されている。この抵抗３０９
及び容量３１１を含む回路により、昇圧回路で発生した
高電位は前記抵抗と容量の時定数ＣＲ分なまってメモリ
・セル２００に印加される。メモリ・セル２００に加え
る高電位をなまらせることで、トンネル酸化膜に高電界
を加えてフローティング・ゲートに電子を注入／放出を
行う際に発生するトンネル電流のピーク値を低減させる
ことができ、これにより、トンネル酸化膜にかかるスト
レスを抑えることができる。
【０００４】以上のように、抵抗３０９及び容量３１１
を含む回路によりメモリ・セル２００の信頼性を向上さ
せることができる。特に、ＥＥＰＲＯＭなどの不揮発性
メモリでは書き換え回数に対する信頼性を向上させるこ
とができる。
を含む回路によりメモリ・セル２００の信頼性を向上さ
せることができる。特に、ＥＥＰＲＯＭなどの不揮発性
メモリでは書き換え回数に対する信頼性を向上させるこ
とができる。
【０００５】
【発明が解決しようとする課題】高電位（以下、ＶＰＰ
と記す）のなまらせ期間（時定数ＣＲ）は信頼性向上だ
けを考慮すると、なまらせ期間は長ければ長いほど効果
的であると考えられる。しかし、‘なまらせる’という
ことはプログラム時間（フローティング・ゲートに電子
を注入／放出するのに要する時間）を短縮させているこ
とに他ならない。
と記す）のなまらせ期間（時定数ＣＲ）は信頼性向上だ
けを考慮すると、なまらせ期間は長ければ長いほど効果
的であると考えられる。しかし、‘なまらせる’という
ことはプログラム時間（フローティング・ゲートに電子
を注入／放出するのに要する時間）を短縮させているこ
とに他ならない。
【０００６】例えば、ＥＥＰＲＯＭのプログラム時間は
２ｍｓｅｃ程度必要とされており、その５％に相当する
１００μｓｅｃをなまらせ期間とすることで、プログラ
ム時間不足を懸念せずに信頼性を向上させることが可能
となる。従って、このなまらせ期間は１００μｓｅｃ程
度であることがプログラム時間を考慮しつつ信頼性の向
上させるうえで最も効果的といわれている。
２ｍｓｅｃ程度必要とされており、その５％に相当する
１００μｓｅｃをなまらせ期間とすることで、プログラ
ム時間不足を懸念せずに信頼性を向上させることが可能
となる。従って、このなまらせ期間は１００μｓｅｃ程
度であることがプログラム時間を考慮しつつ信頼性の向
上させるうえで最も効果的といわれている。
【０００７】しかしながら、この１００μｓｅｃのなま
らせ期間は、信号遅延の面から見ると巨大な値である。
このため、時定数ＣＲの値を巨大にするために抵抗３０
９の抵抗値及び容量３１１の容量値を相当量必要とされ
る。ここで、容量値を大きくすることはチップ面積に影
響を及ぼすため、ある程度に制限されてしまう。従っ
て、必然的に抵抗３０９の抵抗値を高くする必要が生じ
る。
らせ期間は、信号遅延の面から見ると巨大な値である。
このため、時定数ＣＲの値を巨大にするために抵抗３０
９の抵抗値及び容量３１１の容量値を相当量必要とされ
る。ここで、容量値を大きくすることはチップ面積に影
響を及ぼすため、ある程度に制限されてしまう。従っ
て、必然的に抵抗３０９の抵抗値を高くする必要が生じ
る。
【０００８】この抵抗３０９の抵抗値を高くすることに
より内部昇圧回路の電流供給能力を低下させ、ＶＰＰダ
ウンという不具合を引き起こす。つまり、昇圧回路とメ
モリ・セル間には電流経路が存在する。それは、書き換
え時に発生するトンネル電流およびメモリ・セルあるい
は周辺回路に存在するリーク経路であり、これらはメモ
リ・セル単位では無視できるほど小さいが、１チップレ
ベルではメモリ・セルが複数となるため無視できない値
となる。従って、昇圧回路は前記リーク電流が存在して
も書き換えに必要なＶＰＰ電位レベルを保つだけの電流
供給能力が必要となってしまう。
より内部昇圧回路の電流供給能力を低下させ、ＶＰＰダ
ウンという不具合を引き起こす。つまり、昇圧回路とメ
モリ・セル間には電流経路が存在する。それは、書き換
え時に発生するトンネル電流およびメモリ・セルあるい
は周辺回路に存在するリーク経路であり、これらはメモ
リ・セル単位では無視できるほど小さいが、１チップレ
ベルではメモリ・セルが複数となるため無視できない値
となる。従って、昇圧回路は前記リーク電流が存在して
も書き換えに必要なＶＰＰ電位レベルを保つだけの電流
供給能力が必要となってしまう。
【０００９】以上のように従来回路では、信頼性を向上
のためにＶＰＰを十分緩やかにメモリ・セルに印加しよ
うとすると、時定数のＣＲのＲ（抵抗値）が高抵抗とな
り、昇圧回路の電流供給能力を低下させてしまう。ま
た、Ｒを小さくするとＣが巨大となり、チップ面積に影
響を及ぼしていた。
のためにＶＰＰを十分緩やかにメモリ・セルに印加しよ
うとすると、時定数のＣＲのＲ（抵抗値）が高抵抗とな
り、昇圧回路の電流供給能力を低下させてしまう。ま
た、Ｒを小さくするとＣが巨大となり、チップ面積に影
響を及ぼしていた。
【００１０】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、信頼性を向上させるう
えで最も有効な手段の一つであるメモリ・セルにＶＰＰ
を十分緩やかに印加させることを、内部昇圧回路の電流
供給能力を低下させず、かつチップ面積を増大させるこ
となく達成することである。
あり、その目的とするところは、信頼性を向上させるう
えで最も有効な手段の一つであるメモリ・セルにＶＰＰ
を十分緩やかに印加させることを、内部昇圧回路の電流
供給能力を低下させず、かつチップ面積を増大させるこ
となく達成することである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の特徴は、昇圧回路にて発生された所定の電
圧により動作を行うメモリ・セルを有する半導体集積回
路において、前記昇圧回路の出力側に接続され、この昇
圧回路にて発生された前記所定の電圧を入力し、所定の
時定数だけなまらせた電圧を出力するＣＲ回路と、前記
昇圧回路と前記メモリ・セルとの間に接続され、前記Ｃ
Ｒ回路から出力される電圧により、前記昇圧回路にて発
生された前記所定の電圧をなまらせて前記メモリセルに
出力するスイッチング回路とを備えることである。
め、本発明の特徴は、昇圧回路にて発生された所定の電
圧により動作を行うメモリ・セルを有する半導体集積回
路において、前記昇圧回路の出力側に接続され、この昇
圧回路にて発生された前記所定の電圧を入力し、所定の
時定数だけなまらせた電圧を出力するＣＲ回路と、前記
昇圧回路と前記メモリ・セルとの間に接続され、前記Ｃ
Ｒ回路から出力される電圧により、前記昇圧回路にて発
生された前記所定の電圧をなまらせて前記メモリセルに
出力するスイッチング回路とを備えることである。
【００１２】ここで、前記スイッチング手段は、前記昇
圧回路の出力側にそのソースが接続され、ドレインが前
記メモリ・セルに接続され、ゲートが前記ＣＲ回路と接
続されたトランジスタであって、前記ＣＲ回路から出力
される電圧により、前記昇圧回路にて発生された前記所
定の電圧をなまらせて前記メモリセルに出力する第１の
Ｎチャネルデプレッション型ＭＯＳトランジスタで構成
されることが好ましい。
圧回路の出力側にそのソースが接続され、ドレインが前
記メモリ・セルに接続され、ゲートが前記ＣＲ回路と接
続されたトランジスタであって、前記ＣＲ回路から出力
される電圧により、前記昇圧回路にて発生された前記所
定の電圧をなまらせて前記メモリセルに出力する第１の
Ｎチャネルデプレッション型ＭＯＳトランジスタで構成
されることが好ましい。
【００１３】また、前記ＣＲ回路は、前記昇圧回路の出
力側にそのソースが接続され、ドレインとゲートとが短
絡された第２のＮチャネルデプレッション型ＭＯＳトラ
ンジスタと、このＮチャネルデプレッション型ＭＯＳト
ランジスタのドレイン側にその一端が接続され、他端が
接地された容量とを備え、前記昇圧回路が出力する電圧
を入力し、所定の時定数だけなまらせた電圧を出力する
ことが好ましい。
力側にそのソースが接続され、ドレインとゲートとが短
絡された第２のＮチャネルデプレッション型ＭＯＳトラ
ンジスタと、このＮチャネルデプレッション型ＭＯＳト
ランジスタのドレイン側にその一端が接続され、他端が
接地された容量とを備え、前記昇圧回路が出力する電圧
を入力し、所定の時定数だけなまらせた電圧を出力する
ことが好ましい。
【００１４】また、前記第１のＮチャネルデプレッショ
ン型ＭＯＳトランジスタはＮチャネルイントリシック型
ＭＯＳトランジスタ（Ｎｃｈ・ＩＴｒ）あるいは、Ｎチ
ャネルエンハンスメント型ＭＯＳトランジスタ（Ｎｃｈ
・ＥＴｒ）であってもよい。
ン型ＭＯＳトランジスタはＮチャネルイントリシック型
ＭＯＳトランジスタ（Ｎｃｈ・ＩＴｒ）あるいは、Ｎチ
ャネルエンハンスメント型ＭＯＳトランジスタ（Ｎｃｈ
・ＥＴｒ）であってもよい。
【００１５】また、前記昇圧回路は半導体集積回路の内
部にあってもよい。
部にあってもよい。
【００１６】
【作用】本発明の構成によれば、ＣＲ回路とスイッチン
グ手段とを接続し、これらを昇圧回路とメモリセルの間
に直列に接続しているので、ＣＲ回路の抵抗値を大きく
することによる昇圧回路の電流供給能力を低下を回避す
ることができるのである。また、抵抗値を大きくするこ
とができるので、容量を省略若しくは劇的に小さくする
ことができる。これによりチップ面積を低減することが
できるのである。
グ手段とを接続し、これらを昇圧回路とメモリセルの間
に直列に接続しているので、ＣＲ回路の抵抗値を大きく
することによる昇圧回路の電流供給能力を低下を回避す
ることができるのである。また、抵抗値を大きくするこ
とができるので、容量を省略若しくは劇的に小さくする
ことができる。これによりチップ面積を低減することが
できるのである。
【００１７】特に、昇圧回路とメモリ・セルの間に直列
に前記昇圧回路の内部インピーダンスと比較して十分イ
ンピーダンスの小さいＮｃｈ・ＤＴｒ（Ｎチャネルデプ
レッション型ＭＯＳトランジスタ）を挿入し、前記Ｎｃ
ｈ・ＤＴｒのゲートには、高い抵抗成分と小さな容量成
分で形成した巨大な時定数ＣＲを有する素子によりＶＰ
Ｐをなまらせた信号を接続すれば、内部昇圧回路の電流
供給能力を低下させず、なおかつチップ面積を増大させ
ることなくＶＰＰを十分緩やかにメモリ・セルに印加す
ることができるのである。
に前記昇圧回路の内部インピーダンスと比較して十分イ
ンピーダンスの小さいＮｃｈ・ＤＴｒ（Ｎチャネルデプ
レッション型ＭＯＳトランジスタ）を挿入し、前記Ｎｃ
ｈ・ＤＴｒのゲートには、高い抵抗成分と小さな容量成
分で形成した巨大な時定数ＣＲを有する素子によりＶＰ
Ｐをなまらせた信号を接続すれば、内部昇圧回路の電流
供給能力を低下させず、なおかつチップ面積を増大させ
ることなくＶＰＰを十分緩やかにメモリ・セルに印加す
ることができるのである。
【００１８】
【実施例】以下、本発明に係る半導体集積回路の実施例
の図面を参照しながら説明する。本発明に係る半導体集
積回路は、図１にそのブロック図を示す通り、昇圧回路
１００と、メモリセル２００とを有し、前記昇圧回路１
００とメモリセル２００との間にスイッチング手段４０
０を前記昇圧回路１００及びメモリセル２００に直列に
接続し、スイッチング手段４００に並列にＣＲ回路３０
０を設けている。このように、ＣＲ回路３００とスイッ
チング手段２００とを接続し、これらを昇圧回路１００
とメモリセル２００の間に直列に接続しているので、Ｃ
Ｒ回路の抵抗値を大きくすることによる昇圧回路の電流
供給能力を低下を回避することができる。以下、本発明
に係る半導体集積回路の詳細について説明する。
の図面を参照しながら説明する。本発明に係る半導体集
積回路は、図１にそのブロック図を示す通り、昇圧回路
１００と、メモリセル２００とを有し、前記昇圧回路１
００とメモリセル２００との間にスイッチング手段４０
０を前記昇圧回路１００及びメモリセル２００に直列に
接続し、スイッチング手段４００に並列にＣＲ回路３０
０を設けている。このように、ＣＲ回路３００とスイッ
チング手段２００とを接続し、これらを昇圧回路１００
とメモリセル２００の間に直列に接続しているので、Ｃ
Ｒ回路の抵抗値を大きくすることによる昇圧回路の電流
供給能力を低下を回避することができる。以下、本発明
に係る半導体集積回路の詳細について説明する。
【００１９】第１実施例 本実施例の半導体集積回路の回路図を図２に示す。この
半導体集積回路のスイッチング手段４００として、Ｎチ
ャネルデプレッション形ＭＯＳトランジスタ（以下、単
にＮｃｈ・ＤＴｒと記す）４０１を設けている。このＮ
ｃｈ・ＤＴｒ４０１のソース側には昇圧回路１００が接
続され、ドレイン側には、メモリセル２００が接続され
ている。また、ＣＲ回路３００として、その一端が昇圧
回路１００とＮｃｈ・ＤＴｒ４０１とを接続する配線に
接続され、他端がＮｃｈ・ＤＴｒ４０１のゲートに接続
されている抵抗３０１と、その一端が抵抗３０１の前記
他端に接続され、他端が接地された容量３０３とを備え
てある。
半導体集積回路のスイッチング手段４００として、Ｎチ
ャネルデプレッション形ＭＯＳトランジスタ（以下、単
にＮｃｈ・ＤＴｒと記す）４０１を設けている。このＮ
ｃｈ・ＤＴｒ４０１のソース側には昇圧回路１００が接
続され、ドレイン側には、メモリセル２００が接続され
ている。また、ＣＲ回路３００として、その一端が昇圧
回路１００とＮｃｈ・ＤＴｒ４０１とを接続する配線に
接続され、他端がＮｃｈ・ＤＴｒ４０１のゲートに接続
されている抵抗３０１と、その一端が抵抗３０１の前記
他端に接続され、他端が接地された容量３０３とを備え
てある。
【００２０】ここで、Ｎｃｈ・ＤＴｒ４０１の抵抗は小
さいことが好ましい。これには、例えば、Ｎｃｈ・ＤＴ
ｒ４０１のゲート幅（Ｗ）を大きくしたり、しきい電圧
を深くしたり（しきい電圧をマイナスに大きくする）す
ることで実現することができる。
さいことが好ましい。これには、例えば、Ｎｃｈ・ＤＴ
ｒ４０１のゲート幅（Ｗ）を大きくしたり、しきい電圧
を深くしたり（しきい電圧をマイナスに大きくする）す
ることで実現することができる。
【００２１】また、Ｎｃｈ・ＤＴｒ４０１のインピーダ
ンスを十分小さくしているので、これに並列に接続され
る抵抗３０１の抵抗値を高くしても、昇圧回路の電流供
給能力を低下させることがない。従って、従来例に比較
して大きな抵抗値を有する抵抗３０１を備えることがで
きる。なお、この抵抗３０１には拡散抵抗等を用いるこ
とができる。
ンスを十分小さくしているので、これに並列に接続され
る抵抗３０１の抵抗値を高くしても、昇圧回路の電流供
給能力を低下させることがない。従って、従来例に比較
して大きな抵抗値を有する抵抗３０１を備えることがで
きる。なお、この抵抗３０１には拡散抵抗等を用いるこ
とができる。
【００２２】また、上述のごとく抵抗３０１の抵抗値を
高くしてもよいため、容量３０３は、回路内に発生する
寄生容量を利用することもできる。これにより、別途コ
ンデンサ等を用いなくてもよいため、チップ面積を劇的
に低減することができる。一方、容量としてコンデンサ
等を用いたとしても数ｐＦ程度でよい。これにより、例
えば、容量は面積にほぼ比例するため、従来例の数千ｐ
Ｆの容量を設けていた場合と比較して、その部分の面積
は実に数千分の１になる。更に、コンデンサ等を用いる
ことにより時定数の調整を容易にし、また、必要に応じ
て時定数を大きくすることも容易にすることができる。
高くしてもよいため、容量３０３は、回路内に発生する
寄生容量を利用することもできる。これにより、別途コ
ンデンサ等を用いなくてもよいため、チップ面積を劇的
に低減することができる。一方、容量としてコンデンサ
等を用いたとしても数ｐＦ程度でよい。これにより、例
えば、容量は面積にほぼ比例するため、従来例の数千ｐ
Ｆの容量を設けていた場合と比較して、その部分の面積
は実に数千分の１になる。更に、コンデンサ等を用いる
ことにより時定数の調整を容易にし、また、必要に応じ
て時定数を大きくすることも容易にすることができる。
【００２３】次に、本実施例の半導体集積回路の回路動
作について図２及び図４を用いて説明する。
作について図２及び図４を用いて説明する。
【００２４】まず、昇圧回路１００が昇圧を開始する
と、（ａ）点は昇圧回路の内部インピーダンスとＮｃｈ
・ＤＴｒ４０１及び抵抗３０１によって定まる時定数ａ
に従って昇圧されるものとする。この時定数ａは抵抗３
０１の抵抗値と容量３０３の容量によって定まる時定数
ｃと比較して十分小さいため、（ｃ）点は（ａ）点の電
位には追従せずに、（ａ）点に対して時定数ｃだけなま
った波形となる。（ｂ）点は、（ｃ）点の電位よりＮｃ
ｈ・ＤＴｒ１のＶｔｈ（バック・ゲート効果を含む。）
高い電位となり、その電位差を保ちながら（ｃ）点に追
随していく。このようにして、（ｂ）点は（ａ）点に対
して抵抗３０１の抵抗値と容量３０３の容量によって定
まる時定数分だけなまった波形となる。
と、（ａ）点は昇圧回路の内部インピーダンスとＮｃｈ
・ＤＴｒ４０１及び抵抗３０１によって定まる時定数ａ
に従って昇圧されるものとする。この時定数ａは抵抗３
０１の抵抗値と容量３０３の容量によって定まる時定数
ｃと比較して十分小さいため、（ｃ）点は（ａ）点の電
位には追従せずに、（ａ）点に対して時定数ｃだけなま
った波形となる。（ｂ）点は、（ｃ）点の電位よりＮｃ
ｈ・ＤＴｒ１のＶｔｈ（バック・ゲート効果を含む。）
高い電位となり、その電位差を保ちながら（ｃ）点に追
随していく。このようにして、（ｂ）点は（ａ）点に対
して抵抗３０１の抵抗値と容量３０３の容量によって定
まる時定数分だけなまった波形となる。
【００２５】本実施例によれば、Ｎｃｈ・ＤＴｒ４０１
の電流能力は昇圧回路と比較して、十分大きいため昇圧
回路の電流供給能力が低下することを回避することがで
きる。また、（ｃ）点とグランド間のリーク経路はＮｃ
ｈ・ＤＴｒ１のゲートと基板間しか存在しないため、抵
抗３０１の抵抗値を十分大きくすることができるので容
量Ｃを小さくできる。つまり、チップ面積に影響を及ぼ
すことなく、昇圧回路の電位を十分緩やかにメモリ・セ
ルに印加することができる。
の電流能力は昇圧回路と比較して、十分大きいため昇圧
回路の電流供給能力が低下することを回避することがで
きる。また、（ｃ）点とグランド間のリーク経路はＮｃ
ｈ・ＤＴｒ１のゲートと基板間しか存在しないため、抵
抗３０１の抵抗値を十分大きくすることができるので容
量Ｃを小さくできる。つまり、チップ面積に影響を及ぼ
すことなく、昇圧回路の電位を十分緩やかにメモリ・セ
ルに印加することができる。
【００２６】第２実施例 本実施例の半導体集積回路の回路図を図３に示す。この
半導体集積回路のスイッチング手段４００として、以
下、単にＮｃｈ・ＤＴｒ４０３を設けている。このＮｃ
ｈ・ＤＴｒ４０３のソース側には昇圧回路１００が接続
され、ドレイン側には、メモリセル２００が接続されて
いる。また、ＣＲ回路３００として、ソース側に昇圧回
路１００とＮｃｈ・ＤＴｒ４０１とを接続する配線が接
続され、またドレイン側がＮｃｈ・ＤＴｒ４０１のゲー
トに接続され、更に、そのゲートとドレインが短絡され
ているＮｃｈ・ＤＴｒ３０５と、その一端がＮｃｈ・Ｄ
Ｔｒ３０５のドレイン側に接続され、他端が接地された
容量３０３とを備えてある。ここで、本実施例は第１実
施例と比較して、抵抗３０１の代りにＮｃｈ・ＤＴｒ３
０５を設けてある。これにより、チップ面積を更に減少
させることができる。
半導体集積回路のスイッチング手段４００として、以
下、単にＮｃｈ・ＤＴｒ４０３を設けている。このＮｃ
ｈ・ＤＴｒ４０３のソース側には昇圧回路１００が接続
され、ドレイン側には、メモリセル２００が接続されて
いる。また、ＣＲ回路３００として、ソース側に昇圧回
路１００とＮｃｈ・ＤＴｒ４０１とを接続する配線が接
続され、またドレイン側がＮｃｈ・ＤＴｒ４０１のゲー
トに接続され、更に、そのゲートとドレインが短絡され
ているＮｃｈ・ＤＴｒ３０５と、その一端がＮｃｈ・Ｄ
Ｔｒ３０５のドレイン側に接続され、他端が接地された
容量３０３とを備えてある。ここで、本実施例は第１実
施例と比較して、抵抗３０１の代りにＮｃｈ・ＤＴｒ３
０５を設けてある。これにより、チップ面積を更に減少
させることができる。
【００２７】次に、本実施例の半導体集積回路の回路動
作について図３及び図４を用いて説明する。
作について図３及び図４を用いて説明する。
【００２８】まず、昇圧回路１００が昇圧を開始する
と、（ａ）点は昇圧回路の内部インピーダンスとＮｃｈ
・ＤＴｒ４０３及びＮｃｈ・ＤＴｒ３０５によって定ま
る時定数ａ´に従って昇圧されるものとする。この時定
数ａ´はＮｃｈ・ＤＴｒ３０５のオン抵抗の抵抗値と容
量３０７の容量によって定まる時定数ｃ´と比較して十
分小さいため、（ｃ）点は（ａ）点の電位には追従せず
に、（ａ）点に対して時定数ｃ´だけなまった波形とな
る。（ｂ）点は、（ｃ）点の電位よりＮｃｈ・ＤＴｒ１
のＶｔｈ（バック・ゲート効果を含む。）高い電位とな
り、その電位差を保ちながら（ｃ）点に追随していく。
このようにして、（ｂ）点は（ａ）点に対してＮｃｈ・
ＤＴｒ３０５のオン抵抗の抵抗値と容量３０７の容量に
よって定まる時定数分だけなまった波形となる。
と、（ａ）点は昇圧回路の内部インピーダンスとＮｃｈ
・ＤＴｒ４０３及びＮｃｈ・ＤＴｒ３０５によって定ま
る時定数ａ´に従って昇圧されるものとする。この時定
数ａ´はＮｃｈ・ＤＴｒ３０５のオン抵抗の抵抗値と容
量３０７の容量によって定まる時定数ｃ´と比較して十
分小さいため、（ｃ）点は（ａ）点の電位には追従せず
に、（ａ）点に対して時定数ｃ´だけなまった波形とな
る。（ｂ）点は、（ｃ）点の電位よりＮｃｈ・ＤＴｒ１
のＶｔｈ（バック・ゲート効果を含む。）高い電位とな
り、その電位差を保ちながら（ｃ）点に追随していく。
このようにして、（ｂ）点は（ａ）点に対してＮｃｈ・
ＤＴｒ３０５のオン抵抗の抵抗値と容量３０７の容量に
よって定まる時定数分だけなまった波形となる。
【００２９】本実施例によれば、Ｎｃｈ・ＤＴｒ４０３
の電流能力は昇圧回路と比較して、十分大きいため昇圧
回路の電流供給能力が低下することは無いということで
ある。また、（ｃ）点とグランド間のリーク経路はＮｃ
ｈ・ＤＴｒ１のゲートと基盤間しか存在しないため、抵
抗３０１の抵抗値を十分大きくすることができるので容
量Ｃを小さくできる。つまり、チップ面積に影響を及ぼ
すことなく、昇圧回路の電位を十分緩やかにメモリ・セ
ルに印加することができる。
の電流能力は昇圧回路と比較して、十分大きいため昇圧
回路の電流供給能力が低下することは無いということで
ある。また、（ｃ）点とグランド間のリーク経路はＮｃ
ｈ・ＤＴｒ１のゲートと基盤間しか存在しないため、抵
抗３０１の抵抗値を十分大きくすることができるので容
量Ｃを小さくできる。つまり、チップ面積に影響を及ぼ
すことなく、昇圧回路の電位を十分緩やかにメモリ・セ
ルに印加することができる。
【００３０】なお、本発明は以上の実施例に限られるも
のではない。例えば、メモリセルに電圧を引加する昇圧
回路は一般電源回路でも適用できることは自明である。
すなわち、メモリセルへの引加電圧をなまらせて用いる
場合には全ての場合において適用することができる。
のではない。例えば、メモリセルに電圧を引加する昇圧
回路は一般電源回路でも適用できることは自明である。
すなわち、メモリセルへの引加電圧をなまらせて用いる
場合には全ての場合において適用することができる。
【００３１】
【発明の効果】本発明によれば、内部昇圧回路の電流供
給能力を低下させず、なおかつチップ面積を増大させる
ことなくＶＰＰを十分緩やかにメモリ・セルに印加する
ことができる。
給能力を低下させず、なおかつチップ面積を増大させる
ことなくＶＰＰを十分緩やかにメモリ・セルに印加する
ことができる。
【図１】本発明に係る半導体集積回路を示したブロック
図である。
図である。
【図２】本発明に係る半導体集積回路の第１実施例を示
した図である。
した図である。
【図３】本発明に係る半導体集積回路の第２実施例を示
した図である。
した図である。
【図４】本発明に係る半導体集積回路の回路動作を説明
するための図である。
するための図である。
【図５】従来例回路図。
１００ 昇圧回路 ２００ メモリセル ３００ ＣＲ回路 ３０１，３０９ 抵抗 ３０３，３０７，３１１ 容量 ３０５ Ｎチャネルデプレッション型ＭＯＳトランジス
タ ４０１，４０３ Ｎチャネルデプレッション型ＭＯＳト
ランジスタ
タ ４０１，４０３ Ｎチャネルデプレッション型ＭＯＳト
ランジスタ
Claims (3)
- 【請求項１】 昇圧回路にて発生された所定の電圧によ
り動作を行うメモリ・セルを有する半導体集積回路にお
いて、 前記昇圧回路の出力側に接続され、この昇圧回路にて発
生された前記所定の電圧を入力し、所定の時定数だけな
まらせた電圧を出力するＣＲ回路と、 前記昇圧回路と前記メモリ・セルとの間に接続され、前
記ＣＲ回路から出力される電圧により、前記昇圧回路に
て発生された前記所定の電圧をなまらせて前記メモリセ
ルに出力するスイッチング回路と、 を備えることを特徴とする半導体集積回路。 - 【請求項２】 前記スイッチング手段は、前記昇圧回路
の出力側にそのソースが接続され、ドレインが前記メモ
リ・セルに接続され、ゲートが前記ＣＲ回路と接続され
たトランジスタであって、 前記ＣＲ回路から出力される電圧により、前記昇圧回路
にて発生された前記所定の電圧をなまらせて前記メモリ
セルに出力する第１のＮチャネルデプレッション型ＭＯ
Ｓトランジスタで構成されることを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】 前記ＣＲ回路は、前記昇圧回路の出力側
にそのソースが接続され、ドレインとゲートとが短絡さ
れた第２のＮチャネルデプレッション型ＭＯＳトランジ
スタと、 このＮチャネルデプレッション型ＭＯＳトランジスタの
ドレイン側にその一端が接続され、他端が接地された容
量と、 を備え、前記昇圧回路が出力する電圧を入力し、所定の
時定数だけなまらせた電圧を出力することを特徴とする
請求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16487895A JPH0917192A (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16487895A JPH0917192A (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917192A true JPH0917192A (ja) | 1997-01-17 |
Family
ID=15801633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16487895A Pending JPH0917192A (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917192A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104153240A (zh) * | 2014-07-04 | 2014-11-19 | 华南理工大学 | 一种高吸墨性的彩色书写纸及其制备方法 |
-
1995
- 1995-06-30 JP JP16487895A patent/JPH0917192A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104153240A (zh) * | 2014-07-04 | 2014-11-19 | 华南理工大学 | 一种高吸墨性的彩色书写纸及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100193744B1 (ko) | 불휘발성 반도체 기억 장치 | |
| KR910007403B1 (ko) | 반도체 집적회로 | |
| US6529414B2 (en) | Nonvolatile semiconductor memory device including a circuit for providing a boosted potential | |
| US4870615A (en) | Nonvolatile floating gate semiconductor memory device | |
| JP3877426B2 (ja) | チャージポンピング回路及び該チャージポンピング回路を持つ不揮発性メモリ装置 | |
| KR100362700B1 (ko) | 반도체 메모리 장치의 전압 레귤레이터 회로 | |
| EP0382929A2 (en) | Voltage regulator circuit | |
| US5917757A (en) | Flash memory with high speed erasing structure using thin oxide semiconductor devices | |
| US5848013A (en) | Row decoding circuit for semiconductor non-volatile electrically programmable memory and corresponding method | |
| US4649521A (en) | Programmable read-only memory (PROM) device having reduced programming voltage capability | |
| US20140092688A1 (en) | Non-Volatile Semiconductor Storage Device | |
| JPH02168497A (ja) | 不揮発性半導体メモリシステム | |
| EP0661717A1 (en) | Voltage regulator for programming non-volatile and electrically programmable memory cells | |
| US4912749A (en) | Nonvolatile semiconductor memory | |
| US5914896A (en) | Flash memory with high speed erasing structure using thin oxide and thick oxide semiconductor devices | |
| US5896316A (en) | Semiconductor non-volatile programmable memory device preventing non-selected memory cells from disturb during programmable operation | |
| JPH09115293A (ja) | 電気的に消去可能な半導体メモリデバイスのための負のワードライン電圧レギュレーション回路 | |
| EP1116240B1 (en) | Wordline driver for flash electrically erasable programmable read only memory (eeprom) | |
| US20020033722A1 (en) | Supply voltage reduction circuit for integrated circuit | |
| KR100449864B1 (ko) | 부스팅 회로 | |
| JPH0917192A (ja) | 半導体集積回路 | |
| JP2003517176A (ja) | 信頼性の改善のためにｅｅｐｒｏｍの消去中に減じられた一定の電界を提供するための方法 | |
| US6137727A (en) | Reduction of oxide stress through the use of forward biased body voltage | |
| JP2601971B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3074939B2 (ja) | 不揮発性半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030527 |