JPH0917179A - 位相検出回路 - Google Patents
位相検出回路Info
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- JPH0917179A JPH0917179A JP7164257A JP16425795A JPH0917179A JP H0917179 A JPH0917179 A JP H0917179A JP 7164257 A JP7164257 A JP 7164257A JP 16425795 A JP16425795 A JP 16425795A JP H0917179 A JPH0917179 A JP H0917179A
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- 238000010586 diagram Methods 0.000 description 12
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- 230000007423 decrease Effects 0.000 description 2
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- 230000000052 comparative effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭのＤＬＬ回路における位相検出回路の
制御信号出力の安定化を図るとともに、その消費電流を
低減する。 【構成】本実施例は、位相判定回路１１と、ラッチ回路
１２と、レベルシフト回路１３とを備えて構成されてお
り、位相判定回路１１とレベルシフト回路１３との間
に、ＤＬＬ回路からの出力クロック１０３の“Ｌ”レベ
ル・エッジにおいて、位相判定回路１１より出力される
信号１０４および１０５をラッチして、それぞれ信号１
０６および１０７として出力するラッチ回路１２が新た
に付加されている。これにより、位相安定回路１１より
出力される信号１０４および１０５は、ラッチ回路１２
にラッチされて保持され、当該位相安定回路１１の非動
作時においても、レベルシフト回路１３を介して、レベ
ルの安定した制御信号１０８および１０９を出力するこ
とができる。
制御信号出力の安定化を図るとともに、その消費電流を
低減する。 【構成】本実施例は、位相判定回路１１と、ラッチ回路
１２と、レベルシフト回路１３とを備えて構成されてお
り、位相判定回路１１とレベルシフト回路１３との間
に、ＤＬＬ回路からの出力クロック１０３の“Ｌ”レベ
ル・エッジにおいて、位相判定回路１１より出力される
信号１０４および１０５をラッチして、それぞれ信号１
０６および１０７として出力するラッチ回路１２が新た
に付加されている。これにより、位相安定回路１１より
出力される信号１０４および１０５は、ラッチ回路１２
にラッチされて保持され、当該位相安定回路１１の非動
作時においても、レベルシフト回路１３を介して、レベ
ルの安定した制御信号１０８および１０９を出力するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は位相検出回路に関し、特
にＲａｍｂｕｓ ＤＲＡＭの遅延同期回路において用い
られる位相検出回路に関する。
にＲａｍｂｕｓ ＤＲＡＭの遅延同期回路において用い
られる位相検出回路に関する。
【０００２】
【従来の技術】始めに、図４を参照してＲａｍｂｕｓ
ＤＲＡＭにおける遅延同期回路（ＤｅｌａｙＬｏｃｋｅ
ｄ Ｌｏｏｐ：以下、ＤＬＬ回路と略称する）の基本構
成と動作について説明する。図４に示されるように、Ｄ
ＬＬ回路は、周波数ｆの入力クロック１０１に対して、
周波数２ｆで相互に９０度ずつ位相の異なる４相クロッ
クを発生する４相基本クロック発生回路４１と、入力ク
ロック１０１と出力クロック１０３の位相関係を検出す
る位相検出回路４２と、位相検出回路４２より出力され
る制御信号１０８および１０９の入力を受けて、これら
の制御信号の入力レベルに対応して位相調整量が一定量
ずつ増減される信号１１４および１１５を出力する位相
調整量決定回路４４と、４相基本クロック発生回路４１
より出力される信号１１０〜１１３の入力を受けて、こ
れらの信号をミキシングし、位相調整量決定回路４４よ
り出力される信号１１４および１１５に応じて、位相シ
フトを実行する位相シフト回路４３と、位相シフト回路
４３より出力される周波数２ｆの信号１１６および１１
７を入力して、これらの信号の周波数を元の周波数ｆに
戻し、周波数ｆの出力クロック１０３として出力する出
力回路４５とを備えて構成される。なお、位相検出回路
４２は、位相判定回路１１と、位相判定回路１１の出力
信号のレベルを調整するレベルシフト回路１３により構
成されている。
ＤＲＡＭにおける遅延同期回路（ＤｅｌａｙＬｏｃｋｅ
ｄ Ｌｏｏｐ：以下、ＤＬＬ回路と略称する）の基本構
成と動作について説明する。図４に示されるように、Ｄ
ＬＬ回路は、周波数ｆの入力クロック１０１に対して、
周波数２ｆで相互に９０度ずつ位相の異なる４相クロッ
クを発生する４相基本クロック発生回路４１と、入力ク
ロック１０１と出力クロック１０３の位相関係を検出す
る位相検出回路４２と、位相検出回路４２より出力され
る制御信号１０８および１０９の入力を受けて、これら
の制御信号の入力レベルに対応して位相調整量が一定量
ずつ増減される信号１１４および１１５を出力する位相
調整量決定回路４４と、４相基本クロック発生回路４１
より出力される信号１１０〜１１３の入力を受けて、こ
れらの信号をミキシングし、位相調整量決定回路４４よ
り出力される信号１１４および１１５に応じて、位相シ
フトを実行する位相シフト回路４３と、位相シフト回路
４３より出力される周波数２ｆの信号１１６および１１
７を入力して、これらの信号の周波数を元の周波数ｆに
戻し、周波数ｆの出力クロック１０３として出力する出
力回路４５とを備えて構成される。なお、位相検出回路
４２は、位相判定回路１１と、位相判定回路１１の出力
信号のレベルを調整するレベルシフト回路１３により構
成されている。
【０００３】特に、位相検出回路４２においては、当該
位相検出回路４２より出力される制御信号１０８および
１０９のレベルを調整することにより、位相調整量決定
回路４２より出力される信号１１４および１１５のレベ
ルが、サイクルごとに一定量ずつ増加または減少される
が、これらの信号１１４および１１５のレベルを一定量
に保持するためには、１サイクル以内の間において、制
御信号１０８および１０９のレベルを一定レベルに維持
することが極めて重要である。
位相検出回路４２より出力される制御信号１０８および
１０９のレベルを調整することにより、位相調整量決定
回路４２より出力される信号１１４および１１５のレベ
ルが、サイクルごとに一定量ずつ増加または減少される
が、これらの信号１１４および１１５のレベルを一定量
に保持するためには、１サイクル以内の間において、制
御信号１０８および１０９のレベルを一定レベルに維持
することが極めて重要である。
【０００４】上記のＤＬＬ回路の一般説明に次いで、Ｒ
ａｍｂｕｓ ＤＲＡＭにおける位相検出回路の従来例に
ついて説明する。図５は、従来の位相検出回路の構成を
示す回路図であり、また図（ａ）、（ｂ）、（ｃ）およ
び（ｄ）は、本従来例における動作タイミング図であ
る。図５に示されるように、本従来例は、ＰＭＯＳトラ
ンジスタ５１、５５および５６と、ＮＭＯＳトランジス
タ５２、５３、５４、５７、６０〜６７と、インバータ
５８および５９とを含む位相判定回路１１と、ＰＭＯＳ
トランジスタ６８〜７１と、ＮＭＯＳトランジスタ７２
〜７５とを含むレベルシフト回路１３とを備えて構成さ
れる。
ａｍｂｕｓ ＤＲＡＭにおける位相検出回路の従来例に
ついて説明する。図５は、従来の位相検出回路の構成を
示す回路図であり、また図（ａ）、（ｂ）、（ｃ）およ
び（ｄ）は、本従来例における動作タイミング図であ
る。図５に示されるように、本従来例は、ＰＭＯＳトラ
ンジスタ５１、５５および５６と、ＮＭＯＳトランジス
タ５２、５３、５４、５７、６０〜６７と、インバータ
５８および５９とを含む位相判定回路１１と、ＰＭＯＳ
トランジスタ６８〜７１と、ＮＭＯＳトランジスタ７２
〜７５とを含むレベルシフト回路１３とを備えて構成さ
れる。
【０００５】始めに、位相判定回路１１の動作について
説明する。図５において、ＤＬＬ回路より出力される出
力クロック１０３（図６（ａ）参照）が“Ｈ”レベルの
状態にある期間中（この期間を非動作期間と呼称する）
においては、ＮＭＯＳトランジスタ５７、６０および６
１がＯＮの状態となり、信号１１８および１１９が同一
レベルで、且つＧＮＤに引かれているために、位相判定
回路１１より出力される信号１０４（図６（ｃ）参照）
および１０５（図６（ｂ）参照）は、共に“Ｈ”レベル
に固定される。次に、出力クロック１０３が“Ｈ”レベ
ルから“Ｌ”レベルの状態に遷移すると、ＮＭＯＳトラ
ンジスタ５７、６０および６１がＯＦＦの状態となり、
入力クロック１０１（図６（ａ）参照）とリファレンス
電圧１０２（図６（ａ）参照）の入力に応じて、ＮＭＯ
Ｓトランジスタ５３、５４、６４〜６７が動作状態とな
り、信号１１８の電圧レベルと信号１１９の電圧レベル
との間に差電位が生じる。本従来例においては、入力ク
ロック１０１の電圧レベルが、リファレンス電圧１０２
の電圧レベルよりも高い場合には、信号１１８の電圧レ
ベルの方が、信号１１９の電圧レベルよりも低いレベル
となる。
説明する。図５において、ＤＬＬ回路より出力される出
力クロック１０３（図６（ａ）参照）が“Ｈ”レベルの
状態にある期間中（この期間を非動作期間と呼称する）
においては、ＮＭＯＳトランジスタ５７、６０および６
１がＯＮの状態となり、信号１１８および１１９が同一
レベルで、且つＧＮＤに引かれているために、位相判定
回路１１より出力される信号１０４（図６（ｃ）参照）
および１０５（図６（ｂ）参照）は、共に“Ｈ”レベル
に固定される。次に、出力クロック１０３が“Ｈ”レベ
ルから“Ｌ”レベルの状態に遷移すると、ＮＭＯＳトラ
ンジスタ５７、６０および６１がＯＦＦの状態となり、
入力クロック１０１（図６（ａ）参照）とリファレンス
電圧１０２（図６（ａ）参照）の入力に応じて、ＮＭＯ
Ｓトランジスタ５３、５４、６４〜６７が動作状態とな
り、信号１１８の電圧レベルと信号１１９の電圧レベル
との間に差電位が生じる。本従来例においては、入力ク
ロック１０１の電圧レベルが、リファレンス電圧１０２
の電圧レベルよりも高い場合には、信号１１８の電圧レ
ベルの方が、信号１１９の電圧レベルよりも低いレベル
となる。
【０００６】ここにおいて、ＰＭＯＳトランジスタ５５
および５６とＮＭＯＳトランジスタ６２および６３はフ
リップフロップ回路を形成しており、出力クロック１０
３が“Ｌ”レベルの時には、ＰＭＯＳトランジスタ５１
がＯＮの状態となって、当該フリップフロップ回路に電
源電圧ＶDDが供給されるために、信号１１８の電圧レベ
ルと信号１１９の電圧レベルの差電位が増幅されて、と
ちらか一方のレベルが“Ｌ”レベルとなる。即ち、出力
クロック１０３の“Ｌ”レベル・エッジの時点におい
て、入力クロック１０１がリファレンス電圧１０２より
も高いレベルの状態にある場合、即ち、出力クロック１
０３が、入力クロック１０１に対して位相が進んでいる
場合には、位相判定回路１１より出力される信号１０５
のレベルは“Ｌ”レベルに遷移し、逆に出力クロック１
０３の“Ｌ”レベル・エッジの時点において、入力クロ
ック１０１がリファレンス電圧１０２よりも低いレベル
の状態にあって、出力クロック１０３が、入力クロック
１０１に対して位相が遅れている場合には、位相判定回
路１１より出力される信号１０４のレベルが“Ｌ”レベ
ルに遷移する（図６（ａ）、（ｂ）および（ｃ）を参
照）。
および５６とＮＭＯＳトランジスタ６２および６３はフ
リップフロップ回路を形成しており、出力クロック１０
３が“Ｌ”レベルの時には、ＰＭＯＳトランジスタ５１
がＯＮの状態となって、当該フリップフロップ回路に電
源電圧ＶDDが供給されるために、信号１１８の電圧レベ
ルと信号１１９の電圧レベルの差電位が増幅されて、と
ちらか一方のレベルが“Ｌ”レベルとなる。即ち、出力
クロック１０３の“Ｌ”レベル・エッジの時点におい
て、入力クロック１０１がリファレンス電圧１０２より
も高いレベルの状態にある場合、即ち、出力クロック１
０３が、入力クロック１０１に対して位相が進んでいる
場合には、位相判定回路１１より出力される信号１０５
のレベルは“Ｌ”レベルに遷移し、逆に出力クロック１
０３の“Ｌ”レベル・エッジの時点において、入力クロ
ック１０１がリファレンス電圧１０２よりも低いレベル
の状態にあって、出力クロック１０３が、入力クロック
１０１に対して位相が遅れている場合には、位相判定回
路１１より出力される信号１０４のレベルが“Ｌ”レベ
ルに遷移する（図６（ａ）、（ｂ）および（ｃ）を参
照）。
【０００７】次に、位相判定回路１１より出力される信
号１０４および１０５を入力して、制御信号１０８（図
６（ｄ）参照）および１０９（図６（ｄ）参照）を出力
するレベルシフト回路１３の動作について説明する。図
５において、出力クロック１０３が“Ｌ”レベルの状態
にある期間、即ち位相判定回路１１が動作状態にある期
間においては、位相判定回路１１より出力される信号１
０４および１０５の内の一方が“Ｌ”レベル、他方が
“Ｈ”レベルの状態になるが、例えば信号１０４が
“Ｌ”レベルになったものとすると、レベルシフト回路
１３のＰＭＯＳトランジスタ７１がＯＮの状態となり、
ＮＭＯＳトランジスタ７５がＯＦＦの状態となるため、
レベルシフト回路１３より出力される制御信号１０９の
電圧レベルは、電源電圧ＶDDのレベルまで上昇する。こ
の時にはＰＭＯＳトランジスタ６９がＯＦＦの状態とな
り、更に信号１０５が“Ｈ”レベルとなってＮＭＯＳト
ランジスタ７３がＯＮの状態となるために、レベルシフ
ト回路１３より出力される制御信号１０８の電圧レベル
は、ＮＭＯＳトランジジスタ７２のしきい値電圧ＶT の
レベルまで低下する。逆に、信号１０５が“Ｈ”レベル
になった場合には、レベルシフト回路１３より出力され
る制御信号１０９の電圧レベルは、ＮＭＯＳトランジジ
スタ７４のしきい値電圧ＶT のレベルまで低下し、ま
た、制御信号１０８の電圧レベルは、電源電圧ＶDDのレ
ベルまで上昇する（図６（ａ）、（ｂ）、（ｃ）および
（ｄ）を参照）。
号１０４および１０５を入力して、制御信号１０８（図
６（ｄ）参照）および１０９（図６（ｄ）参照）を出力
するレベルシフト回路１３の動作について説明する。図
５において、出力クロック１０３が“Ｌ”レベルの状態
にある期間、即ち位相判定回路１１が動作状態にある期
間においては、位相判定回路１１より出力される信号１
０４および１０５の内の一方が“Ｌ”レベル、他方が
“Ｈ”レベルの状態になるが、例えば信号１０４が
“Ｌ”レベルになったものとすると、レベルシフト回路
１３のＰＭＯＳトランジスタ７１がＯＮの状態となり、
ＮＭＯＳトランジスタ７５がＯＦＦの状態となるため、
レベルシフト回路１３より出力される制御信号１０９の
電圧レベルは、電源電圧ＶDDのレベルまで上昇する。こ
の時にはＰＭＯＳトランジスタ６９がＯＦＦの状態とな
り、更に信号１０５が“Ｈ”レベルとなってＮＭＯＳト
ランジスタ７３がＯＮの状態となるために、レベルシフ
ト回路１３より出力される制御信号１０８の電圧レベル
は、ＮＭＯＳトランジジスタ７２のしきい値電圧ＶT の
レベルまで低下する。逆に、信号１０５が“Ｈ”レベル
になった場合には、レベルシフト回路１３より出力され
る制御信号１０９の電圧レベルは、ＮＭＯＳトランジジ
スタ７４のしきい値電圧ＶT のレベルまで低下し、ま
た、制御信号１０８の電圧レベルは、電源電圧ＶDDのレ
ベルまで上昇する（図６（ａ）、（ｂ）、（ｃ）および
（ｄ）を参照）。
【０００８】次に、出力クロック１０３が“Ｈ”レベル
の状態にある期間、即ち位相判定回路１１が非動作状態
にある期間においては、位相判定回路１１より出力され
る信号１０４および１０５が共に“Ｈ”レベルの状態に
なるが、例えば、信号１０４が“Ｌ”レベルから“Ｈ”
レベルに遷移し、信号１０５が“Ｈ”レベルに固定され
たままの状態にあるものとすると、レベルシフト回路１
３のＰＭＯＳトランジスタ７１がＯＦＦの状態となり、
ＮＭＯＳトランジスタ７５がＯＮの状態となるために、
レベルシフト回路１３より出力される制御信号１０９の
電圧レベルは、ＮＭＯＳトランジジスタ７４のしきい値
電圧ＶT のレベルまで低下しようとするが、始めは制御
信号１０８の電圧レベルが当該しきい値電圧ＶT のレベ
ル状態にあって、ＰＭＯＳトランジスタ７０がＯＮして
いるために、このＰＭＯＳトランジスタ７０を介して電
源電圧ＶDDが供給される状態となるとともに、ＮＭＯＳ
トランジスタ７４を介してＧＮＤに引抜かれる状態とな
り、結局のところ、ＰＭＯＳトランジスタ７０とＮＭＯ
Ｓトランジスタ７４の能力比に応じた中間レベルにおい
て、制御信号１１５の電圧レベルは均衡して出力され
る。この場合、レベルシフト回路１３においては、制御
信号１０８の側と制御信号１０９の側とが、相互に対称
関係に配置されているために、制御信号１０８および１
０９は共に同一レベルにて均衡出力される（図６
（ａ）、（ｂ）、（ｃ）および（ｄ）を参照）。
の状態にある期間、即ち位相判定回路１１が非動作状態
にある期間においては、位相判定回路１１より出力され
る信号１０４および１０５が共に“Ｈ”レベルの状態に
なるが、例えば、信号１０４が“Ｌ”レベルから“Ｈ”
レベルに遷移し、信号１０５が“Ｈ”レベルに固定され
たままの状態にあるものとすると、レベルシフト回路１
３のＰＭＯＳトランジスタ７１がＯＦＦの状態となり、
ＮＭＯＳトランジスタ７５がＯＮの状態となるために、
レベルシフト回路１３より出力される制御信号１０９の
電圧レベルは、ＮＭＯＳトランジジスタ７４のしきい値
電圧ＶT のレベルまで低下しようとするが、始めは制御
信号１０８の電圧レベルが当該しきい値電圧ＶT のレベ
ル状態にあって、ＰＭＯＳトランジスタ７０がＯＮして
いるために、このＰＭＯＳトランジスタ７０を介して電
源電圧ＶDDが供給される状態となるとともに、ＮＭＯＳ
トランジスタ７４を介してＧＮＤに引抜かれる状態とな
り、結局のところ、ＰＭＯＳトランジスタ７０とＮＭＯ
Ｓトランジスタ７４の能力比に応じた中間レベルにおい
て、制御信号１１５の電圧レベルは均衡して出力され
る。この場合、レベルシフト回路１３においては、制御
信号１０８の側と制御信号１０９の側とが、相互に対称
関係に配置されているために、制御信号１０８および１
０９は共に同一レベルにて均衡出力される（図６
（ａ）、（ｂ）、（ｃ）および（ｄ）を参照）。
【０００９】以上、説明したように、位相判定回路１１
とレベルシフト回路１３により構成される位相検出回路
４２においては、出力クロック１０３が“Ｈ”レベルの
期間中においては、制御信号１０８および１０９は或中
間電圧レベルにて出力され、また、出力クロック１０３
が“Ｌ”レベルの期間中においては、制御信号１０８お
よび１０９は、何れか一方が電源電圧ＶDDのレベルにて
出力され、他方がしきい値電圧ＶT のレベルにて出力さ
れる。
とレベルシフト回路１３により構成される位相検出回路
４２においては、出力クロック１０３が“Ｈ”レベルの
期間中においては、制御信号１０８および１０９は或中
間電圧レベルにて出力され、また、出力クロック１０３
が“Ｌ”レベルの期間中においては、制御信号１０８お
よび１０９は、何れか一方が電源電圧ＶDDのレベルにて
出力され、他方がしきい値電圧ＶT のレベルにて出力さ
れる。
【００１０】
【発明が解決しようとする課題】上述したＤＬＬ回路に
おいて用いられている位相検出回路においては、前述し
たように、ＤＬＬ回路自体の特性上、位相調整量を１サ
イクル以内において一定に維持させることが重要であ
る。しかしながら、上記の従来の位相検出回路において
は、位相判定回路が非動作状態にある期間中、即ちＤＬ
Ｌ回路の出力クロックが“Ｈ”レベルの期間中において
は、当該位相検出回路から出力される一対の制御信号
が、共に或る中間レベルにて出力されるために、これら
の制御信号入力を受けて機能する位相調整量決定回路に
よる位相調整量を、１サイクル以内において安定した状
態で維持することができなくなるという欠点がある。
おいて用いられている位相検出回路においては、前述し
たように、ＤＬＬ回路自体の特性上、位相調整量を１サ
イクル以内において一定に維持させることが重要であ
る。しかしながら、上記の従来の位相検出回路において
は、位相判定回路が非動作状態にある期間中、即ちＤＬ
Ｌ回路の出力クロックが“Ｈ”レベルの期間中において
は、当該位相検出回路から出力される一対の制御信号
が、共に或る中間レベルにて出力されるために、これら
の制御信号入力を受けて機能する位相調整量決定回路に
よる位相調整量を、１サイクル以内において安定した状
態で維持することができなくなるという欠点がある。
【００１１】また更に、位相判定回路が非動作状態にあ
る期間中においては、制御信号が共に或る中間レベルに
て出力される動作状態となるために、この間、位相検出
回路内のレベルシフト回路のＭＯＳトランジスタに無為
の消費電流が流れるという欠点がある。
る期間中においては、制御信号が共に或る中間レベルに
て出力される動作状態となるために、この間、位相検出
回路内のレベルシフト回路のＭＯＳトランジスタに無為
の消費電流が流れるという欠点がある。
【００１２】
【課題を解決するための手段】本発明の位相検出回路
は、Ｒａｍｂｕｓ ＤＲＡＭに搭載される遅延位相同期
回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）に含まれ
る１構成要素として、所定の入力クロックと当該遅延位
相同期回路より出力される出力クロックとの位相差を検
出する位相検出回路において、前記入力クロックおよび
前記出力クロックと所定の基準電圧とを入力し、前記基
準電圧レベルを参照して、当該入力クロックと出力クロ
ックとの間の進相・遅相関係を判定し、所定の位相判定
信号を出力する位相判定回路と、前記位相判定信号を入
力して当該位相判定信号の入力レベルを保持し、前記位
相判定回路の非動作時においても、安定したレベルの位
相判定信号を出力するレベル保持手段と、前記レベル保
持手段より出力される所定レベルの位相判定信号を入力
し、当該位相判定信号のレベルを所定レベルに設定し
て、前記遅延位相同期回路における位相調整用の制御信
号として出力するレベルシフト回路とを備えることを特
徴としている。
は、Ｒａｍｂｕｓ ＤＲＡＭに搭載される遅延位相同期
回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）に含まれ
る１構成要素として、所定の入力クロックと当該遅延位
相同期回路より出力される出力クロックとの位相差を検
出する位相検出回路において、前記入力クロックおよび
前記出力クロックと所定の基準電圧とを入力し、前記基
準電圧レベルを参照して、当該入力クロックと出力クロ
ックとの間の進相・遅相関係を判定し、所定の位相判定
信号を出力する位相判定回路と、前記位相判定信号を入
力して当該位相判定信号の入力レベルを保持し、前記位
相判定回路の非動作時においても、安定したレベルの位
相判定信号を出力するレベル保持手段と、前記レベル保
持手段より出力される所定レベルの位相判定信号を入力
し、当該位相判定信号のレベルを所定レベルに設定し
て、前記遅延位相同期回路における位相調整用の制御信
号として出力するレベルシフト回路とを備えることを特
徴としている。
【００１３】なお、前記レベル保持手段は、それぞれの
クロック入力端子に前記出力クロックを共通に入力し、
前記位相判定回路より出力される第１および第２の位相
判定信号をそれぞれ個別にデータ入力端子に入力して保
持し、それぞれ安定したレベルの第１および第２の位相
判定信号を出力する第１および第２のフリップフロップ
回路により構成してもよく、或はまた第１および第２の
２入力ＮＡＮＤゲートにより構成し、前記位相判定回路
より出力される第１および第２の位相判定信号をそれぞ
れ個別に入力端に入力して、それぞれの出力信号を対応
する他のＮＡＮＤゲートの他方の入力端に帰還入力する
ようして、当該第１および第２の２入力ＮＡＮＤゲート
より安定したレベルの第１および第２の位相判定信号を
出力するようにしてもよい。
クロック入力端子に前記出力クロックを共通に入力し、
前記位相判定回路より出力される第１および第２の位相
判定信号をそれぞれ個別にデータ入力端子に入力して保
持し、それぞれ安定したレベルの第１および第２の位相
判定信号を出力する第１および第２のフリップフロップ
回路により構成してもよく、或はまた第１および第２の
２入力ＮＡＮＤゲートにより構成し、前記位相判定回路
より出力される第１および第２の位相判定信号をそれぞ
れ個別に入力端に入力して、それぞれの出力信号を対応
する他のＮＡＮＤゲートの他方の入力端に帰還入力する
ようして、当該第１および第２の２入力ＮＡＮＤゲート
より安定したレベルの第１および第２の位相判定信号を
出力するようにしてもよい。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例の構成を示すブロ
ック図である。図１に示されるように、本実施例は、位
相判定回路１１と、ラッチ回路１２と、レベルシフト回
路１３とを備えて構成されており、前述の従来例に対比
して明らかなように、位相判定回路１１とレベルシフト
回路１３との間に、ＤＬＬ回路からの出力クロック１０
３の“Ｌ”レベルのエッジにおいて、位相判定回路１１
より出力される信号１０４および１０５をラッチして、
それぞれ信号１０６および１０７として出力するラッチ
回路１２が新たに付加されている。また、図２（ａ）
は、当該ラッチ回路１２の第１の実施例を示すブロック
図であり、出力クロック１０３の“Ｌ”レベルのエッジ
において、それぞれ信号１０４および１０５をラッチ
し、信号１０６および１０７を出力するフリップフロッ
プ回路１４とフリップフロップ回路１５とを備えて構成
される。なお、図３（ａ）、（ｂ）、（ｃ）、（ｄ）お
よび（ｅ）は、本実施例における動作タイミング図であ
る。以下、図１、図２および図３を参照して、ラッチ回
路１２の第１の実施例を含む本実施例の動作について説
明する。なお、図１の位相判定回路１１およびレベルシ
フト回路１３については、前述の従来例の場合と動作が
同様であるので、その説明は省略する。
ック図である。図１に示されるように、本実施例は、位
相判定回路１１と、ラッチ回路１２と、レベルシフト回
路１３とを備えて構成されており、前述の従来例に対比
して明らかなように、位相判定回路１１とレベルシフト
回路１３との間に、ＤＬＬ回路からの出力クロック１０
３の“Ｌ”レベルのエッジにおいて、位相判定回路１１
より出力される信号１０４および１０５をラッチして、
それぞれ信号１０６および１０７として出力するラッチ
回路１２が新たに付加されている。また、図２（ａ）
は、当該ラッチ回路１２の第１の実施例を示すブロック
図であり、出力クロック１０３の“Ｌ”レベルのエッジ
において、それぞれ信号１０４および１０５をラッチ
し、信号１０６および１０７を出力するフリップフロッ
プ回路１４とフリップフロップ回路１５とを備えて構成
される。なお、図３（ａ）、（ｂ）、（ｃ）、（ｄ）お
よび（ｅ）は、本実施例における動作タイミング図であ
る。以下、図１、図２および図３を参照して、ラッチ回
路１２の第１の実施例を含む本実施例の動作について説
明する。なお、図１の位相判定回路１１およびレベルシ
フト回路１３については、前述の従来例の場合と動作が
同様であるので、その説明は省略する。
【００１６】図１および図２（ａ）において、ＤＬＬ回
路の出力クロック１０３の入力に対応して、当該出力ク
ロック１０３（図１（ａ）参照）が“Ｈ”レベルの状態
にある期間においては、位相判定回路１１からは、従来
例の場合と同様に、信号１０４（図１（ｃ）参照）およ
び１０５（図１（ｂ）参照）が、共に“Ｈ”レベルにて
出力される。また、出力クロック１０３が“Ｈ”レベル
から“Ｌ”レベルの状態に遷移する“Ｌ”レベル・エッ
ジにおいては、信号１０４および１０５の内の一方が
“Ｌ”レベル、他方が“Ｈ”レベルにて出力される。こ
れらの信号１０４および１０５は、出力クロック１０３
を介して、それぞれフリップフロップ１４および１５に
ラッチされて保持される。前述の従来例においては、出
力クロック１０３が“Ｈ”レベルの状態にある期間にお
いては、レベルシフト回路１３より出力される制御信号
１０８および１０９が或中間電圧レベルにて出力され、
また、出力クロック１０３が“Ｌ”レベルの期間中にお
いては、制御信号１０８および１０９は、何れか一方の
制御信号が電源電圧ＶDDのレベルにて出力され、他方の
制御信号がＭＯＳトランジスタのしきい値電圧ＶT のレ
ベルにて出力される。
路の出力クロック１０３の入力に対応して、当該出力ク
ロック１０３（図１（ａ）参照）が“Ｈ”レベルの状態
にある期間においては、位相判定回路１１からは、従来
例の場合と同様に、信号１０４（図１（ｃ）参照）およ
び１０５（図１（ｂ）参照）が、共に“Ｈ”レベルにて
出力される。また、出力クロック１０３が“Ｈ”レベル
から“Ｌ”レベルの状態に遷移する“Ｌ”レベル・エッ
ジにおいては、信号１０４および１０５の内の一方が
“Ｌ”レベル、他方が“Ｈ”レベルにて出力される。こ
れらの信号１０４および１０５は、出力クロック１０３
を介して、それぞれフリップフロップ１４および１５に
ラッチされて保持される。前述の従来例においては、出
力クロック１０３が“Ｈ”レベルの状態にある期間にお
いては、レベルシフト回路１３より出力される制御信号
１０８および１０９が或中間電圧レベルにて出力され、
また、出力クロック１０３が“Ｌ”レベルの期間中にお
いては、制御信号１０８および１０９は、何れか一方の
制御信号が電源電圧ＶDDのレベルにて出力され、他方の
制御信号がＭＯＳトランジスタのしきい値電圧ＶT のレ
ベルにて出力される。
【００１７】しかし、本発明においては、位相判定回路
１１より出力される信号１０４（図３（ｂ）参照）およ
び１０５（は図３（ｂ）参照）は、ラッチ回路１２にお
いて、それぞれフリップフロップ回路１４および１５に
おいてラッチされてレベルが安定保持されており、出力
クロック１０３が“Ｈ”レベルの状態にある期間、即ち
位相判定回路１１が非動作状態にある期間においても、
出力クロック１０３が入力クロック１０１に対して位相
が進んでいる場合には、ラッチ回路１２から出力される
信号１０６は“Ｈ”レベルにて安定出力され、信号１０
７は“Ｌ”レベルにて安定出力される。また、出力クロ
ック１０３が入力クロック１０１に対して位相が進んで
いる場合には、逆に、ラッチ回路１２から出力される信
号１０６は“Ｌ”レベルにて安定出力され、信号１０７
は“Ｈ”レベルにて安定出力される（図３（ｄ）参
照）。
１１より出力される信号１０４（図３（ｂ）参照）およ
び１０５（は図３（ｂ）参照）は、ラッチ回路１２にお
いて、それぞれフリップフロップ回路１４および１５に
おいてラッチされてレベルが安定保持されており、出力
クロック１０３が“Ｈ”レベルの状態にある期間、即ち
位相判定回路１１が非動作状態にある期間においても、
出力クロック１０３が入力クロック１０１に対して位相
が進んでいる場合には、ラッチ回路１２から出力される
信号１０６は“Ｈ”レベルにて安定出力され、信号１０
７は“Ｌ”レベルにて安定出力される。また、出力クロ
ック１０３が入力クロック１０１に対して位相が進んで
いる場合には、逆に、ラッチ回路１２から出力される信
号１０６は“Ｌ”レベルにて安定出力され、信号１０７
は“Ｈ”レベルにて安定出力される（図３（ｄ）参
照）。
【００１８】このラッチ回路１２より出力される信号１
０６および１０７の“Ｈ”レベルまたは“Ｌ”レベルの
安定出力の入力を受けて、レベルシフト回路１３から
は、制御信号１０８および１０９が、従来例におけるよ
うに、中間レベルとして出力されることがなく、図３
（ｅ）に示されるように、電源電圧ＶDDの電圧レベルお
よびＭＯＳトランジスタのしきい値電圧ＶT の電圧レベ
ルにより規制される２値信号として確実に出力される。
しかも、これらの制御信号は、１サイクルの期間中にお
いて一定レベル（ＶDD／ＶT ）に維持される。
０６および１０７の“Ｈ”レベルまたは“Ｌ”レベルの
安定出力の入力を受けて、レベルシフト回路１３から
は、制御信号１０８および１０９が、従来例におけるよ
うに、中間レベルとして出力されることがなく、図３
（ｅ）に示されるように、電源電圧ＶDDの電圧レベルお
よびＭＯＳトランジスタのしきい値電圧ＶT の電圧レベ
ルにより規制される２値信号として確実に出力される。
しかも、これらの制御信号は、１サイクルの期間中にお
いて一定レベル（ＶDD／ＶT ）に維持される。
【００１９】また、更に位相判定回路の非動作中、即ち
出力クロック１０３が“Ｈ”レベルの期間内において、
上述のように、制御信号が中間レベルにて出力されるこ
とが排除されるために、位相検出回路における無為の消
費電流が削除されるという利点がある。図７（ａ）およ
び（ｂ）は、ぞれぞれ従来例の動作タイミング図と、本
発明の１実施例の動作タイミング図の比較例を示す図で
あり、各動作タイミング図において、下方に示されるの
が電流波形を示している。この場合においては、電源電
圧３．３Ｖ、入／出力サイクル４ｎｓの動作時におい
て、位相検出回路における平均電流が、２．５ｍＡ（従
来例）から１．５ｍＡ（本発明）に低減されている。
出力クロック１０３が“Ｈ”レベルの期間内において、
上述のように、制御信号が中間レベルにて出力されるこ
とが排除されるために、位相検出回路における無為の消
費電流が削除されるという利点がある。図７（ａ）およ
び（ｂ）は、ぞれぞれ従来例の動作タイミング図と、本
発明の１実施例の動作タイミング図の比較例を示す図で
あり、各動作タイミング図において、下方に示されるの
が電流波形を示している。この場合においては、電源電
圧３．３Ｖ、入／出力サイクル４ｎｓの動作時におい
て、位相検出回路における平均電流が、２．５ｍＡ（従
来例）から１．５ｍＡ（本発明）に低減されている。
【００２０】次に、ラッチ回路の第２の実施例を含む、
本発明の１実施例の動作について説明する。、図２
（ｂ）は、ラッチ回路の第２の実施例を示すブロック図
であり、当該ラッチ回路１６は、ＮＡＮＤゲート１７お
よび１８により構成される。このラッチ回路１６を用い
る場合には、当該ラッチ回路１６に対する制御用とし
て、外部クロック１０３を入力することが不要となり、
位相判定回路１１より出力される信号１０４および１０
５が、共に“Ｈ”レベルにてラッチ回路１６に入力され
る場合には、ＮＡＮＤゲート１７および１８より出力さ
れる信号１０６および１０７は、それぞれ反転関係のレ
ベル保持状態にあり、入力される信号１０４または信号
１０５の何れか一方の信号が“Ｌ”レベルに遷移した場
合に、始めて信号１０６および１０７のレベルが、それ
ぞれ反転して出力される。従って、出力クロック１０３
が“Ｈ”レベルであっても、信号１０６および１０７の
レベルは、当該出力クロック１０３には関係なく、所定
レベルに保持されている。なお、本実施例においては、
前述の第１の実施例に比較して構成トランジスタの数量
を削減することが可能であり、また、出力クロック１０
３によるラッチ回路１６に対する制御も不要となるため
に、回路規模ならびに配線領域を縮小することができる
という利点がある。
本発明の１実施例の動作について説明する。、図２
（ｂ）は、ラッチ回路の第２の実施例を示すブロック図
であり、当該ラッチ回路１６は、ＮＡＮＤゲート１７お
よび１８により構成される。このラッチ回路１６を用い
る場合には、当該ラッチ回路１６に対する制御用とし
て、外部クロック１０３を入力することが不要となり、
位相判定回路１１より出力される信号１０４および１０
５が、共に“Ｈ”レベルにてラッチ回路１６に入力され
る場合には、ＮＡＮＤゲート１７および１８より出力さ
れる信号１０６および１０７は、それぞれ反転関係のレ
ベル保持状態にあり、入力される信号１０４または信号
１０５の何れか一方の信号が“Ｌ”レベルに遷移した場
合に、始めて信号１０６および１０７のレベルが、それ
ぞれ反転して出力される。従って、出力クロック１０３
が“Ｈ”レベルであっても、信号１０６および１０７の
レベルは、当該出力クロック１０３には関係なく、所定
レベルに保持されている。なお、本実施例においては、
前述の第１の実施例に比較して構成トランジスタの数量
を削減することが可能であり、また、出力クロック１０
３によるラッチ回路１６に対する制御も不要となるため
に、回路規模ならびに配線領域を縮小することができる
という利点がある。
【００２１】
【発明の効果】以上説明したように、本発明は、ＤＬＬ
回路の位相検出回路に適用されて、位相判定回路とレベ
ルシフト回路との間に、前記位相判定回路より出力され
る信号をラッチして保持するラッチ回路を設けることに
より、前記位相判定回路の非動作時においても、前記ラ
ッチ回路に保持されている安定レベルの位相判定回路の
出力信号を介して、１サイクルの期間内においても、２
値の制御信号を安定したレベルで生成することができる
という効果がある。
回路の位相検出回路に適用されて、位相判定回路とレベ
ルシフト回路との間に、前記位相判定回路より出力され
る信号をラッチして保持するラッチ回路を設けることに
より、前記位相判定回路の非動作時においても、前記ラ
ッチ回路に保持されている安定レベルの位相判定回路の
出力信号を介して、１サイクルの期間内においても、２
値の制御信号を安定したレベルで生成することができる
という効果がある。
【００２２】また、前記制御信号が安定したレベルにて
生成されて、中間レベルの制御信号の生成が排除される
ことにより、無為の消費電流を削除することができると
いう効果がある。
生成されて、中間レベルの制御信号の生成が排除される
ことにより、無為の消費電流を削除することができると
いう効果がある。
【図１】本発明の１実施例の構成を示すブロック図であ
る。
る。
【図２】前記１実施例におけるラッチ回路の第１の実施
例を示す回路図である。
例を示す回路図である。
【図３】前記１実施例の動作タイミング図である。
【図４】ＤＬＬ回路の構成を示すブロック図である。
【図５】従来例の構成を示す回路図である。
【図６】従来例の動作タイミング図である。
【図７】従来例と本発明の動作タイミング図の比較照合
を示す図である。
を示す図である。
１１ 位相判定回路 １２、１６ ラッチ回路 １３ レベルシフト回路 １４、１５ フリップフロップ回路 １７、１８ ＮＡＮＤゲート ４１ ４相基本クロック発生回路 ４２ 位相検出回路２ ４３ 位相シフト回路 ４４ 位相調整量決定回路 ４５ 出力回路 ５１、５５、５６、６８〜７１ ＰＭＯＳトランジス
タ ５２〜５４、５７、６０〜６７、７２〜７５ ＮＭＯ
Ｓトランジスタ ５８、５９ インバータ
タ ５２〜５４、５７、６０〜６７、７２〜７５ ＮＭＯ
Ｓトランジスタ ５８、５９ インバータ
Claims (3)
- 【請求項１】 Ｒａｍｂｕｓ ＤＲＡＭに搭載される遅
延位相同期回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ）に含まれる１構成要素として、所定の入力クロック
と当該遅延位相同期回路より出力される出力クロックと
の位相差を検出する位相検出回路において、 前記入力クロックおよび前記出力クロックと所定の基準
電圧とを入力し、前記基準電圧レベルを参照して、当該
入力クロックと出力クロックとの間の進相・遅相関係を
判定し、所定の位相判定信号を出力する位相判定回路
と、 前記位相判定信号を入力して当該位相判定信号の入力レ
ベルを保持し、前記位相判定回路の非動作時において
も、安定したレベルの位相判定信号を出力するレベル保
持手段と、 前記レベル保持手段より出力される所定レベルの位相判
定信号を入力し、当該位相判定信号のレベルを所定レベ
ルに設定して、前記遅延位相同期回路における位相調整
用の制御信号として出力するレベルシフト回路と、 を備えることを特徴とする位相検出回路。 - 【請求項２】 前記レベル保持手段が、それぞれのクロ
ック入力端子に前記出力クロックを共通に入力し、前記
位相判定回路より出力される第１および第２の位相判定
信号をそれぞれ個別にデータ入力端子に入力して保持
し、それぞれ安定したレベルの第１および第２の位相判
定信号を出力する第１および第２のフリップフロップ回
路により構成されることを特徴とする請求項１記載の位
相検出回路。 - 【請求項３】 前記レベル保持手段が第１および第２の
２入力ＮＡＮＤゲートにより構成され、前記位相判定回
路より出力される第１および第２の位相判定信号をそれ
ぞれ個別に入力端に入力し、それぞれの出力信号を対応
する他のＮＡＮＤゲートの他方の入力端に帰還入力する
ようして、当該第１および第２の２入力ＮＡＮＤゲート
より安定したレベルの第１および第２の位相判定信号を
出力することを特徴とする請求項１記載の位相検出回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164257A JP2982659B2 (ja) | 1995-06-29 | 1995-06-29 | 位相検出回路 |
| TW085107831A TW312871B (ja) | 1995-06-29 | 1996-06-28 | |
| KR1019960024832A KR970003242A (ko) | 1995-06-29 | 1996-06-28 | 위상 검출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164257A JP2982659B2 (ja) | 1995-06-29 | 1995-06-29 | 位相検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917179A true JPH0917179A (ja) | 1997-01-17 |
| JP2982659B2 JP2982659B2 (ja) | 1999-11-29 |
Family
ID=15789663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7164257A Expired - Fee Related JP2982659B2 (ja) | 1995-06-29 | 1995-06-29 | 位相検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2982659B2 (ja) |
| KR (1) | KR970003242A (ja) |
| TW (1) | TW312871B (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078200A (en) * | 1997-07-31 | 2000-06-20 | Nec Corporation | Clock signal generator |
| US6218877B1 (en) | 1998-12-16 | 2001-04-17 | Oki Electric Industry Co., Ltd. | Semiconductor device with delay locked loop |
| US6255870B1 (en) | 1998-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Apparatus for compensating locking error in high speed memory device with delay locked loop |
| KR100398480B1 (ko) * | 2000-04-11 | 2003-09-19 | 닛뽕덴끼 가부시끼가이샤 | 디엘엘 회로, 이를 사용하는 반도체 장치 및 지연 제어 방법 |
| US6690214B2 (en) | 2000-07-13 | 2004-02-10 | Nec Corporation | DLL circuit and DLL control method |
| US6768690B2 (en) | 2001-06-30 | 2004-07-27 | Hynix Semiconductor Inc. | Register controlled DLL for reducing current consumption |
| US7020228B2 (en) | 2000-04-18 | 2006-03-28 | Elpida Memory, Inc. | DLL circuit |
| JP2006157161A (ja) * | 2004-11-25 | 2006-06-15 | Mitsubishi Electric Corp | 位相同期回路 |
| JP2010187229A (ja) * | 2009-02-12 | 2010-08-26 | Elpida Memory Inc | クロック制御回路及びこれを備える半導体装置 |
| GB2512993A (en) * | 2013-03-01 | 2014-10-15 | Advanced Risc Mach Ltd | An integrated level shifting latch circuit and method of operation of such a latch circuit |
-
1995
- 1995-06-29 JP JP7164257A patent/JP2982659B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-28 TW TW085107831A patent/TW312871B/zh not_active IP Right Cessation
- 1996-06-28 KR KR1019960024832A patent/KR970003242A/ko not_active Application Discontinuation
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078200A (en) * | 1997-07-31 | 2000-06-20 | Nec Corporation | Clock signal generator |
| US6218877B1 (en) | 1998-12-16 | 2001-04-17 | Oki Electric Industry Co., Ltd. | Semiconductor device with delay locked loop |
| US6255870B1 (en) | 1998-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Apparatus for compensating locking error in high speed memory device with delay locked loop |
| KR100398480B1 (ko) * | 2000-04-11 | 2003-09-19 | 닛뽕덴끼 가부시끼가이샤 | 디엘엘 회로, 이를 사용하는 반도체 장치 및 지연 제어 방법 |
| US7020228B2 (en) | 2000-04-18 | 2006-03-28 | Elpida Memory, Inc. | DLL circuit |
| US6690214B2 (en) | 2000-07-13 | 2004-02-10 | Nec Corporation | DLL circuit and DLL control method |
| US6914798B2 (en) | 2001-06-30 | 2005-07-05 | Hynix Semiconductor Inc. | Register controlled DLL for reducing current consumption |
| US6768690B2 (en) | 2001-06-30 | 2004-07-27 | Hynix Semiconductor Inc. | Register controlled DLL for reducing current consumption |
| JP2006157161A (ja) * | 2004-11-25 | 2006-06-15 | Mitsubishi Electric Corp | 位相同期回路 |
| JP4558458B2 (ja) * | 2004-11-25 | 2010-10-06 | 三菱電機株式会社 | 位相同期回路 |
| JP2010187229A (ja) * | 2009-02-12 | 2010-08-26 | Elpida Memory Inc | クロック制御回路及びこれを備える半導体装置 |
| GB2512993A (en) * | 2013-03-01 | 2014-10-15 | Advanced Risc Mach Ltd | An integrated level shifting latch circuit and method of operation of such a latch circuit |
| US9069652B2 (en) | 2013-03-01 | 2015-06-30 | Arm Limited | Integrated level shifting latch circuit and method of operation of such a latch circuit |
| GB2512993B (en) * | 2013-03-01 | 2016-04-06 | Advanced Risc Mach Ltd | An integrated level shifting latch circuit and method of operation of such a latch circuit |
| TWI661431B (zh) * | 2013-03-01 | 2019-06-01 | Ａｒｍ股份有限公司 | 整合式位準移位鎖存電路及這種鎖存電路的操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW312871B (ja) | 1997-08-11 |
| JP2982659B2 (ja) | 1999-11-29 |
| KR970003242A (ko) | 1997-01-28 |
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