JPH09162944A - 多重遅延検波復調回路 - Google Patents
多重遅延検波復調回路Info
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- JPH09162944A JPH09162944A JP7318790A JP31879095A JPH09162944A JP H09162944 A JPH09162944 A JP H09162944A JP 7318790 A JP7318790 A JP 7318790A JP 31879095 A JP31879095 A JP 31879095A JP H09162944 A JPH09162944 A JP H09162944A
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Abstract
(57)【要約】
【課題】 位相変調信号を復調する多重遅延検波復調回
路に関し、フレームエラーレート特性等の受信特性を改
善する。 【解決手段】 １シンボル遅延検波の遅延検波部１と、
複数シンボル遅延検波の多重遅延検波部２と、識別判定
部３と、遅延検波部１と多重遅延検波部２とを選択する
セレクタ４と、受信信号の先頭部分については遅延検波
部１の検波出力信号を識別判定部３に加え、多重遅延検
波部２の多重度に対応したシンボル数を受信した後は、
多重遅延検波部２の検波出力信号を識別判定部３に加え
るように、セレクタ４を切替制御信号ＳＷによって制御
するカウンタ６とＴＤＭＡ制御部５等を含む制御部とを
備えている。
路に関し、フレームエラーレート特性等の受信特性を改
善する。 【解決手段】 １シンボル遅延検波の遅延検波部１と、
複数シンボル遅延検波の多重遅延検波部２と、識別判定
部３と、遅延検波部１と多重遅延検波部２とを選択する
セレクタ４と、受信信号の先頭部分については遅延検波
部１の検波出力信号を識別判定部３に加え、多重遅延検
波部２の多重度に対応したシンボル数を受信した後は、
多重遅延検波部２の検波出力信号を識別判定部３に加え
るように、セレクタ４を切替制御信号ＳＷによって制御
するカウンタ６とＴＤＭＡ制御部５等を含む制御部とを
備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、遅延検波により位
相変調信号を復調する多重遅延検波復調回路に関する。
位相変調信号を復調する為に、同期検波方式と遅延検波
方式とに大別することができる。同期検波方式は、搬送
波を再生して受信信号を同期検波するものであり、再生
搬送波の追従性が悪い為にフェージングに弱い問題があ
る。又遅延検波方式は、１シンボル分遅延させた受信信
号を基準信号として受信信号を検波するものであり、追
従性に優れているから、フェージングに強いが、基準信
号の精度が充分でない問題がある。この遅延検波方式
は、差動検波方式とも称されるものである。又この遅延
検波方式の精度を向上する為に、異なるシンボル数分を
遅延させた受信信号を基準信号として受信信号を検波し
て合成する多重遅延検波方式が知られている。
相変調信号を復調する多重遅延検波復調回路に関する。
位相変調信号を復調する為に、同期検波方式と遅延検波
方式とに大別することができる。同期検波方式は、搬送
波を再生して受信信号を同期検波するものであり、再生
搬送波の追従性が悪い為にフェージングに弱い問題があ
る。又遅延検波方式は、１シンボル分遅延させた受信信
号を基準信号として受信信号を検波するものであり、追
従性に優れているから、フェージングに強いが、基準信
号の精度が充分でない問題がある。この遅延検波方式
は、差動検波方式とも称されるものである。又この遅延
検波方式の精度を向上する為に、異なるシンボル数分を
遅延させた受信信号を基準信号として受信信号を検波し
て合成する多重遅延検波方式が知られている。
【０００２】
【従来の技術】図５は多重遅延検波方式の一例としての
３重遅延検波復調回路の説明図であり、遅延回路５３〜
５７と、加算器５８〜６５とにより構成した場合を示
し、５１は単一遅延の遅延検波部、５２は識別判定部を
示す。又Ｔは１シンボル遅延、２Ｔは２シンボル遅延、
３Ｔは３シンボル遅延を示し、Δθn は判定位相、θn
は絶対位相、Ψn は位相雑音（フェージング＋熱雑音）
を示す。又Δθn ，θn ，Ψn のｎはシンボル単位の時
間を示す。
３重遅延検波復調回路の説明図であり、遅延回路５３〜
５７と、加算器５８〜６５とにより構成した場合を示
し、５１は単一遅延の遅延検波部、５２は識別判定部を
示す。又Ｔは１シンボル遅延、２Ｔは２シンボル遅延、
３Ｔは３シンボル遅延を示し、Δθn は判定位相、θn
は絶対位相、Ψn は位相雑音（フェージング＋熱雑音）
を示す。又Δθn ，θn ，Ψn のｎはシンボル単位の時
間を示す。
【０００３】受信信号をθ3 ＋Ψ3 とすると、遅延回路
５３の出力信号は、１シンボル前のθ2 ＋Ψ2 となり、
加算器５８の出力信号Ｚ1 は、 Ｚ1 ＝（θ3 ＋Ψ3 ）−（θ2 ＋Ψ2 ）＝（θ3 −θ2 ）＋（Ψ3 −Ψ2 ） …（１） となる。
５３の出力信号は、１シンボル前のθ2 ＋Ψ2 となり、
加算器５８の出力信号Ｚ1 は、 Ｚ1 ＝（θ3 ＋Ψ3 ）−（θ2 ＋Ψ2 ）＝（θ3 −θ2 ）＋（Ψ3 −Ψ2 ） …（１） となる。
【０００４】又遅延回路５４の出力信号は２シンボル前
のθ1 ＋Ψ1 、又遅延回路５６の出力信号は１シンボル
前の判定位相Δθ2 となる。従って、加算器６０の出力
信号Ｚ2 は、 Ｚ2 ＝（θ3 ＋Ψ3 ）−（θ1 ＋Ψ1 ）−Δθ2 ＝（θ3 −θ1 ）＋（Ψ3 −Ψ1 ）−Δθ2 …（２） となる。ここで、判定誤りが無かったとすれば、Δθ2
＝θ2 −θ1 であるから、 Ｚ2 ＝｛θ3 −θ1 −（θ2 −θ１）｝＋（Ψ3 ＋Ψ1 ） ＝（θ3 −θ2 ）＋（Ψ3 ＋Ψ1 ） …（３） となる。
のθ1 ＋Ψ1 、又遅延回路５６の出力信号は１シンボル
前の判定位相Δθ2 となる。従って、加算器６０の出力
信号Ｚ2 は、 Ｚ2 ＝（θ3 ＋Ψ3 ）−（θ1 ＋Ψ1 ）−Δθ2 ＝（θ3 −θ1 ）＋（Ψ3 −Ψ1 ）−Δθ2 …（２） となる。ここで、判定誤りが無かったとすれば、Δθ2
＝θ2 −θ1 であるから、 Ｚ2 ＝｛θ3 −θ1 −（θ2 −θ１）｝＋（Ψ3 ＋Ψ1 ） ＝（θ3 −θ2 ）＋（Ψ3 ＋Ψ1 ） …（３） となる。
【０００５】又遅延回路５５の出力信号は３シンボル前
のθ0 ＋Ψ0 、遅延回路５７の出力信号は２シンボル前
の判定位相Δθ1 となり、加算器６４の出力信号はΔθ
1 ＋Δθ2 となり、従って、加算器６２の出力信号Ｚ3
は、 Ｚ3 ＝（θ3 ＋Ψ3 ）−（θ0 ＋Ψ0 ）−Δθ1 −Δθ2 ＝（θ3 −θ0 ）＋（Ψ3 −Ψ0 ）−Δθ1 −Δθ2 …（４） となる。ここで、判定誤りが無かったとすれば、Δθ2
＝θ2 −θ1 ，Δθ1 ＝θ1 −θ0 であるから、 Ｚ3 ＝（θ3 −θ0 ＋θ1 −θ1 ＋θ0 ）＋（Ψ3 −Ψ1 ） ＝（θ3 −θ2 ）＋（Ψ3 −Ψ0 ） …（５） となる。
のθ0 ＋Ψ0 、遅延回路５７の出力信号は２シンボル前
の判定位相Δθ1 となり、加算器６４の出力信号はΔθ
1 ＋Δθ2 となり、従って、加算器６２の出力信号Ｚ3
は、 Ｚ3 ＝（θ3 ＋Ψ3 ）−（θ0 ＋Ψ0 ）−Δθ1 −Δθ2 ＝（θ3 −θ0 ）＋（Ψ3 −Ψ0 ）−Δθ1 −Δθ2 …（４） となる。ここで、判定誤りが無かったとすれば、Δθ2
＝θ2 −θ1 ，Δθ1 ＝θ1 −θ0 であるから、 Ｚ3 ＝（θ3 −θ0 ＋θ1 −θ1 ＋θ0 ）＋（Ψ3 −Ψ1 ） ＝（θ3 −θ2 ）＋（Ψ3 −Ψ0 ） …（５） となる。
【０００６】従って、加算器５９の出力信号Ｙは、
（１），（３），（５）式を加算したものに相当し、 Ｙ＝Ｚ1 ＋Ｚ2 ＋Ｚ3 ＝３（θ3 −θ2 ）＋（３Ψ3 −Ψ2 −Ψ1 −Ψ0 ） ＝３Δθ3 ＋（３Ψ3 −Ψ2 −Ψ1 −Ψ0 ） …（６） となる。この場合、位相雑音Ψ3 ，Ψ2 ，Ψ1 ，Ψ
0 は、同一方向のベクトルとなる確率は低いから、相殺
されることになり、３Δθ3 の信号成分が得られること
から、Ｃ／Ｎを改善することができる。
（１），（３），（５）式を加算したものに相当し、 Ｙ＝Ｚ1 ＋Ｚ2 ＋Ｚ3 ＝３（θ3 −θ2 ）＋（３Ψ3 −Ψ2 −Ψ1 −Ψ0 ） ＝３Δθ3 ＋（３Ψ3 −Ψ2 −Ψ1 −Ψ0 ） …（６） となる。この場合、位相雑音Ψ3 ，Ψ2 ，Ψ1 ，Ψ
0 は、同一方向のベクトルとなる確率は低いから、相殺
されることになり、３Δθ3 の信号成分が得られること
から、Ｃ／Ｎを改善することができる。
【０００７】図６は３重遅延検波復調回路の動作説明図
であり、（Ａ）は図５に於ける受信信号θ3 ＋Ψ3 ，θ
2 ＋Ψ2 ，θ1 ＋Ψ1 ，θ0 ＋Ψ0 のそれぞれ１シンボ
ルＴの間隔を有する概略ベクトルを示し、又θ0 ＋Ψ0
とθ1 ＋Ψ1 との位相差がΔθ1 であることを示してい
る。従って、図５の遅延検波部５１の加算器５８の出力
信号Ｚ1 は、θ3 ＋Ψ3 とθ2 ＋Ψ2 とのベクトル差と
なる。以下同様にして、加算器６０の出力信号Ｚ2 と加
算器６２の出力信号Ｚ3 とが得られるから、加算器５９
の出力信号Ｙは、（６）式に示すように、Ｙ＝Ｚ1 ＋Ｚ
2 ＋Ｚ3 ＝３Δθ3 ＋（３Ψ3 −Ψ2 −Ψ1 −Ψ0 ）と
なる。
であり、（Ａ）は図５に於ける受信信号θ3 ＋Ψ3 ，θ
2 ＋Ψ2 ，θ1 ＋Ψ1 ，θ0 ＋Ψ0 のそれぞれ１シンボ
ルＴの間隔を有する概略ベクトルを示し、又θ0 ＋Ψ0
とθ1 ＋Ψ1 との位相差がΔθ1 であることを示してい
る。従って、図５の遅延検波部５１の加算器５８の出力
信号Ｚ1 は、θ3 ＋Ψ3 とθ2 ＋Ψ2 とのベクトル差と
なる。以下同様にして、加算器６０の出力信号Ｚ2 と加
算器６２の出力信号Ｚ3 とが得られるから、加算器５９
の出力信号Ｙは、（６）式に示すように、Ｙ＝Ｚ1 ＋Ｚ
2 ＋Ｚ3 ＝３Δθ3 ＋（３Ψ3 −Ψ2 −Ψ1 −Ψ0 ）と
なる。
【０００８】又図６の（Ｂ）に於いて、単一遅延検波の
判定出力Δθ3 を単純に３倍して３Δθ3 とすると、雑
音成分も点線で延長範囲を示すように増大することにな
る。しかし、前述のように、３重遅延検波を行うことに
より、３Δθ3 が得られると共に、雑音成分の３Ψ3 −
Ψ2 −Ψ1 −Ψ0 は、同一方向のベクトルとなる確率は
低いから、実線範囲となり、Ｃ／Ｎを改善することがで
きる。
判定出力Δθ3 を単純に３倍して３Δθ3 とすると、雑
音成分も点線で延長範囲を示すように増大することにな
る。しかし、前述のように、３重遅延検波を行うことに
より、３Δθ3 が得られると共に、雑音成分の３Ψ3 −
Ψ2 −Ψ1 −Ψ0 は、同一方向のベクトルとなる確率は
低いから、実線範囲となり、Ｃ／Ｎを改善することがで
きる。
【０００９】図７は３重遅延検波復調回路の説明図であ
り、遅延回路と乗算器と複素数演算部と含む構成とした
場合を示し、７１は単一遅延による遅延検波部、７２は
識別判定部、７３〜７７は遅延回路、７８〜８３は乗算
器、８４，８５は加算器、８６〜８９は複素数演算部
（ｃｏｎ）、９０は正規化部である。又Ｔは１シンボル
遅延、２Ｔは２シンボル遅延、３Ｔは３シンボル遅延を
示す。
り、遅延回路と乗算器と複素数演算部と含む構成とした
場合を示し、７１は単一遅延による遅延検波部、７２は
識別判定部、７３〜７７は遅延回路、７８〜８３は乗算
器、８４，８５は加算器、８６〜８９は複素数演算部
（ｃｏｎ）、９０は正規化部である。又Ｔは１シンボル
遅延、２Ｔは２シンボル遅延、３Ｔは３シンボル遅延を
示す。
【００１０】送信側の差動符号器に於いて、送信差動位
相をφk ，差動符号器の出力位相をΦk とすると、シン
ボル・タイミングｋに於ける送信ベースバンド信号Ｓk
は、 Ｓk ＝ｅｘｐ（ｊΦk ） ＝ｅｘｐ（ｊΦk-1 ）＊ｅｘｐ（ｊφk ） …（７） と表すことができる。なお、φk ＝±π／４，±３π／
４である。
相をφk ，差動符号器の出力位相をΦk とすると、シン
ボル・タイミングｋに於ける送信ベースバンド信号Ｓk
は、 Ｓk ＝ｅｘｐ（ｊΦk ） ＝ｅｘｐ（ｊΦk-1 ）＊ｅｘｐ（ｊφk ） …（７） と表すことができる。なお、φk ＝±π／４，±３π／
４である。
【００１１】そして、受信ベースバンド信号をｒk とす
ると、 ｒk ＝ｈk ＊Ｓk ＋ｎk …（８） と表すことができる。ここで、ｈk は複素フェージング
変動、ｎk はガウス雑音、＊は乗算を示す。又リミッタ
アンプを使用すると、受信ベースバンド信号は、ｒk で
正規化して、 ｒk ’＝ｒk ／｜ｒk ｜ …（９） と表すことができる。
ると、 ｒk ＝ｈk ＊Ｓk ＋ｎk …（８） と表すことができる。ここで、ｈk は複素フェージング
変動、ｎk はガウス雑音、＊は乗算を示す。又リミッタ
アンプを使用すると、受信ベースバンド信号は、ｒk で
正規化して、 ｒk ’＝ｒk ／｜ｒk ｜ …（９） と表すことができる。
【００１２】従って、１シンボル遅延Ｔの遅延回路７３
と複素演算部８６と乗算器７８とを含む遅延検波部７１
の１シンボル遅延検波出力信号Ｚ(1)kは、受信信号
ｒk ’と、遅延回路７３により遅延された１シンボル前
の受信信号ｒk-1 ’を複素演算部８６で処理したｃｏｎ
ｊｇ（ｒk-1 ’）とを乗算器７８に於いて乗算したもの
であるから、 Ｚ(1)k＝ｒk ’＊ｃｏｎｊｇ（ｒk-1 ’） ＝ｅｘｐ〔ｊ（Φk ＋θk ）〕＊ｅｘｐ〔−ｊ（Φk-1 ＋θk-1 ）〕 ＝ｅｘｐ〔ｊ（Φk −Φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-1 ）〕 ＝ｅｘｐ〔ｊ（Φk ）〕＊ｅｘｐ〔ｊ（θk −θk-1 ）〕 ＝ｅｘｐ〔ｊ（Φk ）〕＊ｅｘｐ（ｊδθk-1 ） …（10） と表すことができる。なお、θk は、フェージング及び
雑音による位相変動分を示す。又ｃｏｎｊｇ
（ｒk-1 ’）は、ｒk-1 ’の共役複素数を示す。
と複素演算部８６と乗算器７８とを含む遅延検波部７１
の１シンボル遅延検波出力信号Ｚ(1)kは、受信信号
ｒk ’と、遅延回路７３により遅延された１シンボル前
の受信信号ｒk-1 ’を複素演算部８６で処理したｃｏｎ
ｊｇ（ｒk-1 ’）とを乗算器７８に於いて乗算したもの
であるから、 Ｚ(1)k＝ｒk ’＊ｃｏｎｊｇ（ｒk-1 ’） ＝ｅｘｐ〔ｊ（Φk ＋θk ）〕＊ｅｘｐ〔−ｊ（Φk-1 ＋θk-1 ）〕 ＝ｅｘｐ〔ｊ（Φk −Φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-1 ）〕 ＝ｅｘｐ〔ｊ（Φk ）〕＊ｅｘｐ〔ｊ（θk −θk-1 ）〕 ＝ｅｘｐ〔ｊ（Φk ）〕＊ｅｘｐ（ｊδθk-1 ） …（10） と表すことができる。なお、θk は、フェージング及び
雑音による位相変動分を示す。又ｃｏｎｊｇ
（ｒk-1 ’）は、ｒk-1 ’の共役複素数を示す。
【００１３】同様に、遅延回路７４と複素演算部８７と
乗算器７９とによる２シンボル遅延検波出力信号Ｚ(2)k
は、 Ｚ(2)k＝ｒk ’＊ｃｏｎｊｇ（ｒk-2 ’） ＝ｅｘｐ〔ｊ（Φk ＋θk ）〕＊ｅｘｐ〔−ｊ（Φk-2 ＋θk-2 ）〕 ＝ｅｘｐ〔ｊ（Φk −Φk-2 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＝ｅｘｐ〔ｊ（φk ＋φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 …（11） と表すことができる。
乗算器７９とによる２シンボル遅延検波出力信号Ｚ(2)k
は、 Ｚ(2)k＝ｒk ’＊ｃｏｎｊｇ（ｒk-2 ’） ＝ｅｘｐ〔ｊ（Φk ＋θk ）〕＊ｅｘｐ〔−ｊ（Φk-2 ＋θk-2 ）〕 ＝ｅｘｐ〔ｊ（Φk −Φk-2 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＝ｅｘｐ〔ｊ（φk ＋φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 …（11） と表すことができる。
【００１４】識別判定部７２からの遅延回路７７を介し
た判定帰還値ｄk-1 を ｄk-1 ＝ａｒｇ（ｄk-1 ）／｜ｄk-1 ｜ …（12） とすると、乗算器８１の出力信号は、 Ｚ(2)k’＝ｅｘｐ〔ｊ（φk ＋φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＊ｃｏｎｊｇ（ｄk-1 ） ここで、ｄk-1 ＝ｅｘｐ〔ｊ（＾φk-1 ）〕ｊおくと、 Ｚ(2)k’＝ｅｘｐ〔ｊ（φk ＋φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＊ｅｘｐ〔−ｊ（＾φk-1 ）〕 ＝ｅｘｐ〔ｊ（φk ＋φk-1 −＾φk-1 ）〕 ＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 …（13） と表すことができる。この場合、判定誤りが無ければ、
φk-1 ＝＾φk-1 となるから、 Ｚ(2)k’＝ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＝ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ（ｊδθk2） …（14） となる。
た判定帰還値ｄk-1 を ｄk-1 ＝ａｒｇ（ｄk-1 ）／｜ｄk-1 ｜ …（12） とすると、乗算器８１の出力信号は、 Ｚ(2)k’＝ｅｘｐ〔ｊ（φk ＋φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＊ｃｏｎｊｇ（ｄk-1 ） ここで、ｄk-1 ＝ｅｘｐ〔ｊ（＾φk-1 ）〕ｊおくと、 Ｚ(2)k’＝ｅｘｐ〔ｊ（φk ＋φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＊ｅｘｐ〔−ｊ（＾φk-1 ）〕 ＝ｅｘｐ〔ｊ（φk ＋φk-1 −＾φk-1 ）〕 ＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 …（13） と表すことができる。この場合、判定誤りが無ければ、
φk-1 ＝＾φk-1 となるから、 Ｚ(2)k’＝ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＝ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ（ｊδθk2） …（14） となる。
【００１５】又遅延回路７５と複素演算部８８と乗算器
８０とにより３シンボル遅延検波出力信号Ｚ(3)k は、 Ｚ(3)k＝ｒk ’＊ｃｏｎｊｇ（ｒk-3 ’） ＝ｅｘｐ〔ｊ（Φk ＋θk ）〕＊ｅｘｐ〔−ｊ（Φk-3 ＋θk-3 ）〕 ＝ｅｘｐ〔ｊ（Φk −Φk-3 ）〕＊ｅｘｐ〔ｊ（θk −θk-3 ）〕 ＝ｅｘｐ〔ｊ（φk ＋φk-1 ＋φk-2 ）〕＊ｅｘｐ〔ｊ（θk −θk-3 ）〕 …（15） と表すことができる。
８０とにより３シンボル遅延検波出力信号Ｚ(3)k は、 Ｚ(3)k＝ｒk ’＊ｃｏｎｊｇ（ｒk-3 ’） ＝ｅｘｐ〔ｊ（Φk ＋θk ）〕＊ｅｘｐ〔−ｊ（Φk-3 ＋θk-3 ）〕 ＝ｅｘｐ〔ｊ（Φk −Φk-3 ）〕＊ｅｘｐ〔ｊ（θk −θk-3 ）〕 ＝ｅｘｐ〔ｊ（φk ＋φk-1 ＋φk-2 ）〕＊ｅｘｐ〔ｊ（θk −θk-3 ）〕 …（15） と表すことができる。
【００１６】又遅延回路７７，７６により遅延された判
定帰還値ｄk-1 ，ｄk-2 を ｄk-1 ＝ａｒｇ（ｄk-1 ）／｜ｄk-1 ｜ ｄk-2 ＝ａｒｇ（ｄk-2 ）／｜ｄk-2 ｜ とすると、乗算器８３の出力信号は、 Ｚ(3)k’＝ｅｘｐ〔ｊ（φk ＋φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＊ｃｏｎｊｇ（ｄk-1 ）＊ｃｏｎｊｇ（ｄk-2 ） ここで、ｄk-1 ＝ｅｘｐ〔ｊ（＾φk-1 ）〕、ｄk-2 ＝
ｅｘｐ〔−ｊ（＾φk-2）〕ｊおくと、 Ｚ(3)k’＝ｅｘｐ〔ｊ（φk −φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ） ＊ｅｘｐ〔−ｊ（＾φk-1 ）〕＊ｅｘｐ〔−ｊ（＾φk-2 ）〕 ＝ｅｘｐ〔ｊ（φk −φk-1 −＾φk-1 −φk-2 −＾φk-2 ）〕 ＊ｅｘｐ〔ｊ（θk −θk-3 ）〕 …（16） となる。
定帰還値ｄk-1 ，ｄk-2 を ｄk-1 ＝ａｒｇ（ｄk-1 ）／｜ｄk-1 ｜ ｄk-2 ＝ａｒｇ（ｄk-2 ）／｜ｄk-2 ｜ とすると、乗算器８３の出力信号は、 Ｚ(3)k’＝ｅｘｐ〔ｊ（φk ＋φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＊ｃｏｎｊｇ（ｄk-1 ）＊ｃｏｎｊｇ（ｄk-2 ） ここで、ｄk-1 ＝ｅｘｐ〔ｊ（＾φk-1 ）〕、ｄk-2 ＝
ｅｘｐ〔−ｊ（＾φk-2）〕ｊおくと、 Ｚ(3)k’＝ｅｘｐ〔ｊ（φk −φk-1 ）〕＊ｅｘｐ〔ｊ（θk −θk-2 ） ＊ｅｘｐ〔−ｊ（＾φk-1 ）〕＊ｅｘｐ〔−ｊ（＾φk-2 ）〕 ＝ｅｘｐ〔ｊ（φk −φk-1 −＾φk-1 −φk-2 −＾φk-2 ）〕 ＊ｅｘｐ〔ｊ（θk −θk-3 ）〕 …（16） となる。
【００１７】そして、判定誤りなければ、φk-1 ＝＾φ
k-1 ，φk-2 ＝＾φk-2 となり、 Ｚ(3)k’＝ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ〔ｊ（θk −θk-3 ）〕 ＝ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ（ｊδθk3） …（17） となる。
k-1 ，φk-2 ＝＾φk-2 となり、 Ｚ(3)k’＝ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ〔ｊ（θk −θk-3 ）〕 ＝ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ（ｊδθk3） …（17） となる。
【００１８】加算器８４，８５による各遅延検波の合成
出力Ｘk は、 Ｘk ＝Ｚ(1)k＋Ｚ(2)k’＋Ｚ(3)k’ ＝ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ（ｊδθk1） ＋ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ（ｊδθk2） ＋ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ（ｊδθk3） ＝ｅｘｐ〔ｊ（φk ）〕＊〔ｅｘｐ（ｊδθk1）＋ｅｘｐ（ｊδθk2） ＋ｅｘｐ（ｊδθk3）〕 …（18） となる。
出力Ｘk は、 Ｘk ＝Ｚ(1)k＋Ｚ(2)k’＋Ｚ(3)k’ ＝ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ（ｊδθk1） ＋ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ（ｊδθk2） ＋ｅｘｐ〔ｊ（φk ）〕＊ｅｘｐ（ｊδθk3） ＝ｅｘｐ〔ｊ（φk ）〕＊〔ｅｘｐ（ｊδθk1）＋ｅｘｐ（ｊδθk2） ＋ｅｘｐ（ｊδθk3）〕 …（18） となる。
【００１９】識別判定部７２に於ける判定出力ｄk は、 ｄk ＝ｓｉｇｎ〔Ｒｅａｌ（Ｘk ）〕＋ｊ＊ｓｉｇｎ〔Ｉｍａｇ（Ｘk ）〕 …（19） となる。なお、Ｒｅａｌ（Ｘk ）は実数部、Ｉｍａｇ
（Ｘk ）は虚数部を示し、ｓｉｇｎ〔 〕は、Ｘk が０
以上のとき＋１、０より小さい時−１とする。
（Ｘk ）は虚数部を示し、ｓｉｇｎ〔 〕は、Ｘk が０
以上のとき＋１、０より小さい時−１とする。
【００２０】
【発明が解決しようとする課題】１シンボル遅延の通常
の遅延検波方式に比較して、複数シンボル遅延の多重遅
延検波方式の場合に、前述のようにＣ／Ｎを改善するこ
とができるものである。従って、各種の無線通信システ
ムに採用されている。しかし、判定出力を帰還するもの
であるから、例えば、ＴＤＭＡ方式に於いては、バース
トの先頭部分では前バースト等の判定出力が帰還される
ことになるから、多重遅延検波を適用することにより、
誤り発生の確率が高くなる。従って、バーストの同期ワ
ード（ユニークワードＵＷ）の一部の判定誤りが発生し
て、フレームエラーレート（ＦＥＲ）特性が劣化する問
題がある。本発明は、フレームエラーレート等の受信特
性を改善することを目的とする。
の遅延検波方式に比較して、複数シンボル遅延の多重遅
延検波方式の場合に、前述のようにＣ／Ｎを改善するこ
とができるものである。従って、各種の無線通信システ
ムに採用されている。しかし、判定出力を帰還するもの
であるから、例えば、ＴＤＭＡ方式に於いては、バース
トの先頭部分では前バースト等の判定出力が帰還される
ことになるから、多重遅延検波を適用することにより、
誤り発生の確率が高くなる。従って、バーストの同期ワ
ード（ユニークワードＵＷ）の一部の判定誤りが発生し
て、フレームエラーレート（ＦＥＲ）特性が劣化する問
題がある。本発明は、フレームエラーレート等の受信特
性を改善することを目的とする。
【００２１】
【課題を解決するための手段】本発明の多重遅延検波復
調回路は、図１を参照して説明すると、遅延検波部１
と、多重遅延検波部２と、識別判定部３とを有し、この
識別判定部３に、遅延検波部１の検波出力信号を、少な
くとも多重遅延検波部２の多重度に対応したシンボル数
分を加えた後に、多重遅延検波部２の検波出力信号を加
えるように切替制御する制御部を設ける。
調回路は、図１を参照して説明すると、遅延検波部１
と、多重遅延検波部２と、識別判定部３とを有し、この
識別判定部３に、遅延検波部１の検波出力信号を、少な
くとも多重遅延検波部２の多重度に対応したシンボル数
分を加えた後に、多重遅延検波部２の検波出力信号を加
えるように切替制御する制御部を設ける。
【００２２】又遅延検波部１と、この遅延検波部１を含
めて多重遅延検波を行う多重遅延検波部２と、識別判定
部３と、この識別判定部に検波出力信号を選択して加え
るセレクタ４とを有し、識別判定部３に、遅延検波部１
の検波出力信号を、少なくとも多重遅延検波部２のタイ
ミング重度に対応したシンボル数分を加えた後に、多重
遅延検波部２の検波出力信号を加えるようにセレクタ４
を制御する制御部を設ける。
めて多重遅延検波を行う多重遅延検波部２と、識別判定
部３と、この識別判定部に検波出力信号を選択して加え
るセレクタ４とを有し、識別判定部３に、遅延検波部１
の検波出力信号を、少なくとも多重遅延検波部２のタイ
ミング重度に対応したシンボル数分を加えた後に、多重
遅延検波部２の検波出力信号を加えるようにセレクタ４
を制御する制御部を設ける。
【００２３】
【実施の形態】図１は本発明の一実施例の説明図であ
り、１は１シンボル遅延検波の遅延検波部、２は複数シ
ンボル遅延検波の多重遅延検波部、３は識別判定部、４
はセレクタ、５はＴＤＭＡ制御部、６はカウンタであ
る。又ＦＳはフレーム信号、ＣＬＫはシンボルクロック
信号、ＳＷは切替制御信号、ＦＤは判定データを示す。
り、１は１シンボル遅延検波の遅延検波部、２は複数シ
ンボル遅延検波の多重遅延検波部、３は識別判定部、４
はセレクタ、５はＴＤＭＡ制御部、６はカウンタであ
る。又ＦＳはフレーム信号、ＣＬＫはシンボルクロック
信号、ＳＷは切替制御信号、ＦＤは判定データを示す。
【００２４】前述のＴＤＭＡ制御部５とカウンタ６とに
より制御部を構成し、セレクタ４は、切替制御信号ＳＷ
によって遅延検波部１と多重遅延検波部２との遅延検波
出力信号を選択して識別判定部３に加えるもので、バー
スト受信開始時点では、遅延検波部１側を選択してい
る。
より制御部を構成し、セレクタ４は、切替制御信号ＳＷ
によって遅延検波部１と多重遅延検波部２との遅延検波
出力信号を選択して識別判定部３に加えるもので、バー
スト受信開始時点では、遅延検波部１側を選択してい
る。
【００２５】又カウンタ６は、ＴＤＭＡ制御部５からの
フレーム信号ＦＳにより識別判定部３からのシンボルク
ロック信号ＣＬＫのカウントを開始し、カウント内容が
設定値になると、遅延検波部１側から多重遅延検波部２
側へ切替える切替制御信号ＳＷをセレクタ４に加える。
或いは、フレーム信号ＦＳにより設定値をロードしてシ
ンボルクロック信号ＣＬＫをカウントアップし、キャリ
信号を切替制御信号ＳＷとしてセレクタ４を制御する構
成とすることもできる。又この設定値は、多重遅延検波
部２の多重度に対応した値又はそれ以上の値とすること
ができる。即ち、多重遅延検波部２に帰還する判定デー
タＦＤが総て確定するのは、多重度に対応したシンボル
数後であるから、判定データＦＤが確定した後に、多重
遅延検波部２側に切替えるものである。
フレーム信号ＦＳにより識別判定部３からのシンボルク
ロック信号ＣＬＫのカウントを開始し、カウント内容が
設定値になると、遅延検波部１側から多重遅延検波部２
側へ切替える切替制御信号ＳＷをセレクタ４に加える。
或いは、フレーム信号ＦＳにより設定値をロードしてシ
ンボルクロック信号ＣＬＫをカウントアップし、キャリ
信号を切替制御信号ＳＷとしてセレクタ４を制御する構
成とすることもできる。又この設定値は、多重遅延検波
部２の多重度に対応した値又はそれ以上の値とすること
ができる。即ち、多重遅延検波部２に帰還する判定デー
タＦＤが総て確定するのは、多重度に対応したシンボル
数後であるから、判定データＦＤが確定した後に、多重
遅延検波部２側に切替えるものである。
【００２６】図２は本発明の一実施例の切替タイミング
の説明図であり、（ａ）はフレーム信号ＦＳ、（ｂ）は
シンボルクロック信号ＣＬＫ、（ｃ）は判定データＦ
Ｄ、（ｄ）は切替制御信号ＳＷである。ＴＤＭＡ制御部
５は、基準バースト等によってバースト受信タイミング
を識別しており、そのバースト受信タイミングに於いて
フレーム信号ＦＳを（ａ）に示すように出力する。
の説明図であり、（ａ）はフレーム信号ＦＳ、（ｂ）は
シンボルクロック信号ＣＬＫ、（ｃ）は判定データＦ
Ｄ、（ｄ）は切替制御信号ＳＷである。ＴＤＭＡ制御部
５は、基準バースト等によってバースト受信タイミング
を識別しており、そのバースト受信タイミングに於いて
フレーム信号ＦＳを（ａ）に示すように出力する。
【００２７】又識別判定部３は、（ｂ）に示すシンボル
クロック信号ＣＬＫを出力してカウンタ６に加え、又
（ｃ）に示す判定データＦＤを多重遅延検波部２に帰還
する。又カウンタ６は、（ａ）に示すフレーム信号ＦＳ
によって、（ｂ）に示すシンボルクロック信号ＣＬＫの
カウントを開始し、（ｄ）に示す“１”の切替制御信号
ＳＷを出力し、カウント内容が設定値となると、“０”
とする。
クロック信号ＣＬＫを出力してカウンタ６に加え、又
（ｃ）に示す判定データＦＤを多重遅延検波部２に帰還
する。又カウンタ６は、（ａ）に示すフレーム信号ＦＳ
によって、（ｂ）に示すシンボルクロック信号ＣＬＫの
カウントを開始し、（ｄ）に示す“１”の切替制御信号
ＳＷを出力し、カウント内容が設定値となると、“０”
とする。
【００２８】セレクタ４は、“１”の切替制御信号ＳＷ
によって遅延検波部１側を選択するから、バースト受信
時に、そのバーストの先頭部分の遅延検波部１による検
波出力信号が識別判定部３に加えられる。この遅延検波
部１は、前述のように、判定データＦＤを帰還するもの
ではないから、判定誤りによる影響を受けないものとな
る。
によって遅延検波部１側を選択するから、バースト受信
時に、そのバーストの先頭部分の遅延検波部１による検
波出力信号が識別判定部３に加えられる。この遅延検波
部１は、前述のように、判定データＦＤを帰還するもの
ではないから、判定誤りによる影響を受けないものとな
る。
【００２９】そして、カウンタ６により設定値に従った
シンボルクロック信号ＣＬＫ数をカウントすると、
（ｄ）に示すように、切替制御信号ＳＷは“０”とな
り、セレクタ４は多重遅延検波部２側を選択する。従っ
て、多重遅延検波部２によりＣ／Ｎが改善された検波出
力信号が識別判定部３に入力されることになるから、同
期ワードの検出誤りを防止して、フレームエラーレート
（ＦＥＲ）特性の劣化を阻止することができる。
シンボルクロック信号ＣＬＫ数をカウントすると、
（ｄ）に示すように、切替制御信号ＳＷは“０”とな
り、セレクタ４は多重遅延検波部２側を選択する。従っ
て、多重遅延検波部２によりＣ／Ｎが改善された検波出
力信号が識別判定部３に入力されることになるから、同
期ワードの検出誤りを防止して、フレームエラーレート
（ＦＥＲ）特性の劣化を阻止することができる。
【００３０】図３は本発明の他の実施例の説明図であ
り、１１は遅延検波部、１２はこの遅延検波部１１を含
む多重遅延検波部、１３は識別判定部、１４はセレク
タ、１５はタイミング生成部、１６〜１８は遅延回路、
１９〜２３は乗算器、２４は加算器、２５〜２７は複素
演算部（ｃｏｎ）である。
り、１１は遅延検波部、１２はこの遅延検波部１１を含
む多重遅延検波部、１３は識別判定部、１４はセレク
タ、１５はタイミング生成部、１６〜１８は遅延回路、
１９〜２３は乗算器、２４は加算器、２５〜２７は複素
演算部（ｃｏｎ）である。
【００３１】この実施例は、図７に示す遅延回路と乗算
器と複素演算部とを含む３重遅延検波復調回路に対応
し、遅延検波部１１の乗算器１９の出力信号と、多重遅
延検波部１２の加算器２４の出力信号とをセレクタ１４
により選択して識別判定部１３に加えるものである。又
タイミング生成部１５は、識別判定部１３からのクロッ
ク信号を基に、セレクタ１４に切替制御信号を加えて、
受信バーストの先頭部分は遅延検波部１１の検波出力信
号を選択させ、所定のシンボル数の受信後に、多重遅延
検波部１２の検波出力信号を選択させるものである。こ
の場合、３重遅延検波を行うものであるから、少なくと
も３シンボルを受信した後に、遅延検波部１１から多重
遅延検波部１２に切替えることになる。
器と複素演算部とを含む３重遅延検波復調回路に対応
し、遅延検波部１１の乗算器１９の出力信号と、多重遅
延検波部１２の加算器２４の出力信号とをセレクタ１４
により選択して識別判定部１３に加えるものである。又
タイミング生成部１５は、識別判定部１３からのクロッ
ク信号を基に、セレクタ１４に切替制御信号を加えて、
受信バーストの先頭部分は遅延検波部１１の検波出力信
号を選択させ、所定のシンボル数の受信後に、多重遅延
検波部１２の検波出力信号を選択させるものである。こ
の場合、３重遅延検波を行うものであるから、少なくと
も３シンボルを受信した後に、遅延検波部１１から多重
遅延検波部１２に切替えることになる。
【００３２】又識別判定部１３の判定データｄ（ｎ）に
対して、１シンボル前の判定データｄ（ｎ−１）を乗算
器２１に加えて、２シンボル遅延の遅延回路１７により
遅延された受信信号と乗算し、又１シンボル前と２シン
ボル前との判定データｄ（ｎ−１）とｄ（ｎ−２）とを
乗算器２３に加えて、３シンボル遅延の遅延回路１８に
より遅延された受信信号と乗算して、受信信号に対する
基準信号とする。なお、図７に於いては、この乗算器２
１，２３を乗算器２０，２２の後段に設けた場合に相当
する。従って、多重遅延検波部の構成は、図７又は図５
に示す表現形式とすることが可能である。
対して、１シンボル前の判定データｄ（ｎ−１）を乗算
器２１に加えて、２シンボル遅延の遅延回路１７により
遅延された受信信号と乗算し、又１シンボル前と２シン
ボル前との判定データｄ（ｎ−１）とｄ（ｎ−２）とを
乗算器２３に加えて、３シンボル遅延の遅延回路１８に
より遅延された受信信号と乗算して、受信信号に対する
基準信号とする。なお、図７に於いては、この乗算器２
１，２３を乗算器２０，２２の後段に設けた場合に相当
する。従って、多重遅延検波部の構成は、図７又は図５
に示す表現形式とすることが可能である。
【００３３】又図３の遅延検波部１１の入力信号を、ｒ
k ’＝ｅｘｐ〔ｊ（Φk ＋θk ）〕とすると、遅延回路
１６の出力信号は、ｒk-1 ’＝ｅｘｐ〔ｊ（Φk-1 ＋θ
k-1）〕となり、又複素演算部２５の出力信号は、ｅｘ
ｐ〔−ｊ（Φk-1 ＋θk-1 ）〕となる。従って、遅延検
波部１１の出力信号は、（１０）式と同様に、Ｚ(1)k＝
ｅｘｐ〔ｊ（Φk ）〕＊ｅｘｐ（ｊδθk-1 ）となる。
k ’＝ｅｘｐ〔ｊ（Φk ＋θk ）〕とすると、遅延回路
１６の出力信号は、ｒk-1 ’＝ｅｘｐ〔ｊ（Φk-1 ＋θ
k-1）〕となり、又複素演算部２５の出力信号は、ｅｘ
ｐ〔−ｊ（Φk-1 ＋θk-1 ）〕となる。従って、遅延検
波部１１の出力信号は、（１０）式と同様に、Ｚ(1)k＝
ｅｘｐ〔ｊ（Φk ）〕＊ｅｘｐ（ｊδθk-1 ）となる。
【００３４】遅延回路１７の出力信号は、ｒk-2 ’＝ｅ
ｘｐ〔ｊ（Φk-2 ＋θk-2 ）〕となり、乗算器２１に於
いて、ｄ（ｎ−１）＝ｄk-1 ＝ｅｘｐ〔ｊ（＾
φk-1 ）〕を乗算し、複素演算部２６の出力信号は、ｅ
ｘｐ〔−ｊ（Φk-2 ＋θk-2 ＋＾φk- 1 ）〕となる。従
って、乗算器２０の出力信号は、 Ｚ(2)K’ ＝ｅｘｐ〔ｊ（Φk −Φk-2 −＾φk-1 ）＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＝ｅｘｐ〔ｊ（φk ＋φk-1 −＾φk-1 ）＊ｅｘｐ〔ｊ（δθk-2 ）〕 …(20)
ｘｐ〔ｊ（Φk-2 ＋θk-2 ）〕となり、乗算器２１に於
いて、ｄ（ｎ−１）＝ｄk-1 ＝ｅｘｐ〔ｊ（＾
φk-1 ）〕を乗算し、複素演算部２６の出力信号は、ｅ
ｘｐ〔−ｊ（Φk-2 ＋θk-2 ＋＾φk- 1 ）〕となる。従
って、乗算器２０の出力信号は、 Ｚ(2)K’ ＝ｅｘｐ〔ｊ（Φk −Φk-2 −＾φk-1 ）＊ｅｘｐ〔ｊ（θk −θk-2 ）〕 ＝ｅｘｐ〔ｊ（φk ＋φk-1 −＾φk-1 ）＊ｅｘｐ〔ｊ（δθk-2 ）〕 …(20)
【００３５】又遅延回路１８の出力信号は、ｒk-3 ’＝
ｅｘｐ〔ｊ（Φk-3 ＋θk-3 ）〕となり、乗算器２３に
於いて、ｄ（ｎ−１）ｄ（ｎ−２）＝ｄk-1 ＊ｄk-2 ＝
ｅｘｐ〔ｊ（＾φk-1 ）〕＊ｅｘｐ〔ｊ（＾φk-2 ）〕
を乗算し、複素円座部２７の出力信号は、ｅｘｐ〔−ｊ
（Φk-3 ＋θk-3 ＋＾φk-1 ＋＾φk-2 ）〕となる。従
って、乗算器２２の出力信号は、 Ｚ(3)K’ ＝ｅｘｐ〔ｊ（Φk ＋θk ）＊ｅｘｐ〔−ｊ（Φk-3 ＋θk-3 ＋＾φk-1 ＋＾φk-2 ）〕 ＝ｅｘｐ〔ｊ（Φk −Φk-3 −＾φk-1 −＾φk-2 ）〕 ＊ｅｘｐ〔ｊ（θk −θk-3 ） ＝ｅｘｐ〔ｊ（φk ＋φk-1 −＾φk-1 ＋φk-2 −＾φk-2 ）〕 ＊ｅｘｐ〔ｊ（δθk-3 ） …(21)
ｅｘｐ〔ｊ（Φk-3 ＋θk-3 ）〕となり、乗算器２３に
於いて、ｄ（ｎ−１）ｄ（ｎ−２）＝ｄk-1 ＊ｄk-2 ＝
ｅｘｐ〔ｊ（＾φk-1 ）〕＊ｅｘｐ〔ｊ（＾φk-2 ）〕
を乗算し、複素円座部２７の出力信号は、ｅｘｐ〔−ｊ
（Φk-3 ＋θk-3 ＋＾φk-1 ＋＾φk-2 ）〕となる。従
って、乗算器２２の出力信号は、 Ｚ(3)K’ ＝ｅｘｐ〔ｊ（Φk ＋θk ）＊ｅｘｐ〔−ｊ（Φk-3 ＋θk-3 ＋＾φk-1 ＋＾φk-2 ）〕 ＝ｅｘｐ〔ｊ（Φk −Φk-3 −＾φk-1 −＾φk-2 ）〕 ＊ｅｘｐ〔ｊ（θk −θk-3 ） ＝ｅｘｐ〔ｊ（φk ＋φk-1 −＾φk-1 ＋φk-2 −＾φk-2 ）〕 ＊ｅｘｐ〔ｊ（δθk-3 ） …(21)
【００３６】従って、セレクタ１４からは、遅延検波部
１１の出力信号Ｚ(1)k、又は加算器２４により加算され
た出力信号Ｘk ＝Ｚ(1)k＋Ｚ(2)k’＋Ｚ(3)k’が選択出
力される。そして、識別判定部１３から、（１９）式と
同様な判定出力ｄ（ｎ）が出力される。
１１の出力信号Ｚ(1)k、又は加算器２４により加算され
た出力信号Ｘk ＝Ｚ(1)k＋Ｚ(2)k’＋Ｚ(3)k’が選択出
力される。そして、識別判定部１３から、（１９）式と
同様な判定出力ｄ（ｎ）が出力される。
【００３７】図４は本発明の更に他の実施例の説明図で
あり、３１はディジタル・シグナル・プロセッサ（ＤＳ
Ｐ）、３２はＴＤＭＡ制御部（ＴＤＭＡＣ）、３３はク
ロック生成部、３４は周波数変換部、３５はＡＤ変換部
（Ａ／Ｄ）を示す。又ＤＳＰ３１は、乗算器ＭＰＬと演
算部ＡＵＬとメモリＭＥＭ等を含むものである。
あり、３１はディジタル・シグナル・プロセッサ（ＤＳ
Ｐ）、３２はＴＤＭＡ制御部（ＴＤＭＡＣ）、３３はク
ロック生成部、３４は周波数変換部、３５はＡＤ変換部
（Ａ／Ｄ）を示す。又ＤＳＰ３１は、乗算器ＭＰＬと演
算部ＡＵＬとメモリＭＥＭ等を含むものである。
【００３８】受信位相変調信号を周波数変換部３４によ
り中間周波信号に変換し、この中間周波信号をＩ，Ｑの
直交成分が得られるようなサンプリングクロック信号に
より、ＡＤ変換器３５に於いてサンプリングしてディジ
タル信号に変換し、このディジタル信号をＤＳＰ３１に
加える。ＤＳＰ３１は、図３又は図７に示す乗算，遅
延，加算等の演算処理を、乗算器ＭＰＬと演算部ＡＬＵ
とメモリＭＥＭとを用いて実行し、且つＴＤＭＡ制御部
３２とクロック生成部３３とによる遅延検波と多重遅延
検波との切替タイミング信号を受信して、バースト受信
開始から多重遅延検波の多重度に対応したシンボル数分
の受信後まで、遅延検波による検波出力信号を用いて識
別判定し、その後は、多重遅延検波による検波出力信号
を用いて識別判定するものである。
り中間周波信号に変換し、この中間周波信号をＩ，Ｑの
直交成分が得られるようなサンプリングクロック信号に
より、ＡＤ変換器３５に於いてサンプリングしてディジ
タル信号に変換し、このディジタル信号をＤＳＰ３１に
加える。ＤＳＰ３１は、図３又は図７に示す乗算，遅
延，加算等の演算処理を、乗算器ＭＰＬと演算部ＡＬＵ
とメモリＭＥＭとを用いて実行し、且つＴＤＭＡ制御部
３２とクロック生成部３３とによる遅延検波と多重遅延
検波との切替タイミング信号を受信して、バースト受信
開始から多重遅延検波の多重度に対応したシンボル数分
の受信後まで、遅延検波による検波出力信号を用いて識
別判定し、その後は、多重遅延検波による検波出力信号
を用いて識別判定するものである。
【００３９】本発明は、前述の各実施例にのみ限定され
るものではなく、種々付加変更することができるもので
あり、例えば、ＴＤＭＡ方式のみなく、位相変調信号の
受信部に総て適用することが可能であり、同期確立を迅
速にし、且つＣ／Ｎの改善を図ることができる。
るものではなく、種々付加変更することができるもので
あり、例えば、ＴＤＭＡ方式のみなく、位相変調信号の
受信部に総て適用することが可能であり、同期確立を迅
速にし、且つＣ／Ｎの改善を図ることができる。
【００４０】
【発明の効果】以上説明したように、本発明は、１シン
ボル遅延検波の遅延検波部１と、複数シンボル遅延検波
の多重遅延検波部２と、識別判定部３とを有し、遅延検
波部１の検波出力信号を識別判定部３に加えて受信信号
の判定を開始し、多重遅延検波部２の多重度に対応した
シンボル数分の受信後に、多重遅延検波部２の検波出力
信号を識別判定部３に加えるもので、多重遅延検波部２
に於ける誤り波及による影響が現れなくなった後に、多
重遅延検波部２に切替えるから、受信信号の先頭部分に
ついての誤り発生を低減し、且つＣ／Ｎの改善を図るこ
とができる利点がある。
ボル遅延検波の遅延検波部１と、複数シンボル遅延検波
の多重遅延検波部２と、識別判定部３とを有し、遅延検
波部１の検波出力信号を識別判定部３に加えて受信信号
の判定を開始し、多重遅延検波部２の多重度に対応した
シンボル数分の受信後に、多重遅延検波部２の検波出力
信号を識別判定部３に加えるもので、多重遅延検波部２
に於ける誤り波及による影響が現れなくなった後に、多
重遅延検波部２に切替えるから、受信信号の先頭部分に
ついての誤り発生を低減し、且つＣ／Ｎの改善を図るこ
とができる利点がある。
【図１】本発明の一実施例の説明図である。
【図２】本発明の一実施例の切替タイミングの説明図で
ある。
ある。
【図３】本発明の他の実施例の説明図である。
【図４】本発明の更に他の実施例の説明図である。
【図５】３重遅延検波復調回路の説明図である。
【図６】３重遅延検波復調回路の動作説明図である。
【図７】３重遅延検波復調回路の説明図である。
１ 遅延検波部 ２ 多重遅延検波部 ３ 識別判定部 ４ セレクタ ５ ＴＤＭＡ制御部 ６ カウンタ ＣＬＫ シンボルクロック信号 ＦＳ フレーム信号 ＳＷ 切替制御信号
Claims (2)
- 【請求項１】 遅延検波部と、多重遅延検波部と、識別
判定部とを有し、 該識別判定部に、前記遅延検波部の検波出力信号を、少
なくとも前記多重遅延検波部の多重度に対応したシンボ
ル数分を加えた後に、前記多重遅延検波部の検波出力信
号を加えるように切替制御する制御部を設けたことを特
徴とする多重遅延検波復調回路。 - 【請求項２】 遅延検波部と、該遅延検波部を含めて多
重遅延検波を行う多重遅延検波部と、識別判定部と、該
識別判定部に検波出力信号を選択して加えるセレクタと
を有し、 前記識別判定部に、前記遅延検波部の検波出力信号を、
少なくとも前記多重遅延検波部の多重度に対応したシン
ボル数分を加えた後に、前記多重遅延検波部の検波出力
信号を加えるように前記セレクタを制御する制御部を設
けたことを特徴とする多重遅延検波復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318790A JPH09162944A (ja) | 1995-12-07 | 1995-12-07 | 多重遅延検波復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318790A JPH09162944A (ja) | 1995-12-07 | 1995-12-07 | 多重遅延検波復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162944A true JPH09162944A (ja) | 1997-06-20 |
Family
ID=18102979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7318790A Withdrawn JPH09162944A (ja) | 1995-12-07 | 1995-12-07 | 多重遅延検波復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162944A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006246366A (ja) * | 2005-03-07 | 2006-09-14 | Mitsubishi Electric Corp | 自動周波数制御装置 |
| US7215162B2 (en) | 2002-09-25 | 2007-05-08 | Denso Corporation | Start signal outputting circuit |
-
1995
- 1995-12-07 JP JP7318790A patent/JPH09162944A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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