JPH09127868A - 二重フィードフォワードハッシュ機能を有する暗号装置 - Google Patents
二重フィードフォワードハッシュ機能を有する暗号装置Info
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- JPH09127868A JPH09127868A JP8191594A JP19159496A JPH09127868A JP H09127868 A JPH09127868 A JP H09127868A JP 8191594 A JP8191594 A JP 8191594A JP 19159496 A JP19159496 A JP 19159496A JP H09127868 A JPH09127868 A JP H09127868A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
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- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
- H04L2209/125—Parallelization or pipelining, e.g. for accelerating processing of cryptographic operations
Abstract
(57)【要約】 （修正有）
【課題】暗号アルゴリズムの実行に際し相補性を与える
べくダブル・フィードフォーワードハッシュ機能を使用
して情報を確認する。 【解決手段】暗号プロセッサＤＥＳは，原文を受信する
ための第１入力と，キーを受信するための第２入力と，
該原文及びキーを暗号化処理することにより生成される
暗号文の出力とを有する。第１回路エレメントは第１暗
号文導関数を出力するために暗号文及び原文に応答す
る。第２回路エレメントは第２暗号文導関数を出力する
ために少なくとも一部の第１暗号文導関数及びキーに応
答する。第１及び第２回路エレメントはXORゲートであ
り得る。第２原文を受信するための第１入力と，キーと
して第２暗号文導関数を受信する第２入力と，該第２原
文及び第２暗号文導関数を暗号処理することにより生成
される第２暗号文を出力するための出力とを有する暗号
プロセッサステージが後に続く。
べくダブル・フィードフォーワードハッシュ機能を使用
して情報を確認する。 【解決手段】暗号プロセッサＤＥＳは，原文を受信する
ための第１入力と，キーを受信するための第２入力と，
該原文及びキーを暗号化処理することにより生成される
暗号文の出力とを有する。第１回路エレメントは第１暗
号文導関数を出力するために暗号文及び原文に応答す
る。第２回路エレメントは第２暗号文導関数を出力する
ために少なくとも一部の第１暗号文導関数及びキーに応
答する。第１及び第２回路エレメントはXORゲートであ
り得る。第２原文を受信するための第１入力と，キーと
して第２暗号文導関数を受信する第２入力と，該第２原
文及び第２暗号文導関数を暗号処理することにより生成
される第２暗号文を出力するための出力とを有する暗号
プロセッサステージが後に続く。
Description
【０００１】
【発明の属する技術分野】本願は暗号装置に関し，特
に，暗号プロセッサの入力での反転がその出力で検出可
能であるような相補性を有する記号化アルゴリズムを実
行するためのダブルフィードフォワード装置に関する。
に，暗号プロセッサの入力での反転がその出力で検出可
能であるような相補性を有する記号化アルゴリズムを実
行するためのダブルフィードフォワード装置に関する。
【０００２】
【従来の技術】暗号装置は，メッセージの目的のレシー
バ以外のすべてのレシーバに対し，それを解読不能にす
るようにメッセージを変換するのに使用される。例え
ば，ケーブル及び衛星テレビシステムにおいて，記号化
はサービスの盗視聴を防止するために使用される。コン
ピュータ通信において，データ記号化はメッセージが偽
造されていないという確認を受信者に与えると同時に，
該メッセージを解読不能にするために使用される。記号
化によって，受信者は第三者に対し，メッセージが偽造
されていないことを証明することができる。これらのさ
まざまな機能は，それぞれ通信セキュリティ，確認及び
デジタルサインと呼ばれる。
バ以外のすべてのレシーバに対し，それを解読不能にす
るようにメッセージを変換するのに使用される。例え
ば，ケーブル及び衛星テレビシステムにおいて，記号化
はサービスの盗視聴を防止するために使用される。コン
ピュータ通信において，データ記号化はメッセージが偽
造されていないという確認を受信者に与えると同時に，
該メッセージを解読不能にするために使用される。記号
化によって，受信者は第三者に対し，メッセージが偽造
されていないことを証明することができる。これらのさ
まざまな機能は，それぞれ通信セキュリティ，確認及び
デジタルサインと呼ばれる。
【０００３】メッセージを暗号化するのに使用される変
換は記号化アルゴリズム及びキーを使用する。キー情報
は秘密保持される。メッセージを暗号化するために，記
号化アルゴリズムが該メッセージに適用され，キーが暗
号化を制御するための補助的入力として使用される。逆
暗号化作業は逆の操作であり，同様にして実行される。
換は記号化アルゴリズム及びキーを使用する。キー情報
は秘密保持される。メッセージを暗号化するために，記
号化アルゴリズムが該メッセージに適用され，キーが暗
号化を制御するための補助的入力として使用される。逆
暗号化作業は逆の操作であり，同様にして実行される。
【０００４】暗号装置は，メッセージの長さに依存しな
いキー情報の量に依存する。理論的に，これらの装置は
解読可能である。しかし，記号を解読しようとする者
は，記号解読のために実行不可能な量の計算資源を使用
しなければならないため，実際にそれらは役に立つであ
る。言い換えれば，記号を解読するために必要なワーク
ファクタの量は，解読の成功を妨げるのに十分である。
いキー情報の量に依存する。理論的に，これらの装置は
解読可能である。しかし，記号を解読しようとする者
は，記号解読のために実行不可能な量の計算資源を使用
しなければならないため，実際にそれらは役に立つであ
る。言い換えれば，記号を解読するために必要なワーク
ファクタの量は，解読の成功を妨げるのに十分である。
【０００５】今日広く使用されている暗号装置の例は，
データ記号化規格(DES)であり，それは米国規格標準局
により1976年に承認された。DESアルゴリズムは，64ビ
ットの暗号文を生成するべく56ビットキーの制御の下で
64ビットメッセージブロックを暗号化する。DESアルゴ
リズムの詳細はFIPS出版46，"Specifications for theD
ata Encryption Standard," January 15, 1977及びFIPS
出版74, "Guidelinesfor Implementing and Using the
NBS Data Encryption Standard, April 1, 1981,に示さ
れ，両者とも米国商務省，国家技術情報サービスから入
手可能である。
データ記号化規格(DES)であり，それは米国規格標準局
により1976年に承認された。DESアルゴリズムは，64ビ
ットの暗号文を生成するべく56ビットキーの制御の下で
64ビットメッセージブロックを暗号化する。DESアルゴ
リズムの詳細はFIPS出版46，"Specifications for theD
ata Encryption Standard," January 15, 1977及びFIPS
出版74, "Guidelinesfor Implementing and Using the
NBS Data Encryption Standard, April 1, 1981,に示さ
れ，両者とも米国商務省，国家技術情報サービスから入
手可能である。
【０００６】
【発明が解決しようとする課題】通常，記号化アルゴリ
ズムは，入力信号の確認が暗号キーにより該入力信号を
処理することにより与えられるところのハッシュ機能(h
ash function)の一部として使用される。従来の信号フ
ィードフォーワード・ハッシュ機能(SFFH)においては，
当該機能の入力での信号の反転は，当該機能の出力にお
いて検出することができなかった。もし，保護プロセッ
サへ入力されるデータに変更が加えられるとその変更を
検出するための手段がなければ安全は保証されないた
め，多くの場合これは問題である。もし保護を破壊しよ
うとする者が装置に検知されることなく該装置がいかに
入力データの変化に応答するかについて情報を得ること
ができれば，比較的長時間にわたって実験するチャンス
を与えられセキュリティを突破することができるかもし
れない。
ズムは，入力信号の確認が暗号キーにより該入力信号を
処理することにより与えられるところのハッシュ機能(h
ash function)の一部として使用される。従来の信号フ
ィードフォーワード・ハッシュ機能(SFFH)においては，
当該機能の入力での信号の反転は，当該機能の出力にお
いて検出することができなかった。もし，保護プロセッ
サへ入力されるデータに変更が加えられるとその変更を
検出するための手段がなければ安全は保証されないた
め，多くの場合これは問題である。もし保護を破壊しよ
うとする者が装置に検知されることなく該装置がいかに
入力データの変化に応答するかについて情報を得ること
ができれば，比較的長時間にわたって実験するチャンス
を与えられセキュリティを突破することができるかもし
れない。
【０００７】ハッシュ機能の入力で作成されたデータ反
転のような変化をその出力で検出することができるよう
なハッシュ機能を実行する装置を与えることが有利であ
る。そのような動作はハッシュ機能に対し相補的性質を
与える。
転のような変化をその出力で検出することができるよう
なハッシュ機能を実行する装置を与えることが有利であ
る。そのような動作はハッシュ機能に対し相補的性質を
与える。
【０００８】さらに，カスケード型暗号ハッシュ機能を
使用する装置において相補性をもたらす装置を与えるこ
とが有利である。その装置は，機能の入力での反転がそ
の出力で検出できるような相補性を保証するような方法
で生成される入力キーを各連続ステージに与える。
使用する装置において相補性をもたらす装置を与えるこ
とが有利である。その装置は，機能の入力での反転がそ
の出力で検出できるような相補性を保証するような方法
で生成される入力キーを各連続ステージに与える。
【０００９】本願発明は上記利点を有する装置を与える
ものである。
ものである。
【００１０】
【課題を解決するための手段】本願発明にしたがって，
暗号プロセッサが，第１入力データの８つの並列バイト
F1〜F8を受信するための第１入力と，第２入力データの
８つの並列バイトS1〜S8を受信するための第２入力と，
第１及び第２入力を暗号化処理して生成した暗号文の８
つの並列バイトC1〜C8を出力するための出力とを有する
ところの暗号装置が与えられる。８つの並列バイトFD1
〜FD8から成る第１暗号文導機能を生成するべく，暗号
文及び第１入力データを処理するための第１手段が与え
られる。第２暗号文導機能SD1〜SD8を出力するために，
第２手段は第１暗号文導機能及び第２入力データを処理
する。第１手段は，第１暗号文導機能を生成するべく，
各暗号文バイトC1〜C8を同じ番号の第１入力データバイ
トF1〜F8と排他的にORする。第２手段は，第２暗号文導
機能を生成するべく，各第１暗号文導機能バイトFD1〜F
D8を同じ番号の第２入力データバイトS1〜S8と排他的に
ORする。排他的ORを使用する代わりに，第１及び第２暗
号文導機能を生成するべく，第１及び第２手段によって
非線形機能が与えられる。該非線形機能は，入力ビット
の半分を出力するタイプのものである。
暗号プロセッサが，第１入力データの８つの並列バイト
F1〜F8を受信するための第１入力と，第２入力データの
８つの並列バイトS1〜S8を受信するための第２入力と，
第１及び第２入力を暗号化処理して生成した暗号文の８
つの並列バイトC1〜C8を出力するための出力とを有する
ところの暗号装置が与えられる。８つの並列バイトFD1
〜FD8から成る第１暗号文導機能を生成するべく，暗号
文及び第１入力データを処理するための第１手段が与え
られる。第２暗号文導機能SD1〜SD8を出力するために，
第２手段は第１暗号文導機能及び第２入力データを処理
する。第１手段は，第１暗号文導機能を生成するべく，
各暗号文バイトC1〜C8を同じ番号の第１入力データバイ
トF1〜F8と排他的にORする。第２手段は，第２暗号文導
機能を生成するべく，各第１暗号文導機能バイトFD1〜F
D8を同じ番号の第２入力データバイトS1〜S8と排他的に
ORする。排他的ORを使用する代わりに，第１及び第２暗
号文導機能を生成するべく，第１及び第２手段によって
非線形機能が与えられる。該非線形機能は，入力ビット
の半分を出力するタイプのものである。
【００１１】第１手段は，同番号バイトの排他的ORを出
力するべく，第１入力データ及び暗号文によりアドレス
されるルックアップテーブルから成る。同様に，第２手
段は同番号バイトの排他的ORを出力するべく，第２入力
データ及び第１暗号文導機能によりアドレスされるルッ
クアップテーブルから成る。他に，第１及び第２手段は
従来の論理排他ORゲートから成ることもできる。
力するべく，第１入力データ及び暗号文によりアドレス
されるルックアップテーブルから成る。同様に，第２手
段は同番号バイトの排他的ORを出力するべく，第２入力
データ及び第１暗号文導機能によりアドレスされるルッ
クアップテーブルから成る。他に，第１及び第２手段は
従来の論理排他ORゲートから成ることもできる。
【００１２】第２暗号プロセッサステージが与えられ
る。このステージは第１ステージと類似し，第３入力デ
ータの８つの並列バイトを受信するための第１入力と，
先行ステージから第２暗号文導機能を受信するための第
２入力を有する。第２暗号プロセッサもまた，第３入力
データ及び第２暗号文導機能を暗号処理して生成された
第２暗号文の８つの並列バイトを出力するための出力を
有する。図示された実施例において，暗号プロセッサは
DESプロセッサである。
る。このステージは第１ステージと類似し，第３入力デ
ータの８つの並列バイトを受信するための第１入力と，
先行ステージから第２暗号文導機能を受信するための第
２入力を有する。第２暗号プロセッサもまた，第３入力
データ及び第２暗号文導機能を暗号処理して生成された
第２暗号文の８つの並列バイトを出力するための出力を
有する。図示された実施例において，暗号プロセッサは
DESプロセッサである。
【００１３】本願発明はまた暗号プロセッサが入力デー
タの８つの並列バイトF1〜F8を受信するための第１入力
を有するところの暗号装置を与える。キーとして第１入
力データの並列バイトF2〜F8を受信するべく，第２入力
が与えられる。入力データ及びキーを暗号処理して生成
された暗号文の７つの並列バイトC1〜C7を出力するべ
く，出力が与えられる。第１手段は，フィードフォーワ
ードデータFF1〜FF7の７バイトを生成するべく，各最初
の７つの入力データバイトF1〜F7を続く入力データバイ
トF2〜F8とそれぞれ排他的にORするかまたは非線形機能
を適用する。７つの並列バイトD1〜D7から成る暗号文導
機能を生成するべく，各フィードフォーワードデータバ
イトFF1〜FF7を同番号の暗号文バイトC1〜C7と排他的に
ORするかまたは非線形機能を適用するための第２手段が
与えられる。
タの８つの並列バイトF1〜F8を受信するための第１入力
を有するところの暗号装置を与える。キーとして第１入
力データの並列バイトF2〜F8を受信するべく，第２入力
が与えられる。入力データ及びキーを暗号処理して生成
された暗号文の７つの並列バイトC1〜C7を出力するべ
く，出力が与えられる。第１手段は，フィードフォーワ
ードデータFF1〜FF7の７バイトを生成するべく，各最初
の７つの入力データバイトF1〜F7を続く入力データバイ
トF2〜F8とそれぞれ排他的にORするかまたは非線形機能
を適用する。７つの並列バイトD1〜D7から成る暗号文導
機能を生成するべく，各フィードフォーワードデータバ
イトFF1〜FF7を同番号の暗号文バイトC1〜C7と排他的に
ORするかまたは非線形機能を適用するための第２手段が
与えられる。
【００１４】第１手段は排他的ORを出力するべく最初の
７つ及び次の入力データバイトによりアドレスされるル
ックアップテーブルから成る。同様に，第２手段は排他
的ORを出力するべくフィードフォーワードデータバイト
及び同番号の暗号文バイトによりアドレスされるルック
アップテーブルから成る。他に，排他的OR機能は従来の
排他ORゲートにより与えられ得る。暗号プロセッサはDE
Sプロセッサから成る。
７つ及び次の入力データバイトによりアドレスされるル
ックアップテーブルから成る。同様に，第２手段は排他
的ORを出力するべくフィードフォーワードデータバイト
及び同番号の暗号文バイトによりアドレスされるルック
アップテーブルから成る。他に，排他的OR機能は従来の
排他ORゲートにより与えられ得る。暗号プロセッサはDE
Sプロセッサから成る。
【００１５】
【発明の実施の形態】暗号化処理はさまざまな応用に対
し情報を確認するために使用される。ひとつの応用とし
て，衛星を通じた契約テレビサービスの通信が上げられ
る。そのような装置は，Gilhousenらによる米国特許第
4,613,901号の「Signal Encryption and Distribution
System for Controlling Scrambling and Selective Re
mote Descrambling of Television Signal」に開示され
ている。Gilhousenらの装置において，暗号化されたテ
レビ信号を与える際に使用するためのさまざまな暗号キ
ーがもたらされる。開示されたキーの中には，各々が契
約者デスクランブラの異なるサブセットに対しては普通
であるカテゴリーキー，及び許可された契約者が特定の
番組信号を解読できるように各異なるテレビ番組に対し
て特別のプログラムキーが存在する。
し情報を確認するために使用される。ひとつの応用とし
て，衛星を通じた契約テレビサービスの通信が上げられ
る。そのような装置は，Gilhousenらによる米国特許第
4,613,901号の「Signal Encryption and Distribution
System for Controlling Scrambling and Selective Re
mote Descrambling of Television Signal」に開示され
ている。Gilhousenらの装置において，暗号化されたテ
レビ信号を与える際に使用するためのさまざまな暗号キ
ーがもたらされる。開示されたキーの中には，各々が契
約者デスクランブラの異なるサブセットに対しては普通
であるカテゴリーキー，及び許可された契約者が特定の
番組信号を解読できるように各異なるテレビ番組に対し
て特別のプログラムキーが存在する。
【００１６】概してプログラムキーの処理は，チャネル
の識別過誤を防止するべく信頼性の高い形で実行され
る。特に，番組コストのような要素を含むチャネル識別
情報がその交換を防止するべく確認済みの形で送られ
る。確認は，所望の番組を解読するのに必要な操作キー
を生成するのに使用される実際の番組キーを生成するた
めに，チャネル識別情報により番組プレキーをハッシン
グすることにより実行される。
の識別過誤を防止するべく信頼性の高い形で実行され
る。特に，番組コストのような要素を含むチャネル識別
情報がその交換を防止するべく確認済みの形で送られ
る。確認は，所望の番組を解読するのに必要な操作キー
を生成するのに使用される実際の番組キーを生成するた
めに，チャネル識別情報により番組プレキーをハッシン
グすることにより実行される。
【００１７】暗号化または解読処理の一部として従来技
術により採用されたハッシュ機能は，フィードフォーワ
ードDESとして知られ，図１に示されてる。確認される
べき情報（"原文"(plaintext)）は，端子10を通じてDES
プロセッサ14に入力される。該原文は，８バイト（64ビ
ット）部分としてライン16を通じてDESプロセッサ14及
び排他的OR(XOR)ゲート18の両方へ入力される。暗号化
された番組プレキーの７バイト（56ビット）は端子12を
通じてDESプロセッサ14に入力される。XORゲート18によ
り原文でXORされる暗号文の８バイト（64ビット）を与
えるべく，当該原文はDESアルゴリズムに従って入力キ
ーを使って処理される。XORゲート18は64ビットを出力
するが，その内56ビットはライン22を通じて次ぎのカス
ケードされたフィードフォーワードDESステージへの入
力キーとして出力される。ライン20の残りの８つの暗号
文ビットは使用されない。したがって，暗号文のひとつ
の完全バイトが各ハッシュステージから落とされる。さ
らに，図１のハッシュ機能は相補性の利点を与えない。
したがって，入力反転（入力データに加えられる変化）
は下流で検出されない。
術により採用されたハッシュ機能は，フィードフォーワ
ードDESとして知られ，図１に示されてる。確認される
べき情報（"原文"(plaintext)）は，端子10を通じてDES
プロセッサ14に入力される。該原文は，８バイト（64ビ
ット）部分としてライン16を通じてDESプロセッサ14及
び排他的OR(XOR)ゲート18の両方へ入力される。暗号化
された番組プレキーの７バイト（56ビット）は端子12を
通じてDESプロセッサ14に入力される。XORゲート18によ
り原文でXORされる暗号文の８バイト（64ビット）を与
えるべく，当該原文はDESアルゴリズムに従って入力キ
ーを使って処理される。XORゲート18は64ビットを出力
するが，その内56ビットはライン22を通じて次ぎのカス
ケードされたフィードフォーワードDESステージへの入
力キーとして出力される。ライン20の残りの８つの暗号
文ビットは使用されない。したがって，暗号文のひとつ
の完全バイトが各ハッシュステージから落とされる。さ
らに，図１のハッシュ機能は相補性の利点を与えない。
したがって，入力反転（入力データに加えられる変化）
は下流で検出されない。
【００１８】本願発明は，図２に示されるような相補性
を有するダブル・フィードフォーワードハッシュ機能を
与える。原文は端子30を通じてDESプロセッサ34に入力
され，ライン36を通じてXORゲート38に入力される。原
文は８バイト（64ビット）部分に処理される。８バイト
（64ビット）の入力キーは端子32を通じて与えられる。
これら８つの内７バイトがDESプロセッサ34により処理
され，残りの１バイトが排他的ORゲート35に入力され
る。入力キーはまたライン42を通じてXORゲート44へ接
続される。ゲート44は，ライン45に56ビットを与えるべ
くXORゲート38から出力された64ビットの内の56ビット
を64ビットの入力キーの56ビットと排他的にORする。ラ
イン40のXORゲート38から出力された暗号文の残り８ビ
ットは，XORゲート35内において，64ビット入力キーの
残りの８ビットと排他的にORされる。XORゲート35の出
力はライン46に64ビット出力を形成するべく56ビットラ
イン45と統合される。
を有するダブル・フィードフォーワードハッシュ機能を
与える。原文は端子30を通じてDESプロセッサ34に入力
され，ライン36を通じてXORゲート38に入力される。原
文は８バイト（64ビット）部分に処理される。８バイト
（64ビット）の入力キーは端子32を通じて与えられる。
これら８つの内７バイトがDESプロセッサ34により処理
され，残りの１バイトが排他的ORゲート35に入力され
る。入力キーはまたライン42を通じてXORゲート44へ接
続される。ゲート44は，ライン45に56ビットを与えるべ
くXORゲート38から出力された64ビットの内の56ビット
を64ビットの入力キーの56ビットと排他的にORする。ラ
イン40のXORゲート38から出力された暗号文の残り８ビ
ットは，XORゲート35内において，64ビット入力キーの
残りの８ビットと排他的にORされる。XORゲート35の出
力はライン46に64ビット出力を形成するべく56ビットラ
イン45と統合される。
【００１９】ライン42及び43を通じて付加的情報を付加
的XORゲート44及び35に送ることにより，本願発明は相
補性をもたらし，従来技術の欠点を克服したことを保証
する。
的XORゲート44及び35に送ることにより，本願発明は相
補性をもたらし，従来技術の欠点を克服したことを保証
する。
【００２０】XORゲート35，38及び44は，XOR機能または
適当な非線形機能を与えるルックアップテーブルにより
置換可能である。例として，出力が入力の半分サイズで
あるところの非線形機能が使用される。これらは，f=x+
xy+yの関係を有する2ビット入力(x,y)及び1ビット出力
(f)と，f1=w+x+y+z+wx+wy+wz+xy+xz+yz+wxy+wxz+wyz+xy
z+wxyz,f2=wx+wy+wz+xy+xz+yz+wxy+wxz+wyz+xyzの関係
を有する4ビット入力(w,x,y,z)及び2ビット出力(f1,f2)
と，x=a+b+c+d+e+f+abc+bcd+cde+def+efa+fab+abcdef,
y=abc+def+abd+cef+abcd+bcde+ace+abcef, z=abcde+abc
df+abcef+abdef+acdef+bcdefの関係を有する6ビット入
力(a,b,c,d,e,f)及び3ビット出力(x,y,z)とを含む。
適当な非線形機能を与えるルックアップテーブルにより
置換可能である。例として，出力が入力の半分サイズで
あるところの非線形機能が使用される。これらは，f=x+
xy+yの関係を有する2ビット入力(x,y)及び1ビット出力
(f)と，f1=w+x+y+z+wx+wy+wz+xy+xz+yz+wxy+wxz+wyz+xy
z+wxyz,f2=wx+wy+wz+xy+xz+yz+wxy+wxz+wyz+xyzの関係
を有する4ビット入力(w,x,y,z)及び2ビット出力(f1,f2)
と，x=a+b+c+d+e+f+abc+bcd+cde+def+efa+fab+abcdef,
y=abc+def+abd+cef+abcd+bcde+ace+abcef, z=abcde+abc
df+abcef+abdef+acdef+bcdefの関係を有する6ビット入
力(a,b,c,d,e,f)及び3ビット出力(x,y,z)とを含む。
【００２１】ルックアップテーブルは読み取り専用メモ
リ(ROM)内で実行される。XORゲート35と置換されたルッ
クアップテーブルはエレメント38から出力された第１暗
号文導機能の8ビット及びライン43の64ビット入力キー
の8ビットによりアドレスされる。XORゲート38と置換さ
れたルックアップテーブルはDESプロセッサ34から出力
された暗号文及びライン36で運ばれる原文によりアドレ
スされる。XORゲート44と置換されたルックアップテー
ブルは，エレメント38から出力された第１暗号文導機能
の56ビット及びライン42に存在する64ビット入力キーの
56ビットによりアドレスされる。応答して，エレメント
44はライン46を通じて次ぎのハッシングステージへ入力
するための64ビット第２暗号文導機能の56ビットを出力
する。第２暗号文導機能の残りの8ビットは機能XOR35の
出力で得られる。
リ(ROM)内で実行される。XORゲート35と置換されたルッ
クアップテーブルはエレメント38から出力された第１暗
号文導機能の8ビット及びライン43の64ビット入力キー
の8ビットによりアドレスされる。XORゲート38と置換さ
れたルックアップテーブルはDESプロセッサ34から出力
された暗号文及びライン36で運ばれる原文によりアドレ
スされる。XORゲート44と置換されたルックアップテー
ブルは，エレメント38から出力された第１暗号文導機能
の56ビット及びライン42に存在する64ビット入力キーの
56ビットによりアドレスされる。応答して，エレメント
44はライン46を通じて次ぎのハッシングステージへ入力
するための64ビット第２暗号文導機能の56ビットを出力
する。第２暗号文導機能の残りの8ビットは機能XOR35の
出力で得られる。
【００２２】図３は本願発明に従って，カスケードされ
た２つのDESハッシュ機能を表す。第１ステージ80は図
２で示されたダブル・フィードフォーワードDESハッシ
ュ機能と類似であって，端子30に64ビット第１入力（原
文1）及び端子32’に64ビット第２入力を有する。ライ
ン47に出力された64ビットの第２暗号文導機能は第２ハ
ッシュ機能ステージ82への入力キーとして使用される。
このステージは，端子31を通じて入力された（原文２）
第２の64ビット原文を受信するDESプロセッサ70を含
む。原文２入力は，DESプロセッサ70から出力された暗
号文で処理されるところのXORまたは非線形機能74へラ
イン72を通じて送られる。ライン76から出力される合成
64ビットはオリジナルの原文入力に対応する確認情報か
ら成る。図３には２つのハッシュ機能ステージしか示さ
れていないが，最終ステージの前の各ステージがダブル
・フィードフォーワード構造から成るようなあらゆる個
数のステージが，本願発明にしたがって与えられ得る点
に注意すべきである。
た２つのDESハッシュ機能を表す。第１ステージ80は図
２で示されたダブル・フィードフォーワードDESハッシ
ュ機能と類似であって，端子30に64ビット第１入力（原
文1）及び端子32’に64ビット第２入力を有する。ライ
ン47に出力された64ビットの第２暗号文導機能は第２ハ
ッシュ機能ステージ82への入力キーとして使用される。
このステージは，端子31を通じて入力された（原文２）
第２の64ビット原文を受信するDESプロセッサ70を含
む。原文２入力は，DESプロセッサ70から出力された暗
号文で処理されるところのXORまたは非線形機能74へラ
イン72を通じて送られる。ライン76から出力される合成
64ビットはオリジナルの原文入力に対応する確認情報か
ら成る。図３には２つのハッシュ機能ステージしか示さ
れていないが，最終ステージの前の各ステージがダブル
・フィードフォーワード構造から成るようなあらゆる個
数のステージが，本願発明にしたがって与えられ得る点
に注意すべきである。
【００２３】図４は本願発明に従ってカスケードされた
２つのDESハッシュ機能を表し，その第１ステージは図
２に示されたダブル・フィードフォーワードDESハッシ
ュ機能ステージと同一であり，端子30に第１の64ビット
入力と端子32に第２の64ビット入力を有する。ライン45
に出力される56ビットの第２暗号文導機能は，XORまた
は非線形機能35と統合され，第２ハッシュ機能ステージ
82への入力としてライン46に64ビットキーを形成する。
このステージは端子31を通じて第２の64ビット原文入力
（原文２）を受信するDESプロセッサ70を含む。原文2入
力はライン72を通じてXORまたは非線形機能74に送ら
れ，そこでDESプロセッサ70から出力された暗号文によ
り処理される。ライン76から出力される合成64ビット
は，オリジナルの原文入力に対応する確認情報から成
り，次のステージへの56ビットを生成するべくその内の
56ビットがXORまたは非線形機能75へ入力される。図３
の実施例と同様にあらゆる数のステージが付加可能であ
り，最終ステージの前の各ステージは図２に示されるよ
うなダブル・フィードフォーワード構造を有する。
２つのDESハッシュ機能を表し，その第１ステージは図
２に示されたダブル・フィードフォーワードDESハッシ
ュ機能ステージと同一であり，端子30に第１の64ビット
入力と端子32に第２の64ビット入力を有する。ライン45
に出力される56ビットの第２暗号文導機能は，XORまた
は非線形機能35と統合され，第２ハッシュ機能ステージ
82への入力としてライン46に64ビットキーを形成する。
このステージは端子31を通じて第２の64ビット原文入力
（原文２）を受信するDESプロセッサ70を含む。原文2入
力はライン72を通じてXORまたは非線形機能74に送ら
れ，そこでDESプロセッサ70から出力された暗号文によ
り処理される。ライン76から出力される合成64ビット
は，オリジナルの原文入力に対応する確認情報から成
り，次のステージへの56ビットを生成するべくその内の
56ビットがXORまたは非線形機能75へ入力される。図３
の実施例と同様にあらゆる数のステージが付加可能であ
り，最終ステージの前の各ステージは図２に示されるよ
うなダブル・フィードフォーワード構造を有する。
【００２４】図５は本願発明の第１実行例を略示したも
のである。DESプロセッサ90は暗号化データ96の8バイト
を出力するべく入力データ92の8バイト及び暗号キー94
を受信する。入力データは入力端子100を通じて並列8バ
イトF1〜F8として与えられる。第２入力端子101は第２
入力データの並列8バイトS1〜S8を受信し，そのうち最
初の7バイトが暗号キーとして使用される。DESプロセッ
サ90は暗号文の並列8バイトC1〜C8から成る出力データ9
6を与えるべく入力データ92及びキー94を処理する。
のである。DESプロセッサ90は暗号化データ96の8バイト
を出力するべく入力データ92の8バイト及び暗号キー94
を受信する。入力データは入力端子100を通じて並列8バ
イトF1〜F8として与えられる。第２入力端子101は第２
入力データの並列8バイトS1〜S8を受信し，そのうち最
初の7バイトが暗号キーとして使用される。DESプロセッ
サ90は暗号文の並列8バイトC1〜C8から成る出力データ9
6を与えるべく入力データ92及びキー94を処理する。
【００２５】暗号文は，並列8バイトFD1〜FD8から成る
第１暗号文導関数(derivative)を生成するべく排他的に
ORされる。特に，各暗号文C1〜C8は第１暗号文導関数を
生成するべく同番号の第１入力データバイトF1〜F8と排
他的にORされる。すなわち，暗号文バイトC1は第１暗号
文導関数バイトFD1を生成するべく排他的ORゲート103内
で入力データバイトF1と排他的にORされる。暗号文バイ
トC2は第１暗号文導関数バイトFD2を生成するべく排他
的ORゲート105内で入力データバイトF2と排他的にORさ
れる。以下同様の方法で処理が続けられ，最後に暗号文
バイトC8が第１暗号文導関数バイトFD8を生成するべく
排他的ORゲート117内で入力データバイトF8と排他的にO
Rされる。
第１暗号文導関数(derivative)を生成するべく排他的に
ORされる。特に，各暗号文C1〜C8は第１暗号文導関数を
生成するべく同番号の第１入力データバイトF1〜F8と排
他的にORされる。すなわち，暗号文バイトC1は第１暗号
文導関数バイトFD1を生成するべく排他的ORゲート103内
で入力データバイトF1と排他的にORされる。暗号文バイ
トC2は第１暗号文導関数バイトFD2を生成するべく排他
的ORゲート105内で入力データバイトF2と排他的にORさ
れる。以下同様の方法で処理が続けられ，最後に暗号文
バイトC8が第１暗号文導関数バイトFD8を生成するべく
排他的ORゲート117内で入力データバイトF8と排他的にO
Rされる。
【００２６】第１暗号文導関数及び第２入力データが配
列8バイトSD1〜SD8から成る第２暗号文導関数を出力す
るべく処理される。特に，各第１暗号文導関数バイトFD
1〜FD8は第２暗号文導関数を生成するべく同番号の第２
入力データバイトS1〜S8と排他的にORされる。すなわ
ち，第１暗号文導関数FD1は第２暗号文導関数SD1を生成
するべく排他的ORゲート119を通じて第２入力データバ
イトS1と排他的にORされる。第１暗号文導関数FD2は第
２暗号文導関数SD2を生成するべく排他的ORゲート121を
通じて第２入力データバイトS2と排他的にORされる。同
様の方法で処理が続けられ，最後に第１暗号文導関数FD
8が第２暗号文導関数SD8を生成するべく排他的ORゲート
133を通じて第２入力データバイトS8と排他的にORされ
る。
列8バイトSD1〜SD8から成る第２暗号文導関数を出力す
るべく処理される。特に，各第１暗号文導関数バイトFD
1〜FD8は第２暗号文導関数を生成するべく同番号の第２
入力データバイトS1〜S8と排他的にORされる。すなわ
ち，第１暗号文導関数FD1は第２暗号文導関数SD1を生成
するべく排他的ORゲート119を通じて第２入力データバ
イトS1と排他的にORされる。第１暗号文導関数FD2は第
２暗号文導関数SD2を生成するべく排他的ORゲート121を
通じて第２入力データバイトS2と排他的にORされる。同
様の方法で処理が続けられ，最後に第１暗号文導関数FD
8が第２暗号文導関数SD8を生成するべく排他的ORゲート
133を通じて第２入力データバイトS8と排他的にORされ
る。
【００２７】図６はDESプロセッサ90へ入力された7バイ
トキー94が，入力データ92のバイトF2〜F8に与えられる
ところの実施例を表したものである。付加的に，出力デ
ータ96の最初の7バイトのみが使用される。
トキー94が，入力データ92のバイトF2〜F8に与えられる
ところの実施例を表したものである。付加的に，出力デ
ータ96の最初の7バイトのみが使用される。
【００２８】図６の実施例に従って，最初の各7つの入
力データバイトF1〜F7がフィードフォーワードデータFF
1〜FF7の7バイトを生成するべく続く入力データバイトF
2〜F8とそれぞれ排他的にORされる。すなわち，入力デ
ータバイトF1はフィードフォーワードデータFF1を生成
するべく排他的ORゲート102内で入力データバイトF2と
排他的にORされる。同様に，入力データバイトF2はフィ
ードフォーワードデータFF2を生成するべく排他的ORゲ
ート104内で入力データバイトF3と排他的にORされる。
以下，同様の処理が残りの排他的ORゲート106,108,110
及び112を通じて実行され，残りのフィードフォーワー
ドデータが生成される。
力データバイトF1〜F7がフィードフォーワードデータFF
1〜FF7の7バイトを生成するべく続く入力データバイトF
2〜F8とそれぞれ排他的にORされる。すなわち，入力デ
ータバイトF1はフィードフォーワードデータFF1を生成
するべく排他的ORゲート102内で入力データバイトF2と
排他的にORされる。同様に，入力データバイトF2はフィ
ードフォーワードデータFF2を生成するべく排他的ORゲ
ート104内で入力データバイトF3と排他的にORされる。
以下，同様の処理が残りの排他的ORゲート106,108,110
及び112を通じて実行され，残りのフィードフォーワー
ドデータが生成される。
【００２９】各フィードフォーワードデータバイトFF1
〜FF7は並列7バイトD1〜D7から成る暗号文導関数を生成
するべく，同番号の暗号文バイトC1〜C7と排他的にORさ
れる。すなわち例えば，フォードフォーワードバイトFF
1は暗号文導関数バイトD1を生成するべく排他的ORゲー
ト120内で暗号文バイトC1と排他的にORされる。残りの
データ出力バイトは，残りの暗号文導関数バイトD2〜D7
を生成するべく排他的ORゲート122，124，126，128，13
0及び132を通じてそれぞれ残りのフィードフォーワード
データバイトと排他的にORされる。
〜FF7は並列7バイトD1〜D7から成る暗号文導関数を生成
するべく，同番号の暗号文バイトC1〜C7と排他的にORさ
れる。すなわち例えば，フォードフォーワードバイトFF
1は暗号文導関数バイトD1を生成するべく排他的ORゲー
ト120内で暗号文バイトC1と排他的にORされる。残りの
データ出力バイトは，残りの暗号文導関数バイトD2〜D7
を生成するべく排他的ORゲート122，124，126，128，13
0及び132を通じてそれぞれ残りのフィードフォーワード
データバイトと排他的にORされる。
【００３０】図５及び６における排他的ORゲートは排他
的ORを生成するべくそれぞれの入力によりアドレス可能
なルックアップテーブルと置換可能である点に注意すべ
きである。
的ORを生成するべくそれぞれの入力によりアドレス可能
なルックアップテーブルと置換可能である点に注意すべ
きである。
【００３１】本願発明は，相補性を有しない従来技術か
ら生じるセキュリティの問題を解決した暗号装置を与え
る。
ら生じるセキュリティの問題を解決した暗号装置を与え
る。
【００３２】発明は，特定の実施例について説明されて
きたが，特許請求の範囲に記載された発明の思想及び態
様から離れることなくさまざまな付加及び修正が可能で
あることは当業者の知るところである。
きたが，特許請求の範囲に記載された発明の思想及び態
様から離れることなくさまざまな付加及び修正が可能で
あることは当業者の知るところである。
【図１】図１は，従来技術のフィードフォーワードハッ
シュ機能のブロック図を示したものである。
シュ機能のブロック図を示したものである。
【図２】本願発明に係るダブル・フィードフォーワード
ハッシュ機能のブロック図を示したものである。
ハッシュ機能のブロック図を示したものである。
【図３】図３は，本願発明に従い単一フィードフォーワ
ードハッシュ機能とカスケード実行して，ダブル・フィ
ードフォーワードハッシュ機能を使用したブロック図を
示したものである。
ードハッシュ機能とカスケード実行して，ダブル・フィ
ードフォーワードハッシュ機能を使用したブロック図を
示したものである。
【図４】図４は，本願発明に従い他のダブル・フィード
フォーワードハッシュ機能とカスケード実行して，ダブ
ル・フィードフォーワードハッシュ機能を使用したブロ
ック図を示したものである。
フォーワードハッシュ機能とカスケード実行して，ダブ
ル・フィードフォーワードハッシュ機能を使用したブロ
ック図を示したものである。
【図５】図５は本願発明に従いダブル・フィードフォー
ワードハッシュ機能を実行する特定の接続を略示したも
のである。
ワードハッシュ機能を実行する特定の接続を略示したも
のである。
【図６】図６は本願発明に従いダブル・フィードフォー
ワードハッシュ機能の他の特定の接続例を略示したもの
である。
ワードハッシュ機能の他の特定の接続例を略示したもの
である。
30 入力端子 32 入力端子 34 DESプロセッサ 35 XORゲート 36 ライン 38 XORゲート 40 ライン 42 ライン 44 XORゲート 46 ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・モロニー アメリカ合衆国カリフォルニア州オリブン ハイン、ウエスタン・スプリングズ・ロー ド3411 (72)発明者 キャンディス・アンダーソン アメリカ合衆国カリフォルニア州エンシニ タス、ダイヤモンドヘッド・ドライブ1385
Claims (20)
- 【請求項１】 暗号装置であって，第１入力データの並
列８バイトF1〜F8を受信するための第１入力と，第２入
力データの並列８バイトS1〜S8を受信するための第２入
力と，第１及び第２入力データを暗号化処理することに
より生成された暗号文の並列８バイトC1〜C8を出力する
ための出力とを有する暗号プロセッサと，並列８バイト
FD1〜FD8から成る第１暗号文導関数を生成するべく，前
記暗号文及び第１入力データを処理するための第１手段
と，並列８バイトSD1〜SD8から成る第２暗号文導関数を
出力するべく，前記第１暗号文導関数及び前記第２入力
データを処理するための第２手段と，から成り，前記第
１手段は前記第１暗号文導関数を生成するべく，各暗号
文バイトC1〜C8を同番号の第１入力データバイトF1〜F8
と論理処理し，前記第２手段は前記第２暗号文導関数を
生成するべく，各第１暗号文導関数バイトFD1〜FD8を同
番号の第２入力データバイトS1〜S8と論理処理する，と
ころの装置。 - 【請求項２】請求項１に記載の暗号装置であって，前記
第１手段は，前記第１暗号文導関数を生成するべく各暗
号文バイトC1〜C8を同番号の第１入力データバイトF1〜
F8と論理処理するための非線形機能から成り，前記第２
手段は，前記第２暗号文導関数を生成するべく各第１暗
号文導関数バイトFD1〜FD8を同番号の第２入力データバ
イトS1〜S8と論理処理するための非線形機能から成る，
ところの装置。 - 【請求項３】請求項２に記載の暗号装置であって，前記
非線形機能は入力ビット数の半分のビット数を出力す
る，ところの装置。 - 【請求項４】請求項１に記載の暗号装置であって，前記
第１手段は，前記第１暗号文導関数を生成するべく各暗
号文バイトC1〜C8を同番号の第１入力データバイトF1〜
F8と排他的にORし，前記第２手段は，前記第２暗号文導
関数を生成するべく各第１暗号文導関数バイトFD1〜FD8
を同番号の第２入力データバイトS1〜S8と排他的にORす
る，ところの装置。 - 【請求項５】請求項４に記載の暗号装置であって，前記
第１手段は同番号バイトの排他的ORを出力するよう前記
第１入力データ及び前記暗号文によりアドレスされるル
ックアップテーブルから成る，ところの装置。 - 【請求項６】請求項５に記載の暗号装置であって，前記
第２手段は同番号バイトの排他的ORを出力するよう前記
第２入力データ及び前記暗号文導関数によりアドレスさ
れるルックアップテーブルから成る，ところの装置。 - 【請求項７】請求項４に記載の暗号装置であって，前記
第２手段は同番号バイトの排他的ORを出力するよう前記
第２入力データ及び前記第１暗号文導関数によりアドレ
スされるルックアップテーブルから成る，ところの装
置。 - 【請求項８】請求項１に記載の暗号装置であって，さら
に第３入力データの並列８バイトを受信するための第１
入力と，前記第２暗合文導関数を受信するための第２入
力と，前記第３入力データ及び前記第２暗号文導関数を
暗号化処理することにより生成された第２暗号文の並列
８バイトを出力するための出力とを有する第２暗号プロ
セッサステージとから成る，ところの装置。 - 【請求項９】請求項８に記載の暗号装置であって，前記
暗号プロセッサはDESプロセッサである，ところの装
置。 - 【請求項１０】請求項１に記載の暗号装置であって，前
記暗号プロセッサはDESプロセッサである，ところの装
置。 - 【請求項１１】請求項２に記載の暗号装置であって，さ
らに前記第１及び第２手段の非線形機能を実行するため
のルックアップテーブルから成る，ところの装置。 - 【請求項１２】 暗号装置であって，入力データの並列
８バイトF1〜F8を受信するための第１入力と，第１入力
データの並列バイトF2〜F8をキーとして受信するための
第２入力と，前記入力データ及びキーを暗号化処理する
ことにより生成された暗号文の並列７バイトC1〜C7を出
力するための出力とを有する暗号プロセッサと，７バイ
トのフィードフォーワードデータFF1〜FF7を生成するべ
く，最初の７つの入力データバイトF1〜F7を続く入力デ
ータバイトF2〜F8とそれぞれ論理処理するための第１手
段と，並列７バイトD1〜D7から成る暗号文導関数を生成
するべく前記フィードフォーワードデータFF1〜FF7の各
々を同番号の暗号文バイトC1〜C7と論理処理するための
第２手段と，から成る装置。 - 【請求項１３】請求項１２に記載の暗号装置であって，
前記第１手段は，前記７バイトのフィードフォーワード
データFF1〜FF7を生成するべく最初の７つの入力データ
バイトF1〜F7を続く入力データバイトF2〜F8とそれぞれ
論理処理するための非線形機能から成り，前記第２手段
は，並列７バイトD1〜D7から成る暗号文導関数を生成す
るべく前記フィードフォーワードデータFF1〜FF7の各々
を同番号の暗号文バイトC1〜C7と論理処理するための非
線形機能から成る，ところの装置。 - 【請求項１４】請求項１３に記載の暗号装置であって，
前記非線形機能は入力ビット数の半分のビット数を出力
する，ところの装置。 - 【請求項１５】請求項１２に記載の暗号装置であって，
前記第１手段は，前記７バイトのフィードフォーワード
データFF1〜FF7を生成するべく最初の７つの入力データ
バイトF1〜F7を続く第１入力データバイトF2〜F8とそれ
ぞれ排他的にORし，前記第２手段は，前記７つの並列バ
イトD1〜D7から成る前記暗号文導関数を生成するべく各
フィードフォーワードデータバイトFF1〜FF7を同番号の
暗号文バイトC1〜C7と排他的にORする，ところの装置。 - 【請求項１６】請求項１５に記載の暗号装置であって，
前記第１手段はその排他的ORを出力するよう前記最初の
７バイト及び続く入力データバイトによりアドレスされ
るルックアップテーブルから成る，ところの装置。 - 【請求項１７】請求項１６に記載の暗号装置であって，
前記第２手段はその排他的ORを出力するよう前記フィー
ドフォーワードデータバイト及び同番号暗号文バイトに
よりアドレスされるルックアップテーブルから成る，と
ころの装置。 - 【請求項１８】請求項１５に記載の暗号装置であって，
前記第２手段はその排他的ORを出力するよう前記フィー
ドフォーワードデータバイト及び同番号暗号文バイトに
よりアドレスされるルックアップテーブルから成る，と
ころの装置。 - 【請求項１９】請求項１２に記載の暗号装置であって，
前記暗号プロセッサはDESプロセッサである，ところの
装置。 - 【請求項２０】請求項１３に記載の暗号装置であって，
さらに前記第１及び第２手段の非線形機能を実行するた
めのルックアップテーブルから成る，ところの装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/497,880 US5606616A (en) | 1995-07-03 | 1995-07-03 | Cryptographic apparatus with double feedforward hash function |
| US497,880 | 1995-07-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09127868A true JPH09127868A (ja) | 1997-05-16 |
| JP3140686B2 JP3140686B2 (ja) | 2001-03-05 |
Family
ID=23978699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08191594A Expired - Fee Related JP3140686B2 (ja) | 1995-07-03 | 1996-07-03 | ダブル・フィードフォワードハッシュ関数を有する暗号装置 |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US5606616A (ja) |
| EP (1) | EP0752770B1 (ja) |
| JP (1) | JP3140686B2 (ja) |
| KR (1) | KR100284233B1 (ja) |
| CN (2) | CN1092433C (ja) |
| AU (1) | AU697818B2 (ja) |
| CA (1) | CA2179691C (ja) |
| DE (1) | DE69632707T2 (ja) |
| ES (1) | ES2221932T3 (ja) |
| MX (1) | MX9602587A (ja) |
| NO (1) | NO318267B1 (ja) |
| TW (1) | TW293222B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008545163A (ja) * | 2005-06-28 | 2008-12-11 | マイクロソフト コーポレーション | セキュアハッシュ関数の強化 |
| JP2012503433A (ja) * | 2008-09-18 | 2012-02-02 | ソニー株式会社 | サイマルクリプトキーのハッシュキーとの共有 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TW367465B (en) * | 1997-04-23 | 1999-08-21 | Matsushita Electric Ind Co Ltd | Cryptographic processing apparatus cryptographic processing method, and storage medium storing cryptographic processing program for improving security without greatly increasing hardware scale and processing time |
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| US6215876B1 (en) | 1997-12-31 | 2001-04-10 | Transcrypt International, Inc. | Apparatus for and method of detecting initialization vector errors and maintaining cryptographic synchronization without substantial increase in overhead |
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