KR100284233B1 - 이중 피드포워드 해시기능을 갖춘 암호화장치 - Google Patents

이중 피드포워드 해시기능을 갖춘 암호화장치 Download PDF

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Abstract

본 발명에는 암호화 알고리즘을 실행함에 있어 상보상을 갖는 이중 피드포워드 해시기능을 이용하여 정보를 확인하기 위한 장치가 제공된다. 암호화 프로세서는 평문을 수신하기 위한 제1 입력과, 키를 수신하기 위한 제2 입력 및, 평문과 키를 암호화처리함으로써 발생되는 암호문을 출력하기 위한 출력을 갖춘다. 제1 회로소자는 제1 암호문 유도부를 출력하기 위하여 암호문과 평문에 응답한다. 제2 회로소자는 제2 암호문 유도부를 출력하기 위해 적어도 제1 암호문 유도부의 일부분과 키에 응답한다. 제1 및 제2 회로소자는 XOR게이트일 수 있다. 또한, 이들 소자는 룩업테이블을 사용할 수도 있다. 따라서, 암호화 프로세서단은 제2 평문을 수신하기 위한 제1 입력과, 키에 따라 제2 암호문 유도부를 수신하기 위한 제2 입력 및, 제2 평문과 제2 암호문 유도부를 암호화처리함으로써 발생되는 제2 암호문을 출력하기 위한 출력을 갖춘다. 예시된 실시예에서의 암호화 프로세서는 DES 프로세서이다.

Description

이중 피드포워드 해시기능을 갖춘 암호화장치
제1도는 종래의 피드포워드 해시기능을 나타낸 블럭도.
제2도는 본 발명의 이중 피드포워드 해시기능부의 블럭도.
제3(a)도는 본 발명에 따른 단일 피드포워드 해시기능부를 캐스케이드한 이중 피드포워드 해시기능부의 사용을 나타낸 블럭도.
제3(b)도는 본 발명에 따른 다른 이중 피드포워드 해시기능부를 캐스케이드한 이중 피드포워드 해시기능부의 사용을 나타낸 블럭도.
제4도는 본 발명에 따른 이중 피드포워드 해시기능부를 제공하기 위한 특수한 접속을 나타낸 개략적인 블럭도.
제5도는 본 발명에 따른 이중 피드포워드 해시기능부의 다른 예를 위한 특수한 접속을 나타낸 개략적인 블럭도이다.
[발명의 분야]
본 발명은 암호화장치에 관한 것으로, 특히 상보성을 갖는 암호화 알고리즘을 제공하기 위하여 이중 피드포워드 구성을 이용함으로써 암호화 프로세서의 입력의 반전이 그 출력에서 검출될 수 있는 암호화 프로세서에 관한 것이다.
암호화장치는 의도된 수신기 이외에는 알아볼 수 없게 메세지를 변환하는데 사용된다. 케이블과 위성 텔레비젼 시스템에 있어서, 예컨대 암호화는 서비스의 도난을 방지하기 위해 사용된다. 컴퓨터통신에 있어서, 데이터암호화는 메시지가 가짜가 아님을 수신기에 확인시켜 줄 뿐만 아니라, 알아볼 수 없는 메시지로 만들기 위해 사용된다. 암호화는 또한 메시지가 가짜가 아님을 수신기가 3부분으로 확인하도록 할 수 있다. 상기 각종의 기능은 각각 통신 보안, 사실확인화 및 디지털시그니처로 언급될 수 있다.
메시지를 암호화하는데 사용되는 변형은 암호화 알고리즘 및 키의 사용을 수반한다. 키(key) 정보는 비밀이 유지된다. 암호화기 메시지를 위해, 암호화 알고리즘이 메시지에 사용되고, 키는 암호화를 제어하기 위한 보조입력으로 사용된다. 해독작업은 역동작으로 유사하게 수행될 수 있다.
암호화시스템은 메시지 길이에 관계없이 키 정보량에 따른다. 이론적으로, 상기 시스템은 파괴될 수 있다. 그러나, 이것은 암호화기를 파괴하고자 하는 사람이 암호화기를 파괴하기 위해서는 비현실적이며 실행 불가능한 계산 수단을 이용할 때만 실제로 이용 가능하다. 즉, 암호화기를 파괴하기 위해 필요한 “작업요소”는 일련의 성공적인 공격을 방어하기에 충분하다.
오늘날 널리 사용되는 암호화 시스템의 예로는 1976년 미국 국제표준사무소에 의해 인정된 데이터 암호화 표준(DES: Data Encryption Standard)이 있다. DES 알고리즘은 56비트 키의 제어하에 64비트 메시지블럭을 암호화하여 64비트 암호문을 생성할 수 있다. DES 알고리즘의 상세한 설명은 「FIPs Publication 46, “Specification for the Data Encryption Standard,” January 15, 1977, and FIPs Publication 74, “Guidelines for Implementing and Using the NBS Data Encryption Standard,” April 1, 1981, both available from the U.S. Department of Commerce, Nation Technical Information Service」에 나타나 있다. 암호화 알고리즘의 일반적으로 사용하는 하나의 예로, 암호화 키로 입력신호를 처리 즉, “해싱(hashing”함으로써 입력신호의 확인화가 제공되는 “해시기능”이 있다. 종래의 단일 피드포워드 해시기능부(SFFH)에 있어서, 기능부의 입력에서 신호의 반전은 기능부의 출력에서 검색될 수 없었다. 이것은, 변화되어진 것을 감지하는 어떠한 검색수단 없이, 보안프로세서에 입력된 데이터에 변경이 발생하면, 안전장치가 손상될 수 있기 때문에, 많은 실행에서는 바람직하지 않다. 만약, 안정성을 파괴하고자 하는 단체가 어떻게 시스템이 시스템에 의한 검색없이 입력데이터의 변화에 응답하는가에 대한 정보를 얻게 된다면, 비교적 오랜 기간동안 실험할 기회가 주어져서 잠재적으로 안전성을 계속해서 해칠 수가 있게 된다.
본 발명은, 해시(hash)기능을 실행할 수 있는 장치를 제공함으로써 입력에서 생긴 데이터 반전같은 변화를 해시기능부의 출력에서 검색할 수 있는 장점이 있다. 이와 같은 실행을 위해서는 해시함기능부에 상보성이 제공되어야 한다. 또한, 본 발명은 캐스케이드(cascade)된 암호화 해시기능부를 사용하는 시스템에 상보성을 제공하기 위한 장치를 제공해주는 장점이 있다. 상기 장치에는 상보성이 갖춰진 이어지는 각 단에 입력키가 제공됨으로써, 입력에서의 반전을 기능부를 통해 그 출력에서 검색할 수 있게 된다. 본 발명은 상술한 장점을 갖는 장치를 제공한다.
[발명의 요약]
본 발명에 따르면, 암호화장치에는 제1 입력데이터의 8개의 평행 바이트(F1-F8)를 수신하기 위한 제1 입력과, 제2 입력데이터의 8개의 평행 바이트(S1-S8)를 수신하기 위한 제2 입력 및, 제1과 제2 입력데이터를 암호화처리함으로써 발생되는 암호문의 8개의 평행 바이트(C1-C8)를 출력하기 위한 출력을 갖춘 암호화 프로세서가 제공된다. 상기 제1 수단은 상기 암호문과 상기 제1 입력 데이터를 처리하여 8개의 평행 바이트(FD1-FD8)를 갖춘 제1 암호문 유도부(derivative)를 생성하기 위해 제공된다. 상기 제2 수단은 상기 제1 암호문 유도부와 상기 제2 입력데이터를 처리하여 제2 암호문 유도부(SD1-SD8)를 출력한다. 상기 제1 수단은 상기 각 암호문 바이트(C1-C8)를 동일한 수로 된 제1 입력데이터 바이트(F1-F8)와 배타적으로 OR처리하여 상기 제1 암호문 유도부를 생성한다. 상기 제2 수단은 상기 각 제1 암호문 유도부 바이트(FD1-FD8)를 동일한 수로 된 제2 입력데이터 바이트(S1-S8)와 배타적으로 OR처리하여 상기 제2 암호문 유도부를 생성한다. 배타적 OR를 사용하는 대신에, 제1 및 제2 수단에 비선형 기능을 제공함으로써 제1 및 제2 암호문 유도부를 각각 생성할 수 있다. 비선형 기능은 입력된 비트수의 1/2을 출력하는 형태로 될 수 있다. 상기 제1 수단은, 제1 입력데이터와 암호문에 의해 어드레스지정되어 동일한 수로 된 바이트의 배타적 OR를 출력하는 룩업테이블을 갖출 수 있다. 마찬가지로, 제2 수단은 제2 입력데이터와 제1 암호문 유도부에 의해 어드레스지정되어 동일한 수로 된 바이트의 배타적 OR를 출력하는 룩업테이블을 갖출 수 있다. 또한, 제1 및 제2 수단은 일반적인 논리 배타적 OR게이트를 구비할 수 있다.
또한, 제2 암호화 프로세서단이 제공될 수 있다. 상기 단은 제1 단과 유사하며, 제3 입력데이터의 8개의 평행 바이트를 수신하기 위한 제1입력 및, 앞단으로부터 제2 암호문 유도부를 수신하기 위한 제2 입력을 구비한다. 또한, 상기 제2 암호화 프로세서는 제3 입력데이터와 제2 암호문 유도부를 암호화처리함으로써 발생되는 제2 암호문의 8개의 평행 바이트를 출력하기 위한 출력을 갖춘다. 예시된 실시예에서, 암호화 프로세서는 DES 프로세서이다.
본 발명은, 또한 입력데이터의 8개의 평행 바이트(F1-F8)를 수신하기 위한 제1 입력을 갖춘 암호화 프로세서를 구비한 암호화장치가 제공된다. 제2 입력은 키에 따라 제1 입력데이터의 평행 바이트(F2-F8)를 수신하기 위해 제공된다. 출력은 입력데이터와 키를 암호화처리함으로써 발생되는 암호문의 7개의 평행 바이트(C1-C7)를 출력하기 위해 공급된다. 제1 수단은 제1의 7개의 각 입력데이터 바이트(F1-F7)의 각각을 이어지는 입력데이터 바이트(F2-F8)와 배타적으로 OR처리하여 피드포워드 데이터(FF1-FF7)의 7개의 바이트를 생성한다. 제2 수단은 각 피드포워드 데이터 바이트(FF1-FF7)를 동일한 수로 된 암호문 바이트(C1-C7)와 배타적으로 OR처리(또는, 비선형 기능을 이용한다) 하여 7개의 평행 바이트(D1-D7)를 갖춘 암호문 유도부를 생성한다.
제1 수단은 제1의 7개의 입력데이터 바이트와 이어지는 입력데이터 바이트에 의해 어드레스지정되어 그 배타적 OR를 출력하는 룩업테이블을 구비한다. 마찬가지로, 제2 수단은 피드포워드 데이터 바이트와, 동일한 수로 된 암호문 바이트에 의해 어드레스지정되어 그 배타적 OR를 출력하는 룩업테이블을 구비할 수 있다. 배타적 OR기능은 일반적인 배타적 OR게이트에 의해 선택적으로 제공될 수 있다. 암호화 프로세서는 DES 프로세서를 구비할 수 있다.
[실시예]
암호화처리는 다양한 장치를 통해 정보를 확인하기 위해 사용된다. 어떠한 장치는 인공위성을 통한 가입자 텔레비전 서비스의 통신에 사용된다. 상기 시스템은 「U.S. patent no. 4,613,901 to Gilhousen, et al. entitled “Signal Encryption and Distribution System for Controlling Scrambling and Selective Remote Descrambling of Television Signal”에 개시되어 있다. 길하우센 등에 의한 시스템에서는, 암호화된 텔레비전 신호를 공급하는데 사용하기 위해 다양한 암호화 키가 제공되고 있다. 상술한 키 중에는 가입자 디스크램블러의 다른 부분에 각각 공통인 카타고리 키가 있고, 등록된 가입자가 특수한 프로그램 신호를 해독할 수 있도록 다른 텔레비전 프로그램마다 특수한 프로그램 키가 있다.
일반적으로, 프로그램 키의 처리는 채널의 불일치를 방지하기 위해 허가된 형태로만 수행된다. 특히, 프로그램 비용 같은 아이템을 포함하고 있는 채널 일체화 정보는 그 변화를 방지하기 위하여 허가된 형태로 전달된다.
확인화는 상술한 프로그램을 해독하기 위해 필요한 작업 키를 생성하기 위해 사용되는 실제 프로그램 키를 생성하기 위한 채널 일체화 정보를 갖춘 “프로그램 프리키(prekey)”를 해싱함으로써 수행될 수 있다. 암호화 및 해독절차의 일부분으로 종래에 사용되었던 해시기능부는 “피드포워드 DES”로 알려져 있고, 제1도에 예시되어 있다.
확인된 (“평문”)에 대한 정보는 DES프로세서(14)에 터미널(10)을 통해 입력된다. 평문은 DES프로세서(14)와 라인(16)을 경유해 배타적 OR(XOR)게이트(18) 모두의 8바이트(64비트)부에 입력된다. 7바이트(56비트)가 암호화된 프로그램 프리키는 터미널(12)을 경유해 DES 프로세서(14)에 입력된다. 평문은 XOR게이트(18)에 의해 XOR처리하여 8바이트(64비트)의 암호문에 평문을 제공하기 위해 DES 알고리즘에 따라 입력키로 처리된다. XOR게이트(18)는 64비트를 출력함에도 불구하고, 56비트가 이어지는 캐스케이드된 피드포워드 DES단에 입력키에 따라 라인(22)을 경유해 출력된다. 라인(20)상의 나머지 8개의 암호문 비트는 사용되지 않는다. 따라서, 하나의 전체 바이트의 암호문은 각 해시단에 드롭된다. 더욱이, 제1도의 해시기능부는 상보적인 이익을 줄 수 없다. 대신에, 입력반전(및, 이에 따라 입력데이터에 제공된 변화)은 다운스트림이 검색될 수 없다.
본 발명은 제2도에 나타낸 바와 같이 이중 피드포워드 해시기능부에 상보성을 제공한다. 평문은 터미널(30)을 통해 DES에 제공되고, 라인(36)을 통해 XOR게이트(38)에 제공된다. 평문은 8바이트(64비트)부에 처리된다. 8바이트(64비트) 입력키는 터미널(32)을 통해 제공된다. 상기 8바이트 중 7바이트는 DES 프로세서(34)에 의해 처리되고, 나머지 바이트는 배타적 OR게이트(35)에 입력된다. 또한, 입력키는 라인(42)을 경유해 XOR게이트(44)에 결합된다. 배타적 OR게이트(44)의 64비트 중 56비트는 라인(45)상의 56비트를 제공하기 위해 64비트의 입력키 중 56비트를 갖는 XOR게이트(38)로부터 출력된다. 라인(40)상에 XOR게이트(38)로부터 출력된 암호문의 나머지 8비트는 XOR게이트(35)에서 라인(43)상의 64비트 입력키 중 나머지 8비트로 배타적 OR처리된다. XOR게이트(35)의 출력은 56비트 라인(45)과 결합되어 라인(46)상의 64비트 출력을 형성한다. 라인(42,43)을 순방향으로 경유하는 부가 정보를 부가 XOR게이트(44,35)에 공급함으로써, 본 발명은 상보성에 제공되며, 종래의 실행단점을 극복할 수 있게 된다.
XOR게이트(35,38,44)는 나타내지 않은 XOR기능 또는 적절한 비선형 기능이 제공된 룩업테이블(look-up table)로 대체될 수 있다. 예컨대, 출력이 입력사이즈의 1/2인 비선형 기능이 이용될 수 있다. 이것은, 2비트 입력(x,y), 1비트 출력(f), 여기서 f=x+xy+y, 및 2비트 출력(f1,f2), 여기서:
f1=w+x+y+z+wx+wy+wz+xy+xz+yz+wxy+wxz+wyz+wx+xyz+wxyz,
f2=wx+wy+wz+xy+xz+yz+wxy+wyz+xyz, 6비트 입력(a,b,c,d,e,f), 3비트 출력(x,y,z)
여기서:
x=a+b+c+d+e+f+abc+bcd+cde+def+efa+fab+abcdef,
y=abc+def+abd+cef+abcd+bcde+ace+abcef,
z=abcde+abcdf+abcef+abdef+acdef+bcdef.
룩업테이블은 독출전용메모리(ROM)에 실행될 수 있다.
XOR게이트(35)를 대체하는 룩업테이블은 소자(38)로부터 출력된 “제1 암호문 유도부”중 8비트와 라인(43)상의 64비트 입력키 중 8비트에 의해 어드레스된다. XOR게이트(38)를 대체하는 룩업테이블은 DES 프로세서(34)로부터 출력된 암호문과 라인(36)상에서 처리되는 평문에 의해 어드레스된다. XOR게이트(44)를 대체하는 룩업테이블은 소자(38)로부터 출력된 “제1 암호문 유도부”중 56비트와 라인(42)상에 존재하는 64비트 입력키 중 56비트에 의해 어드레스된다. 이에 따라, 소자(44)는 다음 해싱단에 라인(46)을 경유해 입력하기 위해 “제2 암호문 유도부”의 64비트 중 56비트를 출력한다. 제2 암호문 유도부의 나머지 8비트는 기능부 예컨대, XOR(35)의 출력으로 얻어진다.
제3(a)도는 본 발명에 따른 2개의 DES 해시기능부의 캐스케이딩을 나타낸다. 일반적으로 참조 부호 80으로 나타낸 제1 단은 터미널(30)에서 제1 64비트 입력(평문 1)을 가지나 터미널(32′)에서는 단지 56비트의 제2 입력을 갖는 제2도에 나타낸 이중 포워드 DES 해시기능단과 유사하다. 라인(47)상에 출력된 56비트의 “제2 암호문 유도부”는 일반적으로 참조 부호 82로 나타낸 제2 해시기능부에 입력키로서 사용된다. 상기 단은 터미널(31)을 통해 제2 64비트 평문입력(평문 2)을 수신하는 DES 프로세서(70)을 포함한다. 평문 2입력은 DES 프로세서(70)로부터 출력되는 암호문으로 처리되는 XOR 또는 비선형 기능부(74)에 라인(72)을 통해 순방향으로 공급된다. 라인(76)으로부터 출력된 결과인 64비트는 최초의 평문 입력에 대응하는 확인된 정보를 포함한다. 2개의 해시기능단만이 제3(a)도(즉, 단일 피드포워드 구조에 따른 이중 피드포워드 구조)에 예시됨에도 불구하고, 임의의 수의 단이 이중 피드포워드구조를 갖는 최종단 앞에 각 단을 갖는 본 발명에 따라 제공될 수 있음은 자명하다.
제3(b)도는 통상 참조부호 80′로 나타낸 제1단이 터미널(30)에서 제1 64비트 입력(평문 1)과 터미널(32)에서 64비트 제2 입력을 갖는 제2도에 예시된 이중 피드포워드 DES 해시기능단과 일치하는 본 발명에 따른 2개의 DES 해시기능부의 캐스케이딩을 나타낸다. 라인(45)상의 출력인 56비트의 “제2 암호문 유도부”는 XOR 또는 비선형 기능부(35)로부터 출력된 8비트와 결합되어 통상 참조부호 82로 나타낸 제2 해시기능단에 입력을 위해 라인(46)상에 64비트 키를 형성한다. 상기 단은 터미널(31)을 통해 제2 64비트 평문입력(평문 2)을 수신하는 DES 프로세서(70)를 구비한다. 평문 2입력은 DES 프로세서(70)로부터 출력된 암호문으로 처리되는 XOR 또는 비선형 기능부(74)에 라인(72)을 통해 순방향으로 공급된다. 라인(76)으로부터 출력된 결과인 64비트는 최초의 평문입력에 대응하는 확인된 정보를 포함하고, 64비트중 56비트를 생성하기 위해 XOR 또는 비선형 기능부(75)에 입력된 56비트는 다음단에 입력된다. 제3(a)도의 실시예에 따르면, 소정의 수의 단이 제2도에 나타낸 바와 같은 이중 피드포워드구조를 갖는 최종단 앞에 각 단에 제공될 수 있다.
제4도는 본 발명의 최초 실행의 개략적인 도면이다. DES 프로세서(90)는 8바이트의 입력데이터(92)(각 바이트는 8비트를 갖는다)를 수신하고, 암호화 키(94)는 8바이트의 암호화된 데이터(96)를 출력한다. 입력데이터는 입력터미널(100)을 통해 8개의 평행 바이트(F1-F8)에 따라 제공된다. 제2 입력터미널(101)은 제2 입력데이터의 8개의 평행 바이트(S1-S8)를 수신하고, 제1 7개의 바이트(S1-S7)는 암호화 키로서 사용된다. DES 프로세서(90)는 암호문의 8개의 평행 바이트(C1-C8)를 출력데이터(96)에 제공하기 위하여 입력데이터(92)와 키(94)를 처리한다.
암호문은 배타적 OR처리되어 8개의 평행 바이트(FD1-FD8)를 갖는 제1 암호문 유도부를 생성한다. 특히, 각 암호문 바이트(C1-C8)는 동일한 수로 된 제1 입력데이터 바이트(F1-F8)와 배타적 OR처리되어 제1 암호문 유도부를 생성한다. 따라서, 암호문 바이트(C1)는 배타적 OR게이트(103)내의 입력데이터 바이트(F1)와 배타적 OR처리되어 제1 암호문 유도부 바이트(FD1)를 생성한다. 암호문 바이트(C2)는 배타적 OR게이트(105)를 통해 입력바이트(F2)와 배타적 OR처리되어 제1 암호문 유도부(FD2)를 생성한다. 동일한 패턴이 배타적 OR게이트(117)를 통해 암호화 바이트(C8)를 입력데이터 바이트(F8)와 배타적 OR처리를 위해 모두에 계속된다.
제1 암호문 유도부와 제2 입력데이터는 8개의 평행 바이트(SD1-SD8)를 갖는 제2 암호문 유도부를 출력하기 위해 처리된다. 특히, 각 제1 암호문 유도부 바이트(FD1-FD8)는 동일한 수로 된 제2 입력데이터 바이트(S1-S8)와 배타적 OR처리되어 제2 암호문 유도부를 생성한다. 따라서, 제1 암호문 유도부(FD1)는 배타적 OR게이트(119)를 통해 제2 입력데이터 바이트(S1)와 배타적 OR처리되어 제2 암호문 유도부(SD1)를 생성한다. 제1 암호문 유도부(FD2)는 배타적 OR게이트(121)를 통해 제2 입력데이터 바이트(S2)와 배타적 OR처리되어 제2 암호문 유도부(SD2)를 생성한다. 이와 같은 과정은 제1 암호문 유도부(FD8)가 제2 입력데이터 바이트(S8)(배타적 OR게이트(133)를 통해)와 OR처리되어 제2 암호문 유도부(SD8)를 생성하는 점에서 동일한 방법으로 계속된다. 제5도는 DES 프로세서(90)에 입력되는 7바이트 키(94)가 입력데이터(92)의 바이트(F2-F8)에 의해 제공되는 실시예를 나타낸다. 더욱이, 출력데이터(96)중 제1의 7바이트만 사용된다.
제5도의 실시예에 따르면, 제1 7개의 각 입력데이터 바이트(F1-F7)는 이어지는 각 입력데이터 바이트(F2-F8)와 배타적 OR처리되어 7바이트의 피드포워드 데이터(FF1-FF7)를 생성한다. 따라서, 입력데이터 바이트(F1)는 배타적 OR게이트(102)내의 입력데이터 바이트(F2)와 배타적 OR처리되어 피드포워드 데이터(FF1)를 생성한다. 마찬가지로, 입력데이터 바이트(F2)는 배타적 OR게이트내의 입력데이터 바이트(F3)와 배타적 OR처리되어 피드포워드 데이터(FF2)를 생성한다. 동일한 과정이 나머지 배타적 OR게이트(106, 108, 110, 112, 114) 모두에 계속되어 나머지 피드포워드 데이터를 생성한다.
각 피드포워드 데이터 바이트(FF1-FF7)는 동일한 수로 된 암호문 바이트(C1-C7)와 배타적 OR처리되어 7개의 평행 바이트(D1-D7)를 갖는 암호문 유도부를 생성한다. 따라서, 예컨대 피드포워드 바이트(FF1)는 배타적 OR게이트(120)내의 암호문 바이트(C1)와 배타적 OR처리되어 암호문 유도부 바이트(D1)를 생성한다. 나머지 데이터 출력바이트는 각 배타적 OR게이트(122, 124, 126, 128, 130, 132)내의 나머지 피드포워드 데이터 바이트와 배타적 OR처리되어 나머지 암호문 유도부 바이트(D2-D7)를 생성한다.
제4도 및 제5도의 각 배타적 OR게이트가 그 배타적 OR를 제공하기 위해 각 입력에 의해 어드레스된 룩업테이블로 대체될 수 있음은 명백하다. 본 발명은, 상보적 특성을 갖지 않는 종래의 보안구조에서 나타날 수 있는 잠재적 보안문제를 극복하는 암호화장치를 제공해주는 장점이 있다.
본 발명은, 여러 가지 예시된 실시예에 의거 설명되었지만, 다양한 응용과 변형이 청구항에 나타낸 본 발명의 범주를 이탈하지 않는 범위 내에서 있을 수 있음은 해당 분야에서 통상의 지식을 가진 자에게는 명백하다.

Claims (20)

  1. 제1 입력데이터의 8개의 평행 바이트(F1-F8)를 수신하기 위한 제1 입력과, 제2 입력데이터의 8개의 평행 바이트(S1-S8)를 수신하기 위한 제2 입력 및, 상기 제1과 제2 입력데이터를 암호화처리함으로써 발생되는 암호문의 8개의 평행 바이트(C1-C8)를 출력하기 위한 출력을 갖춘 암호화 프로세서와, 상기 암호문과 상기 제1 입력데이터를 처리하여 8개의 평행 바이트(FD1-FD8)를 갖춘 제1 암호문 유도부를 생성하는 제1 수단 및, 상기 제1 암호문 유도부와 상기 제2 입력데이터를 처리하여 8개의 평행 바이트(SD1-SD8)를 갖춘 제2 암호문 유도부를 출력하는 제2 수단을 구비하여 이루어지고, 상기 제1 수단은, 상기 각 암호문 바이트(C1-C8)를 동일한 수로 된 제1 입력데이터 바이트(F1-F8)와 논리적으로 처리하여 상기 제1 암호문 유도부를 생성하고, 상기 제2 수단은, 상기 각 제1 암호문 유도부 바이트(FD1-FD8)를 동일한 수로 된 제2 입력데이터 바이트(S1-S8)와 논리적으로 처리하여 상기 제2 암호문 유도부를 생성하는 것을 특징으로 하는 암호화장치.
  2. 제1항에 있어서, 상기 제1 수단은, 상기 각 암호문 바이트(C1-C8)를 동일한 수로 된 제1 입력데이터 바이트(F1-F8)와 논리적으로 처리하여 상기 제1 암호문 유도부를 생성하는 비선형 기능을 갖추고, 상기 제2 수단은, 상기 각 제1 암호문 유도부 바이트(FD1-FD8)를 동일한 수로 된 제2 입력데이터 바이트(S1-S8)와 논리적으로 처리하여 상기 제2 암호문 유도부를 생성하는 비선형 기능을 갖춘 것을 특징으로 하는 암호화장치.
  3. 제2항에 있어서, 상기 비선형 기능은 입력된 비트 수의 1/2을 출력하는 것을 특징으로 하는 암호화장치.
  4. 제1항에 있어서, 상기 제1 수단은, 상기 각 암호문 바이트(C1-C8)를 동일한 수로 된 제1 입력데이터 바이트(F1-F8)와 배타적으로 OR처리하여 상기 제1 암호문 유도부를 생성하고, 상기 제2 수단은, 상기 각 제1 암호문 유도부 바이트(FD1-FD8)를 동일한 수로 된 입력데이터 바이트(S1-S8)와 배타적으로 OR처리하여 상기 제2 암호문 유도부를 생성하는 것을 특징으로 하는 암호화장치.
  5. 제4항에 있어서, 상기 제1 수단은, 상기 제1 입력데이터와 상기 암호문에 의해 어드레스 지정되어 동일한 수로 된 바이트의 배타적 OR를 출력하는 룩업테이블을 갖춘 것을 특징으로 하는 암호화장치.
  6. 제5항에 있어서, 상기 제2 수단은, 상기 제2 입력데이터와 상기 제1 암호문 유도부에 의해 어드레스 지정되어 동일한 수로 된 바이트의 배타적 OR를 출력하는 룩업테이블을 갖춘 것을 특징으로 하는 암호화장치.
  7. 제4항에 있어서, 상기 제2 수단은, 상기 제2 입력데이터와 상기 제1 암호문 유도부에 의해 어드레스 지정되어 동일한 수로 된 바이트의 배타적 OR를 출력하는 룩업테이블을 갖춘 것을 특징으로 하는 암호화장치.
  8. 제1항에 있어서, 제3 입력데이터의 8개의 평행 바이트를 수신하기 위한 제1 입력과, 상기 제2 암호문 유도부를 수신하기 위한 제2 입력 및, 상기 제3 입력데이터와 상기 제2 암호문 유도부를 암호화처리함으로써 발생되는 제2 암호문의 8개의 평행 바이트를 출력하기 위한 출력을 갖춘 제2 암호화 프로세서단을 더 구비하여 이루어진 것을 특징으로 하는 암호화장치.
  9. 제8항에 있어서, 상기 암호화 프로세서는, DES 프로세서인 것을 특징으로 하는 암호화장치.
  10. 제1항에 있어서, 상기 암호화 프로세서는, DES 프로세서인 것을 특징으로 하는 암호화장치.
  11. 제2항에 있어서, 상기 제1 및 제2 수단의 비선형 기능을 실행하기 위한 룩업테이블을 더 구비하여 이루어진 것을 특징으로 하는 암호화장치.
  12. 입력데이터의 8개의 평행 바이트(F1-F8)를 수신하기 위한 제1 입력과, 키에 따라 상기 제1 입력데이터의 평행 바이트(F2-F8)를 수신하기 위한 제2 입력 및, 상기 입력데이터와 상기 키를 암호화처리함으로써 발생되는 암호문의 7개의 평행 바이트(C1-C7)를 출력하기 위한 출력을 갖춘 암호화 프로세서와, 각 제1의 7개의 입력데이터 바이트(F1-F7)를 이어지는 입력데이터 바이트(F2-F8)와 각각 논리적으로 처리하여 7바이트의 피드포워드 데이터(FF1-FF7)를 생성하는 제1 수단 및, 상기 각 피드포워드 데이터 바이트(FF1-FF7)를 동일한 수로 된 암호문 바이트(C1-C7)와 논리적으로 처리하여 7개의 평행 바이트(D1-D7)를 갖춘 암호문 유도부를 생성하는 제2 수단을 구비하여 이루어진 것을 특징으로 하는 암호화장치.
  13. 제12항에 있어서, 상기 제1 수단은, 각 제1의 7개의 입력데이터 바이트(F1-F7)를 이어지는 입력데이터 바이트(F2-F8)와 각각 논리적으로 처리하여 상기 7바이트의 피드포워드 데이터(FF1-FF7)를 생성하는 비선형 기능을 갖추고, 상기 제2 수단은, 상기 각 피드포워드 데이터 바이트(FF1-FF7)를 동일한 수로 된 암호문 바이트(C1-C7)와 논리적으로 처리하여 상기 7개의 평행 바이트(D1-D7)를 갖춘 상기 암호문 유도부를 생성하는 비선형 기능을 갖춘 것을 특징으로 하는 암호화장치.
  14. 제13항에 있어서, 상기 비선형 기능은 입력된 비트 수의 1/2을 출력하는 것을 특징으로 하는 암호화장치.
  15. 제12항에 있어서, 상기 제1 수단은, 각 제1의 7개의 입력데이터 바이트(F1-F7)를 이어지는 각 입력데이터 바이트(F2-F8)와 각각 배타적으로 OR처리하여 상기 7바이트의 피드포워드 데이터(FF1-FF7)를 생성하고, 상기 제2 수단은, 상기 각 피드포워드 데이터 바이트(FF1-FF7)를 동일한 수로 된 암호문 바이트(C1-C7)와 배타적으로 OR처리하여 상기 7개의 평행 바이트(D1-D7)를 갖춘 상기 암호문 유도부를 생성하는 것을 특징으로 하는 암호화장치.
  16. 제15항에 있어서, 상기 제1 수단은, 상기 제1의 7개의 입력데이터 바이트와 이어지는 입력데이터 바이트에 의해 어드레스 지정되어 이들의 배타적 OR를 출력하는 룩업테이블을 구비하여 이루어진 것을 특징으로 하는 암호화장치.
  17. 제16항에 있어서, 상기 제2 수단은, 상기 피드포워드 데이터 바이트와 동일한 수로 된 암호문 바이트에 의해 어드레스 지정되어 이들의 배타적 OR를 출력하는 룩업테이블을 구비하여 이루어진 것을 특징으로 하는 암호화장치.
  18. 제15항에 있어서, 상기 제2 수단은, 상기 피드포워드 데이터 바이트와 동일한 수로 된 암호문 바이트에 의해 어드레스 지정되어 이들의 배타적 OR를 출력하는 룩업테이블을 구비하여 이루어진 것을 특징으로 하는 암호화장치.
  19. 제12항에 있어서, 상기 암호화 프로세서는 DES 프로세서인 것을 특징으로 하는 암호화장치.
  20. 제13항에 있어서, 상기 제1 및 제2 수단의 비선형 기능을 실행하기 위한 룩업테이블을 더 구비하여 이루어진 것을 특징으로 하는 암호화장치.
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