JPH09127194A - 半導体集積回路のテスト装置およびテスト方法 - Google Patents
半導体集積回路のテスト装置およびテスト方法Info
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- JPH09127194A JPH09127194A JP7279187A JP27918795A JPH09127194A JP H09127194 A JPH09127194 A JP H09127194A JP 7279187 A JP7279187 A JP 7279187A JP 27918795 A JP27918795 A JP 27918795A JP H09127194 A JPH09127194 A JP H09127194A
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Abstract
(57)【要約】
【課題】 論理テスタからの信号供給の際のドライブ能
力を調整でき、半導体集積回路の故障を的確に検出でき
る半導体集積回路のテスト装置およびテスト方法を得
る。 【解決手段】 論理テスタにより、少なくとも一つの双
方向バッファおよび少なくとも一つの論理回路を有する
半導体集積回路の論理テストを行なうものにおいて、前
記論理テスタは、ダイナミックロード回路を有し、前記
半導体集積回路に入力信号を供給するにあたり、このダ
イナミックロード回路を用いて信号を半導体集積回路の
双方向バッファに供給する。
力を調整でき、半導体集積回路の故障を的確に検出でき
る半導体集積回路のテスト装置およびテスト方法を得
る。 【解決手段】 論理テスタにより、少なくとも一つの双
方向バッファおよび少なくとも一つの論理回路を有する
半導体集積回路の論理テストを行なうものにおいて、前
記論理テスタは、ダイナミックロード回路を有し、前記
半導体集積回路に入力信号を供給するにあたり、このダ
イナミックロード回路を用いて信号を半導体集積回路の
双方向バッファに供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、少なくとも一つ
の論理回路を持ち、少なくとも一つの入力バッファ・出
力バッファおよび双方向バッファを持つ半導体集積回路
のテスト装置およびテスト方法に関し、特に論理テスタ
上での、双方向バッファに対する信号供給・信号判定に
関するものである。
の論理回路を持ち、少なくとも一つの入力バッファ・出
力バッファおよび双方向バッファを持つ半導体集積回路
のテスト装置およびテスト方法に関し、特に論理テスタ
上での、双方向バッファに対する信号供給・信号判定に
関するものである。
【０００２】
【従来の技術】図４は、例えば、従来の、少なくとも一
つの双方向バッファおよび少なくとも一つの論理回路を
持つ、半導体集積回路の論理テスト時の半導体集積回路
と論理テスタとの関係を表す図である。図において、１
ａ・１ｂ・１ｃは論理回路、２は双方向バッファ、２ａ
は双方向バッファ２におけるトライステート出力バッフ
ァ、２ｂは双方向バッファ２における入力バッファ、２
ｃは出力バッファ、２ｄは入力バッファである。論理回
路１ａ・１ｂ・１ｃは双方向バッファ２の信号ピンと接
続関係を持っている。３ａは半導体集積回路、４ａは双
方向バッファ２に接続され、外部の論理テスタもしくは
他の半導体集積回路との接点になるパッド部、４ｂは出
力バッファ２ｃに接続されるパッド部、４ｃは入力バッ
ファ２ｄに接続されるパッド部、５ａは半導体集積回路
３ａの論理テストを行う論理テスタ、５ｂは論理テスタ
５ａから半導体集積回路３ａに信号を供給するテスタド
ライバ、５ｃは半導体集積回路３ａの出力信号とあらか
じめ設定されている期待値とを照合するテスタコンパレ
ータ、５ｄはパッド部４ａとテスタドライバ５ｂを電気
的に接続するドライバ接点、５ｅはパッド部４ａとテス
タコンパレータ５ｃを電気的に接続するコンパレータ接
点である。
つの双方向バッファおよび少なくとも一つの論理回路を
持つ、半導体集積回路の論理テスト時の半導体集積回路
と論理テスタとの関係を表す図である。図において、１
ａ・１ｂ・１ｃは論理回路、２は双方向バッファ、２ａ
は双方向バッファ２におけるトライステート出力バッフ
ァ、２ｂは双方向バッファ２における入力バッファ、２
ｃは出力バッファ、２ｄは入力バッファである。論理回
路１ａ・１ｂ・１ｃは双方向バッファ２の信号ピンと接
続関係を持っている。３ａは半導体集積回路、４ａは双
方向バッファ２に接続され、外部の論理テスタもしくは
他の半導体集積回路との接点になるパッド部、４ｂは出
力バッファ２ｃに接続されるパッド部、４ｃは入力バッ
ファ２ｄに接続されるパッド部、５ａは半導体集積回路
３ａの論理テストを行う論理テスタ、５ｂは論理テスタ
５ａから半導体集積回路３ａに信号を供給するテスタド
ライバ、５ｃは半導体集積回路３ａの出力信号とあらか
じめ設定されている期待値とを照合するテスタコンパレ
ータ、５ｄはパッド部４ａとテスタドライバ５ｂを電気
的に接続するドライバ接点、５ｅはパッド部４ａとテス
タコンパレータ５ｃを電気的に接続するコンパレータ接
点である。
【０００３】次に、従来のテスト法について説明する。
半導体集積回路３ａの論理動作をテストする場合、論理
テスタ５ａから、電圧レベル・接地レベルを与え、あら
かじめ、論理テスタ５ａに設定されている信号を、ドラ
イバー接点５ｄを、半導体集積回路３ａ上のパッド部４
ａ・４ｃへ接続することにより供給し、論理テスタ５ａ
にあらかじめ設定された信号をテスタドライバ５ｂを通
じ、半導体集積回路３ａへ供給し、論理回路１ａ・１ｂ
・１ｃを動作させ、その論理動作により、出力バッファ
２ｃに接続されるパッド部４ｂへ出力される信号を、コ
ンパレータ接点５ｅをパッド部４ｂに接続することによ
り供給し、あらかじめ論理テスタ５ａに設定されている
動作期待値と比較し、半導体集積回路３ａの動作が期待
した動作と一致しているか、不一致しているかにより、
半導体集積回路３ａの良否を判断する。
半導体集積回路３ａの論理動作をテストする場合、論理
テスタ５ａから、電圧レベル・接地レベルを与え、あら
かじめ、論理テスタ５ａに設定されている信号を、ドラ
イバー接点５ｄを、半導体集積回路３ａ上のパッド部４
ａ・４ｃへ接続することにより供給し、論理テスタ５ａ
にあらかじめ設定された信号をテスタドライバ５ｂを通
じ、半導体集積回路３ａへ供給し、論理回路１ａ・１ｂ
・１ｃを動作させ、その論理動作により、出力バッファ
２ｃに接続されるパッド部４ｂへ出力される信号を、コ
ンパレータ接点５ｅをパッド部４ｂに接続することによ
り供給し、あらかじめ論理テスタ５ａに設定されている
動作期待値と比較し、半導体集積回路３ａの動作が期待
した動作と一致しているか、不一致しているかにより、
半導体集積回路３ａの良否を判断する。
【０００４】特に、出力バッファ２ａ・入力バッファ２
ｂで構成される双方向バッファ２に対しては、論理回路
１ｂの動作により、入力モードもしくは出力モードに制
御される。論理回路１ｂの論理動作により、出力バッフ
ァ２ａが動作モードとなった場合は、出力モードとな
り、論理回路１ａの論理値が、出力バッファ２ａを通じ
て、パッド部４ａに出力される。この場合、パッド部４
ａにコンパレータ接点５ｅが接続され、論理動作が観測
される。また、論理回路１ｂの論理動作により、出力バ
ッファ２ａが非動作モード（ハイインピーダンス状態）
となった場合は、入力モードとなり、接点５ｄがパッド
部４ａに接続され、テスタドライバ５ｂを通じて、論理
テスタ５ａに設定されている信号が半導体集積回路３ａ
に供給され、論理回路を動作させる。この入出力モード
の変化のタイミングはあらかじめ論理テスタ５ａに設定
されており、そのタイミングにより、論理回路１ｂの論
理動作にかかわらず、接点５ｄもしくは接点５ｅの接続
は行われる。
ｂで構成される双方向バッファ２に対しては、論理回路
１ｂの動作により、入力モードもしくは出力モードに制
御される。論理回路１ｂの論理動作により、出力バッフ
ァ２ａが動作モードとなった場合は、出力モードとな
り、論理回路１ａの論理値が、出力バッファ２ａを通じ
て、パッド部４ａに出力される。この場合、パッド部４
ａにコンパレータ接点５ｅが接続され、論理動作が観測
される。また、論理回路１ｂの論理動作により、出力バ
ッファ２ａが非動作モード（ハイインピーダンス状態）
となった場合は、入力モードとなり、接点５ｄがパッド
部４ａに接続され、テスタドライバ５ｂを通じて、論理
テスタ５ａに設定されている信号が半導体集積回路３ａ
に供給され、論理回路を動作させる。この入出力モード
の変化のタイミングはあらかじめ論理テスタ５ａに設定
されており、そのタイミングにより、論理回路１ｂの論
理動作にかかわらず、接点５ｄもしくは接点５ｅの接続
は行われる。
【０００５】ここで、接点５ｄと接点５ｅがパッド部４
ａに同時に接続されることはなく、テスタドライバ５ｂ
のドライブ能力は各バッファに対して変更することはで
きない。
ａに同時に接続されることはなく、テスタドライバ５ｂ
のドライブ能力は各バッファに対して変更することはで
きない。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
のテストは、以上のように行われていたので、双方向バ
ッファ部における出力バッファのドライブ能力が、テス
タドライバのドライブ能力より弱い場合において、双方
向バッファの入力モード・出力モードを物理的に決定す
る論理回路に故障があり、論理テスタにあらかじめ設定
がなされている、入力モード・出力モードのタイミング
と不一致が生じた場合、特に論理テスタにて入力モード
と設定されているタイミングにおいて、物理的に双方向
バッファが出力モードとなっている状態で、かつ、双方
向バッファの出力バッファ部とテスタドライバが相反す
る信号を発生させている場合、双方向バッファの出力バ
ッファ部のドライブ能力がテスタドライバのドライブ能
力より弱いため、テスタドライバから供給された信号
が、半導体集積回路に与えられ、見かけ上入力モードと
なり、半導体集積回路は正常に動作してしまい、故障を
検出できずに良品と判定されてしまう問題点があった。
のテストは、以上のように行われていたので、双方向バ
ッファ部における出力バッファのドライブ能力が、テス
タドライバのドライブ能力より弱い場合において、双方
向バッファの入力モード・出力モードを物理的に決定す
る論理回路に故障があり、論理テスタにあらかじめ設定
がなされている、入力モード・出力モードのタイミング
と不一致が生じた場合、特に論理テスタにて入力モード
と設定されているタイミングにおいて、物理的に双方向
バッファが出力モードとなっている状態で、かつ、双方
向バッファの出力バッファ部とテスタドライバが相反す
る信号を発生させている場合、双方向バッファの出力バ
ッファ部のドライブ能力がテスタドライバのドライブ能
力より弱いため、テスタドライバから供給された信号
が、半導体集積回路に与えられ、見かけ上入力モードと
なり、半導体集積回路は正常に動作してしまい、故障を
検出できずに良品と判定されてしまう問題点があった。
【０００７】この発明は、上記のような問題点を解決す
るためになされたもので、論理テスタからの信号供給の
際のドライブ能力を可変とし、半導体集積回路内の故障
検出率を向上させるテスト装置およびテスト方法を得る
ことを目的とする。
るためになされたもので、論理テスタからの信号供給の
際のドライブ能力を可変とし、半導体集積回路内の故障
検出率を向上させるテスト装置およびテスト方法を得る
ことを目的とする。
【０００８】第１の発明は、論理テスタからの信号供給
の際のドライブ能力を調整でき、半導体集積回路の故障
を的確に検出できる半導体集積回路のテスト装置を得よ
うとするものである。
の際のドライブ能力を調整でき、半導体集積回路の故障
を的確に検出できる半導体集積回路のテスト装置を得よ
うとするものである。
【０００９】第２の発明は、論理テスタからの信号供給
の際のドライブ能力を調整でき、半導体集積回路の故障
をより的確に検出できる半導体集積回路のテスト装置を
得ようとするものである。
の際のドライブ能力を調整でき、半導体集積回路の故障
をより的確に検出できる半導体集積回路のテスト装置を
得ようとするものである。
【００１０】第３の発明は、論理テスタからの信号供給
の際のドライブ能力を調整でき、半導体集積回路の故障
を一層的確に検出できる半導体集積回路のテスト装置を
得ようとするものである。
の際のドライブ能力を調整でき、半導体集積回路の故障
を一層的確に検出できる半導体集積回路のテスト装置を
得ようとするものである。
【００１１】第４の発明は、論理テスタからの信号供給
の際のドライブ能力を調整でき、半導体集積回路の故障
を的確に検出できる半導体集積回路のテスト方法を得よ
うとするものである。
の際のドライブ能力を調整でき、半導体集積回路の故障
を的確に検出できる半導体集積回路のテスト方法を得よ
うとするものである。
【００１２】第５の発明は、論理テスタからの信号供給
の際のドライブ能力を調整でき、半導体集積回路の故障
をより的確に検出できる半導体集積回路のテスト方法を
得ようとするものである。
の際のドライブ能力を調整でき、半導体集積回路の故障
をより的確に検出できる半導体集積回路のテスト方法を
得ようとするものである。
【００１３】第６の発明は、論理テスタからの信号供給
の際のドライブ能力を調整でき、半導体集積回路の故障
を一層的確に検出できる半導体集積回路のテスト方法を
得ようとするものである。
の際のドライブ能力を調整でき、半導体集積回路の故障
を一層的確に検出できる半導体集積回路のテスト方法を
得ようとするものである。
【００１４】
【課題を解決するための手段】この発明に係る半導体集
積回路のテスト方法は、半導体集積回路のインターフェ
イス部の一つである双方向バッファに、論理テスタより
信号を供給する際に、テスタドライバではなく、信号の
ドライブ能力を可変調整できるダイナミックロード回路
を使用するものである。
積回路のテスト方法は、半導体集積回路のインターフェ
イス部の一つである双方向バッファに、論理テスタより
信号を供給する際に、テスタドライバではなく、信号の
ドライブ能力を可変調整できるダイナミックロード回路
を使用するものである。
【００１５】第１の発明においては、論理テスタによ
り、少なくとも一つの双方向バッファおよび少なくとも
一つの論理回路を有する半導体集積回路の論理テストを
行なうものにおいて、前記論理テスタは、ダイナミック
ロード回路を有し、前記半導体集積回路に入力信号を供
給するにあたり、このダイナミックロード回路を用いて
信号を半導体集積回路の双方向バッファに供給する。
り、少なくとも一つの双方向バッファおよび少なくとも
一つの論理回路を有する半導体集積回路の論理テストを
行なうものにおいて、前記論理テスタは、ダイナミック
ロード回路を有し、前記半導体集積回路に入力信号を供
給するにあたり、このダイナミックロード回路を用いて
信号を半導体集積回路の双方向バッファに供給する。
【００１６】第２の発明においては、論理テスタには、
前記半導体集積回路に入力信号を供給するにあたりダイ
ナミックロード回路とともに双方向バッファに接続され
るコンパレータを設ける。
前記半導体集積回路に入力信号を供給するにあたりダイ
ナミックロード回路とともに双方向バッファに接続され
るコンパレータを設ける。
【００１７】第３の発明においては、論理テスタからの
信号供給の際のドライブ能力を、双方向バッファを構成
する出力バッファのドライブ能力に比べ同等以下に設定
する。
信号供給の際のドライブ能力を、双方向バッファを構成
する出力バッファのドライブ能力に比べ同等以下に設定
する。
【００１８】第４の発明においては、少なくとも一つの
双方向バッファおよび少なくとも一つの論理回路を有す
る半導体集積回路の論理テストを論理テスタにより行な
うものにおいて、双方向バッファに入力信号を供給する
にあたり、論理テスタに内蔵されているダイナミックロ
ード回路を用いて信号を半導体集積回路の双方向バッフ
ァに供給する。
双方向バッファおよび少なくとも一つの論理回路を有す
る半導体集積回路の論理テストを論理テスタにより行な
うものにおいて、双方向バッファに入力信号を供給する
にあたり、論理テスタに内蔵されているダイナミックロ
ード回路を用いて信号を半導体集積回路の双方向バッフ
ァに供給する。
【００１９】第５の発明においては、論理テスタに内蔵
されているダイナミックロード回路を用いて半導体集積
回路の双方向バッファに入力信号を供給するにあたり、
論理テスタにおける双方向バッファの入力モード・出力
モードのモード設定を出力モードとし、論理テスタ内蔵
のダイナミックロード回路と論理テスタ内蔵のコンパレ
ータを同時に双方向バッファに接続する。
されているダイナミックロード回路を用いて半導体集積
回路の双方向バッファに入力信号を供給するにあたり、
論理テスタにおける双方向バッファの入力モード・出力
モードのモード設定を出力モードとし、論理テスタ内蔵
のダイナミックロード回路と論理テスタ内蔵のコンパレ
ータを同時に双方向バッファに接続する。
【００２０】第６の発明においては、論理テスタからの
信号供給の際のドライブ能力を、双方向バッファを構成
する出力バッファのドライブ能力に比べ同等以下に設定
して、テストを行なう。
信号供給の際のドライブ能力を、双方向バッファを構成
する出力バッファのドライブ能力に比べ同等以下に設定
して、テストを行なう。
【００２１】この発明においては、双方向バッファをイ
ンターフェイスとする半導体集積回路の論理テスト時
に、論理テスタから与える信号の強さを調整できるの
で、双方向バッファの出力バッファの出力バッファ部の
ドライブ能力が論理テスタのドライバのドライブ能力が
弱い場合においても、半導体集積回路内の故障検出率を
向上させることが可能となる。
ンターフェイスとする半導体集積回路の論理テスト時
に、論理テスタから与える信号の強さを調整できるの
で、双方向バッファの出力バッファの出力バッファ部の
ドライブ能力が論理テスタのドライバのドライブ能力が
弱い場合においても、半導体集積回路内の故障検出率を
向上させることが可能となる。
【００２２】
実施の形態１．この発明の実施の一形態を図について説
明する。図１において、論理回路１ｂ・１ｃ・出力バッ
ファ２ａ・入力バッファ２ｂ・出力バッファ２ｃ・入力
バッファ２ｄ・半導体集積回路３ａ・パッド部４ａ・４
ｂ・４ｃ・論理テスタ５ａ・テスタコンパレータ５ｃお
よび接点５ｅは、従来例を示す図４と同様である。ここ
に、５ｆは、論理テスタ５ａに内蔵されている二つの定
電流源を持つダイナミックロード回路である。５ｇは、
このダイナミックロード回路５ｆと半導体集積回路３ａ
上の双方向バッファにおけるパッド部４ａとを電気的に
接続する接点である。
明する。図１において、論理回路１ｂ・１ｃ・出力バッ
ファ２ａ・入力バッファ２ｂ・出力バッファ２ｃ・入力
バッファ２ｄ・半導体集積回路３ａ・パッド部４ａ・４
ｂ・４ｃ・論理テスタ５ａ・テスタコンパレータ５ｃお
よび接点５ｅは、従来例を示す図４と同様である。ここ
に、５ｆは、論理テスタ５ａに内蔵されている二つの定
電流源を持つダイナミックロード回路である。５ｇは、
このダイナミックロード回路５ｆと半導体集積回路３ａ
上の双方向バッファにおけるパッド部４ａとを電気的に
接続する接点である。
【００２３】出力バッファ２ａと入力バッファ２ｂによ
り構成される双方向バッファ２で、双方向バッファの出
力バッファ部である出力バッファ２ａのデータ入力ピン
が常に接地されている場合において、出力バッファ２ａ
のドライブ能力に応じて、ダイナミックロード回路５ｆ
の定電流源の設定値を、出力バッファ２ａのドライブ能
力より同等以下に設定する。ダイナミックロード回路５
ｆの基準電位は半導体集積回路３ａの動作電位と同じ電
圧で論理テスタ５ａ内に設定がなされる。
り構成される双方向バッファ２で、双方向バッファの出
力バッファ部である出力バッファ２ａのデータ入力ピン
が常に接地されている場合において、出力バッファ２ａ
のドライブ能力に応じて、ダイナミックロード回路５ｆ
の定電流源の設定値を、出力バッファ２ａのドライブ能
力より同等以下に設定する。ダイナミックロード回路５
ｆの基準電位は半導体集積回路３ａの動作電位と同じ電
圧で論理テスタ５ａ内に設定がなされる。
【００２４】あらかじめ論理テスタ５ａに設定されてい
る双方向バッファ２の入力モード・出力モードのタイミ
ングにおいて、論理テスタ５ａから、接地レベル（以
下、「Ｌｏｗレベル」という）を与える入力モードにお
いては、接点５ｄをパッド部４ａに電気的に接続し、テ
スタドライバ５ｂを通じて、Ｌｏｗレベルを与える。そ
の場合、ダイナミックロード回路５ｆはパッド部４ａか
ら切り離された状態とするか、もしくはダイナミックロ
ード回路５ｆの定電流源を非動作状態として、ダイナミ
ックロード回路５ｆはパッド部４ａに接続されたまま、
ダイナミックロード回路としての動作は行えない状態と
する。
る双方向バッファ２の入力モード・出力モードのタイミ
ングにおいて、論理テスタ５ａから、接地レベル（以
下、「Ｌｏｗレベル」という）を与える入力モードにお
いては、接点５ｄをパッド部４ａに電気的に接続し、テ
スタドライバ５ｂを通じて、Ｌｏｗレベルを与える。そ
の場合、ダイナミックロード回路５ｆはパッド部４ａか
ら切り離された状態とするか、もしくはダイナミックロ
ード回路５ｆの定電流源を非動作状態として、ダイナミ
ックロード回路５ｆはパッド部４ａに接続されたまま、
ダイナミックロード回路としての動作は行えない状態と
する。
【００２５】論理テスタ５ａに設定されている双方向バ
ッファ２の入力モードのタイミングにおいて、論理テス
タ５ａから、半導体集積回路３ａの動作電源電圧レベル
（以下、「Ｈｉｇｈレベル」という）を与える入力モー
ドにおいては、従来のテスタドライバ５ｂを通じてＨｉ
ｇｈレベルを与えるのではなく、接点５ｇをパッド部４
ａに接続しておき、ダイナミックロード回路５ｆからＨ
ｉｇｈレベル信号を与える。
ッファ２の入力モードのタイミングにおいて、論理テス
タ５ａから、半導体集積回路３ａの動作電源電圧レベル
（以下、「Ｈｉｇｈレベル」という）を与える入力モー
ドにおいては、従来のテスタドライバ５ｂを通じてＨｉ
ｇｈレベルを与えるのではなく、接点５ｇをパッド部４
ａに接続しておき、ダイナミックロード回路５ｆからＨ
ｉｇｈレベル信号を与える。
【００２６】図１においては、双方向バッファ２の出力
バッファ部である出力バッファ２ａのデータ入力端子は
接地されているので、出力バッファ２ａの出力はＬｏｗ
レベルもしくは出力バッファが非動作状態であるハイイ
ンピーダンス状態（以下、「Ｈｉ−Ｚ」という）とな
る。出力バッファ２ａの出力がＨｉ−Ｚ状態となる状態
が双方向バッファ２に対する入力モードである。
バッファ部である出力バッファ２ａのデータ入力端子は
接地されているので、出力バッファ２ａの出力はＬｏｗ
レベルもしくは出力バッファが非動作状態であるハイイ
ンピーダンス状態（以下、「Ｈｉ−Ｚ」という）とな
る。出力バッファ２ａの出力がＨｉ−Ｚ状態となる状態
が双方向バッファ２に対する入力モードである。
【００２７】論理回路１ｂに何らかの物理的故障があ
り、論理テスタ５ａでＨｉｇｈレベルを与えるタイミン
グ時に、出力バッファ２ａがＨｉ−Ｚでは無く、Ｌｏｗ
レベルを出力した場合、ダイナミックロード回路５ｆの
定電流源は、出力バッファ２ａのドライブ能力の同等以
下に設定されているので、出力バッファ２ａの出力した
Ｌｏｗレベルが、入力バッファ２ｂを介して内部論理回
路に伝搬され、半導体集積回路３ａは期待されていた動
作と、異なる動作をし、この異なる動作は、半導体集積
回路３ａの双方向バッファ２や出力バッファ２ａにおけ
る所定のタイミング後に伝搬され、論理テストの対象と
なった半導体集積回路３ａはコンパレータ５ｃを通じて
不良品として判定される。
り、論理テスタ５ａでＨｉｇｈレベルを与えるタイミン
グ時に、出力バッファ２ａがＨｉ−Ｚでは無く、Ｌｏｗ
レベルを出力した場合、ダイナミックロード回路５ｆの
定電流源は、出力バッファ２ａのドライブ能力の同等以
下に設定されているので、出力バッファ２ａの出力した
Ｌｏｗレベルが、入力バッファ２ｂを介して内部論理回
路に伝搬され、半導体集積回路３ａは期待されていた動
作と、異なる動作をし、この異なる動作は、半導体集積
回路３ａの双方向バッファ２や出力バッファ２ａにおけ
る所定のタイミング後に伝搬され、論理テストの対象と
なった半導体集積回路３ａはコンパレータ５ｃを通じて
不良品として判定される。
【００２８】出力モード時の論理テスタ５ａにおけるコ
ンパレータ５ｃの設定は従来と同一である。
ンパレータ５ｃの設定は従来と同一である。
【００２９】実施の形態２．また、上記実施の形態で
は、出力バッファ２ａのデータ入力端子が接地されてい
たが、同データ入力が、電源に接続されている場合、ダ
イナミックロード回路５ｆの基準電圧を接地レベルと
し、論理テスタ５ａにおける入力モードにおいて、論理
テスタ５ａから半導体集積回路３ａにＨｉｇｈレベルを
与える場合は、テスタドライバ５ｂを用いてＨｉｇｈレ
ベルを与え、Ｌｏｗレベルを与える場合は、ダイナミッ
クロード回路５ｆを用いて、Ｌｏｗレベル信号を与えて
も、同様の効果を得られる。
は、出力バッファ２ａのデータ入力端子が接地されてい
たが、同データ入力が、電源に接続されている場合、ダ
イナミックロード回路５ｆの基準電圧を接地レベルと
し、論理テスタ５ａにおける入力モードにおいて、論理
テスタ５ａから半導体集積回路３ａにＨｉｇｈレベルを
与える場合は、テスタドライバ５ｂを用いてＨｉｇｈレ
ベルを与え、Ｌｏｗレベルを与える場合は、ダイナミッ
クロード回路５ｆを用いて、Ｌｏｗレベル信号を与えて
も、同様の効果を得られる。
【００３０】実施の形態３．更に、上記では、トライス
デート出力バッファと入力バッファの組み合わせによる
通常の双方向バッファ２のトライステート出力バッファ
部のデータ入力端子部が、接地もしくは電源に接続され
ている場合について述べたが、双方向バッファ２の構成
はＯｐｅｎ−ｄｒａｉｎ出力バッファと入力バッファを
用いた構成でも良い。
デート出力バッファと入力バッファの組み合わせによる
通常の双方向バッファ２のトライステート出力バッファ
部のデータ入力端子部が、接地もしくは電源に接続され
ている場合について述べたが、双方向バッファ２の構成
はＯｐｅｎ−ｄｒａｉｎ出力バッファと入力バッファを
用いた構成でも良い。
【００３１】図２は、Ｏｐｅｎ−ｄｒａｉｎ出力バッフ
ァを用いて構成された一例を示すものである。この図に
おいて、２ｅはＯｐｅｎ−ｄｒａｉｎ出力バッファを、
１ｄはＯｐｅｎ−ｄｒａｉｎ出力バッファのデータ入力
端子に接続される論理回路を示す。出力バッファ２ｅに
おけるＯｐｅｎ−ｄｒａｉｎ出力バッファ部が、Ｎチャ
ンネルＯｐｅｎ−ｄｒａｉｎ出力バッファにて構成され
ている場合、上記実施の形態において、出力バッファ２
ａのデータ入力端子が接地されている場合と同じ手法を
用いることにより、同様の効果を得られる。更に、出力
バッファ２ｅにおけるＯｐｅｎ−ｄｒａｉｎ出力バッフ
ァ部がＰチャンネルＯｐｅｎ−ｄｒａｉｎ出力バッファ
にて構成されている場合、上記、実施の形態において出
力バッファ２ａのデータ入力端子が、電源に接続されて
いる場合と同じ手法を用いることにより、同様の効果を
得られる。
ァを用いて構成された一例を示すものである。この図に
おいて、２ｅはＯｐｅｎ−ｄｒａｉｎ出力バッファを、
１ｄはＯｐｅｎ−ｄｒａｉｎ出力バッファのデータ入力
端子に接続される論理回路を示す。出力バッファ２ｅに
おけるＯｐｅｎ−ｄｒａｉｎ出力バッファ部が、Ｎチャ
ンネルＯｐｅｎ−ｄｒａｉｎ出力バッファにて構成され
ている場合、上記実施の形態において、出力バッファ２
ａのデータ入力端子が接地されている場合と同じ手法を
用いることにより、同様の効果を得られる。更に、出力
バッファ２ｅにおけるＯｐｅｎ−ｄｒａｉｎ出力バッフ
ァ部がＰチャンネルＯｐｅｎ−ｄｒａｉｎ出力バッファ
にて構成されている場合、上記、実施の形態において出
力バッファ２ａのデータ入力端子が、電源に接続されて
いる場合と同じ手法を用いることにより、同様の効果を
得られる。
【００３２】実施の形態４．上記、実施の形態では、従
来と同じ双方向バッファ部のトライステート出力バッフ
ァもしくはＯｐｅｎ−ｄｒａｉｎバッファの出力状態が
Ｈｉ−Ｚ状態の場合、入力モードとする状態について述
べたが、この入力モードの判定を変化させることによ
り、パッド部の電位をコンパレータで観測でき、半導体
集積回路の良否を判定することが可能となる。
来と同じ双方向バッファ部のトライステート出力バッフ
ァもしくはＯｐｅｎ−ｄｒａｉｎバッファの出力状態が
Ｈｉ−Ｚ状態の場合、入力モードとする状態について述
べたが、この入力モードの判定を変化させることによ
り、パッド部の電位をコンパレータで観測でき、半導体
集積回路の良否を判定することが可能となる。
【００３３】図３を例にとり説明する。従来入力モード
であった論理テスタ５ａからＨｉｇｈレベルをダイナミ
ックロード回路５ｆにより与えるタイミングを出力モー
ドとし、接点５ｇをパッド部４ａに、接点５ｅをパッド
部４ａに接続し、テスタコンパレータ５ｃを通して、パ
ッド部４ａにおける電位を観測する。この場合、期待値
はＨｉｇｈレベルであり、ダイナミックロード回路５ｆ
からもＨｉｇｈレベルの信号がパッド部４ａに与えられ
ている。このＨｉｇｈレベルの信号は入力バッファ２ｂ
を通じて、半導体集積回路３内の論理回路へ伝搬され
る。論理回路１ｂが正常動作である場合、出力バッファ
２ａはＨｉ−Ｚ状態であるため、パッド部４ａの電位は
ダイナミックロード回路５ｆの基準電位と同電位であ
り、Ｈｉｇｈレベルとなるが、論理回路１ｂに何らかの
故障があった場合、出力バッファ２ａはＬｏｗレベルを
出力する。この場合、ダイナミックロード回路５ｆのド
ライブ能力は出力バッファ２ａのドライブ能力より弱い
ため、パッド部４ａの電位はＨｉｇｈレベルまで上昇せ
ず、テスタコンパレータ５ｃによる観測および期待値と
の比較により、論理回路１ｂに何らかの故障があること
を判定することが、故障による信号がパッド部４ａに到
達したタイミングで可能となる。
であった論理テスタ５ａからＨｉｇｈレベルをダイナミ
ックロード回路５ｆにより与えるタイミングを出力モー
ドとし、接点５ｇをパッド部４ａに、接点５ｅをパッド
部４ａに接続し、テスタコンパレータ５ｃを通して、パ
ッド部４ａにおける電位を観測する。この場合、期待値
はＨｉｇｈレベルであり、ダイナミックロード回路５ｆ
からもＨｉｇｈレベルの信号がパッド部４ａに与えられ
ている。このＨｉｇｈレベルの信号は入力バッファ２ｂ
を通じて、半導体集積回路３内の論理回路へ伝搬され
る。論理回路１ｂが正常動作である場合、出力バッファ
２ａはＨｉ−Ｚ状態であるため、パッド部４ａの電位は
ダイナミックロード回路５ｆの基準電位と同電位であ
り、Ｈｉｇｈレベルとなるが、論理回路１ｂに何らかの
故障があった場合、出力バッファ２ａはＬｏｗレベルを
出力する。この場合、ダイナミックロード回路５ｆのド
ライブ能力は出力バッファ２ａのドライブ能力より弱い
ため、パッド部４ａの電位はＨｉｇｈレベルまで上昇せ
ず、テスタコンパレータ５ｃによる観測および期待値と
の比較により、論理回路１ｂに何らかの故障があること
を判定することが、故障による信号がパッド部４ａに到
達したタイミングで可能となる。
【００３４】この効果は、出力バッファ２ａのデータ入
力端子が電源に接続されている場合、および、Ｏｐｅｎ
−ｄｒａｉｎ出力バッファを用いて構成された双方向バ
ッファ２においても同様である。
力端子が電源に接続されている場合、および、Ｏｐｅｎ
−ｄｒａｉｎ出力バッファを用いて構成された双方向バ
ッファ２においても同様である。
【００３５】以上のように、この発明の実施の形態によ
れば、論理テスタから半導体集積回路へ信号を与える場
合、ダイナミックロード回路を用いる構成としたので、
与える信号の強さを変化させることができ、双方向バッ
ファのドライブ能力が論理テスタのドライブ能力よりも
弱い場合でも、ダイナミックロードの調整により、論理
テスタのドライブ能力を弱めることによって、半導体集
積回路内の論理回路における故障を論理テスタで検出可
能となる。
れば、論理テスタから半導体集積回路へ信号を与える場
合、ダイナミックロード回路を用いる構成としたので、
与える信号の強さを変化させることができ、双方向バッ
ファのドライブ能力が論理テスタのドライブ能力よりも
弱い場合でも、ダイナミックロードの調整により、論理
テスタのドライブ能力を弱めることによって、半導体集
積回路内の論理回路における故障を論理テスタで検出可
能となる。
【図１】 第１の発明の実施の一形態における半導体集
積回路と、論理テスタとの関係を示す図である。
積回路と、論理テスタとの関係を示す図である。
【図２】 第１の発明の実施の一形態における半導体集
積回路と、論理テスタとの関係を示す図である。
積回路と、論理テスタとの関係を示す図である。
【図３】 第２の発明の実施の一形態における半導体集
積回路と、論理テスタとの関係を示す図である。
積回路と、論理テスタとの関係を示す図である。
【図４】 従来の論理テスタと半導体集積回路との関係
を示す図である。
を示す図である。
１ａ 双方向バッファの信号ピンと接続関係を持つ論理
回路、１ｂ 双方向バッファの信号ピンと接続関係を持
つ論理回路、１ｃ 双方向バッファの信号ピンと接続関
係を持つ論理回路、１ｄ 双方向バッファの信号ピンと
接続関係を持つ論理回路、２ａ 双方向バッファにおけ
るトライステート出力バッファ、２ｂ双方向バッファに
おける入力バッファ、２ｃ 出力バッファ、２ｄ 入力
バッファ、２ｅ 双方向バッファにおけるＯｐｅｎ−ｄ
ｒａｉｎ出力バッファ、３ａ半導体集積回路、４ａ 双
方向バッファにおけるパッド部、４ｂ 出力バッファに
おけるパッド部、４ｃ 入力バッファにおけるパッド
部、５ａ 論理テスタ、５ｂ 論理テスタにおけるテス
タドライバ、５ｃ 論理テスタにおけるテスタコンパレ
ータ、５ｄ テスタドライバとパッド部の接点、５ｅ
テスタコンパレータとパッド部の接点、５ｆ テスタ内
蔵のダイナミックロード回路、５ｇ ダイナミックロー
ド回路とパッド部の接点。
回路、１ｂ 双方向バッファの信号ピンと接続関係を持
つ論理回路、１ｃ 双方向バッファの信号ピンと接続関
係を持つ論理回路、１ｄ 双方向バッファの信号ピンと
接続関係を持つ論理回路、２ａ 双方向バッファにおけ
るトライステート出力バッファ、２ｂ双方向バッファに
おける入力バッファ、２ｃ 出力バッファ、２ｄ 入力
バッファ、２ｅ 双方向バッファにおけるＯｐｅｎ−ｄ
ｒａｉｎ出力バッファ、３ａ半導体集積回路、４ａ 双
方向バッファにおけるパッド部、４ｂ 出力バッファに
おけるパッド部、４ｃ 入力バッファにおけるパッド
部、５ａ 論理テスタ、５ｂ 論理テスタにおけるテス
タドライバ、５ｃ 論理テスタにおけるテスタコンパレ
ータ、５ｄ テスタドライバとパッド部の接点、５ｅ
テスタコンパレータとパッド部の接点、５ｆ テスタ内
蔵のダイナミックロード回路、５ｇ ダイナミックロー
ド回路とパッド部の接点。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１２月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】出力バッファ２ａと入力バッファ２ｂによ
り構成される双方向バッファ２で、双方向バッファの出
力バッファ部である出力バッファ２ａのデータ入力ピン
が常に接地されている場合において、出力バッファ２ａ
のドライブ能力に応じて、ダイナミックロード回路５ｆ
の定電流源の設定値を、出力バッファ２ａのドライブ能
力より同等以下に設定する。ダイナミックロード回路５
ｆの基準電位は半導体集積回路３ａの動作電圧、もしく
は双方向バッファ２の動作電圧と同じ電圧で論理テスタ
５ａ内に設定がなされる。
り構成される双方向バッファ２で、双方向バッファの出
力バッファ部である出力バッファ２ａのデータ入力ピン
が常に接地されている場合において、出力バッファ２ａ
のドライブ能力に応じて、ダイナミックロード回路５ｆ
の定電流源の設定値を、出力バッファ２ａのドライブ能
力より同等以下に設定する。ダイナミックロード回路５
ｆの基準電位は半導体集積回路３ａの動作電圧、もしく
は双方向バッファ２の動作電圧と同じ電圧で論理テスタ
５ａ内に設定がなされる。
Claims (6)
- 【請求項１】 論理テスタにより、少なくとも一つの双
方向バッファおよび少なくとも一つの論理回路を有する
半導体集積回路の論理テストを行なうものにおいて、前
記論理テスタは、ダイナミックロード回路を有し、前記
半導体集積回路に入力信号を供給するにあたり、このダ
イナミックロード回路を用いて信号を半導体集積回路の
双方向バッファに供給することを特徴とする半導体集積
回路のテスト装置。 - 【請求項２】 論理テスタには、前記半導体集積回路に
入力信号を供給するにあたりダイナミックロード回路と
ともに双方向バッファに接続されるコンパレータを設け
たことを特徴とする請求項１に記載の半導体集積回路の
テスト装置。 - 【請求項３】 論理テスタからの信号供給の際のドライ
ブ能力を双方向バッファを構成する出力バッファのドラ
イブ能力に比べ同等以下に設定することを特徴とする請
求項１または請求項２に記載の半導体集積回路のテスト
装置。 - 【請求項４】 少なくとも一つの双方向バッファおよび
少なくとも一つの論理回路を有する半導体集積回路の論
理テストを論理テスタにより行なうものにおいて、双方
向バッファに入力信号を供給するにあたり、論理テスタ
に内蔵されているダイナミックロード回路を用いて信号
を半導体集積回路の双方向バッファに供給することを特
徴とする半導体集積回路のテスト方法。 - 【請求項５】 論理テスタに内蔵されているダイナミッ
クロード回路を用いて半導体集積回路の双方向バッファ
に入力信号を供給するにあたり、論理テスタにおける双
方向バッファの入力モード・出力モードのモード設定を
出力モードとし、論理テスタ内蔵のダイナミックロード
回路と論理テスタ内蔵のコンパレータを同時に双方向バ
ッファに接続することを特徴とする請求項４に記載の半
導体集積回路のテスト方法。 - 【請求項６】 論理テスタからの信号供給の際のドライ
ブ能力を双方向バッファを構成する出力バッファのドラ
イブ能力に比べ同等以下に設定してテストを行なうこと
を特徴とする請求項４または請求項５に記載の半導体集
積回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279187A JPH09127194A (ja) | 1995-10-26 | 1995-10-26 | 半導体集積回路のテスト装置およびテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279187A JPH09127194A (ja) | 1995-10-26 | 1995-10-26 | 半導体集積回路のテスト装置およびテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09127194A true JPH09127194A (ja) | 1997-05-16 |
Family
ID=17607657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7279187A Pending JPH09127194A (ja) | 1995-10-26 | 1995-10-26 | 半導体集積回路のテスト装置およびテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09127194A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007183188A (ja) * | 2006-01-06 | 2007-07-19 | Nec Electronics Corp | 半導体試験システム、テストパターン生成方法及びテストパターン生成プログラム |
-
1995
- 1995-10-26 JP JP7279187A patent/JPH09127194A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007183188A (ja) * | 2006-01-06 | 2007-07-19 | Nec Electronics Corp | 半導体試験システム、テストパターン生成方法及びテストパターン生成プログラム |
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