JPH09116432A - Variable frequency generator and its output frequency control method - Google Patents
Variable frequency generator and its output frequency control methodInfo
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- JPH09116432A JPH09116432A JP7295988A JP29598895A JPH09116432A JP H09116432 A JPH09116432 A JP H09116432A JP 7295988 A JP7295988 A JP 7295988A JP 29598895 A JP29598895 A JP 29598895A JP H09116432 A JPH09116432 A JP H09116432A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】基準入力信号に対して所定の
周波数比を有する出力信号を出力する可変周波数発生装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable frequency generator that outputs an output signal having a predetermined frequency ratio with respect to a reference input signal.
【0002】[0002]
【従来の技術】従来より、基準入力信号に対して所定の
周波数比を有する出力信号を出力する可変周波数発生装
置は良く知られている。図3にPLL(Phase Locked L
oop )方式の可変周波数発生装置の一例を示す。この図
において、101は周波数fi の基準入力信号を発生す
る基準周波数発生器であり、例えば水晶発振器などから
構成されている。102は該基準周波数発生器101か
らの基準入力信号を1/M(Mは正の整数)に分周する
1/M分周器であり、その分周比Mが設定変更すること
ができるようになされたプログラマブルな分周器であ
る。103は該1/M分周器102の分周比Mを設定す
るための第1の分周比設定回路、104は前記1/M分
周器102からの出力信号と後述する1/N分周器10
7からの出力信号とが入力され、これら2つの入力信号
の位相差に応じた誤差信号を出力する位相比較器、10
5は該位相比較器104からの誤差信号が入力される低
域通過フィルタ(LPF)、106は該LPF105の
出力信号によりその発振周波数fo が制御される周波数
可変発振器であり、電圧制御発振器(VCO)などが用
いられる。107は前記周波数可変発振器106の出力
信号を1/N(Nは正の整数)に分周する1/N分周器
であり、この1/N分周器107も前記1/M分周器1
02と同様にプログラマブルな分周器である。108は
該1/N分周器107の分周比Nを設定するための第2
の分周比設定回路である。2. Description of the Related Art Conventionally, a variable frequency generator which outputs an output signal having a predetermined frequency ratio with respect to a reference input signal is well known. Figure 3 shows the PLL (Phase Locked L
An example of a variable frequency generator of the oop type is shown. In the figure, reference numeral 101 is a reference frequency generator for generating a reference input signal of frequency fi, and is composed of, for example, a crystal oscillator. Reference numeral 102 is a 1 / M frequency divider that divides the reference input signal from the reference frequency generator 101 into 1 / M (M is a positive integer), so that the frequency division ratio M can be changed. This is a programmable frequency divider. Reference numeral 103 denotes a first frequency division ratio setting circuit for setting the frequency division ratio M of the 1 / M frequency divider 102, and 104 denotes an output signal from the 1 / M frequency divider 102 and a 1 / N frequency division described later. Frequency 10
The output signal from 7 is input, and a phase comparator which outputs an error signal according to the phase difference between these two input signals, 10
Reference numeral 5 denotes a low pass filter (LPF) to which the error signal from the phase comparator 104 is input, reference numeral 106 denotes a frequency variable oscillator whose oscillation frequency fo is controlled by the output signal of the LPF 105, and a voltage controlled oscillator (VCO). ) And the like are used. Reference numeral 107 denotes a 1 / N frequency divider that divides the output signal of the frequency variable oscillator 106 into 1 / N (N is a positive integer). The 1 / N frequency divider 107 also has the 1 / M frequency divider. 1
Like 02, it is a programmable frequency divider. 108 is a second for setting the frequency division ratio N of the 1 / N frequency divider 107.
Is a frequency division ratio setting circuit.
【0003】このように構成された可変周波数発生装置
において、基準周波数発生器101により発生される周
波数fi の基準入力信号は、第1の分周比設定回路10
3により設定された分周比Mで1/M分周器102によ
り分周され、該1/M分周器102からは周波数fi /
Mの信号が出力される。この1/M分周器102からの
出力信号は前記位相比較器104の一方の入力端子に入
力される。また、周波数可変発振器106において発生
される周波数fo の信号は、この可変周波数発生装置の
出力信号として外部に出力されるとともに、前記1/N
分周器107に入力される。そして、該1/N分周器1
07において前記第2の分周比設定回路108に設定さ
れた分周比Nで分周され、該1/N分周器107からは
周波数fo /Nの信号が出力される。この1/N分周器
107の出力信号は前記位相比較器104の他方の入力
端子に入力される。In the variable frequency generator thus constructed, the reference input signal of the frequency fi generated by the reference frequency generator 101 is the first frequency division ratio setting circuit 10
The frequency is divided by the 1 / M frequency divider 102 at the frequency division ratio M set by 3, and the frequency f i /
The M signal is output. The output signal from the 1 / M frequency divider 102 is input to one input terminal of the phase comparator 104. Further, the signal of the frequency fo generated in the variable frequency oscillator 106 is output to the outside as an output signal of the variable frequency generator, and the 1 / N
It is input to the frequency divider 107. Then, the 1 / N frequency divider 1
At 07, the frequency is divided by the frequency division ratio N set in the second frequency division ratio setting circuit 108, and the 1 / N frequency divider 107 outputs a signal of frequency fo / N. The output signal of the 1 / N frequency divider 107 is input to the other input terminal of the phase comparator 104.
【0004】位相比較器104において、前記1/M分
周器102から出力される周波数fi /Mの信号と前記
1/N分周器107から出力される周波数fo /Nの信
号の位相が比較され、これら2つの信号の位相差に応じ
た誤差信号が出力される。この誤差信号はLPF105
を介して周波数可変発振器106に印加され、該誤差が
零になるように常に周波数可変発振器106の発振周波
数が制御される。このとき、周波数可変発振器106の
出力信号の周波数fo は、In the phase comparator 104, the phase of the signal of frequency fi / M output from the 1 / M frequency divider 102 and the phase of the signal of frequency fo / N output from the 1 / N frequency divider 107 are compared. Then, an error signal corresponding to the phase difference between these two signals is output. This error signal is LPF105
Is applied to the variable frequency oscillator 106 via the, and the oscillation frequency of the variable frequency oscillator 106 is constantly controlled so that the error becomes zero. At this time, the frequency fo of the output signal of the variable frequency oscillator 106 is
【数1】 となる。したがって、前記第1の分周比設定回路103
および第2の分周比設定回路108により、それぞれ対
応する分周器102および107の分周比MおよびNを
設定変更することにより、所望の周波数のクロック信号
を出力させることができるものである。(Equation 1) Becomes Therefore, the first frequency division ratio setting circuit 103
By changing the setting of the frequency division ratios M and N of the corresponding frequency dividers 102 and 107 respectively by the second frequency division ratio setting circuit 108, it is possible to output a clock signal of a desired frequency. .
【0005】[0005]
【発明が解決しようとする課題】上記(1)式に示され
るように、従来の可変周波数発生装置における出力信号
は、基準入力信号周波数fi のN/M倍の周波数の信号
となり、分周器107の分周比Nを設定して得られる出
力信号の周波数fo は基準入力信号周波数fi の1/M
きざみの周波数となる。したがって、より細かいステッ
プで出力信号周波数を設定できるようにするためには、
前記1/M分周器102の分周比Mを大きくすることが
必要であり、そのようにすると該1/M分周器102の
回路規模が大きくなってしまうという問題点を有してい
る。As shown in the above equation (1), the output signal in the conventional variable frequency generator becomes a signal having a frequency N / M times the reference input signal frequency fi, and the frequency divider is used. The frequency fo of the output signal obtained by setting the frequency division ratio N of 107 is 1 / M of the reference input signal frequency fi.
It becomes the frequency of the step. Therefore, in order to be able to set the output signal frequency in finer steps,
It is necessary to increase the frequency division ratio M of the 1 / M frequency divider 102, which causes a problem that the circuit scale of the 1 / M frequency divider 102 becomes large. .
【0006】そこで、本発明は、回路規模を増大するこ
となく、無段階で所望の周波数を発生することができる
可変周波数発生装置およびその出力周波数制御方法を提
供することを目的としている。Therefore, an object of the present invention is to provide a variable frequency generator capable of generating a desired frequency steplessly without increasing the circuit scale and an output frequency control method thereof.
【0007】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明の可変周波数発生装置は、基準周波数発生装
置からの基準入力信号を分周する第1のプログラマブル
分周器と、周波数可変発振器と、該周波数可変発振器の
出力を分周する第2のプログラマブル分周器と、前記第
1のプログラマブル分周器の出力と前記第2のプログラ
マブル分周器の出力とが入力される位相比較器と、該位
相比較器の出力が入力され、その出力が前記周波数可変
発振器に出力される低域通過フィルタとを有し、前記第
1のプログラマブル分周器および前記第2のプログラマ
ブル分周器のいずれか一方または両方の分周比を周期的
に変更する手段とを有するものである。また、前記分周
比を周期的に変更する手段はマイクロコントローラとさ
れているものである。In order to achieve the above object, a variable frequency generator of the present invention comprises a first programmable frequency divider for dividing a reference input signal from the reference frequency generator, and a variable frequency generator. An oscillator, a second programmable frequency divider for dividing the output of the variable frequency oscillator, and a phase comparison in which the output of the first programmable frequency divider and the output of the second programmable frequency divider are input. And a low pass filter to which the output of the phase comparator is input and the output of which is output to the variable frequency oscillator, the first programmable frequency divider and the second programmable frequency divider And a means for periodically changing one or both of the frequency division ratios. The means for periodically changing the frequency division ratio is a micro controller.
【0008】さらに、本発明の、基準周波数発生器から
の基準入力信号を分周する第1のプログラマブル分周器
と、周波数可変発振器の出力信号を分周する第2のプロ
グラマブル分周器と、前記第1のプログラマブル分周器
の出力信号と前記第2のプログラマブル分周器の出力信
号の位相を比較する位相比較器と、該位相比較器の出力
が入力される低域通過フィルタと、該低域通過フィルタ
の出力により発振周波数が制御される前記周波数可変発
振器とからなる可変周波数発生装置における出力信号周
波数制御方法は、前記第1のプログラマブル分周器およ
び前記第2のプログラマブル分周器のいずれか一方ある
いは両方の分周比を周期的に変更させることにより前記
周波数可変発振器の発振周波数を制御する方法である。Further, according to the present invention, a first programmable frequency divider for dividing a reference input signal from a reference frequency generator, and a second programmable frequency divider for dividing an output signal of a variable frequency oscillator, A phase comparator that compares the output signal of the first programmable frequency divider and the output signal of the second programmable frequency divider; a low-pass filter to which the output of the phase comparator is input; An output signal frequency control method in a variable frequency generator comprising the frequency variable oscillator whose oscillation frequency is controlled by the output of a low-pass filter is provided in the first programmable frequency divider and the second programmable frequency divider. This is a method of controlling the oscillation frequency of the variable frequency oscillator by periodically changing one or both of the frequency division ratios.
【0009】[0009]
【発明の実施の形態】図1は、本発明の可変周波数発生
装置の一実施の形態を示すブロック図である。この図に
おいて、11は周波数fi の基準入力信号を発生する基
準周波数発生器であり、例えば水晶発振器などから構成
されている。12は該基準周波数発生器11からの基準
入力信号を1/M(Mは正の整数)に分周する第1のプ
ログラマブル分周器、13は該第1のプログラマブル分
周器12における分周比Mを設定するための第1の分周
比設定レジスタ、14は前記第1のプログラマブル分周
器12の出力信号と後述する第2のプログラマブル分周
器17の出力信号とが入力され、両信号の位相差に応じ
た誤差信号を出力する位相比較器、15は該位相比較器
14の出力が入力される低域通過フィルタ(LPF)、
16は該LPF15の出力により発振周波数fo が制御
される周波数可変発振器であり、例えば電圧制御発振器
(VCO)などが用いられている。また、17は該周波
数可変発振器16の出力信号を1/N(Nは正の整数)
に分周する第2のプログラマブル分周器、18は該第2
のプログラマブル分周器17の分周比Nを設定するため
の第2の分周比設定レジスタである。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing an embodiment of a variable frequency generator of the present invention. In this figure, reference numeral 11 is a reference frequency generator for generating a reference input signal of frequency fi, and is composed of, for example, a crystal oscillator. Reference numeral 12 is a first programmable frequency divider for dividing the reference input signal from the reference frequency generator 11 into 1 / M (M is a positive integer), and 13 is frequency division in the first programmable frequency divider 12. A first frequency division ratio setting register for setting the ratio M, 14 receives an output signal of the first programmable frequency divider 12 and an output signal of a second programmable frequency divider 17 described later, A phase comparator that outputs an error signal corresponding to the phase difference between the signals, 15 is a low pass filter (LPF) to which the output of the phase comparator 14 is input,
Reference numeral 16 is a frequency variable oscillator whose oscillation frequency fo is controlled by the output of the LPF 15, and is, for example, a voltage controlled oscillator (VCO). Reference numeral 17 denotes 1 / N (N is a positive integer) of the output signal of the variable frequency oscillator 16.
A second programmable frequency divider for dividing into
2 is a second frequency division ratio setting register for setting the frequency division ratio N of the programmable frequency divider 17.
【0010】また、19はシングルチップマイクロコン
ピュータなどのマイクロコントローラであり、前記第1
の分周比設定レジスタ13および第2の分周比設定レジ
スタ18に接続されており、これら第1および第2の分
周比設定レジスタ13および18の内容をプログラムに
より書き換えることができるようになされている。Reference numeral 19 is a microcontroller such as a single-chip microcomputer,
Are connected to the frequency division ratio setting register 13 and the second frequency division ratio setting register 18, and the contents of these first and second frequency division ratio setting registers 13 and 18 can be rewritten by a program. ing.
【0011】このように構成された可変周波数発生装置
において、図3に記載した従来の可変周波数発生装置の
場合と同様に、基準周波数発生器11により発生される
周波数fi の基準入力信号は、第1の分周比設定レジス
タ13に設定された分周比Mで第1のプログラマブル分
周器12により分周され、該第1のプログラマブル分周
器12からは周波数fi /Mの信号が出力される。この
第1のプログラマブル分周器12からの出力信号は前記
位相比較器14の一方の入力端子に入力される。In the variable frequency generator thus constructed, the reference input signal of the frequency fi generated by the reference frequency generator 11 is the same as in the conventional variable frequency generator shown in FIG. The frequency is divided by the first programmable frequency divider 12 at the frequency division ratio M set in the frequency division ratio setting register 13 of 1, and a signal of frequency fi / M is output from the first programmable frequency divider 12. It The output signal from the first programmable frequency divider 12 is input to one input terminal of the phase comparator 14.
【0012】また、周波数可変発振器16により発生さ
れる周波数fo の信号は、この可変周波数発生装置の出
力信号として外部に出力されるとともに、前記第2の分
周比設定レジスタ18に設定された分周比Nで第2のプ
ログラマブル分周器17において分周され、該第2のプ
ログラマブル分周器17からは周波数fo /Nの信号が
出力される。この第2のプログラマブル分周器17の出
力信号は位相比較器14の他方の入力端子に入力され
る。The signal of the frequency fo generated by the variable frequency oscillator 16 is output to the outside as an output signal of the variable frequency generator, and at the same time, is set by the second frequency division ratio setting register 18. The frequency is divided by the second programmable frequency divider 17 by the frequency ratio N, and the signal of the frequency fo / N is output from the second programmable frequency divider 17. The output signal of the second programmable frequency divider 17 is input to the other input terminal of the phase comparator 14.
【0013】位相比較器14において、前記第1のプロ
グラマブル分周器12から出力される周波数fi /Mの
信号と前記第2のプログラマブル分周器17から出力さ
れる周波数fo /Nの信号の位相が比較されて、これら
2つの信号の位相差に応じた誤差信号が出力される。こ
の誤差信号はLPF15を介して周波数可変発振器16
に印加され、該誤差が零になるように常に周波数可変発
振器16の発振周波数が制御される。In the phase comparator 14, the phase of the signal of frequency fi / M output from the first programmable frequency divider 12 and the signal of frequency fo / N output from the second programmable frequency divider 17 Are compared, and an error signal corresponding to the phase difference between these two signals is output. This error signal is sent to the frequency variable oscillator 16 via the LPF 15.
The oscillation frequency of the variable frequency oscillator 16 is constantly controlled so that the error becomes zero.
【0014】前述したように、このように構成された可
変周波数発生装置において発生される出力信号の周波数
は、前記(1)式に示すように、fo =(N/M)・f
i となるのであるが、本発明においては、前記第1の分
周比設定レジスタ13および第2の分周比設定レジスタ
18の一方、あるいは両方の内容をマイクロコントロー
ラ19により周期的に書き換えて、当該分周器の分周比
を変更させるものである。これにより、以下に説明する
ように、出力信号の周波数を無段階で設定することがで
きるようになる。As described above, the frequency of the output signal generated in the variable frequency generator having such a configuration is fo = (N / M) .f as shown in the equation (1).
In the present invention, the contents of one or both of the first frequency division ratio setting register 13 and the second frequency division ratio setting register 18 are periodically rewritten by the microcontroller 19, The frequency division ratio of the frequency divider is changed. This allows the frequency of the output signal to be set steplessly, as will be described below.
【0015】本発明の一実施の形態として、第2の分周
比設定レジスタ18の内容Nを周期的に変更させる場合
を例にとって、図2を参照して説明する。図2は第2の
分周比設定レジスタ18に設定される分周比データの変
化の様子を示すものであり、まず、時刻to において、
マイクロコントローラ19により前記第2の分周比設定
レジスタ18にn1 が書き込まれ、第2のプログラマブ
ル分周器17の分周比Nがn1 に設定される。これによ
り、第2のプログラマブル分周器17は入力信号fo を
1/n1 に分周し、周波数fo /n1 の信号を出力す
る。そして、T1時間経過後の時刻t1 に、マイクロコ
ントローラ19により前記第2の分周比設定レジスタ1
8にn1 +1が書き込まれる。これにより、第2のプロ
グラマブル分周器17の分周比はn1 +1に変更され、
該第2のプログラマブル分周器からは周波数fo /(n
1 +1)の信号が出力される。さらに、T2 時間経過後
の時刻t2 に、再び分周比が同様にしてn1 に設定さ
れ、T1 時間経過後の時刻t3にはn1 +1に設定さ
れ、以後、周期的に分周比が変更される。As an embodiment of the present invention, a case where the content N of the second frequency division ratio setting register 18 is periodically changed will be described with reference to FIG. FIG. 2 shows how the frequency division ratio data set in the second frequency division ratio setting register 18 changes. First, at time to,
The microcontroller 19 writes n 1 into the second frequency division ratio setting register 18, and the frequency division ratio N of the second programmable frequency divider 17 is set to n 1 . As a result, the second programmable frequency divider 17 divides the input signal fo into 1 / n 1 and outputs a signal of frequency fo / n 1 . Then, at time t 1 after the lapse of T 1 time, the second dividing ratio setting register 1
N 1 +1 is written in 8. As a result, the frequency division ratio of the second programmable frequency divider 17 is changed to n 1 +1.
From the second programmable frequency divider, the frequency fo / (n
1 + 1) signal is output. Further, at time t 2 after the elapse of T2 time, the frequency division ratio is similarly set to n 1 again, and at time t 3 after the elapse of T1 time, it is set to n 1 +1. The ratio is changed.
【0016】すなわち、第2のプログラマブル分周器1
7から位相比較器14には、T1 時間は周波数がfo /
n1 の信号、次のT2 時間は周波数fo /(n1 +1)
の信号、次のT1 時間はfo /n1 の信号、というよう
に、周期的に異なる分周比で分周された信号が入力され
ることとなる。したがって、位相比較器14からは、第
1のプログラマブル分周器12から出力される周波数f
i /Mの信号と前記第2のプログラム分周器17からの
周波数fo /n1 の信号との位相差に応じた誤差信号が
T1 期間出力され、次のT2 期間は周波数fi /Mの信
号と周波数fo(n1 +1)の信号との位相差に応じた
誤差信号が出力され、以後、交互にこれらの誤差信号が
出力され、LPF15に入力される。ここで、前記分周
比Nの変更される周期(T1 +T2 )をLPF15の遮
断周波数よりも長い周期に設定してあるものとすると、
該LPF15からは上記誤差信号が平均化された直流の
制御信号が出力され、周波数可変発振器16に印加され
ることとなる。That is, the second programmable frequency divider 1
7 to the phase comparator 14, the frequency is fo /
n 1 signal, the next T 2 time has frequency fo / (n 1 +1)
, A signal of fo / n 1 for the next T1 time, and a signal divided by a periodically different dividing ratio is input. Therefore, the phase comparator 14 outputs the frequency f output from the first programmable frequency divider 12.
An error signal corresponding to the phase difference between the signal of i / M and the signal of frequency fo / n 1 from the second program frequency divider 17 is output for T1 period, and the signal of frequency fi / M is output for the next T2 period. And an error signal corresponding to the phase difference between the signal of frequency fo (n 1 +1) is output, and thereafter, these error signals are alternately output and input to the LPF 15. Here, assuming that the cycle (T1 + T2) in which the frequency division ratio N is changed is set to a cycle longer than the cutoff frequency of the LPF 15,
A DC control signal obtained by averaging the error signal is output from the LPF 15 and applied to the frequency variable oscillator 16.
【0017】したがって、該周波数可変発振器16から
出力される信号の周波数fo は、Therefore, the frequency fo of the signal output from the variable frequency oscillator 16 is
【数2】 となる。この(2)式と前述した(1)式とを比較する
と、第2のプログラマブル分周器17の分周比Nがn1
+T2 /(T1 +T2 )に変更されていることと等価で
あることがわかる。(Equation 2) Becomes Comparing this equation (2) with the aforementioned equation (1), the frequency division ratio N of the second programmable frequency divider 17 is n 1
It can be seen that this is equivalent to the change to + T2 / (T1 + T2).
【0018】すなわち、このように分周比Nを周期的に
変更することにより、プログラマブル分周器17の分周
比Nを整数でない値とすることが可能となり、基準入力
信号周波数の実数倍の周波数を有する出力信号を発生さ
せることができるようになる。そして、1周期(T1 +
T2 )中の分周比がn1 である期間T1 と分周比がn1
+1である期間T2 とのデューティ比を変更することに
より、分周比としてn1 とn1 +1との間の任意の値を
設定することができ、無段階の入出力周波数比を得るこ
とができる。例えば、分周比として、まず、初期値no
およびno +1を使用してデューティ比を連続して変更
させ、次に、分周比をno +1およびno +2として同
様にデューティ比を連続して変化させ、以下同様に順次
制御することにより、無段階で出力周波数を変化させて
いくことも可能である。That is, by cyclically changing the frequency division ratio N in this manner, the frequency division ratio N of the programmable frequency divider 17 can be set to a value which is not an integer, and is a real multiple of the reference input signal frequency. It becomes possible to generate an output signal having a frequency. And one cycle (T1 +
T2) dividing ratio division ratio in the period T1 is n 1 in the n 1
By changing the duty ratio with the period T2 which is +1, it is possible to set an arbitrary value between n 1 and n 1 +1 as the frequency division ratio, and to obtain a stepless input / output frequency ratio. it can. For example, as the frequency division ratio, first, the initial value no
And no +1 are used to continuously change the duty ratio, and then the frequency division ratio is continuously changed similarly as no +1 and no +2. It is also possible to change the output frequency in stages.
【0019】分周比Nの設定は、上述したようにマイク
ロコントローラ19により実行されているので、これら
の制御は、ソフトウエアにより容易に行うことができ
る。また、この可変周波数発生装置が組み込まれる機器
にマイクロコントローラが搭載されている場合には、該
マイクロコントローラにより上述した分周比の設定処理
を実行させることができる。Since the setting of the frequency division ratio N is executed by the microcontroller 19 as described above, these controls can be easily performed by software. Further, in the case where the device in which this variable frequency generator is incorporated is equipped with a microcontroller, the above-mentioned frequency division ratio setting processing can be executed by the microcontroller.
【0020】なお、上記においては、T1 の期間におけ
る分周比をn1 とし、T2 の期間における分周比をn1
+1として、両期間における分周比の差が1であるもの
としたが、必ずしもこれに限られることはなく、T2 の
期間における分周比を他の値としてもよい。また、上述
した実施の形態においては、第2のプログラマブル分周
器17の分周比Nを周期的に変更させているが、第1の
プログラマブル分周器12の分周比Mを周期的に変更さ
せることによっても、同様に発生される信号の周波数を
制御することができることは明らかである。さらに、第
1および第2のプログラマブル分周器双方の分周比を変
更させるようにしても、同様に無段階の入出力周波数比
を得ることが可能である。In the above, the frequency division ratio during the period T1 is n 1, and the frequency division ratio during the period T2 is n 1
Although the difference between the frequency division ratios in both periods is 1 as +1, the frequency division ratio is not limited to this, and the frequency division ratio in the period T2 may be another value. Further, in the above-described embodiment, the frequency division ratio N of the second programmable frequency divider 17 is periodically changed, but the frequency division ratio M of the first programmable frequency divider 12 is periodically changed. Obviously, the frequency of the signal similarly generated can be controlled by changing the frequency. Further, even if the frequency division ratios of both the first and second programmable frequency dividers are changed, it is possible to similarly obtain a stepless input / output frequency ratio.
【0021】さらにまた、上述した実施の形態において
は、マイクロコントローラ19により分周比設定レジス
タ13あるいは18の内容を書き換えることにより、分
周比の変更を行っているが、必ずしもこれに限られるこ
とはなく、ハードウエアにより同一の機能を実現しても
良いことは明らかである。Furthermore, in the above-mentioned embodiment, the frequency division ratio is changed by rewriting the contents of the frequency division ratio setting register 13 or 18 by the microcontroller 19, but this is not always the case. However, it is clear that the same function may be realized by hardware.
【0022】本発明の可変周波数発生装置を、例えばデ
ジタルオーディオ機器に使用した場合には、デジタルオ
ーディオ機器にはその制御を行うためのマイクロコント
ローラが搭載されているので、無段階でピッチの調整を
行うことのできる機器を安価に提供することが可能とな
る。When the variable frequency generator of the present invention is used in, for example, a digital audio device, the digital audio device is equipped with a microcontroller for controlling it, so that the pitch can be adjusted steplessly. It becomes possible to provide equipment that can be performed at low cost.
【0023】[0023]
【発明の効果】本発明の可変周波数発生装置およびその
出力周波数制御方法によれば、分周回路などの回路規模
を増大させることなく、無段階で所望の周波数を発生す
ることが可能となる。According to the variable frequency generator and the output frequency control method thereof of the present invention, it is possible to generate a desired frequency steplessly without increasing the circuit scale of the frequency dividing circuit and the like.
【図1】本発明の可変周波数発生装置の実施の形態を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of a variable frequency generator of the present invention.
【図2】本発明の可変周波数発生装置における分周比の
制御の様子を示す図である。FIG. 2 is a diagram showing how the frequency division ratio is controlled in the variable frequency generator of the present invention.
【図3】従来の可変周波数発生装置の一例を示すブロッ
ク図である。FIG. 3 is a block diagram showing an example of a conventional variable frequency generator.
11、101 基準周波数発生器 12 第1のプログラマブル分周器 13 第1の分周比設定レジスタ 14、104 位相比較器 15、105 低域通過フィルタ(LPF) 16、106 可変周波数発振器 17 第2のプログラマブル分周器 18 第2の分周比設定レジスタ 19 マイクロコントローラ 102 1/M分周器 103、108 分周比設定回路 107 1/N分周器 11, 101 Reference frequency generator 12 First programmable frequency divider 13 First frequency division ratio setting register 14, 104 Phase comparator 15, 105 Low pass filter (LPF) 16, 106 Variable frequency oscillator 17 Second Programmable frequency divider 18 Second frequency division ratio setting register 19 Microcontroller 102 1 / M frequency divider 103, 108 Frequency division ratio setting circuit 107 1 / N frequency divider
Claims (3)
を分周する第1のプログラマブル分周器と、 周波数可変発振器と、 該周波数可変発振器の出力を分周する第2のプログラマ
ブル分周器と、 前記第1のプログラマブル分周器の出力と前記第2のプ
ログラマブル分周器の出力とが入力される位相比較器
と、 該位相比較器の出力が入力され、その出力が前記周波数
可変発振器に印加される低域通過フィルタと、 前記第1のプログラマブル分周器および前記第2のプロ
グラマブル分周器のいずれか一方または両方の分周比を
周期的に変更する手段とを有することを特徴とする可変
周波数発生装置。1. A first programmable frequency divider for dividing a reference input signal from a reference frequency generator, a variable frequency oscillator, and a second programmable frequency divider for dividing an output of the variable frequency oscillator. A phase comparator to which the output of the first programmable frequency divider and the output of the second programmable frequency divider are input, and the output of the phase comparator, the output of which is input to the frequency variable oscillator. A low-pass filter to be applied, and means for periodically changing the frequency division ratio of one or both of the first programmable frequency divider and the second programmable frequency divider. Variable frequency generator.
イクロコントローラであることを特徴とする前記請求項
1記載の可変周波数発生装置。2. The variable frequency generator according to claim 1, wherein the means for periodically changing the division ratio is a microcontroller.
分周する第1のプログラマブル分周器と、周波数可変発
振器の出力信号を分周する第2のプログラマブル分周器
と、前記第1のプログラマブル分周器の出力信号と前記
第2のプログラマブル分周器の出力信号の位相を比較す
る位相比較器と、該位相比較器の出力が入力される低域
通過フィルタと、該低域通過フィルタの出力により発振
周波数が制御される前記周波数可変発振器とからなる可
変周波数発生装置における出力信号周波数制御方法であ
って、 前記第1のプログラマブル分周器および前記第2のプロ
グラマブル分周器のいずれか一方あるいは両方の分周比
を周期的に変更させることにより前記周波数可変発振器
の発振周波数を制御する出力周波数制御方法。3. A first programmable frequency divider for dividing a reference input signal from a reference frequency generator, a second programmable frequency divider for dividing an output signal of a variable frequency oscillator, and the first programmable frequency divider. A phase comparator for comparing the phases of the output signal of the programmable frequency divider and the output signal of the second programmable frequency divider, a low-pass filter to which the output of the phase comparator is input, and the low-pass filter An output signal frequency control method in a variable frequency generator comprising the frequency variable oscillator whose oscillation frequency is controlled by the output of, wherein either the first programmable frequency divider or the second programmable frequency divider is provided. An output frequency control method for controlling the oscillation frequency of the variable frequency oscillator by periodically changing one or both of the frequency division ratios.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7295988A JPH09116432A (en) | 1995-10-20 | 1995-10-20 | Variable frequency generator and its output frequency control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP7295988A JPH09116432A (en) | 1995-10-20 | 1995-10-20 | Variable frequency generator and its output frequency control method |
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Publication Number | Publication Date |
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JPH09116432A true JPH09116432A (en) | 1997-05-02 |
Family
ID=17827688
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Country Status (1)
Country | Link |
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JP (1) | JPH09116432A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998038744A1 (en) * | 1997-02-27 | 1998-09-03 | Seiko Epson Corporation | Oscillator and method for setting oscillation frequency of the same |
KR100471156B1 (en) * | 2002-12-03 | 2005-03-10 | 삼성전기주식회사 | Device for generating wide tunable frequency using frequency division |
-
1995
- 1995-10-20 JP JP7295988A patent/JPH09116432A/en active Pending
Cited By (4)
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US6337600B1 (en) | 1997-02-27 | 2002-01-08 | Seiko Epson Corporation | Oscillator and oscillation frequency setting method for the oscillator |
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