JPH09116122A - スイッチング用半導体素子、プログラム可能な機能装置および記憶可能なスイッチング方法 - Google Patents
スイッチング用半導体素子、プログラム可能な機能装置および記憶可能なスイッチング方法Info
- Publication number
- JPH09116122A JPH09116122A JP7272333A JP27233395A JPH09116122A JP H09116122 A JPH09116122 A JP H09116122A JP 7272333 A JP7272333 A JP 7272333A JP 27233395 A JP27233395 A JP 27233395A JP H09116122 A JPH09116122 A JP H09116122A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- switching
- disconnecting
- memory
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 書込速度が速く、コンパクトで製造が容易で
あり、かつ、信頼性の高いスイッチング用半導体素子等
を提供する。 【解決手段】 継断用トランジスタＳＴＲ１１のしきい
値は−７Ｖ〜７Ｖのままで、記憶用トランジスタＰＴＲ
１１のチャネル領域ＰＣの不純物濃度を調整することに
より、記憶用トランジスタＰＴＲ１１のしきい値のみ
を、０．５Ｖ〜１３Ｖになるよう調整する。したがっ
て、記憶用トランジスタＰＴＲ１１にスプリットゲート
構造を用いることなく、誤書込み、誤確認を排除するこ
とができる。このため、チャネル領域ＰＣの長さが長く
なることがない。この結果、書込み速度が遅くなること
はなく、チップ面積が大きくなることもない。さらに、
記憶用トランジスタＰＴＲ１１の内容を消去した場合の
確認を容易に行なうことができる。記憶用トランジスタ
ＰＴＲ１１の部分のマスク形状も単純なものとなる。
あり、かつ、信頼性の高いスイッチング用半導体素子等
を提供する。 【解決手段】 継断用トランジスタＳＴＲ１１のしきい
値は−７Ｖ〜７Ｖのままで、記憶用トランジスタＰＴＲ
１１のチャネル領域ＰＣの不純物濃度を調整することに
より、記憶用トランジスタＰＴＲ１１のしきい値のみ
を、０．５Ｖ〜１３Ｖになるよう調整する。したがっ
て、記憶用トランジスタＰＴＲ１１にスプリットゲート
構造を用いることなく、誤書込み、誤確認を排除するこ
とができる。このため、チャネル領域ＰＣの長さが長く
なることがない。この結果、書込み速度が遅くなること
はなく、チップ面積が大きくなることもない。さらに、
記憶用トランジスタＰＴＲ１１の内容を消去した場合の
確認を容易に行なうことができる。記憶用トランジスタ
ＰＴＲ１１の部分のマスク形状も単純なものとなる。
Description
【０００１】
【発明の属する技術分野】この発明はスイッチング用半
導体素子に関し、特に、記憶用素子と継断用素子とを備
えたスイッチング用半導体素子に関する。
導体素子に関し、特に、記憶用素子と継断用素子とを備
えたスイッチング用半導体素子に関する。
【０００２】
【関連技術】ユーザーが手元で論理機能を書込むことが
できるＬＳＩとして、ＰＬＤ（Programmable Logic Dev
ice）が知られている。ＰＬＤは、あらかじめチップ上
に多くの論理回路等を配置するとともに、論理回路等相
互を、プログラム可能なスイッチを介して接続するよう
構成したものである。ＰＬＤのスイッチとして、図９Ａ
に示すスイッチＳＷが考えられる。
できるＬＳＩとして、ＰＬＤ（Programmable Logic Dev
ice）が知られている。ＰＬＤは、あらかじめチップ上
に多くの論理回路等を配置するとともに、論理回路等相
互を、プログラム可能なスイッチを介して接続するよう
構成したものである。ＰＬＤのスイッチとして、図９Ａ
に示すスイッチＳＷが考えられる。
【０００３】スイッチＳＷは、プログラム用のトランジ
スタＴＲ１およびスイッチ用のトランジスタＴＲ２を図
９Ａのように接続することにより構成する。プログラム
用のトランジスタＴＲ１は、スプリットゲート構造を持
つＥＰＲＯＭ（ErectricallyProgrammable Read Only M
emory）である。また、トランジスタＴＲ１およびＴＲ
２の、フローティングゲートＦＧ相互、コントロールゲ
ートＣＧ相互は、ともに、連続的に形成されている。
スタＴＲ１およびスイッチ用のトランジスタＴＲ２を図
９Ａのように接続することにより構成する。プログラム
用のトランジスタＴＲ１は、スプリットゲート構造を持
つＥＰＲＯＭ（ErectricallyProgrammable Read Only M
emory）である。また、トランジスタＴＲ１およびＴＲ
２の、フローティングゲートＦＧ相互、コントロールゲ
ートＣＧ相互は、ともに、連続的に形成されている。
【０００４】プログラム用のトランジスタＴＲ１に継断
情報を記憶させる書込モードにおいては、端子ＥＳ、Ｅ
Ｄ、コントロールゲートＣＧに適当な電圧を印加する。
こうすることにより、フローティングゲートＦＧに電子
または正孔を取込み、トランジスタＴＲ１のしきい値を
変化させる。トランジスタＴＲ１のしきい値は、たとえ
ば、８．５Ｖ〜−５．５Ｖの間で変化させる。
情報を記憶させる書込モードにおいては、端子ＥＳ、Ｅ
Ｄ、コントロールゲートＣＧに適当な電圧を印加する。
こうすることにより、フローティングゲートＦＧに電子
または正孔を取込み、トランジスタＴＲ１のしきい値を
変化させる。トランジスタＴＲ１のしきい値は、たとえ
ば、８．５Ｖ〜−５．５Ｖの間で変化させる。
【０００５】一方、プログラム用のトランジスタＴＲ１
とスイッチ用のトランジスタＴＲ２とは、フローティン
グゲートＦＧを共通にしている。したがって、プログラ
ム用のトランジスタＴＲ１のフローティングゲートＦＧ
に取込まれた電子または正孔は、同時に、スイッチ用の
トランジスタＴＲ２のしきい値をも変化させる。トラン
ジスタＴＲ１のしきい値が上述のように変化した場合、
トランジスタＴＲ２のしきい値は、たとえば、７Ｖ〜−
７Ｖの間で変化する。
とスイッチ用のトランジスタＴＲ２とは、フローティン
グゲートＦＧを共通にしている。したがって、プログラ
ム用のトランジスタＴＲ１のフローティングゲートＦＧ
に取込まれた電子または正孔は、同時に、スイッチ用の
トランジスタＴＲ２のしきい値をも変化させる。トラン
ジスタＴＲ１のしきい値が上述のように変化した場合、
トランジスタＴＲ２のしきい値は、たとえば、７Ｖ〜−
７Ｖの間で変化する。
【０００６】このように、トランジスタＴＲ１を通じて
フローティングゲートＦＧに電子または正孔を取込み、
これにより、トランジスタＴＲ２のしきい値を変化させ
る。
フローティングゲートＦＧに電子または正孔を取込み、
これにより、トランジスタＴＲ２のしきい値を変化させ
る。
【０００７】通常の運転モードにおいては、コントロー
ルゲートＣＧに、たとえば、０Ｖを印加する。スイッチ
用のトランジスタＴＲ２は、そのしきい値により、ＯＮ
状態またはＯＦＦ状態を呈する。このようにして、トラ
ンジスタＴＲ１に書込まれた継断情報にしたがい、トラ
ンジスタＴＲ２が、配線Ｌ１と配線Ｌ２とを継断する。
ルゲートＣＧに、たとえば、０Ｖを印加する。スイッチ
用のトランジスタＴＲ２は、そのしきい値により、ＯＮ
状態またはＯＦＦ状態を呈する。このようにして、トラ
ンジスタＴＲ１に書込まれた継断情報にしたがい、トラ
ンジスタＴＲ２が、配線Ｌ１と配線Ｌ２とを継断する。
【０００８】図９Ｂ、Ｃに、それぞれ、プログラム用の
トランジスタＴＲ１、スイッチ用のトランジスタＴＲ２
の断面構成を示す。また、図１０に、スイッチＳＷの平
面構成の一部を示す。
トランジスタＴＲ１、スイッチ用のトランジスタＴＲ２
の断面構成を示す。また、図１０に、スイッチＳＷの平
面構成の一部を示す。
【０００９】
【発明が解決しようとする課題】しかし、上記のような
スイッチＳＷには、次のような問題点がある。プログラ
ム用のトランジスタＴＲ１は、スプリットゲート型のＥ
ＰＲＯＭであるため、図９Ｂに示すように、スプリット
ゲートＳＧの分だけチャネルＣＨの長さが長い。このた
め、トランジスタＴＲ１にＯＮ／ＯＦＦ情報を書込む際
の書込み速度が遅い。また、ＬＳＩのチップ面積が大き
くなる。
スイッチＳＷには、次のような問題点がある。プログラ
ム用のトランジスタＴＲ１は、スプリットゲート型のＥ
ＰＲＯＭであるため、図９Ｂに示すように、スプリット
ゲートＳＧの分だけチャネルＣＨの長さが長い。このた
め、トランジスタＴＲ１にＯＮ／ＯＦＦ情報を書込む際
の書込み速度が遅い。また、ＬＳＩのチップ面積が大き
くなる。
【００１０】さらに、トランジスタＴＲ１の内容を消去
した場合の確認が困難である。これは、つぎの理由によ
る。上述の例の場合、トランジスタＴＲ１が消去状態で
ある場合のしきい値は−５．５Ｖ以下である。したがっ
て、図９Ａに示すコントロールゲートＣＧに−５．５Ｖ
を印加したとき、端子ＥＳ、ＥＤ間が導通状態となるか
否かにより、トランジスタＴＲ１が消去状態である否か
を確認すればよい。
した場合の確認が困難である。これは、つぎの理由によ
る。上述の例の場合、トランジスタＴＲ１が消去状態で
ある場合のしきい値は−５．５Ｖ以下である。したがっ
て、図９Ａに示すコントロールゲートＣＧに−５．５Ｖ
を印加したとき、端子ＥＳ、ＥＤ間が導通状態となるか
否かにより、トランジスタＴＲ１が消去状態である否か
を確認すればよい。
【００１１】ところが、トランジスタＴＲ１は、コント
ロールゲートＣＧと接続されたスプリットゲートＳＧを
有しているため、チャネル部ＣＨのうち、スプリットゲ
ートＳＧに対応する部分がＯＮ状態にならない限り、端
子ＥＳ、ＥＤ間は導通状態とならない。一方、チャネル
部ＣＨのうち、スプリットゲートＳＧに対応する部分の
しきい値は、一定値１．５Ｖに設定されている。
ロールゲートＣＧと接続されたスプリットゲートＳＧを
有しているため、チャネル部ＣＨのうち、スプリットゲ
ートＳＧに対応する部分がＯＮ状態にならない限り、端
子ＥＳ、ＥＤ間は導通状態とならない。一方、チャネル
部ＣＨのうち、スプリットゲートＳＧに対応する部分の
しきい値は、一定値１．５Ｖに設定されている。
【００１２】このため、コントロールゲートＣＧに−
５．５Ｖを印加した状態では、端子ＥＳ、ＥＤ間は導通
状態とならず、トランジスタＴＲ１が消去状態であるか
否かの確認をすることができないのである。したがっ
て、スイッチＳＷの信頼性が低下する。
５．５Ｖを印加した状態では、端子ＥＳ、ＥＤ間は導通
状態とならず、トランジスタＴＲ１が消去状態であるか
否かの確認をすることができないのである。したがっ
て、スイッチＳＷの信頼性が低下する。
【００１３】さらに、図９Ｂに示すように、スプリット
ゲートＳＧの下部においては、フローティングゲートＦ
Ｇを取り除いておく必要がある。このため、図１０に示
すように、特に、トランジスタＴＲ１の部分のマスク形
状が複雑になり、位置合わせが難しい。
ゲートＳＧの下部においては、フローティングゲートＦ
Ｇを取り除いておく必要がある。このため、図１０に示
すように、特に、トランジスタＴＲ１の部分のマスク形
状が複雑になり、位置合わせが難しい。
【００１４】また、トランジスタＴＲ１部のフローティ
ングゲートＦＧをパタニングするためのマスク２、トラ
ンジスタＴＲ１部のスプリットゲートＳＧおよびコント
ロールゲートＣＧをパタニングするためのマスク４、ト
ランジスタＴＲ２部のフローティングゲートＦＧおよび
コントロールゲートＣＧをパタニングするためのマスク
６を、この順に作用させている。このため、マスキング
工程が多くなる。
ングゲートＦＧをパタニングするためのマスク２、トラ
ンジスタＴＲ１部のスプリットゲートＳＧおよびコント
ロールゲートＣＧをパタニングするためのマスク４、ト
ランジスタＴＲ２部のフローティングゲートＦＧおよび
コントロールゲートＣＧをパタニングするためのマスク
６を、この順に作用させている。このため、マスキング
工程が多くなる。
【００１５】このような問題を解決するために、図９Ａ
において、プログラム用のトランジスタＴＲ１の替り
に、スプリットゲートＳＧを持たないプログラム用のト
ランジスタＴＲＱを用いる方法が考えられる。図１１
に、プログラム用のトランジスタＴＲＱのみを抜き出し
た回路図の一部を示す。
において、プログラム用のトランジスタＴＲ１の替り
に、スプリットゲートＳＧを持たないプログラム用のト
ランジスタＴＲＱを用いる方法が考えられる。図１１
に、プログラム用のトランジスタＴＲＱのみを抜き出し
た回路図の一部を示す。
【００１６】スプリットゲートＳＧを持たないプログラ
ム用のトランジスタＴＲＱを用いることにより、スプリ
ットゲートＳＧを有するために生ずる上述の各問題点を
解決することができる。しかし、スプリットゲートＳＧ
を持たないプログラム用のトランジスタＴＲＱを用いる
ことにより、つぎのような問題が生ずる。
ム用のトランジスタＴＲＱを用いることにより、スプリ
ットゲートＳＧを有するために生ずる上述の各問題点を
解決することができる。しかし、スプリットゲートＳＧ
を持たないプログラム用のトランジスタＴＲＱを用いる
ことにより、つぎのような問題が生ずる。
【００１７】プログラム用のトランジスタＴＲＱ１１に
ＯＦＦ情報を書込む場合、図１１に示すように、ゲート
ラインＣＧ１に”１２Ｖ”、ドレインラインＥＤ１に”
７Ｖ”を与えるとともに、その他の線および端子ＥＳ１
１...に”０Ｖ”を印加する。これにより、トランジス
タＴＲＱ１１のフローティングゲートＦＧに電子が取込
まれる。このため、トランジスタＴＲＱ１１のしきい値
は上昇する（８．５Ｖ）。すなわち、トランジスタＴＲ
Ｑ１１に、ＯＦＦ状態が書込まれる。
ＯＦＦ情報を書込む場合、図１１に示すように、ゲート
ラインＣＧ１に”１２Ｖ”、ドレインラインＥＤ１に”
７Ｖ”を与えるとともに、その他の線および端子ＥＳ１
１...に”０Ｖ”を印加する。これにより、トランジス
タＴＲＱ１１のフローティングゲートＦＧに電子が取込
まれる。このため、トランジスタＴＲＱ１１のしきい値
は上昇する（８．５Ｖ）。すなわち、トランジスタＴＲ
Ｑ１１に、ＯＦＦ状態が書込まれる。
【００１８】しかし、トランジスタＴＲＱ１１と同列の
トランジスタＴＲＱ２１...のうち、たとえば、トラン
ジスタＴＲＱ２１が、ＯＮ状態であったとすると、しき
い値は−５．５Ｖである。このため、トランジスタＴＲ
Ｑ１１に対する書込の際、ゲートラインＣＧ２に”０
Ｖ”しか印加されていないにもかかわらず、トランジス
タＴＲＱ２１には大きいドレイン電流が流れる。この結
果、トランジスタＴＲＱ２１のフローティングゲートＦ
Ｇにも電子が取込まれ、しきい値が上昇し、トランジス
タＴＲＱ２１に書込まれていた、ＯＮ状態が失われてし
まう。
トランジスタＴＲＱ２１...のうち、たとえば、トラン
ジスタＴＲＱ２１が、ＯＮ状態であったとすると、しき
い値は−５．５Ｖである。このため、トランジスタＴＲ
Ｑ１１に対する書込の際、ゲートラインＣＧ２に”０
Ｖ”しか印加されていないにもかかわらず、トランジス
タＴＲＱ２１には大きいドレイン電流が流れる。この結
果、トランジスタＴＲＱ２１のフローティングゲートＦ
Ｇにも電子が取込まれ、しきい値が上昇し、トランジス
タＴＲＱ２１に書込まれていた、ＯＮ状態が失われてし
まう。
【００１９】また、トランジスタＴＲＱ１１に書込んだ
情報を確認する場合にも、同様の不都合が生ずる。すな
わち、誤書込み、誤読み出しを生ずるおそれが高いた
め、信頼性が低下する。
情報を確認する場合にも、同様の不都合が生ずる。すな
わち、誤書込み、誤読み出しを生ずるおそれが高いた
め、信頼性が低下する。
【００２０】この発明は、このようなスイッチＳＷなど
スイッチング用半導体素子、プログラム可能な機能装置
および記憶可能なスイッチング方法において生ずる問題
点を解決し、書込速度が速く、コンパクトで製造が容易
であり、かつ、信頼性の高いスイッチング用半導体素
子、プログラム可能な機能装置および記憶可能なスイッ
チング方法を提供することを目的とする。
スイッチング用半導体素子、プログラム可能な機能装置
および記憶可能なスイッチング方法において生ずる問題
点を解決し、書込速度が速く、コンパクトで製造が容易
であり、かつ、信頼性の高いスイッチング用半導体素
子、プログラム可能な機能装置および記憶可能なスイッ
チング方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】請求項１のスイッチング
用半導体素子は、記憶用素子と継断用素子とを備え、記
憶用素子のしきい値電圧を変更することにより、継断用
素子のしきい値電圧を変更し、継断用素子の継状態と断
状態とを切換えるよう構成したスイッチング用半導体素
子であって、継断用素子の継状態および断状態に対応す
る記憶用素子のしきい値電圧が、いずれも負にならない
よう構成したこと、を特徴とする。
用半導体素子は、記憶用素子と継断用素子とを備え、記
憶用素子のしきい値電圧を変更することにより、継断用
素子のしきい値電圧を変更し、継断用素子の継状態と断
状態とを切換えるよう構成したスイッチング用半導体素
子であって、継断用素子の継状態および断状態に対応す
る記憶用素子のしきい値電圧が、いずれも負にならない
よう構成したこと、を特徴とする。
【００２２】請求項２のスイッチング用半導体素子は、
請求項１のスイッチング用半導体素子において、記憶用
素子が、第１の領域と第２の領域との間に形成されたチ
ャネル領域の上に、絶縁体により構成された下部絶縁膜
と、導電体により構成された下部導電体層と、絶縁体に
より構成された上部絶縁膜と、導電体により構成された
上部導電体層とを、この順に積み上げた記憶用トランジ
スタであり、継断用素子が、第１の領域と第２の領域と
の間に形成されたチャネル領域の上に、絶縁体により構
成された下部絶縁膜と、導電体により構成された下部導
電体層と、絶縁体により構成された上部絶縁膜と、導電
体により構成された上部導電体層とを、この順に積み上
げた継断用トランジスタであり、記憶用トランジスタの
下部導電体層と継断用トランジスタの下部導電体層とを
接続し、記憶用トランジスタの上部導電体層と継断用ト
ランジスタの上部導電体層とを接続したこと、を特徴と
する。
請求項１のスイッチング用半導体素子において、記憶用
素子が、第１の領域と第２の領域との間に形成されたチ
ャネル領域の上に、絶縁体により構成された下部絶縁膜
と、導電体により構成された下部導電体層と、絶縁体に
より構成された上部絶縁膜と、導電体により構成された
上部導電体層とを、この順に積み上げた記憶用トランジ
スタであり、継断用素子が、第１の領域と第２の領域と
の間に形成されたチャネル領域の上に、絶縁体により構
成された下部絶縁膜と、導電体により構成された下部導
電体層と、絶縁体により構成された上部絶縁膜と、導電
体により構成された上部導電体層とを、この順に積み上
げた継断用トランジスタであり、記憶用トランジスタの
下部導電体層と継断用トランジスタの下部導電体層とを
接続し、記憶用トランジスタの上部導電体層と継断用ト
ランジスタの上部導電体層とを接続したこと、を特徴と
する。
【００２３】請求項３のスイッチング用半導体素子は、
請求項２のスイッチング用半導体素子において、記憶用
トランジスタまたは継断用トランジスタのいずれかまた
は双方のチャネル領域の不純物濃度を調整することによ
り、継断用素子の継状態および断状態に対応する記憶用
素子のしきい値電圧が、いずれも負にならないよう構成
したこと、を特徴とする。
請求項２のスイッチング用半導体素子において、記憶用
トランジスタまたは継断用トランジスタのいずれかまた
は双方のチャネル領域の不純物濃度を調整することによ
り、継断用素子の継状態および断状態に対応する記憶用
素子のしきい値電圧が、いずれも負にならないよう構成
したこと、を特徴とする。
【００２４】請求項４のプログラム可能な機能装置は、
あらかじめ用意された複数の回路要素相互を、プログラ
ム可能なスイッチ手段を用いて継断することにより、所
望の機能を取得するプログラム可能な機能装置におい
て、スイッチ手段として、請求項２または請求項３のス
イッチング用半導体素子を用い、スイッチング用半導体
素子を構成する継断用トランジスタの第１の領域と第２
の領域とに、継断すべき前記回路要素相互を、それぞれ
接続するよう構成したこと、を特徴とする。
あらかじめ用意された複数の回路要素相互を、プログラ
ム可能なスイッチ手段を用いて継断することにより、所
望の機能を取得するプログラム可能な機能装置におい
て、スイッチ手段として、請求項２または請求項３のス
イッチング用半導体素子を用い、スイッチング用半導体
素子を構成する継断用トランジスタの第１の領域と第２
の領域とに、継断すべき前記回路要素相互を、それぞれ
接続するよう構成したこと、を特徴とする。
【００２５】請求項５のプログラム可能な機能装置は、
請求項４のプログラム可能な機能装置において、請求項
２または請求項３のスイッチング用半導体素子を複数
個、行列配置し、同一行のスイッチング用半導体素子を
構成する記憶用トランジスタおよび継断用トランジスタ
の上部導電体層相互を接続して行選択線とし、同一列の
スイッチング用半導体素子を構成する記憶用トランジス
タの第２の領域相互を接続して列選択線とするよう、構
成したことを特徴とする。
請求項４のプログラム可能な機能装置において、請求項
２または請求項３のスイッチング用半導体素子を複数
個、行列配置し、同一行のスイッチング用半導体素子を
構成する記憶用トランジスタおよび継断用トランジスタ
の上部導電体層相互を接続して行選択線とし、同一列の
スイッチング用半導体素子を構成する記憶用トランジス
タの第２の領域相互を接続して列選択線とするよう、構
成したことを特徴とする。
【００２６】請求項６の記憶可能なスイッチング方法
は、記憶用素子のしきい値電圧を変更することにより、
継断用素子のしきい値電圧を変更し、継断用素子の継状
態と断状態とを切換える、記憶可能なスイッチング方法
であって、継断用素子の継状態および断状態に対応する
記憶用素子のしきい値電圧が、いずれも負にならないよ
う構成したこと、を特徴とする。
は、記憶用素子のしきい値電圧を変更することにより、
継断用素子のしきい値電圧を変更し、継断用素子の継状
態と断状態とを切換える、記憶可能なスイッチング方法
であって、継断用素子の継状態および断状態に対応する
記憶用素子のしきい値電圧が、いずれも負にならないよ
う構成したこと、を特徴とする。
【００２７】
【発明の効果】この発明は、継断用素子の継状態および
断状態に対応する記憶用素子のしきい値電圧が、いずれ
も負にならないよう構成したことを特徴とする。
断状態に対応する記憶用素子のしきい値電圧が、いずれ
も負にならないよう構成したことを特徴とする。
【００２８】したがって、記憶用素子にスプリットゲー
ト構造を用いることなく、誤書込み、誤確認を排除する
ことができる。このため、スプリットゲートを有する場
合のように、チャネルの長さが長くなることがない。こ
の結果、書込み速度が遅くなることはなく、チップ面積
が大きくなることもない。さらに、記憶用素子の内容を
消去した場合の確認を容易に行なうことができる。ま
た、記憶用素子の部分のマスク形状が単純なものとな
り、マスキング工程が少なくなる。
ト構造を用いることなく、誤書込み、誤確認を排除する
ことができる。このため、スプリットゲートを有する場
合のように、チャネルの長さが長くなることがない。こ
の結果、書込み速度が遅くなることはなく、チップ面積
が大きくなることもない。さらに、記憶用素子の内容を
消去した場合の確認を容易に行なうことができる。ま
た、記憶用素子の部分のマスク形状が単純なものとな
り、マスキング工程が少なくなる。
【００２９】すなわち、書込速度が速く、コンパクトで
製造が容易であり、かつ、信頼性の高いスイッチング用
半導体素子、プログラム可能な機能装置および記憶可能
なスイッチング方法を実現することができる。
製造が容易であり、かつ、信頼性の高いスイッチング用
半導体素子、プログラム可能な機能装置および記憶可能
なスイッチング方法を実現することができる。
【００３０】
【発明の実施の形態】図２に、この発明の一実施形態に
よるプログラム可能な機能装置であるＰＬＤ（図示せ
ず）を構成するロジックアレー１０の回路構成の一部を
示す。なお図２は、説明のために、ロジックアレー１０
の回路構成のうちスイッチ部分の一部を抜き出して示し
た図であり、実際のロジックアレー１０は、より複雑な
構成を持っている。
よるプログラム可能な機能装置であるＰＬＤ（図示せ
ず）を構成するロジックアレー１０の回路構成の一部を
示す。なお図２は、説明のために、ロジックアレー１０
の回路構成のうちスイッチ部分の一部を抜き出して示し
た図であり、実際のロジックアレー１０は、より複雑な
構成を持っている。
【００３１】ロジックアレー１０においては、図２に示
すように、スイッチング用半導体素子である複数のスイ
ッチＳＷ１１...が行列配置されている。スイッチＳＷ
１１は、記憶用トランジスタＰＴＲ１１、継断用トラン
ジスタＳＴＲ１１および消去素子ＥＲ１１を備えてい
る。
すように、スイッチング用半導体素子である複数のスイ
ッチＳＷ１１...が行列配置されている。スイッチＳＷ
１１は、記憶用トランジスタＰＴＲ１１、継断用トラン
ジスタＳＴＲ１１および消去素子ＥＲ１１を備えてい
る。
【００３２】図１Ａの断面図に示すように、記憶用トラ
ンジスタＰＴＲ１１は、基板１２に設けられた第１の領
域であるソースＰＳと第２の領域であるドレインＰＤと
の間に形成されたチャネル領域ＰＣの上に、下部絶縁膜
であるゲート酸化膜ＰＧＭと、下部導電体層であるフロ
ーティングゲートＰＦＧと、上部絶縁膜である層間膜Ｐ
ＳＭと、上部導電体層であるコントロールゲートＰＣＧ
とを、この順に積み上げて構成されている。
ンジスタＰＴＲ１１は、基板１２に設けられた第１の領
域であるソースＰＳと第２の領域であるドレインＰＤと
の間に形成されたチャネル領域ＰＣの上に、下部絶縁膜
であるゲート酸化膜ＰＧＭと、下部導電体層であるフロ
ーティングゲートＰＦＧと、上部絶縁膜である層間膜Ｐ
ＳＭと、上部導電体層であるコントロールゲートＰＣＧ
とを、この順に積み上げて構成されている。
【００３３】後述するように、チャネル領域ＰＣの不純
物濃度を調整することにより、記憶用トランジスタＰＴ
Ｒ１１の初期しきい値は、６Ｖになるよう設定されてい
る。
物濃度を調整することにより、記憶用トランジスタＰＴ
Ｒ１１の初期しきい値は、６Ｖになるよう設定されてい
る。
【００３４】図１Ｂの断面図に示すように、継断用トラ
ンジスタＳＴＲ１１も記憶用トランジスタＰＴＲ１１同
様、基板１２に設けられた第１の領域であるソースＳＳ
と第２の領域であるドレインＳＤとの間に形成されたチ
ャネル領域ＳＣの上に、下部絶縁膜であるゲート酸化膜
ＳＧＭと、下部導電体層であるフローティングゲートＳ
ＦＧと、上部絶縁膜である層間膜ＳＳＭと、上部導電体
層であるコントロールゲートＳＣＧとを、この順に積み
上げて構成されている。なお、継断用トランジスタＳＴ
Ｒ１１の初期しきい値は、０Ｖである。
ンジスタＳＴＲ１１も記憶用トランジスタＰＴＲ１１同
様、基板１２に設けられた第１の領域であるソースＳＳ
と第２の領域であるドレインＳＤとの間に形成されたチ
ャネル領域ＳＣの上に、下部絶縁膜であるゲート酸化膜
ＳＧＭと、下部導電体層であるフローティングゲートＳ
ＦＧと、上部絶縁膜である層間膜ＳＳＭと、上部導電体
層であるコントロールゲートＳＣＧとを、この順に積み
上げて構成されている。なお、継断用トランジスタＳＴ
Ｒ１１の初期しきい値は、０Ｖである。
【００３５】図１Ｃの断面図に示すように、消去素子Ｅ
Ｒ１１は、基板１２に設けられたＮ+領域ＥＢの上に、
第１の絶縁膜ＥＧＭと、第１の導電体層ＥＦＧと、第２
の絶縁膜ＥＳＭと、第２の導電体層ＥＣＧとを、この順
に積み上げて構成されている。
Ｒ１１は、基板１２に設けられたＮ+領域ＥＢの上に、
第１の絶縁膜ＥＧＭと、第１の導電体層ＥＦＧと、第２
の絶縁膜ＥＳＭと、第２の導電体層ＥＣＧとを、この順
に積み上げて構成されている。
【００３６】図２に示すように、記憶用トランジスタＰ
ＴＲ１１のフローティングゲートＰＦＧ、継断用トラン
ジスタＳＴＲ１１のフローティングゲートＳＦＧおよび
消去素子ＥＲ１１の第１の導電体層ＥＦＧは相互に接続
されている。
ＴＲ１１のフローティングゲートＰＦＧ、継断用トラン
ジスタＳＴＲ１１のフローティングゲートＳＦＧおよび
消去素子ＥＲ１１の第１の導電体層ＥＦＧは相互に接続
されている。
【００３７】また、記憶用トランジスタＰＴＲ１１のコ
ントロールゲートＰＣＧと継断用トランジスタＳＴＲ１
１のコントロールゲートＳＣＧとは相互に接続され、と
もに行選択線であるゲートラインＣＧ１に接続されてい
る。
ントロールゲートＰＣＧと継断用トランジスタＳＴＲ１
１のコントロールゲートＳＣＧとは相互に接続され、と
もに行選択線であるゲートラインＣＧ１に接続されてい
る。
【００３８】継断用トランジスタＳＴＲ１１のソースＳ
ＳとドレインＳＤとに、継断すべき回路要素（図示せ
ず）を、それぞれ接続するよう構成している。
ＳとドレインＳＤとに、継断すべき回路要素（図示せ
ず）を、それぞれ接続するよう構成している。
【００３９】記憶用トランジスタＰＴＲ１１のドレイン
ＰＤは、列選択線であるドレインラインＥＤ１に接続さ
れている。また、記憶用トランジスタＰＴＲ１１のソー
スＰＳは、ソースラインＥＳに接続されている。スイッ
チＳＷ１２...も同様に構成されている。
ＰＤは、列選択線であるドレインラインＥＤ１に接続さ
れている。また、記憶用トランジスタＰＴＲ１１のソー
スＰＳは、ソースラインＥＳに接続されている。スイッ
チＳＷ１２...も同様に構成されている。
【００４０】なお、この実施形態においては、各スイッ
チＳＷ１１...のＮ+領域ＥＢは、全て接続されている。
また、ソースラインＥＳ相互も、全て接続されている。
チＳＷ１１...のＮ+領域ＥＢは、全て接続されている。
また、ソースラインＥＳ相互も、全て接続されている。
【００４１】図３に、スイッチＳＷ１１を構成する記憶
用トランジスタＰＴＲ１１と継断用トランジスタＳＴＲ
１１との接続関係を示す実体的な斜視図を示す。
用トランジスタＰＴＲ１１と継断用トランジスタＳＴＲ
１１との接続関係を示す実体的な斜視図を示す。
【００４２】つぎに、図２に基づき、スイッチＳＷ１１
に継断データを書込む場合の動作を説明する。図４は、
書込み時において、各線に印加する電圧値を示す図であ
る。まず、スイッチＳＷ１１にＯＦＦデータを書込む場
合の動作を説明する。
に継断データを書込む場合の動作を説明する。図４は、
書込み時において、各線に印加する電圧値を示す図であ
る。まず、スイッチＳＷ１１にＯＦＦデータを書込む場
合の動作を説明する。
【００４３】スイッチＳＷ１１をＯＦＦ状態とするに
は、図４の（イ）欄に示すように、ゲートラインＣＧ１
に１３〜１４Ｖの電圧を印加するとともに、他のゲート
ラインＣＧ２...に、０Ｖの電圧を印加する。また、ド
レインラインＥＤ１に７Ｖ以上の電圧を印加するととも
に、他のドレインラインＥＤ２...に、０Ｖを与える。
また、Ｎ+領域ＥＢに３．５Ｖを印加する。ソースライ
ンＥＳには、０Ｖを与える。各線に、このような電圧を
印加することにより、スイッチＳＷ１１を構成する記憶
用トランジスタＰＴＲ１１のフローティングゲートＰＦ
Ｇに電子が取込まれる。
は、図４の（イ）欄に示すように、ゲートラインＣＧ１
に１３〜１４Ｖの電圧を印加するとともに、他のゲート
ラインＣＧ２...に、０Ｖの電圧を印加する。また、ド
レインラインＥＤ１に７Ｖ以上の電圧を印加するととも
に、他のドレインラインＥＤ２...に、０Ｖを与える。
また、Ｎ+領域ＥＢに３．５Ｖを印加する。ソースライ
ンＥＳには、０Ｖを与える。各線に、このような電圧を
印加することにより、スイッチＳＷ１１を構成する記憶
用トランジスタＰＴＲ１１のフローティングゲートＰＦ
Ｇに電子が取込まれる。
【００４４】このため、記憶用トランジスタＰＴＲ１１
のしきい値が上昇し、１３Ｖとなる。記憶用トランジス
タＰＴＲ１１のフローティングゲートＰＦＧと、継断用
トランジスタＳＴＲ１１のフローティングゲートＳＦＧ
とは接続されている。したがって、取込まれた電子の影
響を受け、継断用トランジスタＳＴＲ１１のしきい値も
上昇し、７Ｖとなる。
のしきい値が上昇し、１３Ｖとなる。記憶用トランジス
タＰＴＲ１１のフローティングゲートＰＦＧと、継断用
トランジスタＳＴＲ１１のフローティングゲートＳＦＧ
とは接続されている。したがって、取込まれた電子の影
響を受け、継断用トランジスタＳＴＲ１１のしきい値も
上昇し、７Ｖとなる。
【００４５】つぎに、スイッチＳＷ１１をＯＮ状態とす
るには、図４の（ロ）欄に示すように、全てのゲートラ
インＣＧ１...、全てのドレインラインＥＤ１...、ソー
スラインＥＳに、０Ｖを与えるとともに、Ｎ+領域ＥＢ
に１６〜１７Ｖの電圧を印加する。各線に、このような
電圧を印加することにより、全てのスイッチＳＷ１
１...を構成する記憶用トランジスタＰＴＲ１１...のフ
ローティングゲートＰＦＧおよび継断用トランジスタＳ
ＴＲ１１...のフローティングゲートＳＦＧに取込まれ
ていた電子が、消去素子ＥＲ１１...の第１の導電体層
ＥＦＧを通じて、Ｎ+領域ＥＢに引き抜かれるととも
に、逆に、正孔が、フローティングゲートＰＦＧおよび
フローティングゲートＳＦＧに注入される。
るには、図４の（ロ）欄に示すように、全てのゲートラ
インＣＧ１...、全てのドレインラインＥＤ１...、ソー
スラインＥＳに、０Ｖを与えるとともに、Ｎ+領域ＥＢ
に１６〜１７Ｖの電圧を印加する。各線に、このような
電圧を印加することにより、全てのスイッチＳＷ１
１...を構成する記憶用トランジスタＰＴＲ１１...のフ
ローティングゲートＰＦＧおよび継断用トランジスタＳ
ＴＲ１１...のフローティングゲートＳＦＧに取込まれ
ていた電子が、消去素子ＥＲ１１...の第１の導電体層
ＥＦＧを通じて、Ｎ+領域ＥＢに引き抜かれるととも
に、逆に、正孔が、フローティングゲートＰＦＧおよび
フローティングゲートＳＦＧに注入される。
【００４６】このため、記憶用トランジスタＰＴＲ１
１...のしきい値が低下し、０．５Ｖとなるとともに、
継断用トランジスタＳＴＲ１１...のしきい値も低下
し、−７Ｖとなる。なお、実際には、記憶用トランジス
タＰＴＲ１１...のしきい値が負になる程度まで、十分
に電子を引き抜き（正孔を注入し）、その後、わずかに
電子を注入する（正孔を引き抜く）ことにより、記憶用
トランジスタＰＴＲ１１...のしきい値を、０．５Ｖと
する。
１...のしきい値が低下し、０．５Ｖとなるとともに、
継断用トランジスタＳＴＲ１１...のしきい値も低下
し、−７Ｖとなる。なお、実際には、記憶用トランジス
タＰＴＲ１１...のしきい値が負になる程度まで、十分
に電子を引き抜き（正孔を注入し）、その後、わずかに
電子を注入する（正孔を引き抜く）ことにより、記憶用
トランジスタＰＴＲ１１...のしきい値を、０．５Ｖと
する。
【００４７】この場合、記憶用トランジスタＰＴＲ１
１...のしきい値が負になったか否かを、検査するに
は、ゲートラインＣＧ１...に０Ｖを印加し、このとき
のドレインＰＤ、ソースＰＳ間が導通状態であるか否か
を調べればよい。
１...のしきい値が負になったか否かを、検査するに
は、ゲートラインＣＧ１...に０Ｖを印加し、このとき
のドレインＰＤ、ソースＰＳ間が導通状態であるか否か
を調べればよい。
【００４８】図５に、スイッチＳＷ１１近傍の実体的な
平面配置図を示す。図６〜図８に、各製造工程における
スイッチＳＷ１の断面を示す。図６は、図５における断
面Ｑ４−Ｑ４を示す図面である。図７および図８は、図
５における断面Ｑ１−Ｑ１および断面Ｑ２−Ｑ２を示す
図面である。
平面配置図を示す。図６〜図８に、各製造工程における
スイッチＳＷ１の断面を示す。図６は、図５における断
面Ｑ４−Ｑ４を示す図面である。図７および図８は、図
５における断面Ｑ１−Ｑ１および断面Ｑ２−Ｑ２を示す
図面である。
【００４９】図５を参照しつつ、図６〜図８に基づい
て、スイッチＳＷ１１の製造方法を説明する。図６Ａに
示すように、まず、Ｐ型の基板１２の上に素子分離膜で
あるＬＯＣＯＳ１４および薄いシリコン酸化膜１６を形
成したものを用意する。ＬＯＣＯＳ１４により区切られ
た領域が、記憶用トランジスタＰＴＲ１１、継断用トラ
ンジスタＳＴＲ１１および消去素子ＥＲ１１をそれぞれ
形成する領域である。
て、スイッチＳＷ１１の製造方法を説明する。図６Ａに
示すように、まず、Ｐ型の基板１２の上に素子分離膜で
あるＬＯＣＯＳ１４および薄いシリコン酸化膜１６を形
成したものを用意する。ＬＯＣＯＳ１４により区切られ
た領域が、記憶用トランジスタＰＴＲ１１、継断用トラ
ンジスタＳＴＲ１１および消去素子ＥＲ１１をそれぞれ
形成する領域である。
【００５０】このうち記憶用トランジスタＰＴＲ１１を
形成する領域にＰ型不純物であるＢ（ボロン）をイオン
注入により導入する。このように、Ｂを記憶用トランジ
スタＰＴＲ１１を形成する領域にのみ注入することによ
り、記憶用トランジスタＰＴＲ１１のしきい値電圧のみ
を上げることができる。
形成する領域にＰ型不純物であるＢ（ボロン）をイオン
注入により導入する。このように、Ｂを記憶用トランジ
スタＰＴＲ１１を形成する領域にのみ注入することによ
り、記憶用トランジスタＰＴＲ１１のしきい値電圧のみ
を上げることができる。
【００５１】つぎに図６Ｂに示すように、ポリシリコン
膜１８を堆積させた後エッチングにより所要形状に形成
し、その上にＯＮＯ膜２０を堆積させる。つぎに、図７
Ａに示すように、さらに、ポリシリコン膜２２を堆積さ
せる。
膜１８を堆積させた後エッチングにより所要形状に形成
し、その上にＯＮＯ膜２０を堆積させる。つぎに、図７
Ａに示すように、さらに、ポリシリコン膜２２を堆積さ
せる。
【００５２】つぎに、ポリシリコン膜２２の上にレジス
ト（図示せず）をパタニングし、レジストをマスクとし
てエッチングを行ない、ポリシリコン膜２２、ＯＮＯ膜
２０、ポリシリコン膜１８を重ね切りすることにより、
図７Ｂに示すように、コントロールゲートＰＣＧ、ＳＣ
Ｇ、層間膜ＰＳＭ、ＳＳＭ、フローティングゲートＰＦ
Ｇ、ＳＦＧを形成する。このように、重ね切りすること
によりマスキング工程を簡略化することができる。
ト（図示せず）をパタニングし、レジストをマスクとし
てエッチングを行ない、ポリシリコン膜２２、ＯＮＯ膜
２０、ポリシリコン膜１８を重ね切りすることにより、
図７Ｂに示すように、コントロールゲートＰＣＧ、ＳＣ
Ｇ、層間膜ＰＳＭ、ＳＳＭ、フローティングゲートＰＦ
Ｇ、ＳＦＧを形成する。このように、重ね切りすること
によりマスキング工程を簡略化することができる。
【００５３】なお、酸化膜１６のうちフローティングゲ
ートＰＦＧの直下がゲート酸化膜ＰＧＭであり、フロー
ティングゲートＳＦＧの直下がゲート酸化膜ＳＧＭであ
る。また、基板１２のうちゲート酸化膜ＰＧＭの直下が
チャネル領域ＰＣであり、ゲート酸化膜ＳＧＭの直下が
チャネル領域ＳＣである。
ートＰＦＧの直下がゲート酸化膜ＰＧＭであり、フロー
ティングゲートＳＦＧの直下がゲート酸化膜ＳＧＭであ
る。また、基板１２のうちゲート酸化膜ＰＧＭの直下が
チャネル領域ＰＣであり、ゲート酸化膜ＳＧＭの直下が
チャネル領域ＳＣである。
【００５４】つぎに、図７Ｃに示すように、レジスト２
４をパタニングし、レジスト２４をマスクとして高濃度
のＮ型不純物であるＡｓ（ヒ素）をイオン注入すること
により、記憶用トランジスタＰＴＲ１１のドレインＰＤ
を形成する。
４をパタニングし、レジスト２４をマスクとして高濃度
のＮ型不純物であるＡｓ（ヒ素）をイオン注入すること
により、記憶用トランジスタＰＴＲ１１のドレインＰＤ
を形成する。
【００５５】つぎに、図８Ａに示すように、記憶用トラ
ンジスタＰＴＲ１１のドレインＰＤを覆うようにレジス
ト２６をパタニングし、レジスト２６をマスクとして低
濃度のＮ型不純物をイオン注入することにより、ＬＤＤ
（Lightly Doped Drain-source）を形成する。
ンジスタＰＴＲ１１のドレインＰＤを覆うようにレジス
ト２６をパタニングし、レジスト２６をマスクとして低
濃度のＮ型不純物をイオン注入することにより、ＬＤＤ
（Lightly Doped Drain-source）を形成する。
【００５６】つぎに、レジスト２６を除去した後、ＣＶ
Ｄ法等によりシリコン酸化膜を堆積させ（図示せず）、
余分なシリコン酸化膜を異方性エッチングにより取り除
くことにより、図８Ｂに示すように、サイドウォール２
８を形成する。サイドウォール２８、コントロールゲー
トＰＣＧ、ＳＣＧをマスクとして高濃度のＮ型不純物を
導入することにより、ソースＰＳ、ＳＳ、ドレインＳＤ
を形成する。
Ｄ法等によりシリコン酸化膜を堆積させ（図示せず）、
余分なシリコン酸化膜を異方性エッチングにより取り除
くことにより、図８Ｂに示すように、サイドウォール２
８を形成する。サイドウォール２８、コントロールゲー
トＰＣＧ、ＳＣＧをマスクとして高濃度のＮ型不純物を
導入することにより、ソースＰＳ、ＳＳ、ドレインＳＤ
を形成する。
【００５７】このようにして、記憶用トランジスタＰＴ
Ｒ１１のしきい値電圧のみを高くしたスイッチＳＷ１
１...を備えたロジックアレー１０を製造することがで
きる。
Ｒ１１のしきい値電圧のみを高くしたスイッチＳＷ１
１...を備えたロジックアレー１０を製造することがで
きる。
【００５８】なお、上述の実施形態においては、記憶用
トランジスタのチャネル領域の不純物濃度を調整するこ
とにより、記憶用トランジスタの初期しきい値が、６Ｖ
になるよう設定したが、一般には、記憶用トランジスタ
または継断用トランジスタのいずれかまたは双方のチャ
ネル領域の不純物濃度を調整することにより、継断用素
子の継状態および断状態に対応する記憶用素子のしきい
値電圧が、いずれも負にならないよう構成すればよい。
さらに、この発明はこれに限定されるものではなく、チ
ャネル領域の不純物濃度の調整の有無に拘らず、結果と
して、継断用素子の継状態および断状態に対応する記憶
用素子のしきい値電圧が、いずれも負にならないように
した構成自体に適用される。
トランジスタのチャネル領域の不純物濃度を調整するこ
とにより、記憶用トランジスタの初期しきい値が、６Ｖ
になるよう設定したが、一般には、記憶用トランジスタ
または継断用トランジスタのいずれかまたは双方のチャ
ネル領域の不純物濃度を調整することにより、継断用素
子の継状態および断状態に対応する記憶用素子のしきい
値電圧が、いずれも負にならないよう構成すればよい。
さらに、この発明はこれに限定されるものではなく、チ
ャネル領域の不純物濃度の調整の有無に拘らず、結果と
して、継断用素子の継状態および断状態に対応する記憶
用素子のしきい値電圧が、いずれも負にならないように
した構成自体に適用される。
【００５９】また、スイッチング用半導体素子を複数
個、行列配置した構成を例に説明したが、行列配置する
ことなく、たとえば、１列に配置するよう構成すること
もできる。さらに、この発明は、スイッチング用半導体
素子が一個のみの回路にも適用される。
個、行列配置した構成を例に説明したが、行列配置する
ことなく、たとえば、１列に配置するよう構成すること
もできる。さらに、この発明は、スイッチング用半導体
素子が一個のみの回路にも適用される。
【００６０】また、記憶用素子が記憶用トランジスタで
あり、かつ、継断用素子が継断用トランジスタである場
合を例に説明したが、この発明は、記憶用素子として記
憶用トランジスタ以外のものを用いた場合や、継断用素
子として継断用トランジスタのものを用いた場合にも、
適用がある。
あり、かつ、継断用素子が継断用トランジスタである場
合を例に説明したが、この発明は、記憶用素子として記
憶用トランジスタ以外のものを用いた場合や、継断用素
子として継断用トランジスタのものを用いた場合にも、
適用がある。
【００６１】また、プログラム可能な機能装置の一例と
して、ＰＬＤを例に説明したが、ＰＬＤを含むプログラ
ム可能な機能装置一般に適用される。さらに、この発明
は、プログラム可能な機能装置のみならず、スイッチン
グ用半導体素子一般に適用することができる。
して、ＰＬＤを例に説明したが、ＰＬＤを含むプログラ
ム可能な機能装置一般に適用される。さらに、この発明
は、プログラム可能な機能装置のみならず、スイッチン
グ用半導体素子一般に適用することができる。
【図１】この発明の一実施形態によるスイッチング用半
導体素子であるスイッチの断面構造の一部を示す図面で
ある。
導体素子であるスイッチの断面構造の一部を示す図面で
ある。
【図２】この発明の一実施形態によるプログラム可能な
機能装置である、ＰＬＤを構成するロジックアレーの回
路構成の一部を示す図面である。
機能装置である、ＰＬＤを構成するロジックアレーの回
路構成の一部を示す図面である。
【図３】この発明の一実施形態によるスイッチを構成す
る記憶用トランジスタと継断用トランジスタとの接続関
係を示す実体的な斜視図である。
る記憶用トランジスタと継断用トランジスタとの接続関
係を示す実体的な斜視図である。
【図４】この発明の一実施形態によるロジックアレーの
書込み時において、各線に印加する電圧値の一部を示す
図である。
書込み時において、各線に印加する電圧値の一部を示す
図である。
【図５】この発明の一実施形態によるスイッチの実体的
な平面構成の一部を示す図面である。
な平面構成の一部を示す図面である。
【図６】この発明の一実施形態によるスイッチの製造工
程の一部を示す断図面である。
程の一部を示す断図面である。
【図７】この発明の一実施形態によるスイッチの製造工
程の一部を示す断図面である。
程の一部を示す断図面である。
【図８】この発明の一実施形態によるスイッチの製造工
程の一部を示す断図面である。
程の一部を示す断図面である。
【図９】この発明による改良前における、スイッチの回
路図ならびにプログラム用のトランジスタおよびスイッ
チ用のトランジスタの断面構成を示す図面である。
路図ならびにプログラム用のトランジスタおよびスイッ
チ用のトランジスタの断面構成を示す図面である。
【図１０】この発明による改良前における、スイッチの
実体的な平面構成の一部を示す図面である。
実体的な平面構成の一部を示す図面である。
【図１１】スプリットゲートを持たないプログラム用の
トランジスタを用いたＰＬＤの回路の一部を示す図面で
ある。
トランジスタを用いたＰＬＤの回路の一部を示す図面で
ある。
ＰＣ・・・・・・・・チャネル領域 ＰＴＲ１１・・・・・記憶用トランジスタ ＳＴＲ１１・・・・・継断用トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (6)
- 【請求項１】記憶用素子と継断用素子とを備え、 記憶用素子のしきい値電圧を変更することにより、継断
用素子のしきい値電圧を変更し、継断用素子の継状態と
断状態とを切換えるよう構成したスイッチング用半導体
素子であって、 継断用素子の継状態および断状態に対応する記憶用素子
のしきい値電圧が、いずれも負にならないよう構成した
こと、 を特徴とするスイッチング用半導体素子。 - 【請求項２】請求項１のスイッチング用半導体素子にお
いて、 記憶用素子が、第１の領域と第２の領域との間に形成さ
れたチャネル領域の上に、絶縁体により構成された下部
絶縁膜と、導電体により構成された下部導電体層と、絶
縁体により構成された上部絶縁膜と、導電体により構成
された上部導電体層とを、この順に積み上げた記憶用ト
ランジスタであり、 継断用素子が、第１の領域と第２の領域との間に形成さ
れたチャネル領域の上に、絶縁体により構成された下部
絶縁膜と、導電体により構成された下部導電体層と、絶
縁体により構成された上部絶縁膜と、導電体により構成
された上部導電体層とを、この順に積み上げた継断用ト
ランジスタであり、 記憶用トランジスタの下部導電体層と継断用トランジス
タの下部導電体層とを接続し、 記憶用トランジスタの上部導電体層と継断用トランジス
タの上部導電体層とを接続したこと、 を特徴とするもの。 - 【請求項３】請求項２のスイッチング用半導体素子にお
いて、 記憶用トランジスタまたは継断用トランジスタのいずれ
かまたは双方のチャネル領域の不純物濃度を調整するこ
とにより、継断用素子の継状態および断状態に対応する
記憶用素子のしきい値電圧が、いずれも負にならないよ
う構成したこと、 を特徴とするもの。 - 【請求項４】あらかじめ用意された複数の回路要素相互
を、プログラム可能なスイッチ手段を用いて継断するこ
とにより、所望の機能を取得するプログラム可能な機能
装置において、 スイッチ手段として、請求項２または請求項３のスイッ
チング用半導体素子を用い、 スイッチング用半導体素子を構成する継断用トランジス
タの第１の領域と第２の領域とに、継断すべき前記回路
要素相互を、それぞれ接続するよう構成したこと、 を特徴とするプログラム可能な機能装置。 - 【請求項５】請求項４のプログラム可能な機能装置にお
いて、 請求項２または請求項３のスイッチング用半導体素子を
複数個、行列配置し、 同一行のスイッチング用半導体素子を構成する記憶用ト
ランジスタおよび継断用トランジスタの上部導電体層相
互を接続して行選択線とし、 同一列のスイッチング用半導体素子を構成する記憶用ト
ランジスタの第２の領域相互を接続して列選択線とする
よう、 構成したことを特徴とするもの。 - 【請求項６】記憶用素子のしきい値電圧を変更すること
により、継断用素子のしきい値電圧を変更し、継断用素
子の継状態と断状態とを切換える、記憶可能なスイッチ
ング方法であって、 継断用素子の継状態および断状態に対応する記憶用素子
のしきい値電圧が、いずれも負にならないよう構成した
こと、 を特徴とする記憶可能なスイッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7272333A JPH09116122A (ja) | 1995-10-20 | 1995-10-20 | スイッチング用半導体素子、プログラム可能な機能装置および記憶可能なスイッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7272333A JPH09116122A (ja) | 1995-10-20 | 1995-10-20 | スイッチング用半導体素子、プログラム可能な機能装置および記憶可能なスイッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116122A true JPH09116122A (ja) | 1997-05-02 |
Family
ID=17512436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7272333A Pending JPH09116122A (ja) | 1995-10-20 | 1995-10-20 | スイッチング用半導体素子、プログラム可能な機能装置および記憶可能なスイッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116122A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001067885A (ja) * | 1999-05-14 | 2001-03-16 | Gatefield Corp | フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 |
| WO2006106572A1 (ja) * | 2005-03-31 | 2006-10-12 | Spansion Llc | 半導体装置 |
-
1995
- 1995-10-20 JP JP7272333A patent/JPH09116122A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001067885A (ja) * | 1999-05-14 | 2001-03-16 | Gatefield Corp | フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 |
| WO2006106572A1 (ja) * | 2005-03-31 | 2006-10-12 | Spansion Llc | 半導体装置 |
| JP4916437B2 (ja) * | 2005-03-31 | 2012-04-11 | スパンション エルエルシー | 半導体装置 |
| US8445972B2 (en) | 2005-03-31 | 2013-05-21 | Spansion Llc | Semiconductor device with reconfigurable logic |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5464999A (en) | Method for programming an alternate metal/source virtual ground flash EPROM cell array | |
| US6115287A (en) | Nonvolatile semiconductor memory device using SOI | |
| US4404577A (en) | Electrically alterable read only memory cell | |
| US5969992A (en) | EEPROM cell using P-well for tunneling across a channel | |
| US6114724A (en) | Nonvolatile semiconductor memory cell with select gate | |
| JPH07120719B2 (ja) | 半導体記憶装置 | |
| JP5259081B2 (ja) | 単一ゲート構造を有するｅｅｐｒｏｍ、該ｅｅｐｒｏｍの動作方法及び該ｅｅｐｒｏｍの製造方法 | |
| JPH05211338A (ja) | 不揮発性半導体装置 | |
| US6274898B1 (en) | Triple-well EEPROM cell using P-well for tunneling across a channel | |
| KR0144895B1 (ko) | 불휘발성 기억장치의 제조방법 | |
| JP2000216363A (ja) | 半導体装置の製造方法及び不揮発性半導体記憶装置並びにその製造方法 | |
| US6323089B1 (en) | Semiconductor memory array with buried drain lines and processing methods therefor | |
| US6294810B1 (en) | EEPROM cell with tunneling at separate edge and channel regions | |
| US6380031B1 (en) | Method to form an embedded flash memory circuit with reduced process steps | |
| KR100264928B1 (ko) | 고밀도 eeprom 셀/어레이 구조 및 그 동작 방법 | |
| JPH07226490A (ja) | 半導体装置 | |
| US20020055228A1 (en) | Sidewall process to improve the flash memory cell performance | |
| EP0432792A2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JPH0794613A (ja) | 半導体装置及びその製造方法 | |
| JPH09116122A (ja) | スイッチング用半導体素子、プログラム可能な機能装置および記憶可能なスイッチング方法 | |
| JPH1174490A (ja) | 半導体メモリデバイスの製造方法 | |
| US6404006B2 (en) | EEPROM cell with tunneling across entire separated channels | |
| US6294811B1 (en) | Two transistor EEPROM cell | |
| JPH07161845A (ja) | 半導体不揮発性記憶装置 | |
| JP2544569B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040921 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061010 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061208 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070115 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070316 |