JPH09107288A - Ａ／ｄ変換器の最適ダイナミックレンジを維持するａ／ｄ変換器の基準レベルの調整回路及び方法 - Google Patents
Ａ／ｄ変換器の最適ダイナミックレンジを維持するａ／ｄ変換器の基準レベルの調整回路及び方法Info
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- JPH09107288A JPH09107288A JP8199467A JP19946796A JPH09107288A JP H09107288 A JPH09107288 A JP H09107288A JP 8199467 A JP8199467 A JP 8199467A JP 19946796 A JP19946796 A JP 19946796A JP H09107288 A JPH09107288 A JP H09107288A
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- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
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Abstract
(57)【要約】
【課題】 本発明は、出力のピーク電圧が測定され、基
準電圧が測定量に応じて調整されるＡ／Ｄ変換器の基準
電圧の制御回路及び方法の提供を目的とする。 【解決手段】 本発明の複数の出力を有するＡ／Ｄ変換
器の基準電圧を制御する回路は、Ａ／Ｄ変換器からの出
力が少なくとも所望の電圧であるときを示すセンサと、
センサに応答し、Ａ／Ｄ変換器に基準電圧を提供するＤ
Ａ／Ａ変換器に接続されたプロセッサとを含む。プロセ
ッサは基準電圧を変化させる信号をＤ／Ａ変換器に供給
する。プロセッサ内の論理ユニットは、Ａ／Ｄ変換器の
出力中のＩ又はＱ成分の何れか一方が少なくとも所望の
電圧であるときにアキュムレータを増加させ、Ｉ又はＱ
成分が何れも少なくとも所望の電圧ではないときにアキ
ュムレータを減少させる。カウンタはアキュムレータの
変化を緩衝する。
準電圧が測定量に応じて調整されるＡ／Ｄ変換器の基準
電圧の制御回路及び方法の提供を目的とする。 【解決手段】 本発明の複数の出力を有するＡ／Ｄ変換
器の基準電圧を制御する回路は、Ａ／Ｄ変換器からの出
力が少なくとも所望の電圧であるときを示すセンサと、
センサに応答し、Ａ／Ｄ変換器に基準電圧を提供するＤ
Ａ／Ａ変換器に接続されたプロセッサとを含む。プロセ
ッサは基準電圧を変化させる信号をＤ／Ａ変換器に供給
する。プロセッサ内の論理ユニットは、Ａ／Ｄ変換器の
出力中のＩ又はＱ成分の何れか一方が少なくとも所望の
電圧であるときにアキュムレータを増加させ、Ｉ又はＱ
成分が何れも少なくとも所望の電圧ではないときにアキ
ュムレータを減少させる。カウンタはアキュムレータの
変化を緩衝する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ−ディジ
タル変換器に係り、特に、アナログ−ディジタル変換器
に供給される基準電圧を制御する回路及び方法に関す
る。
タル変換器に係り、特に、アナログ−ディジタル変換器
に供給される基準電圧を制御する回路及び方法に関す
る。
【０００２】
【従来の技術】アナログ−ディジタル変換器（Ａ／Ｄ）
変換器は、変化する条件にかかわらず所望のダイナミッ
クレンジを維持するため、Ａ／Ｄ変換器のダイナミック
レンジを実時間に調整される必要がある種々の応用に使
用されている。例えば、ダイレクトシーケンス無線通信
受信器は、変換器からの出力中のＩ（同相）及びＱ（直
角位相）ベースバンド信号をサンプリングするため使用
されるビット数ができる限り少なく、望ましくは、Ｉ及
びＱの各サンプルに対し僅か３ビットであるＡ／Ｄ変換
器を含む。信号をサンプリングするため必要とされる各
追加ビットは、受信器内に必要とされる比較器の台数を
略２倍にする。
変換器は、変化する条件にかかわらず所望のダイナミッ
クレンジを維持するため、Ａ／Ｄ変換器のダイナミック
レンジを実時間に調整される必要がある種々の応用に使
用されている。例えば、ダイレクトシーケンス無線通信
受信器は、変換器からの出力中のＩ（同相）及びＱ（直
角位相）ベースバンド信号をサンプリングするため使用
されるビット数ができる限り少なく、望ましくは、Ｉ及
びＱの各サンプルに対し僅か３ビットであるＡ／Ｄ変換
器を含む。信号をサンプリングするため必要とされる各
追加ビットは、受信器内に必要とされる比較器の台数を
略２倍にする。
【０００３】しかし、動作条件（例えば、温度）及び製
造公差の変動は、信号レベルを数デジベル（ｄＢ）、あ
る種の無線では８ｄＢと同じ量だけ変化させる可能性が
ある。変化の補償が行なわれない場合、８ｄＢの変化は
３ビット中の最大１．５ビットを使用する。この劣化に
よって、変換器のダイナミックレンジの約２分の１の損
失が生じ、殆どの応用において許容できない。
造公差の変動は、信号レベルを数デジベル（ｄＢ）、あ
る種の無線では８ｄＢと同じ量だけ変化させる可能性が
ある。変化の補償が行なわれない場合、８ｄＢの変化は
３ビット中の最大１．５ビットを使用する。この劣化に
よって、変換器のダイナミックレンジの約２分の１の損
失が生じ、殆どの応用において許容できない。
【０００４】
【発明が解決しようとする課題】従来技術における典型
的な解決法は、信号をサンプリングするため使用される
ビット数を増加させ、その結果として生じた追加的な寸
法及び複雑さを許容することである。最小信号レベルで
Ａ／Ｄ変換器内に要求されるビット数が得られ、最大の
信号レベルでＡ／Ｄ変換器の飽和が許容可能なレベルに
維持されるよう、公称信号レベルが設定される。最大信
号レベルの動作のため必要とされる追加的な構成要素
は、Ａ／Ｄ変換器の基準電圧レベルが調整された場合に
は必要のない過剰な能力が与えられる。
的な解決法は、信号をサンプリングするため使用される
ビット数を増加させ、その結果として生じた追加的な寸
法及び複雑さを許容することである。最小信号レベルで
Ａ／Ｄ変換器内に要求されるビット数が得られ、最大の
信号レベルでＡ／Ｄ変換器の飽和が許容可能なレベルに
維持されるよう、公称信号レベルが設定される。最大信
号レベルの動作のため必要とされる追加的な構成要素
は、Ａ／Ｄ変換器の基準電圧レベルが調整された場合に
は必要のない過剰な能力が与えられる。
【０００５】本発明は、Ａ／Ｄ変換器からの出力のピー
ク電圧が測定され、基準電圧がその測定量に応じて調整
されるＡ／Ｄ変換器の基準電圧を制御する新規の回路及
び方法を提供することを目的とする。本発明の他の目的
は、同相（Ｉ）及び直角位相（Ｑ）のディジタル出力を
供給するアナログ−ディジタル（Ａ／Ｄ）変換器の基準
電圧を制御する新規の回路及び方法を提供することであ
る。
ク電圧が測定され、基準電圧がその測定量に応じて調整
されるＡ／Ｄ変換器の基準電圧を制御する新規の回路及
び方法を提供することを目的とする。本発明の他の目的
は、同相（Ｉ）及び直角位相（Ｑ）のディジタル出力を
供給するアナログ−ディジタル（Ａ／Ｄ）変換器の基準
電圧を制御する新規の回路及び方法を提供することであ
る。
【０００６】
【課題を解決するための手段】本発明の複数の出力を有
するアナログ−ディジタル（Ａ／Ｄ）変換器の基準電圧
を制御する回路は：Ａ／Ｄ変換器に接続され、上記Ａ／
Ｄ変換器からの出力が少なくとも所望の電圧であるとき
を示すセンサと；上記センサに応答し、上記Ａ／Ｄ変換
器の基準電圧を供給するディジタル−アナログ（Ｄ／
Ａ）変換器に接続され、上記センサに対する感度を調整
するスケーラにより構成され、上記Ａ／Ｄ変換器からの
上記出力の中の何れかが少なくとも所望の電圧であると
きに上記基準電圧を増加させ、上記出力の中に少なくと
も上記所望の電圧である出力がないときに上記基準電圧
を減少させる信号を上記Ｄ／Ａ変換器に提供する計数手
段とからなる。
するアナログ−ディジタル（Ａ／Ｄ）変換器の基準電圧
を制御する回路は：Ａ／Ｄ変換器に接続され、上記Ａ／
Ｄ変換器からの出力が少なくとも所望の電圧であるとき
を示すセンサと；上記センサに応答し、上記Ａ／Ｄ変換
器の基準電圧を供給するディジタル−アナログ（Ｄ／
Ａ）変換器に接続され、上記センサに対する感度を調整
するスケーラにより構成され、上記Ａ／Ｄ変換器からの
上記出力の中の何れかが少なくとも所望の電圧であると
きに上記基準電圧を増加させ、上記出力の中に少なくと
も上記所望の電圧である出力がないときに上記基準電圧
を減少させる信号を上記Ｄ／Ａ変換器に提供する計数手
段とからなる。
【０００７】更に、本発明の同相（Ｉ）及び直角位相
（Ｑ）のディジタル出力を供給するアナログ−ディジタ
ル（Ａ／Ｄ）変換器に基準電圧を供給する回路は：Ａ／
Ｄ変換器に接続され、上記Ａ／Ｄ変換器からのＩ及びＱ
出力が正又は負のフルスケールの電圧であるときを示す
センサと；上記センサに応答し、アキュムレータに接続
され、上記Ａ／Ｄ変換器からの上記Ｉ又はＱ出力の何れ
かが正又は負のフルスケールの電圧であるときに第１の
量で上記アキュムレータを増加させ、上記Ｉ又はＱ出力
がどちらも正又は負の何れのフルスケールの電圧ではな
いときに第２の量で上記アキュムレータを減少させる論
理ユニットと；上記Ａ／Ｄ変換器に基準電圧を供給する
ディジタル−アナログ（Ｄ／Ａ）変換器と；上記アキュ
ムレータに応答し、上記アキュムレータがオーバーフロ
ー又はアンダーフローしたときに上記カウンタのカウン
トを変え、上記カウンタの上記カウントの中の所定の数
の最上位ビットに変化があるときに上記基準電圧を変え
るため上記Ｄ／Ａ変換器に信号を供給するカウンタとか
らなり、これにより、上記カウンタから上記Ｄ／Ａ変換
器への信号は、上記Ａ／Ｄ変換器からの上記Ｉ又はＱ出
力の何れかが正又は負のフルスケールの電圧であるとき
に上記基準電圧を増加させ、上記Ｉ又はＱ出力がどちら
も正又は負の何れのフルスケールの電圧ではないときに
上記基準電圧を減少させ、好ましくは、上記Ｄ／Ａ変換
器は、各組がＮ＋１個の電圧レベルを提供するＮ個の実
質的に同一のセグメントを備えた２組の抵抗と、一方の
組が上記２組の抵抗の中の一方からの上記Ｎ＋１個の電
圧レベルの中の一つを“正の”基準として上記Ａ／Ｄ変
換器に供給し、他方の組が上記２組の抵抗の中の他方か
らの上記Ｎ＋１個の電圧レベルの中の一つを“負の”基
準として上記Ａ／Ｄ変換器に供給するよう、各組が上記
２組の抵抗の一方における上記Ｎ個のセグメントの中の
一つを選択的にタップする２組のＮ＋１個のスイッチと
により構成される。
（Ｑ）のディジタル出力を供給するアナログ−ディジタ
ル（Ａ／Ｄ）変換器に基準電圧を供給する回路は：Ａ／
Ｄ変換器に接続され、上記Ａ／Ｄ変換器からのＩ及びＱ
出力が正又は負のフルスケールの電圧であるときを示す
センサと；上記センサに応答し、アキュムレータに接続
され、上記Ａ／Ｄ変換器からの上記Ｉ又はＱ出力の何れ
かが正又は負のフルスケールの電圧であるときに第１の
量で上記アキュムレータを増加させ、上記Ｉ又はＱ出力
がどちらも正又は負の何れのフルスケールの電圧ではな
いときに第２の量で上記アキュムレータを減少させる論
理ユニットと；上記Ａ／Ｄ変換器に基準電圧を供給する
ディジタル−アナログ（Ｄ／Ａ）変換器と；上記アキュ
ムレータに応答し、上記アキュムレータがオーバーフロ
ー又はアンダーフローしたときに上記カウンタのカウン
トを変え、上記カウンタの上記カウントの中の所定の数
の最上位ビットに変化があるときに上記基準電圧を変え
るため上記Ｄ／Ａ変換器に信号を供給するカウンタとか
らなり、これにより、上記カウンタから上記Ｄ／Ａ変換
器への信号は、上記Ａ／Ｄ変換器からの上記Ｉ又はＱ出
力の何れかが正又は負のフルスケールの電圧であるとき
に上記基準電圧を増加させ、上記Ｉ又はＱ出力がどちら
も正又は負の何れのフルスケールの電圧ではないときに
上記基準電圧を減少させ、好ましくは、上記Ｄ／Ａ変換
器は、各組がＮ＋１個の電圧レベルを提供するＮ個の実
質的に同一のセグメントを備えた２組の抵抗と、一方の
組が上記２組の抵抗の中の一方からの上記Ｎ＋１個の電
圧レベルの中の一つを“正の”基準として上記Ａ／Ｄ変
換器に供給し、他方の組が上記２組の抵抗の中の他方か
らの上記Ｎ＋１個の電圧レベルの中の一つを“負の”基
準として上記Ａ／Ｄ変換器に供給するよう、各組が上記
２組の抵抗の一方における上記Ｎ個のセグメントの中の
一つを選択的にタップする２組のＮ＋１個のスイッチと
により構成される。
【０００８】本発明の同相（Ｉ）及び直角位相（Ｑ）の
ディジタル出力を供給するアナログ−ディジタル（Ａ／
Ｄ）変換器の基準電圧を制御する方法は：Ａ／Ｄ変換器
からの出力中の検出されたＩ及びＱ電圧がアキュムレー
タを増加又は減少させ；アキュムレータに応答するカウ
ンタは、アキュムレータがオーバーフロー又はアンダー
フローしたとき、カウントを変化させ；基準電圧を変化
させるための信号が、カウンタのカウント中の所定の数
の最上位ビットに変化があるときに供給される。Ａ／Ｄ
変換器の基準電圧を制御する回路は、基準電圧をＡ／Ｄ
変換器に供給するＤ／Ａ変換器が、各組がＮ＋１個の電
圧レベルを提供するＮ個の実質的に同一のセグメントを
備えた２組の抵抗と、一方の組が“正の”基準を上記Ａ
／Ｄ変換器に供給し、他方の組が“負の”基準を上記Ａ
／Ｄ変換器に供給するよう、各組が上記２組の抵抗の一
方における上記Ｎ個のセグメントの中の一つを選択的に
タップする２組のＮ＋１個のスイッチとを有する。
ディジタル出力を供給するアナログ−ディジタル（Ａ／
Ｄ）変換器の基準電圧を制御する方法は：Ａ／Ｄ変換器
からの出力中の検出されたＩ及びＱ電圧がアキュムレー
タを増加又は減少させ；アキュムレータに応答するカウ
ンタは、アキュムレータがオーバーフロー又はアンダー
フローしたとき、カウントを変化させ；基準電圧を変化
させるための信号が、カウンタのカウント中の所定の数
の最上位ビットに変化があるときに供給される。Ａ／Ｄ
変換器の基準電圧を制御する回路は、基準電圧をＡ／Ｄ
変換器に供給するＤ／Ａ変換器が、各組がＮ＋１個の電
圧レベルを提供するＮ個の実質的に同一のセグメントを
備えた２組の抵抗と、一方の組が“正の”基準を上記Ａ
／Ｄ変換器に供給し、他方の組が“負の”基準を上記Ａ
／Ｄ変換器に供給するよう、各組が上記２組の抵抗の一
方における上記Ｎ個のセグメントの中の一つを選択的に
タップする２組のＮ＋１個のスイッチとを有する。
【０００９】
【発明の実施の形態】以下、その例に限定されることな
く、添付図面を参照して本発明の説明を行なう。図１に
は、複数の出力を有するＡ／Ｄ変換器１２の基準電圧を
調整する回路１０を有する実施例が示されている。セン
サ１４は、Ａ／Ｄ変換器１２からの出力を監視し、出力
が所望の電圧を有するかどうかを判定する。Ａ／Ｄ変換
器１２からの出力は、望ましくは所定のフルスケールの
電圧に一致する正又は負の何れかの電圧を有する信号で
ある。出力電圧は、Ａ／Ｄ変換器１２及び前置回路に影
響を与える条件（例えば、温度）が変化するのに従って
変化するので、Ａ／Ｄ変換器１２に対する基準電圧が非
常に高い、正しい、或いは、非常に低いの何れであるか
に依存して、検出された電圧が、所望の電圧を下回り、
一致し、或いは、上回る。
く、添付図面を参照して本発明の説明を行なう。図１に
は、複数の出力を有するＡ／Ｄ変換器１２の基準電圧を
調整する回路１０を有する実施例が示されている。セン
サ１４は、Ａ／Ｄ変換器１２からの出力を監視し、出力
が所望の電圧を有するかどうかを判定する。Ａ／Ｄ変換
器１２からの出力は、望ましくは所定のフルスケールの
電圧に一致する正又は負の何れかの電圧を有する信号で
ある。出力電圧は、Ａ／Ｄ変換器１２及び前置回路に影
響を与える条件（例えば、温度）が変化するのに従って
変化するので、Ａ／Ｄ変換器１２に対する基準電圧が非
常に高い、正しい、或いは、非常に低いの何れであるか
に依存して、検出された電圧が、所望の電圧を下回り、
一致し、或いは、上回る。
【００１０】基準電圧は、出力信号レベルに対し基準ラ
インの位置を設定すると考えられる。望ましくは、基準
ラインは、出力信号レベルのピークと一致する。出力信
号レベルが基準ラインを上回るとき（即ち、基準電圧が
非常に低いとき）、基準ラインが出力信号のピークとも
う一度一致するように、基準電圧を増加させることによ
り基準ラインが上昇させられる。
インの位置を設定すると考えられる。望ましくは、基準
ラインは、出力信号レベルのピークと一致する。出力信
号レベルが基準ラインを上回るとき（即ち、基準電圧が
非常に低いとき）、基準ラインが出力信号のピークとも
う一度一致するように、基準電圧を増加させることによ
り基準ラインが上昇させられる。
【００１１】センサ１４は、出力電圧が所望の電圧であ
るかどうかを検出し、電圧が少なくとも所望の電圧であ
るか、或いは、所望の電圧よりも低いということを示す
信号をプロセッサ１６に送る。プロセッサ１６は、出力
の中に所望の電圧の出力がある場合にアキュムレータ２
０を第１の量で増加させ、出力の中に所望の電圧の出力
がない場合にアキュムレータ２０を第２の量で減少させ
る論理ユニット１８を含む。アキュムレータ２０の増加
分は、Ａ／Ｄ変換器の基準電圧の増加分に変換され（即
ち、検出された電圧がピーク以上であるので、基準電圧
が増加させられ）、アキュムレータ２０の減少分は、Ａ
／Ｄ変換器の基準電圧の減少分に変換される（即ち、検
出された電圧がピーク未満であるので、基準電圧が減少
させられる）。
るかどうかを検出し、電圧が少なくとも所望の電圧であ
るか、或いは、所望の電圧よりも低いということを示す
信号をプロセッサ１６に送る。プロセッサ１６は、出力
の中に所望の電圧の出力がある場合にアキュムレータ２
０を第１の量で増加させ、出力の中に所望の電圧の出力
がない場合にアキュムレータ２０を第２の量で減少させ
る論理ユニット１８を含む。アキュムレータ２０の増加
分は、Ａ／Ｄ変換器の基準電圧の増加分に変換され（即
ち、検出された電圧がピーク以上であるので、基準電圧
が増加させられ）、アキュムレータ２０の減少分は、Ａ
／Ｄ変換器の基準電圧の減少分に変換される（即ち、検
出された電圧がピーク未満であるので、基準電圧が減少
させられる）。
【００１２】アキュムレータ２０は所定の容量を有し、
アキュムレータ２０がオーバーフロー又はアンダーフロ
ーしたとき（正及び負の値が扱われている）、カウンタ
２２のカウントは適当な向きに変更される。次いで、カ
ウンタ２２は、ディジタル−アナログ（Ｄ／Ａ）変換器
２４によってＡ／Ｄ変換器１２に供給された基準電圧を
調整するためＤ／Ａ変換器２４に信号を供給する。カウ
ンタ２２からの信号は、望ましくは、信号の頻繁な小さ
い変化を緩衝するため所定のカウントに達した後に、Ｄ
／Ａ変換器２４に供給される。回路１０の感度は、第１
及び第２の値の選択と、カウンタ２２によって与えられ
たバッファの選択とによって設定される。
アキュムレータ２０がオーバーフロー又はアンダーフロ
ーしたとき（正及び負の値が扱われている）、カウンタ
２２のカウントは適当な向きに変更される。次いで、カ
ウンタ２２は、ディジタル−アナログ（Ｄ／Ａ）変換器
２４によってＡ／Ｄ変換器１２に供給された基準電圧を
調整するためＤ／Ａ変換器２４に信号を供給する。カウ
ンタ２２からの信号は、望ましくは、信号の頻繁な小さ
い変化を緩衝するため所定のカウントに達した後に、Ｄ
／Ａ変換器２４に供給される。回路１０の感度は、第１
及び第２の値の選択と、カウンタ２２によって与えられ
たバッファの選択とによって設定される。
【００１３】Ｉ及びＱ出力を有するＡ／Ｄ変換器３２の
基準電圧を調整する回路３０を含む他の実施例が示され
ている。図２に示され、以下に説明を行なう実施例によ
れば、本発明はその例に限定されることはないが、Ａ／
Ｄ変換器３２は、３ビットのＩ及びＱ出力を供給し、回
路３０の構成要素はそれに応じて寸法を定められる。Ｉ
及びＱ出力は、夫々、センサ３４及び３６によって監視
され、各センサはディジタル信号を論理和ユニットに供
給する。Ｉ又はＱ出力の何れか一方が所望の（フルスケ
ールの）電圧であるならば、論理和ユニットは、第１の
量、この実施例の場合には＋７だけアキュムレータ３８
を増加させる信号を送る。Ｉ又はＱが何れも所望の電圧
ではない場合に、論理和ユニットは、第２の量、この実
施例の場合には−２だけアキュムレータ３８を減少させ
る信号を送る。ダイレクトシーケンス無線の場合、Ａ／
Ｄ変換器３２に供給されたノイズ性の符号付き波形は、
典型的に、フルスケール電圧の正と負でピークに達する
電圧分布を有し、他の値を用いてもよいが、＋７及び−
２の選択によって、平均電圧が略半分のスケールに維持
される。
基準電圧を調整する回路３０を含む他の実施例が示され
ている。図２に示され、以下に説明を行なう実施例によ
れば、本発明はその例に限定されることはないが、Ａ／
Ｄ変換器３２は、３ビットのＩ及びＱ出力を供給し、回
路３０の構成要素はそれに応じて寸法を定められる。Ｉ
及びＱ出力は、夫々、センサ３４及び３６によって監視
され、各センサはディジタル信号を論理和ユニットに供
給する。Ｉ又はＱ出力の何れか一方が所望の（フルスケ
ールの）電圧であるならば、論理和ユニットは、第１の
量、この実施例の場合には＋７だけアキュムレータ３８
を増加させる信号を送る。Ｉ又はＱが何れも所望の電圧
ではない場合に、論理和ユニットは、第２の量、この実
施例の場合には−２だけアキュムレータ３８を減少させ
る信号を送る。ダイレクトシーケンス無線の場合、Ａ／
Ｄ変換器３２に供給されたノイズ性の符号付き波形は、
典型的に、フルスケール電圧の正と負でピークに達する
電圧分布を有し、他の値を用いてもよいが、＋７及び−
２の選択によって、平均電圧が略半分のスケールに維持
される。
【００１４】アキュミュレータ３８の容量は、論理和ユ
ニットからの信号内の変動のため小さいバッファを提供
するのに十分な大きさがあり、上記例の場合に（１ビッ
トの符号ビットを含めて）４ビットの容量を有する。ア
キュムレータ３８がオーバーフロー（非常に大きい正）
するとき、及び、アンダーフロー（非常に小さい負）す
るとき、より実質的なバッファがカウンタ４０によって
提供される。バッファリングは、Ａ／Ｄ変換器３２の基
準電圧が調整される更なる処理においてカウンタ４０か
らの最上位ビット（ＭＳＢ）の中から数個だけを使用す
るため選択することにより行なわれる。例えば、カウン
タ４０は、２０ビット（１ビットの符号ビットを含む）
の容量を有し、最上位（ＭＳＢ）の５ビット（１ビット
は符号ビット）だけが使用される。
ニットからの信号内の変動のため小さいバッファを提供
するのに十分な大きさがあり、上記例の場合に（１ビッ
トの符号ビットを含めて）４ビットの容量を有する。ア
キュムレータ３８がオーバーフロー（非常に大きい正）
するとき、及び、アンダーフロー（非常に小さい負）す
るとき、より実質的なバッファがカウンタ４０によって
提供される。バッファリングは、Ａ／Ｄ変換器３２の基
準電圧が調整される更なる処理においてカウンタ４０か
らの最上位ビット（ＭＳＢ）の中から数個だけを使用す
るため選択することにより行なわれる。例えば、カウン
タ４０は、２０ビット（１ビットの符号ビットを含む）
の容量を有し、最上位（ＭＳＢ）の５ビット（１ビット
は符号ビット）だけが使用される。
【００１５】上記実施例で使用されるカウンタの寸法及
び最上位ビットの数の選択によって緩やかな基準電圧の
調整が得られ、その選択は必要に応じて変えることがで
きる。温度及び構成要素の変化は、典型的に、緩やかに
生じるので、上記実施例のような長期間の平均の使用が
可能である。更に説明すると、カウンタ４０からの最上
位ビットがＡ／Ｄ変換器３２の基準電圧を生成する。Ａ
／Ｄ変換器３２のヘッドルームの公称値は、二つの量
（上記実施例の場合、＋７及び−２）の比によって設定
される。平均化の時定数は、選択された特定の最上位ビ
ットと共に二つの量の大きさによって設定される。
び最上位ビットの数の選択によって緩やかな基準電圧の
調整が得られ、その選択は必要に応じて変えることがで
きる。温度及び構成要素の変化は、典型的に、緩やかに
生じるので、上記実施例のような長期間の平均の使用が
可能である。更に説明すると、カウンタ４０からの最上
位ビットがＡ／Ｄ変換器３２の基準電圧を生成する。Ａ
／Ｄ変換器３２のヘッドルームの公称値は、二つの量
（上記実施例の場合、＋７及び−２）の比によって設定
される。平均化の時定数は、選択された特定の最上位ビ
ットと共に二つの量の大きさによって設定される。
【００１６】カウンタ４０からの最上位ビットは、レジ
スタ４４及びバレルシフタ４６を介してＤ／Ａ変換器４
２に供給される。Ｄ／Ａ変換器４２は、Ａ／Ｄ変換器３
２に基準電圧の調整量を供給する。初期条件は、整定時
間を減少させるため与えられる。図３を参照すると、Ｄ
／Ａ変換器４２は、バレルシフタ４６から５ビットのデ
ィジタル語を受け、必要に応じて、Ａ／Ｄ変換器３２に
基準電圧を提供する。上記実施例の場合、Ａ／Ｄ変換器
３２の基準電圧は、０．２５から１．０ボルトの間で変
化し、３１段の等しい刻み幅でＤ／Ａ変換器４２によっ
て供給され、Ｄ／Ａ変換器４２の構成要素は、そのよう
にスケールが定められている。
スタ４４及びバレルシフタ４６を介してＤ／Ａ変換器４
２に供給される。Ｄ／Ａ変換器４２は、Ａ／Ｄ変換器３
２に基準電圧の調整量を供給する。初期条件は、整定時
間を減少させるため与えられる。図３を参照すると、Ｄ
／Ａ変換器４２は、バレルシフタ４６から５ビットのデ
ィジタル語を受け、必要に応じて、Ａ／Ｄ変換器３２に
基準電圧を提供する。上記実施例の場合、Ａ／Ｄ変換器
３２の基準電圧は、０．２５から１．０ボルトの間で変
化し、３１段の等しい刻み幅でＤ／Ａ変換器４２によっ
て供給され、Ｄ／Ａ変換器４２の構成要素は、そのよう
にスケールが定められている。
【００１７】Ｄ／Ａ変換器４２は、スイッチ５２及び５
４によって制御される抵抗の直列連結５０を含み、各ス
イッチは直列連結５０内の抵抗からの適当な電圧をタッ
プする複数のスイッチを有する。２．０ボルトの基準電
圧ＶR が抵抗のタップ電圧を発生するため使用される。
上側のタップされた抵抗Ｒupper は、０．８７５から
１．２５ボルトまで等間隔にされた３２段の電圧出力レ
ベルを発生するため、３１個の実質的に同一の抵抗セグ
メントを含む。抵抗Ｒupper の各タップは、ディジタル
入力信号（例えば、０．８７５ボルトに対するコード０
００００）に応答して動作するスイッチ５２内の３２個
のスイッチによって別々に選択可能である。同様に、下
側のタップされた抵抗Ｒlower は、０．６２５から０．
２５ボルトまで等間隔にされた３２段の電圧出力レベル
を発生するため、３１個の実質的に同一の抵抗セグメン
トを含む。抵抗Ｒlower の各タップは、スイッチ５４内
の３２個のスイッチによって別々に選択可能である。
４によって制御される抵抗の直列連結５０を含み、各ス
イッチは直列連結５０内の抵抗からの適当な電圧をタッ
プする複数のスイッチを有する。２．０ボルトの基準電
圧ＶR が抵抗のタップ電圧を発生するため使用される。
上側のタップされた抵抗Ｒupper は、０．８７５から
１．２５ボルトまで等間隔にされた３２段の電圧出力レ
ベルを発生するため、３１個の実質的に同一の抵抗セグ
メントを含む。抵抗Ｒupper の各タップは、ディジタル
入力信号（例えば、０．８７５ボルトに対するコード０
００００）に応答して動作するスイッチ５２内の３２個
のスイッチによって別々に選択可能である。同様に、下
側のタップされた抵抗Ｒlower は、０．６２５から０．
２５ボルトまで等間隔にされた３２段の電圧出力レベル
を発生するため、３１個の実質的に同一の抵抗セグメン
トを含む。抵抗Ｒlower の各タップは、スイッチ５４内
の３２個のスイッチによって別々に選択可能である。
【００１８】抵抗タップの選択は、スイッチ５２及びス
イッチ５４の複数のスイッチの選択を制御する復号化器
５６によって制御される。復号化器５６は、上側及び下
側の各タップに対し一つのタップだけが各スイッチ出力
に与えられることを保証する。スイッチ出力電圧は、緩
衝され、Ａ／Ｄ変換器３２の“正の”基準（ＲＥＦＰＯ
Ｓ）及び“負の”基準（ＲＥＦＮＥＧ）に供給される。
基準電圧の差は、以下の表１に示されたように、下側の
タップ選択（コード０００００）に対する０．２５ボル
トから上側のタップ選択（コード１１１１１）に対する
１．０ボルトノ間で変化する。“正”及び“負”は、基
準が表１に示された０．７５ボルトのようなバイアスを
上回る、或いは、下回ることを示す相対的な用語である
ことに注意が必要である。
イッチ５４の複数のスイッチの選択を制御する復号化器
５６によって制御される。復号化器５６は、上側及び下
側の各タップに対し一つのタップだけが各スイッチ出力
に与えられることを保証する。スイッチ出力電圧は、緩
衝され、Ａ／Ｄ変換器３２の“正の”基準（ＲＥＦＰＯ
Ｓ）及び“負の”基準（ＲＥＦＮＥＧ）に供給される。
基準電圧の差は、以下の表１に示されたように、下側の
タップ選択（コード０００００）に対する０．２５ボル
トから上側のタップ選択（コード１１１１１）に対する
１．０ボルトノ間で変化する。“正”及び“負”は、基
準が表１に示された０．７５ボルトのようなバイアスを
上回る、或いは、下回ることを示す相対的な用語である
ことに注意が必要である。
【００１９】
【表１】
【００２０】本発明の好ましい一実施例をもう一度参照
すると、Ａ／Ｄ変換器からの出力の電圧を決定する数値
の選択は、主としてハードウェアの問題に基づいてい
る。変換器の一つの出力だけに関する検出を使用しても
構わないが、信号がＢＰＳＫ（バイナリー位相変調）方
式で変調され、周波数偏移ゼロの条件が有効であれば、
信号エネルギーの全体が二つの直交チャンネルの一方だ
けに存在し、場合によってはもう一方が監視されない。
これにより、検出の不足が生じる。Ｉ2 ＋Ｑ2 の合計を
使用してもよいが、これにより、ハードウェアの要求が
増加する。出力の電圧の別個の検出が平均化される本発
明による数値の選択は、ハードウェアの要求を最小限に
抑える。
すると、Ａ／Ｄ変換器からの出力の電圧を決定する数値
の選択は、主としてハードウェアの問題に基づいてい
る。変換器の一つの出力だけに関する検出を使用しても
構わないが、信号がＢＰＳＫ（バイナリー位相変調）方
式で変調され、周波数偏移ゼロの条件が有効であれば、
信号エネルギーの全体が二つの直交チャンネルの一方だ
けに存在し、場合によってはもう一方が監視されない。
これにより、検出の不足が生じる。Ｉ2 ＋Ｑ2 の合計を
使用してもよいが、これにより、ハードウェアの要求が
増加する。出力の電圧の別個の検出が平均化される本発
明による数値の選択は、ハードウェアの要求を最小限に
抑える。
【００２１】基準電圧は、Ａ／Ｄ変換器の出力の更なる
使用に影響を与え得る量だけ変化する。意図された用途
の一つは、ノイズ性信号の量子化器である。この応用の
場合、Ａ／Ｄ変換器の長期又は直流の精度は、量子化器
としての動作のために重大ではない。Ａ／Ｄ変換器の基
準電圧は、量子化器の利得を効果的に設定する。これに
より、Ａ／Ｄ変換器への入力の平均信号電圧とは無関係
に一定の有効ビット数が保たれる。
使用に影響を与え得る量だけ変化する。意図された用途
の一つは、ノイズ性信号の量子化器である。この応用の
場合、Ａ／Ｄ変換器の長期又は直流の精度は、量子化器
としての動作のために重大ではない。Ａ／Ｄ変換器の基
準電圧は、量子化器の利得を効果的に設定する。これに
より、Ａ／Ｄ変換器への入力の平均信号電圧とは無関係
に一定の有効ビット数が保たれる。
【００２２】本発明の複数の出力を有するアナログ−デ
ィジタル変換器の基準電圧を制御する方法及び回路は、
Ａ／Ｄ変換器からの出力が少なくとも所望の電圧である
ときを示すセンサと、センサに応答し、Ａ／Ｄ変換器に
基準電圧を提供するディジタル−アナログ変換器に接続
されたプロセッサとを含む。プロセッサは、基準電圧を
変化させる信号をＤ／Ａ変換器に供給する。プロセッサ
内の論理ユニットは、Ａ／Ｄ変換器の出力中のＩ又はＱ
成分の何れか一方が少なくとも所望の電圧であるときに
アキュムレータを増加させ、Ｉ又はＱ成分が何れも少な
くとも所望の電圧ではないときにアキュムレータを減少
させる。カウンタはアキュムレータの変化を緩衝する。
ィジタル変換器の基準電圧を制御する方法及び回路は、
Ａ／Ｄ変換器からの出力が少なくとも所望の電圧である
ときを示すセンサと、センサに応答し、Ａ／Ｄ変換器に
基準電圧を提供するディジタル−アナログ変換器に接続
されたプロセッサとを含む。プロセッサは、基準電圧を
変化させる信号をＤ／Ａ変換器に供給する。プロセッサ
内の論理ユニットは、Ａ／Ｄ変換器の出力中のＩ又はＱ
成分の何れか一方が少なくとも所望の電圧であるときに
アキュムレータを増加させ、Ｉ又はＱ成分が何れも少な
くとも所望の電圧ではないときにアキュムレータを減少
させる。カウンタはアキュムレータの変化を緩衝する。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の他の実施例の部分ブロック及び部分回
路図である。
路図である。
【図３】本発明のディジタル−アナログ変換器の一実施
例の回路図である。
例の回路図である。
１０，３０ 基準電圧調整回路 １２，３２ Ａ／Ｄ変換器 １４，３４，３６ センサ １６ プロセッサ １８ 論理ユニット ２０，３８ アキュムレータ ２２，４０ カウンタ ２４，４２ Ｄ／Ａ変換器 ４４ レジスタ ４６ シフタ ５０ 抵抗の直列連結 ５２，５４ スイッチ ５６ 復号化器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラヴィンドラ ヴイ ゴクヘイル アメリカ合衆国，フロリダ 32937，サテ ライト・ビーチ，ハイウェイ エイ１エイ 541 (72)発明者 レナード ヴイ ルーカス アメリカ合衆国，フロリダ 32905，パー ムベイ，ガンパウダー・ドライヴ・エヌイ ー 2165 (72)発明者 ジェームズ スネル アメリカ合衆国，フロリダ 32905，パー ムベイ，レモン・ストリート・エヌイー 2695
Claims (10)
- 【請求項１】 複数の出力を有するアナログ−ディジタ
ル（Ａ／Ｄ）変換器の基準電圧を制御する回路であっ
て：Ａ／Ｄ変換器に接続され、上記Ａ／Ｄ変換器からの
出力が少なくとも所望の電圧であるときを示すセンサ
と；上記センサに応答し、上記Ａ／Ｄ変換器の基準電圧
を供給するディジタル−アナログ（Ｄ／Ａ）変換器に接
続され、上記センサに対する感度を調整するスケーラに
より構成され、上記Ａ／Ｄ変換器からの上記出力の中の
何れかが少なくとも所望の電圧であるときに上記基準電
圧を増加させ、上記出力の中に少なくとも上記所望の電
圧である出力がないときに上記基準電圧を減少させる信
号を上記Ｄ／Ａ変換器に提供する計数手段とからなる回
路。 - 【請求項２】 上記計数手段は、上記センサに応答し、
アキュムレータに接続され、上記Ａ／Ｄ変換器からの上
記出力の中の何れかが少なくとも所望の電圧であるとき
に第１の量で上記アキュムレータを増加させ、上記出力
の中に少なくとも上記所望の電圧である出力がないとき
に第２の量で上記アキュムレータを減少させる論理ユニ
ットを有し、 上記スケーラは、上記アキュムレータに応答するカウン
タを有し、上記アキュムレータがオーバーフロー又はア
ンダーフローしたときに上記カウンタのカウントを変
え、上記カウンタの上記カウント中の所定の数の最上位
ビットに変化があるときに上記Ｄ／Ａ変換器に信号を供
給し、 これにより、上記所定の数と、上記第１及び第２の量
が、上記センサに対する上記計数手段の感度を設定する
請求項１記載の回路。 - 【請求項３】 上記Ａ／Ｄ変換器からの出力は同相
（Ｉ）成分及び直角位相（Ｑ）成分であり、 上記計数手段は、上記センサに応答し、アキュムレータ
に接続され、上記Ａ／Ｄ変換器からの上記Ｉ又はＱ出力
の何れかが少なくとも上記所望の電圧であるときに第１
の量で上記アキュムレータを増加させ、上記Ｉ又はＱは
何れも少なくとも上記所望の電圧ではないときに第２の
量で上記アキュムレータを減少させる論理ユニットを有
し、 上記アキュムレータは、好ましくは、４ビットの容量を
有し、上記第１の量は７であり、かつ、上記第２の量は
２である、請求項１又は２記載の回路。 - 【請求項４】 上記カウンタは２０ビットの容量を有
し、上記最上位ビットの所定の数は５である請求項３記
載の回路。 - 【請求項５】 上記Ｄ／Ａ変換器は、抵抗の直列連結
と、上記基準電圧を変えるため上記計数手段からの上記
信号に応答して上記抵抗の直列連結を選択的にタップす
る複数のスイッチとからなり、 上記抵抗の直列連結は、好ましくは、各組がＮ＋１個の
電圧レベルを提供するＮ個の実質的に同一のセグメント
を備えた２組の抵抗からなり、 上記複数のスイッチは、一方の組が上記２組の抵抗の中
の一方からの上記Ｎ＋１個の電圧レベルの中の一つをバ
イアス電圧に対する“正の”基準として上記Ａ／Ｄ変換
器に供給し、他方の組が上記２組の抵抗の中の他方から
の上記Ｎ＋１個の電圧レベルの中の一つを上記バイアス
電圧に対する“負の”基準として上記Ａ／Ｄ変換器に供
給するよう、各組が上記２組の抵抗の一方における上記
Ｎ個のセグメントの中の一つを選択的にタップする２組
のＮ＋１個のスイッチからなる、請求項１乃至４のうち
いずれか１項記載の回路。 - 【請求項６】 上記基準電圧の間の差は、０．２５から
１．０ボルトの間で変化し、Ｎは３１である、請求項５
記載の回路。 - 【請求項７】 同相（Ｉ）及び直角位相（Ｑ）のディジ
タル出力を供給するアナログ−ディジタル（Ａ／Ｄ）変
換器に基準電圧を供給する回路であって：Ａ／Ｄ変換器
に接続され、上記Ａ／Ｄ変換器からのＩ及びＱ出力が正
又は負のフルスケールの電圧であるときを示すセンサ
と；上記センサに応答し、アキュムレータに接続され、
上記Ａ／Ｄ変換器からの上記Ｉ又はＱ出力の何れかが正
又は負のフルスケールの電圧であるときに第１の量で上
記アキュムレータを増加させ、上記Ｉ又はＱ出力がどち
らも正又は負の何れのフルスケールの電圧ではないとき
に第２の量で上記アキュムレータを減少させる論理ユニ
ットと；上記Ａ／Ｄ変換器に基準電圧を供給するディジ
タル−アナログ（Ｄ／Ａ）変換器と；上記アキュムレー
タに応答し、上記アキュムレータがオーバーフロー又は
アンダーフローしたときに上記カウンタのカウントを変
え、上記カウンタの上記カウントの中の所定の数の最上
位ビットに変化があるときに上記基準電圧を変えるため
上記Ｄ／Ａ変換器に信号を供給するカウンタとからな
り、 これにより、上記カウンタから上記Ｄ／Ａ変換器への信
号は、上記Ａ／Ｄ変換器からの上記Ｉ又はＱ出力の何れ
かが正又は負のフルスケールの電圧であるときに上記基
準電圧を増加させ、上記Ｉ又はＱ出力がどちらも正又は
負の何れのフルスケールの電圧ではないときに上記基準
電圧を減少させ、好ましくは、上記Ｄ／Ａ変換器は、各
組がＮ＋１個の電圧レベルを提供するＮ個の実質的に同
一のセグメントを備えた２組の抵抗と、一方の組が上記
２組の抵抗の中の一方からの上記Ｎ＋１個の電圧レベル
の中の一つを“正の”基準として上記Ａ／Ｄ変換器に供
給し、他方の組が上記２組の抵抗の中の他方からの上記
Ｎ＋１個の電圧レベルの中の一つを“負の”基準として
上記Ａ／Ｄ変換器に供給するよう、各組が上記２組の抵
抗の一方における上記Ｎ個のセグメントの中の一つを選
択的にタップする２組のＮ＋１個のスイッチとにより構
成される回路。 - 【請求項８】 同相（Ｉ）及び直角位相（Ｑ）のディジ
タル出力を供給するアナログ−ディジタル（Ａ／Ｄ）変
換器の基準電圧を制御する方法であって： （ａ） Ａ／Ｄ変換器からのＩ及びＱ出力が少なくとも
所望の電圧であるときを検出する段階と； （ｂ） 上記Ａ／Ｄ変換器からの上記Ｉ又はＱ出力の何
れかが少なくとも上記所望の電圧であるときに上記基準
電圧を増加させ、上記Ｉ又はＱ出力の何れもが少なくと
も上記所望の電圧ではないときに上記基準電圧を減少さ
せる信号を形成する段階と； （ｃ） 上記Ａ／Ｄ変換器に基準電圧を供給するＤ／Ａ
変換器に上記形成された信号を供給する段階とからなる
方法。 - 【請求項９】 上記信号を形成する段階は、上記Ａ／Ｄ
変換器からの上記Ｉ又はＱ出力の何れかが少なくとも上
記所望の電圧であるときに第１の量で上記アキュムレー
タを増加させる段階と、上記Ｉ又はＱ出力の何れもが少
なくとも上記所望の電圧ではないときに第２の量で上記
アキュムレータを減少させる段階とからなり、上記アキ
ュムレータがオーバーフロー又はアンダーフローしたと
きに上記カウンタのカウントを変える段階と、上記カウ
ント中の所定の数の最上位ビットに変化があるときに上
記信号を上記Ｄ／Ａ変換器に供給する段階とを更に有す
る、請求項８記載の方法。 - 【請求項１０】 上記形成された信号に応答する抵抗の
直列連結を選択的にタップすることにより上記Ｄ／Ａ変
換器からの上記基準電圧を供給する段階を更に有し、 上記基準電圧を供給する段階は、好ましくは、各組がＮ
＋１個の電圧レベルを提供するＮ個の実質的に同一のセ
グメントを有する上記抵抗の直列連結内の２組の抵抗
を、各組が上記２組の抵抗の一方における上記Ｎ個のセ
グメントの中の一つを選択的にタップするＮ＋１個のス
イッチを有し、一方の組が上記２組の抵抗の中の一方か
らの上記Ｎ＋１個の電圧レベルの中の一つを“正の”基
準として上記Ａ／Ｄ変換器に供給し、他方の組が上記２
組の抵抗の中の他方からの上記Ｎ＋１個の電圧レベルの
中の一つを“負の”基準として上記Ａ／Ｄ変換器に供給
する２組のスイッチを用いてタップする段階からなる、
請求項９記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/509,589 US5675339A (en) | 1995-07-31 | 1995-07-31 | A/D reference level adjustment circuit to maintain optimum dynamic range at the A/D |
| US509589 | 1995-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107288A true JPH09107288A (ja) | 1997-04-22 |
Family
ID=24027295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8199467A Ceased JPH09107288A (ja) | 1995-07-31 | 1996-07-29 | Ａ／ｄ変換器の最適ダイナミックレンジを維持するａ／ｄ変換器の基準レベルの調整回路及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5675339A (ja) |
| EP (1) | EP0757447B1 (ja) |
| JP (1) | JPH09107288A (ja) |
| DE (1) | DE69632368D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243731B1 (en) * | 1998-03-20 | 2001-06-05 | Texas Instruments Incorporated | Apparatus and method for extending register dynamic range |
| DE19918385C2 (de) * | 1999-04-22 | 2001-11-15 | Siemens Ag | Verfahren und Schaltungsanordnung zum Regeln des einem Analog/Digital-Wandler zugeführten Signalpegels |
| US6678312B1 (en) * | 1999-12-22 | 2004-01-13 | Koninklijke Philips Electronics N.V. | Method for extending digital receiver sensitivity using analog correlation |
| JP4746792B2 (ja) * | 2001-08-14 | 2011-08-10 | 富士通セミコンダクター株式会社 | Ａ／ｄ変換装置 |
| US7738544B2 (en) * | 2004-01-30 | 2010-06-15 | Electronics & Telecommunications Research Institute | Apparatus and method for measuring received signal strength indicator, and recording medium storing program embodying the same method |
| US7688237B2 (en) * | 2006-12-21 | 2010-03-30 | Broadcom Corporation | Apparatus and method for analog-to-digital converter calibration |
| US7583211B1 (en) * | 2008-02-08 | 2009-09-01 | Zerog Wireless, Inc. | Analog-to-digital conversion circuit |
| WO2014200473A1 (en) * | 2013-06-12 | 2014-12-18 | Schneider Electric It Corporation | Dynamic sensitivity adjustment for adc measurements |
| DE102013217847A1 (de) * | 2013-09-06 | 2015-03-12 | Continental Teves Ag & Co. Ohg | Verfahren zum Steuern eines Analog/Digital-Wandlers |
| EP3059860A1 (en) * | 2015-02-23 | 2016-08-24 | Consulting Network GmbH | Automatic gain control circuit for communication signals |
| US20180285191A1 (en) * | 2017-04-01 | 2018-10-04 | Sanjeev S. Jahagirdar | Reference voltage control based on error detection |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4194186A (en) * | 1978-04-20 | 1980-03-18 | The United States Of America As Represented By The Secretary Of The Air Force | Digital hysteresis circuit |
| US4482916A (en) * | 1982-07-02 | 1984-11-13 | Rca Corporation | Automatic color control for a digital television receiver |
| JPS63250918A (ja) * | 1987-04-08 | 1988-10-18 | Hitachi Ltd | Ａ／ｄ変換回路 |
| US4831382A (en) * | 1987-05-26 | 1989-05-16 | American Telephone And Telegraph Company | Analog-to-digital converter with adaptable quantizing levels |
| US5389927A (en) * | 1993-05-28 | 1995-02-14 | Motorola, Inc. | Method and apparatus for control of an analog to digital converter |
-
1995
- 1995-07-31 US US08/509,589 patent/US5675339A/en not_active Expired - Fee Related
-
1996
- 1996-07-19 DE DE69632368T patent/DE69632368D1/de not_active Expired - Lifetime
- 1996-07-19 EP EP96111715A patent/EP0757447B1/en not_active Expired - Lifetime
- 1996-07-29 JP JP8199467A patent/JPH09107288A/ja not_active Ceased
Also Published As
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|---|---|
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| US5675339A (en) | 1997-10-07 |
| EP0757447A3 (en) | 1998-04-22 |
| DE69632368D1 (de) | 2004-06-09 |
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|---|---|---|---|
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