JPH09101865A - 担体駆動装置 - Google Patents
担体駆動装置Info
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- JPH09101865A JPH09101865A JP25893995A JP25893995A JPH09101865A JP H09101865 A JPH09101865 A JP H09101865A JP 25893995 A JP25893995 A JP 25893995A JP 25893995 A JP25893995 A JP 25893995A JP H09101865 A JPH09101865 A JP H09101865A
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Abstract
(57)【要約】
【課題】 担体駆動装置の小型化を図って作製し易くす
ると共に信頼性の向上したファームウェアを簡単に得
る。 【解決手段】 担体駆動装置１０内のサブバッファメモ
リ４ｂを担体駆動装置１０内を一括制御するマイクロコ
ンピュータ５′のＲＡＭに置き換えてマイクロコンピュ
ータ５′内のＲＡＭ５ｂ容量を減少させる。
ると共に信頼性の向上したファームウェアを簡単に得
る。 【解決手段】 担体駆動装置１０内のサブバッファメモ
リ４ｂを担体駆動装置１０内を一括制御するマイクロコ
ンピュータ５′のＲＡＭに置き換えてマイクロコンピュ
ータ５′内のＲＡＭ５ｂ容量を減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は担体駆動装置に係わ
り、特にデータプロセッサに内蔵したサブバッファ用揮
発性記憶回路（以下ＲＡＭと記す）と担体駆動装置を制
御するマイクロコンピュータに内蔵したＲＡＭの改良に
関する。
り、特にデータプロセッサに内蔵したサブバッファ用揮
発性記憶回路（以下ＲＡＭと記す）と担体駆動装置を制
御するマイクロコンピュータに内蔵したＲＡＭの改良に
関する。
【０００２】
【従来の技術】従来からコンパクトディスク（ＣＤ）用
のＲＯＭ（Read Only Memory）を再生して、コンピュー
タ用のデータを得るためのＣＤ−ＲＯＭ駆動装置の構成
は種々のものが提案され、通常は駆動メカニズムと駆動
コントローラ並びにホスト用インタフェースと成るイン
タフェースプロトコルコントローラ等より構成されてい
る。
のＲＯＭ（Read Only Memory）を再生して、コンピュー
タ用のデータを得るためのＣＤ−ＲＯＭ駆動装置の構成
は種々のものが提案され、通常は駆動メカニズムと駆動
コントローラ並びにホスト用インタフェースと成るイン
タフェースプロトコルコントローラ等より構成されてい
る。
【０００３】図６に従来のＣＤ−ＲＯＭ駆動装置の基本
的構成を示す。図６でＣＤ−ＲＯＭ用のディスク１から
光ピックアップ２を介して取り出したＣＤ−ＲＯＭデー
タは図示しないＲＦシグナルプロセッサ等を介してＣＤ
−ＤＡデータプロセッサ３に供給される。
的構成を示す。図６でＣＤ−ＲＯＭ用のディスク１から
光ピックアップ２を介して取り出したＣＤ−ＲＯＭデー
タは図示しないＲＦシグナルプロセッサ等を介してＣＤ
−ＤＡデータプロセッサ３に供給される。
【０００４】該ＣＤ−ＤＡデータプロセッサ３内にはＥ
ＦＭ（Eight to Fourteen Modulator)復調回路、ＣＩＲ
Ｃ（Cross Interleave Read-Solomom Code) デコーダ等
を含み、ＣＩＲＣ等のエラー訂正の後にＣＤ−ＲＯＭデ
ィスク１からピックアップしたコンピュータデータはＣ
Ｄ−ＲＯＭデータプロセッサ４に供給される。
ＦＭ（Eight to Fourteen Modulator)復調回路、ＣＩＲ
Ｃ（Cross Interleave Read-Solomom Code) デコーダ等
を含み、ＣＩＲＣ等のエラー訂正の後にＣＤ−ＲＯＭデ
ィスク１からピックアップしたコンピュータデータはＣ
Ｄ−ＲＯＭデータプロセッサ４に供給される。
【０００５】ＣＤ−ＲＯＭデータプロセッサ４内にはＣ
Ｄ−ＲＯＭデコーダ４ａ及びサブバッファメモリ４ｂや
図示しないＣＤ−ＲＯＭエラー訂正回路を含み、更にバ
ッファ・メモリ・マネージャ回路（以下ＢＭＭと記す）
４ｃを有している。
Ｄ−ＲＯＭデコーダ４ａ及びサブバッファメモリ４ｂや
図示しないＣＤ−ＲＯＭエラー訂正回路を含み、更にバ
ッファ・メモリ・マネージャ回路（以下ＢＭＭと記す）
４ｃを有している。
【０００６】ＣＤ−ＲＯＭデータプロセッサ４はマイク
ロコンピュータ（以下ＭＰＵと記す）５で制御される。
ＭＰＵ５は通常の外付けＲＯＭ５ａ及びワーク用のＲＡ
Ｍ（揮発性記憶回路）５ｂが設けられている。
ロコンピュータ（以下ＭＰＵと記す）５で制御される。
ＭＰＵ５は通常の外付けＲＯＭ５ａ及びワーク用のＲＡ
Ｍ（揮発性記憶回路）５ｂが設けられている。
【０００７】ＣＤ−ＲＯＭディスク１から読み出され、
サブバッファメモリ４ｂに格納されたコンピュータ用の
データはＭＰＵ５及びＢＭＭ４ｃを介して制御され、イ
ンタフェース・プロトコルコントローラ６に供給され、
ＳＣＳＩ（Small Computer System Interface)或はＡＴ
ＡＰＩ（ATA Packet Interface）等のインタフェースバ
ス７を介してホストコンピュータ（Ｈ−ＣＰＵ）８に供
給する様に成されている。
サブバッファメモリ４ｂに格納されたコンピュータ用の
データはＭＰＵ５及びＢＭＭ４ｃを介して制御され、イ
ンタフェース・プロトコルコントローラ６に供給され、
ＳＣＳＩ（Small Computer System Interface)或はＡＴ
ＡＰＩ（ATA Packet Interface）等のインタフェースバ
ス７を介してホストコンピュータ（Ｈ−ＣＰＵ）８に供
給する様に成されている。
【０００８】上述の様に、ＭＰＵ５のファームウェアの
実行に用いるワークＲＡＭ５ｂはＭＰＵ５に対し外付け
されていた。然し、この様なＲＡＭ５ｂを外付けする
と、部品点数が増加し、基板の面積が増大し、駆動装置
が大型化する問題があり、最近では図７に示す様にＭＰ
Ｕ５′内にワーク用のＲＡＭ５ｂ′及びＲＯＭ５ａ′を
内蔵させる様に成って来ている。
実行に用いるワークＲＡＭ５ｂはＭＰＵ５に対し外付け
されていた。然し、この様なＲＡＭ５ｂを外付けする
と、部品点数が増加し、基板の面積が増大し、駆動装置
が大型化する問題があり、最近では図７に示す様にＭＰ
Ｕ５′内にワーク用のＲＡＭ５ｂ′及びＲＯＭ５ａ′を
内蔵させる様に成って来ている。
【０００９】図７で図６との対応部分には同一符号を付
して重複説明を省略するも、この場合はＲＯＭ５ａ′及
びワークＲＡＭ（実際にはＳＲＡＭ）５ｂ′を一体にＭ
ＰＵ５′と集積化したＩＣと成している。他は図６と同
様である。
して重複説明を省略するも、この場合はＲＯＭ５ａ′及
びワークＲＡＭ（実際にはＳＲＡＭ）５ｂ′を一体にＭ
ＰＵ５′と集積化したＩＣと成している。他は図６と同
様である。
【００１０】この様な構成でＭＰＵ５又は５′によりワ
ークＲＡＭ５ｂ又は５ｂ′をアクセスする場合の書き込
み時のフローチャートを図８に、読み出し時のフローチ
ャートを図９に、更にハードウェアの結線図を図１０に
示す。
ークＲＡＭ５ｂ又は５ｂ′をアクセスする場合の書き込
み時のフローチャートを図８に、読み出し時のフローチ
ャートを図９に、更にハードウェアの結線図を図１０に
示す。
【００１１】書き込み時の図８に示すフローチャートに
ついて説明すると、第１のステップＳ1 ではＭＰＵ５及
び５′はアドレス及びデータを出力し、第２ステップＳ
2 ではＷＲ（反転）をアクティブにする。次の第３ステ
ップＳ3 ではレディーがアクティブか否かをみる。ＹＥ
Ｓならば第３ステップＳ3 の頭に戻されて、この間、待
たされサブバッファメモリ４ｂへの書き込みが成されな
い。書き込み時の優先順位は後述の乃至となる様に
ＭＰＵ５及び５′が管理している。
ついて説明すると、第１のステップＳ1 ではＭＰＵ５及
び５′はアドレス及びデータを出力し、第２ステップＳ
2 ではＷＲ（反転）をアクティブにする。次の第３ステ
ップＳ3 ではレディーがアクティブか否かをみる。ＹＥ
Ｓならば第３ステップＳ3 の頭に戻されて、この間、待
たされサブバッファメモリ４ｂへの書き込みが成されな
い。書き込み時の優先順位は後述の乃至となる様に
ＭＰＵ５及び５′が管理している。
【００１２】第３ステップＳ3 でレディーアクティブで
ないＮＯであれば第４ステップＳ4に移行してＷＲ（反
転）インアクティブにしてデータの書き込みが終了す
る。
ないＮＯであれば第４ステップＳ4に移行してＷＲ（反
転）インアクティブにしてデータの書き込みが終了す
る。
【００１３】次に、図９によって読み出し時のフローチ
ャートを説明する。図９で第１ステップＳＴ1 ではＭＰ
Ｕ５及び５′はアドレスを出力し、次の第２ステップＳ
Ｔ2ではＲＤ（反転）をアクティブにして第３ステップ
ＳＴ3 に移行する。第３ステップＳＴ3 ではレディーが
アクティブか否かを判断し、ＹＥＳであれば第３ステッ
プＳＴ3 の頭に戻されて、この間、持たされサブバッフ
ァメモリ４ｂからデータの読みだしが出来ない。読み出
し時の優先順位は後述の乃至の順序と成る様にＭＰ
Ｕ５及び５′が管理している。
ャートを説明する。図９で第１ステップＳＴ1 ではＭＰ
Ｕ５及び５′はアドレスを出力し、次の第２ステップＳ
Ｔ2ではＲＤ（反転）をアクティブにして第３ステップ
ＳＴ3 に移行する。第３ステップＳＴ3 ではレディーが
アクティブか否かを判断し、ＹＥＳであれば第３ステッ
プＳＴ3 の頭に戻されて、この間、持たされサブバッフ
ァメモリ４ｂからデータの読みだしが出来ない。読み出
し時の優先順位は後述の乃至の順序と成る様にＭＰ
Ｕ５及び５′が管理している。
【００１４】第３ステップＳＴ3 がＮＯであればデータ
が第４ステップＳＴ4 で読み出され、第５ステップＳＴ
5 でＲＤ（反転）をインアクティブにしてエンドに至る
ことになる。
が第４ステップＳＴ4 で読み出され、第５ステップＳＴ
5 でＲＤ（反転）をインアクティブにしてエンドに至る
ことになる。
【００１５】上述の書き込み読み出しを行うためのＭＰ
Ｕ５及び５′とワーク用のＲＡＭ５ｂ又は５ｂ′間のハ
ードウェアの結線図は図１０に示す様に、ＭＰＵ５及び
５′とワーク用ＲＡＭ５ｂ又は５ｂ′間はデータバス、
アドレスバス、ＲＤ（反転）及びＷＲ（反転）バスのみ
でよいことになる。
Ｕ５及び５′とワーク用のＲＡＭ５ｂ又は５ｂ′間のハ
ードウェアの結線図は図１０に示す様に、ＭＰＵ５及び
５′とワーク用ＲＡＭ５ｂ又は５ｂ′間はデータバス、
アドレスバス、ＲＤ（反転）及びＷＲ（反転）バスのみ
でよいことになる。
【００１６】
【発明が解決しようとする課題】上述の図７で示す構成
の様にＭＰＵ内にワーク用ＲＡＭを内蔵することで小型
化が図れるが、最近のファームウェアは極めて複雑と成
り、そのデータ量も増大する傾向にあり、ワーク用のＲ
ＡＭ５ｂ′の容量が増大することにより、これらワーク
ＲＡＭ５ｂ′及びＲＯＭ５ａ′と一体化したＭＰＵ５′
のコストは外付けのワークＲＡＭ５ｂを付加する図６の
ＭＰＵ５に比べて大幅に上昇する問題が生ずる。
の様にＭＰＵ内にワーク用ＲＡＭを内蔵することで小型
化が図れるが、最近のファームウェアは極めて複雑と成
り、そのデータ量も増大する傾向にあり、ワーク用のＲ
ＡＭ５ｂ′の容量が増大することにより、これらワーク
ＲＡＭ５ｂ′及びＲＯＭ５ａ′と一体化したＭＰＵ５′
のコストは外付けのワークＲＡＭ５ｂを付加する図６の
ＭＰＵ５に比べて大幅に上昇する問題が生ずる。
【００１７】更に、サブバッファ用メモリのアクセスタ
イミングをＭＰＵ５及び５′並びにＢＭＭ４ｃを介して
ポーリングして管理する様な従来の手法ではファームウ
ェア構成が益々複雑化し、そのデータ量も膨大なものと
成り、ＲＯＭ５ａ及び５ａ′の容量が増加するだけでな
くバグ（不具合）等を発生する。
イミングをＭＰＵ５及び５′並びにＢＭＭ４ｃを介して
ポーリングして管理する様な従来の手法ではファームウ
ェア構成が益々複雑化し、そのデータ量も膨大なものと
成り、ＲＯＭ５ａ及び５ａ′の容量が増加するだけでな
くバグ（不具合）等を発生する。
【００１８】本発明は叙上の問題点を解消するために成
されたもので、その課題とするところは高速なアクセス
が必要なデータや、煩雑にアクセスするデータはＭＰＵ
内蔵の小容量ＲＡＭに置き、アクセス頻度の低いデータ
やアクセス速度の必要ないデータはサブバッファのＲＡ
Ｍに置く事により外付けＲＡＭを無くし、ＭＰＵ内蔵の
ＲＡＭ容量を削減し、システム全体の部品点数の削減に
より省電力化ならびに信頼性を向上させ、基板面積の削
減から機器の小型化を図り、ハードウェアを介してサブ
バッファのアクセスタイミングをとることでファームウ
ェアの開発を容易にし、ＲＯＭ容量の削減並びにバグの
発生を抑圧する様に成したものである。
されたもので、その課題とするところは高速なアクセス
が必要なデータや、煩雑にアクセスするデータはＭＰＵ
内蔵の小容量ＲＡＭに置き、アクセス頻度の低いデータ
やアクセス速度の必要ないデータはサブバッファのＲＡ
Ｍに置く事により外付けＲＡＭを無くし、ＭＰＵ内蔵の
ＲＡＭ容量を削減し、システム全体の部品点数の削減に
より省電力化ならびに信頼性を向上させ、基板面積の削
減から機器の小型化を図り、ハードウェアを介してサブ
バッファのアクセスタイミングをとることでファームウ
ェアの開発を容易にし、ＲＯＭ容量の削減並びにバグの
発生を抑圧する様に成したものである。
【００１９】
【課題を解決するための手段】本発明の担体駆動装置は
図１に示される様に記録担体１からの再生データをコン
ピュータデータとしてサブバッファ用記憶回路４ｂを有
するデータプロセッサ４を介してホストコンピュータ８
に出力し、該データプロセッサ４を揮発性記憶回路５
ｂ″を内蔵したマイクロコンピュータ５′で制御する様
に成した担体駆動装置に於いて、マイクロコンピュータ
５′に内蔵した第１の揮発性記憶回路５ｂ″を小容量と
成し、第１の揮発性記憶回路５ｂ″では高速アクセスが
必要なデータ或は頻繁にアクセスするデータの処理を行
ない、サブバッファ用記憶回路４ｂ内には上記第１の揮
発性記憶回路５ｂ″より大容量の第２の揮発性記憶回路
４ｅを配し、この第２の揮発性記憶回路４ｅではアクセ
ス速度及び頻度の低いデータの処理を行う様に成したも
のである。
図１に示される様に記録担体１からの再生データをコン
ピュータデータとしてサブバッファ用記憶回路４ｂを有
するデータプロセッサ４を介してホストコンピュータ８
に出力し、該データプロセッサ４を揮発性記憶回路５
ｂ″を内蔵したマイクロコンピュータ５′で制御する様
に成した担体駆動装置に於いて、マイクロコンピュータ
５′に内蔵した第１の揮発性記憶回路５ｂ″を小容量と
成し、第１の揮発性記憶回路５ｂ″では高速アクセスが
必要なデータ或は頻繁にアクセスするデータの処理を行
ない、サブバッファ用記憶回路４ｂ内には上記第１の揮
発性記憶回路５ｂ″より大容量の第２の揮発性記憶回路
４ｅを配し、この第２の揮発性記憶回路４ｅではアクセ
ス速度及び頻度の低いデータの処理を行う様に成したも
のである。
【００２０】本発明は上述の様に構成し、動作させたの
で機器の小型化並びに信頼性が向上し、省電力化が可能
と成り、更にサブバッファメモリ内のＲＡＭのアクセス
タイミングをハードウェアで処理することでＭＰＵ内蔵
のＲＯＭ容量を減少させバグを抑えた担体駆動装置を得
ることが出来る。
で機器の小型化並びに信頼性が向上し、省電力化が可能
と成り、更にサブバッファメモリ内のＲＡＭのアクセス
タイミングをハードウェアで処理することでＭＰＵ内蔵
のＲＯＭ容量を減少させバグを抑えた担体駆動装置を得
ることが出来る。
【００２１】
【発明の実施の形態】以下、本発明の担体駆動装置を図
１乃至図５により詳記する。本発明の担体駆動装置とし
てはＣＤ−ＲＯＭ駆動装置、ＣＤ−Ｒ（CD Recordable)
駆動装置、ハードディスク駆動装置、光磁気ディスク駆
動装置、テープ磁気駆動装置、並びにサブバッファＲＡ
Ｍを有する記録又は／及び再生装置等に適用可能である
が、図１ではＣＤ−ＲＯＭ駆動装置に適用した担体駆動
装置１０について説明する。
１乃至図５により詳記する。本発明の担体駆動装置とし
てはＣＤ−ＲＯＭ駆動装置、ＣＤ−Ｒ（CD Recordable)
駆動装置、ハードディスク駆動装置、光磁気ディスク駆
動装置、テープ磁気駆動装置、並びにサブバッファＲＡ
Ｍを有する記録又は／及び再生装置等に適用可能である
が、図１ではＣＤ−ＲＯＭ駆動装置に適用した担体駆動
装置１０について説明する。
【００２２】図１で１はＣＤ−ＲＯＭディスク或はＣＤ
−ＤＡ（CD Digital Audio）ディスクであり、スピンド
ルモータ１１で回転駆動されるターンテーブル１２上に
載置される。実際には図示しないがトレイ上に載置した
ＣＤ−ＲＯＭ又はＣＤ−ＤＡディスク（以下ディスクと
記す）はトレイ用モータを介してターンテーブル１２上
に載置される。
−ＤＡ（CD Digital Audio）ディスクであり、スピンド
ルモータ１１で回転駆動されるターンテーブル１２上に
載置される。実際には図示しないがトレイ上に載置した
ＣＤ−ＲＯＭ又はＣＤ−ＤＡディスク（以下ディスクと
記す）はトレイ用モータを介してターンテーブル１２上
に載置される。
【００２３】光ピックアップ２はディスク１の下側に配
設され、送りモータ１３によってディスク１の半径方向
に移動可能と成されている。
設され、送りモータ１３によってディスク１の半径方向
に移動可能と成されている。
【００２４】上述のスピンドルモータ１１、送りモータ
１３、図示しないトレイモータ並びに光ピックアップ２
はマイクロコンピュータ（以下ＭＰＵと記す）５′に依
り、サーボ回路１４及び各種駆動回路１５を介して制御
される。
１３、図示しないトレイモータ並びに光ピックアップ２
はマイクロコンピュータ（以下ＭＰＵと記す）５′に依
り、サーボ回路１４及び各種駆動回路１５を介して制御
される。
【００２５】即ち、各種駆動回路は光ピックアップ２の
アクチェータ駆動回路を含み、光ピックアップのレーザ
ビームのフォーカスサーボ及びトラッキングサーボを行
ない、フォーカス検出は非点収差方式がトラッキングサ
ーボは３ビーム方式等が用いられる。
アクチェータ駆動回路を含み、光ピックアップのレーザ
ビームのフォーカスサーボ及びトラッキングサーボを行
ない、フォーカス検出は非点収差方式がトラッキングサ
ーボは３ビーム方式等が用いられる。
【００２６】又、送りモータ１３は送りモータ駆動回路
によってディスク半径方向に粗シークされ、スピンドル
モータ１１は再生線速度が一定と成る様に例えば４倍速
駆動回路では最内周読み出し時約２１２０r.p.m 、最外
周読み出し時約８００r.p.mであり、回転数が変化する
様なスピンドルモータサーボが行なわれる。
によってディスク半径方向に粗シークされ、スピンドル
モータ１１は再生線速度が一定と成る様に例えば４倍速
駆動回路では最内周読み出し時約２１２０r.p.m 、最外
周読み出し時約８００r.p.mであり、回転数が変化する
様なスピンドルモータサーボが行なわれる。
【００２７】光ピックアップ２から読み出されたディス
ク１からのＣＤ−ＲＯＭデータ或はＣＤ−ＤＡデータは
ＲＦシグナルプロセッサ１６に供給される。該ＲＦシグ
ナルプロセッサ１６内にはＲＦアンプ、サーボエラーア
ンプ等を含み、光ピックアップ２のサーボに必要なフォ
ーカス及びトラッキングエラー信号がサーボ回路１４に
供給されると共にＥＦＭデータが生成されてＣＤ−ＤＡ
データプロセッサ３に供給される。
ク１からのＣＤ−ＲＯＭデータ或はＣＤ−ＤＡデータは
ＲＦシグナルプロセッサ１６に供給される。該ＲＦシグ
ナルプロセッサ１６内にはＲＦアンプ、サーボエラーア
ンプ等を含み、光ピックアップ２のサーボに必要なフォ
ーカス及びトラッキングエラー信号がサーボ回路１４に
供給されると共にＥＦＭデータが生成されてＣＤ−ＤＡ
データプロセッサ３に供給される。
【００２８】上述のＣＤ−ＤＡデータプロセッサ３内に
はＥＦＭ復調回路、ＰＬＬ回路、ＣＤ−ＤＡエラー訂正
回路を含み、ＥＦＭ復調及びＣＤ−ＤＡデータレイヤの
エラー訂正を行ないＣＤ−ＤＡディスク再生の場合は、
この処理データをデジタルアナログ変換回路（ＤＡＣ）
１７でアナログ信号変換して低域通過濾波器及びアンプ
（ＬＰＦ／ＡＭＰ）１８を介して出力端子１９に左右
（Ｌ，Ｒ）信号が出力されスピーカ等から放音されると
共にイヤホーン２０等にも供給される。
はＥＦＭ復調回路、ＰＬＬ回路、ＣＤ−ＤＡエラー訂正
回路を含み、ＥＦＭ復調及びＣＤ−ＤＡデータレイヤの
エラー訂正を行ないＣＤ−ＤＡディスク再生の場合は、
この処理データをデジタルアナログ変換回路（ＤＡＣ）
１７でアナログ信号変換して低域通過濾波器及びアンプ
（ＬＰＦ／ＡＭＰ）１８を介して出力端子１９に左右
（Ｌ，Ｒ）信号が出力されスピーカ等から放音されると
共にイヤホーン２０等にも供給される。
【００２９】ＣＤ−ＤＡデータプロセッサ３はＭＰＵ
５′とバスを介して、データやアドレスの授受が成され
ている。ＣＤ−ＲＯＭディスク再生時にはコンピュータ
データとしてＣＤ−ＤＡデータプロセッサ３の出力はＣ
Ｄ−ＲＯＭデータプロセッサ４に供給される。
５′とバスを介して、データやアドレスの授受が成され
ている。ＣＤ−ＲＯＭディスク再生時にはコンピュータ
データとしてＣＤ−ＤＡデータプロセッサ３の出力はＣ
Ｄ−ＲＯＭデータプロセッサ４に供給される。
【００３０】ＣＤ−ＲＯＭデータプロセッサ４内にはＣ
Ｄ−ＲＯＭデコーダ４ａ、サブバッファメモリ４ｂ、Ｂ
ＭＭ回路４ｃ並びにＣＤ−ＲＯＭエラー訂正回路４ｄを
含んでいる。ＣＤ−ＲＯＭデータストリームはＣＤ−Ｒ
ＯＭデコーダ４ａでデコードされ、サブバッファメモリ
４ｂに格納される。更に、ＣＤ−ＲＯＭエラー訂正回路
４ｄによってエラー訂正が行なわれる。
Ｄ−ＲＯＭデコーダ４ａ、サブバッファメモリ４ｂ、Ｂ
ＭＭ回路４ｃ並びにＣＤ−ＲＯＭエラー訂正回路４ｄを
含んでいる。ＣＤ−ＲＯＭデータストリームはＣＤ−Ｒ
ＯＭデコーダ４ａでデコードされ、サブバッファメモリ
４ｂに格納される。更に、ＣＤ−ＲＯＭエラー訂正回路
４ｄによってエラー訂正が行なわれる。
【００３１】ＭＰＵ５′のバスはＢＭＭ４ｃ及びＣＤ−
ＲＯＭエラー訂正回路４ｄ並びにインタフェースプロト
コルコントローラ６とバスを介してデータ及びアドレス
等の授受が成されている。サブバッファメモリ４ｂに蓄
積されたＣＤ−ＲＯＭデータはホストコンピュータ（Ｈ
−ＣＰＵ）８のインタフェースであるインタフェースプ
ロトコルコントローラ６とＳＣＳＩ或はＡＴＡＰＩバス
７等を介してＨ−ＣＰＵ８に供給される。
ＲＯＭエラー訂正回路４ｄ並びにインタフェースプロト
コルコントローラ６とバスを介してデータ及びアドレス
等の授受が成されている。サブバッファメモリ４ｂに蓄
積されたＣＤ−ＲＯＭデータはホストコンピュータ（Ｈ
−ＣＰＵ）８のインタフェースであるインタフェースプ
ロトコルコントローラ６とＳＣＳＩ或はＡＴＡＰＩバス
７等を介してＨ−ＣＰＵ８に供給される。
【００３２】ＭＰＵ５′はディスクのデータの読み出し
に伴う光ピックアップ２の制御からＣＤ−ＤＡデータで
プロセッサ３、ＣＤ−ＲＯＭデータプロセッサ４並びに
Ｈ−ＣＰＵ８へのデータの転送等のすべての駆動動作を
一括処理している。
に伴う光ピックアップ２の制御からＣＤ−ＤＡデータで
プロセッサ３、ＣＤ−ＲＯＭデータプロセッサ４並びに
Ｈ−ＣＰＵ８へのデータの転送等のすべての駆動動作を
一括処理している。
【００３３】上記した構成のＣＤ−ＲＯＭ駆動装置１０
に於いては図７で説明したと同様にＭＰＵ５′内にＲＯ
Ｍ５ａ′とＲＡＭ５ｂ′が内蔵されている為に基板面積
や部品点数が減少して小型化が図られているが、ＭＰＵ
５′にＲＯＭ５ａ′を内蔵するのに比べ、ＲＡＭ５ｂ′
を内蔵するとコストアップが著しい。よって内蔵ＲＡＭ
５ｂ′の容量を抑えてコストアップを極力避けている
が、年々複雑化するファームウェアを必要とするＲＡＭ
５ｂ′の容量は増えてきている。そこで高速にアクセス
が必要なデータや、頻繁にアクセスするデータは小容量
のＭＰＵ５′内蔵のＲＡＭ５ｂ″に置き、アクセス頻度
の低いデータやアクセス速度の必要ないデータはサブバ
ッファメモリ４ｂのＲＡＭ４ｂ′に置く事によりＭＰＵ
５′内蔵のＲＡＭ５ｂ″の容量を削減し、システム全体
の小型化と信頼性の向上を進める。このようにＲＡＭ５
ｂ″とＲＡＭ４ｅを使い分けるのは、通常図６の様な外
付けＲＡＭ５ｂでは８ビット幅アクセスで１ウェイト
（wait）以上の待ち時間があるのに対して、内蔵ＲＡＭ
５ｂ′又は５ｂ″はＭＰＵ５′が１６ビットであれば１
６ビット幅でアクセス出来て待ち時間無しでアクセスを
高速に処理することが出来る。
に於いては図７で説明したと同様にＭＰＵ５′内にＲＯ
Ｍ５ａ′とＲＡＭ５ｂ′が内蔵されている為に基板面積
や部品点数が減少して小型化が図られているが、ＭＰＵ
５′にＲＯＭ５ａ′を内蔵するのに比べ、ＲＡＭ５ｂ′
を内蔵するとコストアップが著しい。よって内蔵ＲＡＭ
５ｂ′の容量を抑えてコストアップを極力避けている
が、年々複雑化するファームウェアを必要とするＲＡＭ
５ｂ′の容量は増えてきている。そこで高速にアクセス
が必要なデータや、頻繁にアクセスするデータは小容量
のＭＰＵ５′内蔵のＲＡＭ５ｂ″に置き、アクセス頻度
の低いデータやアクセス速度の必要ないデータはサブバ
ッファメモリ４ｂのＲＡＭ４ｂ′に置く事によりＭＰＵ
５′内蔵のＲＡＭ５ｂ″の容量を削減し、システム全体
の小型化と信頼性の向上を進める。このようにＲＡＭ５
ｂ″とＲＡＭ４ｅを使い分けるのは、通常図６の様な外
付けＲＡＭ５ｂでは８ビット幅アクセスで１ウェイト
（wait）以上の待ち時間があるのに対して、内蔵ＲＡＭ
５ｂ′又は５ｂ″はＭＰＵ５′が１６ビットであれば１
６ビット幅でアクセス出来て待ち時間無しでアクセスを
高速に処理することが出来る。
【００３４】通常のＣＤ−ＲＯＭ駆動回路ではバッファ
メモリ４ｂはＤＲＡＭが用いられ、容量は１２８ＫＢ乃
至１ＭＢのバッファが装備されているが本例ではＭＰＵ
５′に内蔵するＲＡＭ（実際にはＳＲＡＭ）５ｂ′を図
１に示す様に２０％〜５０％減少させた容量（例えば２
ＫＢ程度）のＲＡＭ５ｂ″とし、他の８０％〜５０％の
容量をサブバッファ側のＲＡＭ（実際にはＤＲＡＭ）４
ｅ側で代行させる様に成す。
メモリ４ｂはＤＲＡＭが用いられ、容量は１２８ＫＢ乃
至１ＭＢのバッファが装備されているが本例ではＭＰＵ
５′に内蔵するＲＡＭ（実際にはＳＲＡＭ）５ｂ′を図
１に示す様に２０％〜５０％減少させた容量（例えば２
ＫＢ程度）のＲＡＭ５ｂ″とし、他の８０％〜５０％の
容量をサブバッファ側のＲＡＭ（実際にはＤＲＡＭ）４
ｅ側で代行させる様に成す。
【００３５】上述のバッファメモリ４ｂはＭＰＵ５′の
メモリマップ外にあるためにＢＭＭ４ｃを通してサブバ
ッファメモリ４ｂをアクセスすることに成る。従って、
バッファメモリ４ｂのＤＲＡＭに格納されるデータ格納
順序は下記の〜のデータが蓄積され、且つ、ＭＰＵ
５′はＢＭＭ４ｃを介してアクセスすることに成る。
メモリマップ外にあるためにＢＭＭ４ｃを通してサブバ
ッファメモリ４ｂをアクセスすることに成る。従って、
バッファメモリ４ｂのＤＲＡＭに格納されるデータ格納
順序は下記の〜のデータが蓄積され、且つ、ＭＰＵ
５′はＢＭＭ４ｃを介してアクセスすることに成る。
【００３６】ＣＤ−ＲＯＭディスク再生時のデータス
トリームの格納の為のアクセス。サブバッファメモリ
４ｂのＤＲＡＭ内に格納したデータストリームのエラー
訂正を行うためのＣＤ−ＲＯＭエラー訂正回路とのデー
タの授受の為のアクセス。Ｈ−ＣＰＵ８からのデータ
要求に対応してデータをＨ−ＣＰＵ８に転送するための
アクセス。本発明の様にアクセス頻度が低いデータや
高速度アクセスを必要としない例えばＴＯＣ（Table of
contents)データやＴＤＢ（Track descriptionBlock)
データ等のアクセスと成る。
トリームの格納の為のアクセス。サブバッファメモリ
４ｂのＤＲＡＭ内に格納したデータストリームのエラー
訂正を行うためのＣＤ−ＲＯＭエラー訂正回路とのデー
タの授受の為のアクセス。Ｈ−ＣＰＵ８からのデータ
要求に対応してデータをＨ−ＣＰＵ８に転送するための
アクセス。本発明の様にアクセス頻度が低いデータや
高速度アクセスを必要としない例えばＴＯＣ（Table of
contents)データやＴＤＢ（Track descriptionBlock)
データ等のアクセスと成る。
【００３７】これら乃至の各アクセスの順位は乃
至の優先順序でアクセスされる。従って、本願発明の
アクセスが最後になる。
至の優先順序でアクセスされる。従って、本願発明の
アクセスが最後になる。
【００３８】ＢＭＭは上述の様にＤＭＡ転送やエラー訂
正の間を縫ってＭＰＵ５′のデータをサブバッファメモ
リ４ｂへ読み書きするので、ＭＰＵ５′はＢＭＭ４ｃの
レディー（Ready)ステータスをポーリングして読み書き
が可能かを調べた後に、データの読み書きを行う必要が
あった。しかしＢＭＭ４ｃのレディーステータスをＢＭ
Ｍ４ｃのある出力端子にロー又はハイ（Ｌ／Ｈ）で出力
する機能をハードウェア的に追加し、これをＭＰＵ５′
のレディー端子に入力することによりファームウェアで
レディーステータスのポーリングをする必要をなくし、
ファームウェアの開発を容易にしている。つまりＭＰＵ
５′からＢＭＭ４ｃはアクセスタイムの遅いメモリに見
える。通常ＭＰＵ５′はレディー端子をＬにする事によ
り（Active Lowの場合）外部メモリに対するアクセスに
ウェイトが挿入され、タイミングを遅くすることが出来
る。
正の間を縫ってＭＰＵ５′のデータをサブバッファメモ
リ４ｂへ読み書きするので、ＭＰＵ５′はＢＭＭ４ｃの
レディー（Ready)ステータスをポーリングして読み書き
が可能かを調べた後に、データの読み書きを行う必要が
あった。しかしＢＭＭ４ｃのレディーステータスをＢＭ
Ｍ４ｃのある出力端子にロー又はハイ（Ｌ／Ｈ）で出力
する機能をハードウェア的に追加し、これをＭＰＵ５′
のレディー端子に入力することによりファームウェアで
レディーステータスのポーリングをする必要をなくし、
ファームウェアの開発を容易にしている。つまりＭＰＵ
５′からＢＭＭ４ｃはアクセスタイムの遅いメモリに見
える。通常ＭＰＵ５′はレディー端子をＬにする事によ
り（Active Lowの場合）外部メモリに対するアクセスに
ウェイトが挿入され、タイミングを遅くすることが出来
る。
【００３９】即ち、本例のＭＰＵ５′とサブバッファメ
モリ４ｂ間では図４に示す様にＢＭＭ４ｃを介してアク
セスされるのでＢＭＭ４ｃのレディー（Ready)端子２１
をハードウェア的に設ける。ＭＰＵ５′は一般的にレデ
ィー端子を持っているのでこの端子と端子２１と間を結
線する様にしておく。
モリ４ｂ間では図４に示す様にＢＭＭ４ｃを介してアク
セスされるのでＢＭＭ４ｃのレディー（Ready)端子２１
をハードウェア的に設ける。ＭＰＵ５′は一般的にレデ
ィー端子を持っているのでこの端子と端子２１と間を結
線する様にしておく。
【００４０】図４でＭＰＵ５′からＢＭＭ４ｃにはＲＤ
（反転）バス、ＷＲ（反転）バス、アドレスバスとが与
えられ、データバスはＭＰＵ５′とＢＭＭ４ｃが間で相
互に授受が行われレディーバスはＢＭＭ４ｃ側からＭＰ
Ｕ５′側に与えられる。かくすればＢＭＭ４ｃはサブバ
ッファメモリ４ｂに対してＲＤ（反転）バス、ＷＲ（反
転）バス、アドレスバス並びに相互授受されるデータバ
スを設けることでサブバッファメモリ４ｂのＲＡＭ４ｅ
領域によってアクセスが出来るのでＭＰＵ５′内のＲＡ
Ｍ５ｂ″の容量を小さくすることが出来る。
（反転）バス、ＷＲ（反転）バス、アドレスバスとが与
えられ、データバスはＭＰＵ５′とＢＭＭ４ｃが間で相
互に授受が行われレディーバスはＢＭＭ４ｃ側からＭＰ
Ｕ５′側に与えられる。かくすればＢＭＭ４ｃはサブバ
ッファメモリ４ｂに対してＲＤ（反転）バス、ＷＲ（反
転）バス、アドレスバス並びに相互授受されるデータバ
スを設けることでサブバッファメモリ４ｂのＲＡＭ４ｅ
領域によってアクセスが出来るのでＭＰＵ５′内のＲＡ
Ｍ５ｂ″の容量を小さくすることが出来る。
【００４１】図２は本例のサブバッファメモリ４ｂへの
書き込み時のフローチャートを示し、図３は読み出し時
のフローチャートを示している。
書き込み時のフローチャートを示し、図３は読み出し時
のフローチャートを示している。
【００４２】即ち、本発明ではＭＰＵ５′からワークＲ
ＡＭ５ｂ″をアクセスしてデータの書き込みを行う場合
は図２のフローチャートに示す様にＭＰＵ５′はＳＷ1
ステップの様にアドレス及びデータをＲＡＭ５ｂ′に出
力し、次のＳＷ2 ステップでＷＲ（反転）をアクティブ
にし、更にＳＷ3 ステップでＷＲ（反転）をインアクテ
ィブにすることで書き込みが終了する。
ＡＭ５ｂ″をアクセスしてデータの書き込みを行う場合
は図２のフローチャートに示す様にＭＰＵ５′はＳＷ1
ステップの様にアドレス及びデータをＲＡＭ５ｂ′に出
力し、次のＳＷ2 ステップでＷＲ（反転）をアクティブ
にし、更にＳＷ3 ステップでＷＲ（反転）をインアクテ
ィブにすることで書き込みが終了する。
【００４３】同様に、読み出し時は図３に示す様にＳＲ
1 ステップでアドレスをＭＰＵ５′からワークＲＡＭ５
ｂ″に出力し、ＳＲ2 ステップでＲＤ（反転）をアクテ
ィブにし、ＳＲ3 ステップでＲＡＭ５ｂ″側からデータ
を入力し、更にＲＤ（反転）をインアクティブにするこ
とで読み出しが完了する。
1 ステップでアドレスをＭＰＵ５′からワークＲＡＭ５
ｂ″に出力し、ＳＲ2 ステップでＲＤ（反転）をアクテ
ィブにし、ＳＲ3 ステップでＲＡＭ５ｂ″側からデータ
を入力し、更にＲＤ（反転）をインアクティブにするこ
とで読み出しが完了する。
【００４４】更に、サブバッファメモリ４ｂ（４ｃ）の
アドレス空間はＭＰＵ５′のＲＡＭ５ｂ″のアドレス空
間より大きな場合が多いので、本発明ではサブバッファ
メモリ４ｂ（４ｃ）の所定範囲を１つの窓として切り出
して、ＭＰＵ５′側から読み／書き（以下Ｒ／Ｗと記
す）する様に成す。
アドレス空間はＭＰＵ５′のＲＡＭ５ｂ″のアドレス空
間より大きな場合が多いので、本発明ではサブバッファ
メモリ４ｂ（４ｃ）の所定範囲を１つの窓として切り出
して、ＭＰＵ５′側から読み／書き（以下Ｒ／Ｗと記
す）する様に成す。
【００４５】即ち、図５に示す様にＭＰＵ５′側のメモ
リのマップ２３に示す様に周辺Ｉ／Ｏ等の領域２３ａ、
内蔵ＲＯＭ５ａ′の領域２３ｂ、内蔵ワークＲＡＭ（５
ｂ″）の領域２３ｃ等の他にワークＲＡＭの窓２３ｄ領
域を割り当てる。
リのマップ２３に示す様に周辺Ｉ／Ｏ等の領域２３ａ、
内蔵ＲＯＭ５ａ′の領域２３ｂ、内蔵ワークＲＡＭ（５
ｂ″）の領域２３ｃ等の他にワークＲＡＭの窓２３ｄ領
域を割り当てる。
【００４６】例えば１窓（１ウィンドウ）を３２バイト
として基底アドレスからメモリ空間に割り当てると共に
ＢＭＭ４ｃに対し、基底アドレスを指定して置く様に成
せば基底アドレスから相対番地でサブバッファ４ｂ（４
ｃ）をアクセスすることが出来る。即ち、ＭＰＵ５′は
１ウィンドウ（３２ビット）毎にサブバッファメモリ２
２のアドレス空間２２ａ，２２ｂ‥‥２２ｋ‥‥２２
n-1 ，２２ｎを切替えて所定１ウィンドウを選択（写
像）することが出来る。サブバッファメモリの全空間を
Ｒ／Ｗするときは窓の基底アドレスを何回かＢＭＭ４ｃ
に指定する必要があるが、通常このような事は滅多にな
い。
として基底アドレスからメモリ空間に割り当てると共に
ＢＭＭ４ｃに対し、基底アドレスを指定して置く様に成
せば基底アドレスから相対番地でサブバッファ４ｂ（４
ｃ）をアクセスすることが出来る。即ち、ＭＰＵ５′は
１ウィンドウ（３２ビット）毎にサブバッファメモリ２
２のアドレス空間２２ａ，２２ｂ‥‥２２ｋ‥‥２２
n-1 ，２２ｎを切替えて所定１ウィンドウを選択（写
像）することが出来る。サブバッファメモリの全空間を
Ｒ／Ｗするときは窓の基底アドレスを何回かＢＭＭ４ｃ
に指定する必要があるが、通常このような事は滅多にな
い。
【００４７】またこの窓を使うことによりＢＭＭ４ｃと
ＭＰＵ５′のアドレスバスラインの増加を防ぎ、ＢＭＭ
４ｃのコストアップを無くすのと同時に、ＭＰＵ５′か
らは相対番地でアクセスすることによりファームウェア
の開発を容易にしバグの発生をおさえる事が出来る。ま
た、この窓を大きくすれば一度にＭＰＵ５′よりアクセ
スできるサブバッファメモリ４ｂ（４ｃ）容量が増える
が、ＢＭＭ４ｃとＭＰＵ５′間のアドレスバスラインの
増加を招き、ＢＭＭ４ｃのコストアップにつながるの
で、サブバッファメモリ全体の容量と、アクセス頻度と
のかねあいで適当な大きさにする必要がある。
ＭＰＵ５′のアドレスバスラインの増加を防ぎ、ＢＭＭ
４ｃのコストアップを無くすのと同時に、ＭＰＵ５′か
らは相対番地でアクセスすることによりファームウェア
の開発を容易にしバグの発生をおさえる事が出来る。ま
た、この窓を大きくすれば一度にＭＰＵ５′よりアクセ
スできるサブバッファメモリ４ｂ（４ｃ）容量が増える
が、ＢＭＭ４ｃとＭＰＵ５′間のアドレスバスラインの
増加を招き、ＢＭＭ４ｃのコストアップにつながるの
で、サブバッファメモリ全体の容量と、アクセス頻度と
のかねあいで適当な大きさにする必要がある。
【００４８】
【発明の効果】本発明によれば、ＭＰＵ外付けのワーク
ＲＡＭをなくした結果、部品点数（基板面積）が減り、
機器の小型化ならびに信頼性が向上し、省電力化が可能
で、又、ＭＰＵ内蔵のワークＲＡＭ容量を削減したので
ＭＰＵの作製が容易になった。更に、サブバッファのア
クセスタイミングをファームウェアではなく、ハードウ
ェアで管理することによりファームウェアの開発を容易
にしている。その結果ＲＯＭ容量を削減できるだけでな
く、バグの発生をおさえる事が出来るた。更にサブバッ
ファメモリをＢＭＭの窓を通してアクセスすることによ
りＢＭＭとＭＰＵ間のアドレスバスラインの増加を防
ぎ、ＢＭＭが簡単に作製することが出来、且つサブバッ
ファメモリをＢＭＭの窓を通して、ＭＰＵから相対番地
でアクセスすることによりファームウェアの開発を容易
にし、バグの発生をおさえる事が出来る等の多くの効果
を得ることが出来る。
ＲＡＭをなくした結果、部品点数（基板面積）が減り、
機器の小型化ならびに信頼性が向上し、省電力化が可能
で、又、ＭＰＵ内蔵のワークＲＡＭ容量を削減したので
ＭＰＵの作製が容易になった。更に、サブバッファのア
クセスタイミングをファームウェアではなく、ハードウ
ェアで管理することによりファームウェアの開発を容易
にしている。その結果ＲＯＭ容量を削減できるだけでな
く、バグの発生をおさえる事が出来るた。更にサブバッ
ファメモリをＢＭＭの窓を通してアクセスすることによ
りＢＭＭとＭＰＵ間のアドレスバスラインの増加を防
ぎ、ＢＭＭが簡単に作製することが出来、且つサブバッ
ファメモリをＢＭＭの窓を通して、ＭＰＵから相対番地
でアクセスすることによりファームウェアの開発を容易
にし、バグの発生をおさえる事が出来る等の多くの効果
を得ることが出来る。
【図１】本発明の担体駆動装置の一実施例を示す系統図
である。
である。
【図２】本発明の担体駆動装置に用いるバッファメモリ
マネージャを介してメモリへの書き込み時のフローチャ
ートである。
マネージャを介してメモリへの書き込み時のフローチャ
ートである。
【図３】本発明の担体駆動装置に用いるバッファメモリ
マネージャを介してメモリからの読み出し時のフローチ
ャートである。
マネージャを介してメモリからの読み出し時のフローチ
ャートである。
【図４】本発明の担体駆動装置に用いるバッファメモリ
マネージャのハードウェアを説明する結線図である。
マネージャのハードウェアを説明する結線図である。
【図５】本発明の担体駆動装置に用いるサブバッファメ
モリの切出方法説明図である。
モリの切出方法説明図である。
【図６】従来の担体駆動装置（Ｉ）の系統図である。
【図７】従来の担体駆動装置（II）の系統図である。
【図８】従来の担体駆動装置のワークＲＡＭへの書き込
み時のフローチャートである。
み時のフローチャートである。
【図９】従来の担体駆動装置のワークＲＡＭからの読み
出し時のフローチャートである。
出し時のフローチャートである。
【図１０】従来のマイクロコンピュータとワークＲＡＭ
間のハードウェア結線図である。
間のハードウェア結線図である。
１ ディスク ３ ＣＤ−ＤＡデータプロセッサ ４ ＣＤ−ＲＯＭデータプロセッサ ４ａ ＣＤ−ＲＯＭデコーダ ４ｂ サブバッファメモリ ４ｃ ＢＭＭ ４ｅ ＲＡＭ（ＤＲＡＭ） ５′ ＭＰＵ ５ｂ″ ＲＡＭ（ＳＲＡＭ）
Claims (3)
- 【請求項１】 記録担体からの再生データをコンピュー
タデータとしてサブバッファ用記憶回路を有するデータ
プロセッサを介してホストコンピュータに出力し、該デ
ータプロセッサを揮発性記憶回路を内蔵したマイクロコ
ンピュータで制御する様に成した担体駆動装置に於い
て、 上記マイクロコンピュータに内蔵した第１の揮発性記憶
回路を小容量と成し、該第１の揮発性記憶回路では高速
アクセスが必要なデータ或は頻繁にアクセスするデータ
の処理を行ない、上記サブバッファ用記憶回路内には上
記第１の揮発性記憶回路より大容量の第２の揮発性記憶
回路を配し、該第２の揮発性記憶回路ではアクセス速度
及び頻度の低いデータの処理を行う様に成したことを特
徴とする担体駆動装置。 - 【請求項２】 前記データプロセッサ内には上記サブバ
ッファ用記憶回路と前記マイクロコンピュータ間を制御
するバッファメモリ用の制御回路を有し、該バッファメ
モリ用の制御回路にレディー用出力端子を設けて成るこ
とを特徴とする請求項１記載の担体駆動装置。 - 【請求項３】 前記マイクロコンピュータに内蔵した第
１の揮発性記憶回路内に基底アドレスウィンドウを設
け、前記サブバッファ用の第２の揮発性記憶回路内の内
容を該ウィンドウ毎に切換えアクセスして成ることを特
徴とする請求項１又は請求項２記載の担体駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25893995A JPH09101865A (ja) | 1995-10-05 | 1995-10-05 | 担体駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25893995A JPH09101865A (ja) | 1995-10-05 | 1995-10-05 | 担体駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09101865A true JPH09101865A (ja) | 1997-04-15 |
Family
ID=17327144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25893995A Pending JPH09101865A (ja) | 1995-10-05 | 1995-10-05 | 担体駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09101865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11184985A (ja) * | 1997-11-18 | 1999-07-09 | Shuttle Technol Ltd | メモリ・カード・インターフェイス装置 |
| US6185640B1 (en) | 1998-06-19 | 2001-02-06 | Philips Electronics North America Corporation | Minimal frame buffer manager allowing simultaneous read/write access by alternately filling and emptying a first and second buffer one packet at a time |
-
1995
- 1995-10-05 JP JP25893995A patent/JPH09101865A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11184985A (ja) * | 1997-11-18 | 1999-07-09 | Shuttle Technol Ltd | メモリ・カード・インターフェイス装置 |
| US6185640B1 (en) | 1998-06-19 | 2001-02-06 | Philips Electronics North America Corporation | Minimal frame buffer manager allowing simultaneous read/write access by alternately filling and emptying a first and second buffer one packet at a time |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040601 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040816 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051024 |
|
| A02 | Decision of refusal |
Effective date: 20060110 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060313 |
|
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Effective date: 20060320 Free format text: JAPANESE INTERMEDIATE CODE: A911 |
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