JPH0897431A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH0897431A JPH0897431A JP23345094A JP23345094A JPH0897431A JP H0897431 A JPH0897431 A JP H0897431A JP 23345094 A JP23345094 A JP 23345094A JP 23345094 A JP23345094 A JP 23345094A JP H0897431 A JPH0897431 A JP H0897431A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に、絶縁性基板上に薄膜トランジス
タによる周辺回路を内蔵した液晶ディスプレイ、イメー
ジスキャナーなどの画像入出力装置に適用される薄膜ト
ランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a thin film transistor applied to an image input / output device such as a liquid crystal display or an image scanner having a peripheral circuit formed of a thin film transistor on an insulating substrate. Regarding
【０００２】[0002]
【従来の技術】従来、液晶ディスプレイやイメージスキ
ャナーなどの画像入出力装置に適用されるスイッチング
素子としては、薄膜積層構造の薄膜トランジスタ（ＴＦ
Ｔ）が用いられている。従来の薄膜トランジスタは、図
１０に示すように絶縁性基板３１上に堆積された半導体
膜をパターニングして島状の半導体層３２を形成し、こ
の半導体層３２上にゲート絶縁膜３３およびゲート電極
３４を形成し、ゲート電極３４の下方に位置する半導体
層３２をトランジスタのチャネル領域３２ａとし、この
チャネル領域３２ａを挟むようにソース領域およびドレ
イン領域３２ｂを形成し、前記ゲート絶縁膜３３および
層間絶縁膜３５に形成されたコンタクト孔を介してこれ
らソース領域およびドレイン領域３２ｂが配線電極３６
に接続された電界効果型のトランジスタで構成されてい
る。このような薄膜トランジスタの活性層としては、非
晶質シリコン（ａ−Ｓｉ）や多結晶シリコン（ｐｏｌｙ
−Ｓｉ）が用いられるが、駆動回路を一体化する場合、
動作速度の速い多結晶シリコン膜で形成する必要があ
る。2. Description of the Related Art Conventionally, as a switching element applied to an image input / output device such as a liquid crystal display or an image scanner, a thin film transistor (TF) having a thin film laminated structure has been used.
T) is used. In a conventional thin film transistor, as shown in FIG. 10, a semiconductor film deposited on an insulating substrate 31 is patterned to form an island-shaped semiconductor layer 32, and a gate insulating film 33 and a gate electrode 34 are formed on the semiconductor layer 32. And the semiconductor layer 32 located below the gate electrode 34 is used as the channel region 32a of the transistor, the source region and the drain region 32b are formed so as to sandwich the channel region 32a, and the gate insulating film 33 and the interlayer insulating film are formed. These source region and drain region 32b are connected to the wiring electrode 36 through the contact hole formed in
It is composed of a field effect transistor connected to. As the active layer of such a thin film transistor, amorphous silicon (a-Si) or polycrystalline silicon (polysilicon) is used.
-Si) is used, but when the drive circuit is integrated,
It is necessary to form a polycrystalline silicon film having a high operating speed.
【０００３】多結晶シリコンを活性層とする薄膜トラン
ジスタにおいては、チャネル領域３２ａを構成する多結
晶シリコンの結晶粒界部のシリコン未結合手によるトラ
ップ準位が存在するため、キャリアの捕獲が発生して良
好なトランジスタ特性を得ることができない。そこで、
結晶粒界のシリコン未結合手によるトラップ準位を低減
させるため、薄膜トランジスタの作製中もしくは作製後
に多結晶シリコンの結晶粒界に水素原子を導入し、シリ
コン未結合手と結合させる水素化処理が施されている。
この水素化処理の具体的な方法としては、特開昭６４−
５３５５３に記載されているように、現在では次の３種
類の方法が提案されている。In a thin film transistor having polycrystalline silicon as an active layer, a trap level due to a dangling bond of silicon in a grain boundary portion of polycrystalline silicon forming a channel region 32a exists, so that carriers are trapped. Good transistor characteristics cannot be obtained. Therefore,
In order to reduce the trap level due to the silicon dangling bonds at the crystal grain boundaries, hydrogenation treatment is performed to introduce hydrogen atoms into the crystal grain boundaries of polycrystalline silicon during or after the fabrication of the thin film transistor to bond with the silicon dangling bonds. Has been done.
As a specific method of this hydrogenation treatment, Japanese Patent Laid-Open No.
As described in 53553, the following three types of methods are currently proposed.
【０００４】（１）高周波水素プラズマにより活性水素
をトランジスタのチャネル領域に導入する（水素プラズ
マ処理）。(1) Introducing active hydrogen into the channel region of a transistor by high-frequency hydrogen plasma (hydrogen plasma treatment).
【０００５】（２）イオン注入装置により加速された水
素イオンをトランジスタのチャネル領域３２ａに注入
し、その後活性化させる（水素イオン注入処理）。(2) Hydrogen ions accelerated by the ion implantation device are implanted into the channel region 32a of the transistor and then activated (hydrogen ion implantation process).
【０００６】（３）水素原子を含有するシリコン窒化膜
で薄膜トランジスタを被覆し、その後の熱処理でシリコ
ン窒化膜中の水素原子をトランジスタのチャネル領域３
２ａに熱拡散させる（シリコン窒化膜からの熱拡散処
理）。(3) A thin film transistor is covered with a silicon nitride film containing hydrogen atoms, and the subsequent heat treatment removes the hydrogen atoms in the silicon nitride film from the channel region 3 of the transistor.
2a is thermally diffused (thermal diffusion process from silicon nitride film).
【０００７】これらの方法のうち、（２）においては注
入された水素イオンの活性化処理を施すが、この際結晶
粒界のシリコン未結合手と水素との結合化率が低く、ト
ラップ準位が十分低減せず、処理後のトランジスタ特性
が十分に良好な値とはならない。Among these methods, in (2), the implanted hydrogen ions are activated, but at this time, the bond rate of hydrogen with the silicon dangling bonds at the grain boundaries is low and the trap level is low. Is not sufficiently reduced, and the transistor characteristics after processing do not have sufficiently good values.
【０００８】また、（３）においても、シリコン窒化膜
中の水素原子の熱拡散では、十分とラップ準位が低減さ
れず、良好なトランジスタ特性を得ることができないと
いう問題がある。Also, in (3), the thermal diffusion of hydrogen atoms in the silicon nitride film has a problem that the lap level is not sufficiently reduced and good transistor characteristics cannot be obtained.
【０００９】このような理由から、これらの２つの方法
は一般に用いられていない。For these reasons, these two methods are not commonly used.
【００１０】これに対し、（１）の水素プラズマ処理法
は、上記（２）（３）の方法と比較すると、結晶粒界の
シリコン未結合手と水素との結合化率が高く処理後は良
好なトランジスタ特性を得ることができる。しかし、高
周波水素プラズマにより発生した活性水素がトランジス
タのチャネル領域に拡散して到達するが、この拡散過程
が律速し、良好なトランジスタ特性を得るには、長時間
の水素プラズマ処理が必要となる。On the other hand, the hydrogen plasma treatment method of (1) has a higher bonding rate of hydrogen with the silicon dangling bonds at the crystal grain boundaries and is higher after the treatment, as compared with the above methods (2) and (3). Good transistor characteristics can be obtained. However, active hydrogen generated by the high-frequency hydrogen plasma diffuses and reaches the channel region of the transistor, but this diffusion process is rate-determining, and long-time hydrogen plasma treatment is required to obtain good transistor characteristics.
【００１１】水素プラズマ処理の効率化をはかるための
１つの手段として、チャネル幅の狭い薄膜トランジスタ
を並列接続することにより、活性水素の拡散経路を増加
させる方法が提案されている（特開昭６２−２６８１６
１号）。この構造を用いることにより増加する活性水素
の拡散経路は、図１１(a) に示された太線部分４ｓすな
わち多結晶シリコン活性層４２の側面とゲート絶縁膜と
の界面の部分である。ここで良好な特性の薄膜トランジ
スタを得るためには、ゲート絶縁膜４３は耐圧向上のた
めに、より緻密な方が好ましいが、ゲート絶縁膜４３の
緻密性を増すと、図４に示された太線部分４ｓすなわち
多結晶シリコン活性層４２の側面とゲート絶縁膜４３と
の界面の部分での活性水素の拡散速度が低下してしま
う。したがって、前述した特開昭６２−２６８１６１号
に記載されているチャネル幅の狭い薄膜トランジスタを
並列に接続する構造では、緻密性の高いゲート絶縁膜を
用いると所望の水素プラズマ処理の効率が低下するとい
う問題がある。As one means for increasing the efficiency of hydrogen plasma treatment, a method has been proposed in which thin film transistors having a narrow channel width are connected in parallel to increase the diffusion path of active hydrogen (Japanese Patent Laid-Open No. 62-62). 26816
No. 1). The diffusion path of active hydrogen increased by using this structure is the thick line portion 4s shown in FIG. 11A, that is, the interface portion between the side surface of the polycrystalline silicon active layer 42 and the gate insulating film. Here, in order to obtain a thin film transistor having good characteristics, it is preferable that the gate insulating film 43 be more dense in order to improve the breakdown voltage. However, if the denseness of the gate insulating film 43 is increased, the thick line shown in FIG. The diffusion rate of active hydrogen in the portion 4s, that is, the portion of the interface between the side surface of the polycrystalline silicon active layer 42 and the gate insulating film 43 is reduced. Therefore, in the structure described in JP-A-62-268161, in which thin film transistors having a narrow channel width are connected in parallel, if a highly dense gate insulating film is used, the efficiency of desired hydrogen plasma treatment is lowered. There's a problem.
【００１２】さらにまたこのような構造の薄膜トランジ
スタでは、図１１(b) に示された黒丸の部分４ｐでは、
多結晶シリコンの活性層４２の多数のエッジによる段差
に起因してゲート絶縁膜４３の段差部で膜薄領域が形成
されゲート絶縁膜の耐圧が低下し、歩留まり低下の原因
となるという問題がある。Furthermore, in the thin film transistor having such a structure, in the black circle portion 4p shown in FIG.
There is a problem that a thin film region is formed at the step portion of the gate insulating film 43 due to the step difference due to a large number of edges of the polycrystalline silicon active layer 42, and the breakdown voltage of the gate insulating film is reduced, which causes a reduction in yield. .
【００１３】[0013]
【発明が解決しようとする課題】このように、従来の薄
膜トランジスタでは、２つの問題があった。すなわち、
緻密性の高いゲート絶縁膜を用いると、水素プラズマ処
理に際して拡散速度が低下し、粒界のシリコン未結合手
と水素との結合化率が低くなり、トラップ準位を十分に
低減することができないという問題と、多結晶シリコン
の活性層４２の多数のエッジによる段差に起因して、ゲ
ート絶縁膜の耐圧が低下し、歩留まり低下の原因となる
という問題である。As described above, the conventional thin film transistor has two problems. That is,
If a highly dense gate insulating film is used, the diffusion rate during hydrogen plasma treatment will decrease, and the bond rate between hydrogen and dangling bonds at the grain boundaries will decrease, making it impossible to sufficiently reduce the trap level. Another problem is that the withstand voltage of the gate insulating film is lowered due to the steps due to a large number of edges of the polycrystalline silicon active layer 42, which causes a decrease in yield.
【００１４】本発明は前記実情に鑑みてなされたもの
で、本発明の第１の目的は、多結晶シリコン膜を活性層
として用いた薄膜トランジスタにおいて水素プラズマ処
理の効率化をはかることにある。The present invention has been made in view of the above circumstances, and a first object of the present invention is to improve the efficiency of hydrogen plasma treatment in a thin film transistor using a polycrystalline silicon film as an active layer.
【００１５】また本発明の第２の目的は、高耐圧で信頼
性の高い薄膜トランジスタを提供することにある。A second object of the present invention is to provide a thin film transistor having a high breakdown voltage and high reliability.
【００１６】[0016]
【課題を解決するための手段】本発明の第１の特徴は、
多結晶シリコン薄膜を活性層として用い、活性層上にゲ
ート絶縁膜を介してゲート電極を形成した薄膜トランジ
スタにおいて、スリット状に除去された領域をもつ島状
の多結晶シリコン薄膜が水素拡散係数の大きいシリコン
酸化膜内に埋め込まれるように形成される。The first feature of the present invention is to:
In a thin film transistor in which a polycrystalline silicon thin film is used as an active layer and a gate electrode is formed on the active layer via a gate insulating film, an island-shaped polycrystalline silicon thin film having a slit-shaped removed region has a large hydrogen diffusion coefficient. It is formed so as to be embedded in the silicon oxide film.
【００１７】望ましくは、活性層上面のゲート絶縁膜は
前記シリコン酸化膜よりも緻密な絶縁膜で形成されてい
ることを特徴とする。Preferably, the gate insulating film on the upper surface of the active layer is formed of an insulating film which is denser than the silicon oxide film.
【００１８】本発明の第２の特徴は、絶縁性基板表面に
多結晶シリコン膜からなりスリット状の除去領域を含む
半導体島領域を、水素拡散係数の大きい絶縁膜内に埋め
込む工程と、前記半導体島領域表面に、ゲート絶縁膜
と、ゲート電極を形成する工程と、ソースドレイン拡散
を行い、前記半導体島領域内にソースドレイン領域を形
成する工程と、水素プラズマを照射し、多結晶シリコン
膜の粒界の未結合手と水素とを結合せしめる水素プラズ
マ処理工程と、層間絶縁膜を形成し、配線パターンを形
成する工程とを含むことを特徴とする。A second feature of the present invention is to embed a semiconductor island region, which is made of a polycrystalline silicon film and has a slit-shaped removal region, on the surface of an insulating substrate in an insulating film having a large hydrogen diffusion coefficient, A step of forming a gate insulating film and a gate electrode on the surface of the island region, a step of performing source / drain diffusion to form a source / drain region in the semiconductor island region, irradiation with hydrogen plasma, and The method is characterized by including a hydrogen plasma treatment step of binding dangling bonds at the grain boundaries and hydrogen, and a step of forming an interlayer insulating film and forming a wiring pattern.
【００１９】[0019]
【作用】本発明の第１によれば、半導体層が水素拡散係
数の大きい絶縁膜内にスリット状に除去された領域をも
つように埋め込まれているため、この絶縁膜との界面が
大面積にわたって存在し、水素プラズマ処理時の水素
は、この絶縁膜との界面から良好に拡散し、粒界の未結
合手と結合し、水素化処理工程の効率が向上する。従っ
て、シリコン未結合手によるトラップ準位を効率的に低
減することができ、短時間で所望のトランジスタ特性を
得ることが可能となる。また、半導体層が埋め込まれて
いるため、ゲート絶縁膜が平坦面上に形成され、段差が
ないため、エッジでの膜厚の減少もなく、電界集中によ
る耐圧の低下も低減される。According to the first aspect of the present invention, since the semiconductor layer is embedded in the insulating film having a large hydrogen diffusion coefficient so as to have a region removed like a slit, the interface with the insulating film has a large area. The hydrogen existing in the hydrogen plasma during the hydrogen plasma treatment is well diffused from the interface with the insulating film, and is bonded to the dangling bonds at the grain boundaries to improve the efficiency of the hydrogenation treatment step. Therefore, the trap level due to dangling bonds of silicon can be efficiently reduced, and desired transistor characteristics can be obtained in a short time. Further, since the semiconductor layer is embedded, the gate insulating film is formed on the flat surface, and there is no step, so that the film thickness at the edge is not reduced and the breakdown voltage due to electric field concentration is also reduced.
【００２０】望ましくはゲート絶縁膜は、下地の絶縁膜
よりも緻密な膜で構成するようにすれば、さらにゲート
絶縁膜の耐圧が向上する。Desirably, if the gate insulating film is made of a denser film than the underlying insulating film, the breakdown voltage of the gate insulating film is further improved.
【００２１】本発明の第２の方法によれば、層間絶縁膜
の形成に先立ち水素プラズマ処理を行うことにより、活
性水素はゲート絶縁膜のみを介してスリット部に到達す
ることができ、スリット部のゲート絶縁膜と多結晶シリ
コンとの界面を拡散して欠陥を補償するため、水素プラ
ズマ処理の高効率化をはかることができ、容易にトラン
ジスタ特性が良好で高耐圧の薄膜トランジスタを提供す
ることが可能となる。According to the second method of the present invention, the hydrogen plasma treatment is performed prior to the formation of the interlayer insulating film, so that the active hydrogen can reach the slit portion only through the gate insulating film, and the slit portion can be formed. Since a defect is compensated by diffusing the interface between the gate insulating film and the polycrystalline silicon of, the efficiency of hydrogen plasma treatment can be improved, and a thin film transistor with favorable transistor characteristics and high withstand voltage can be easily provided. It will be possible.
【００２２】[0022]
【実施例】以下、本発明について、図面を参照しつつ詳
細に説明する。図１は、本発明実施例の薄膜トランジス
タの概略図である。ここで図１(b) および図１(c) は、
図１(a) のＡ−Ａ断面図およびＢ−Ｂ断面図である。こ
の薄膜トランジスタは、絶縁性のガラス基板１０上に形
成された下地絶縁膜１１としてのシリコン酸化膜の凹部
内に、スリット状に除去された領域をもつ島状の多結晶
シリコン半導体層１２が表面が平坦となるように埋め込
まれ、この上層に緻密な熱酸化膜からなるゲート絶縁膜
１３およびタンタル薄膜からなるゲート電極１４が形成
されたことを特徴とするものである。ここで、下地絶縁
膜１１は、水素拡散係数 ＤH ＝１．０×１０-11 cm2
/s（ａｔ ３５０℃）のものを用いており、この値は、
ゲート絶縁膜の水素拡散係数に対して大きくなってい
る。そしてゲート電極１４の上層に層間絶縁膜１５を介
してアルミニウム配線１６が形成されている。ここで下
地絶縁膜の１つのスリットの幅は２〜３μm 、スリット
間の多結晶シリコン半導体層領域の幅は４〜６μm であ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to the drawings. FIG. 1 is a schematic diagram of a thin film transistor according to an embodiment of the present invention. Here, Fig. 1 (b) and Fig. 1 (c) are
It is an AA sectional view and a BB sectional view of FIG. In this thin film transistor, the surface of an island-shaped polycrystalline silicon semiconductor layer 12 having a slit-shaped removed region is formed in a recess of a silicon oxide film as a base insulating film 11 formed on an insulating glass substrate 10. It is characterized in that it is buried so as to be flat, and a gate insulating film 13 made of a dense thermal oxide film and a gate electrode 14 made of a tantalum thin film are formed on the upper layer. Here, the underlying insulating film 11 has a hydrogen diffusion coefficient D H = 1.0 × 10 −11 cm 2
/ s (at 350 ° C) is used, and this value is
It is larger than the hydrogen diffusion coefficient of the gate insulating film. An aluminum wiring 16 is formed on the gate electrode 14 with an interlayer insulating film 15 interposed therebetween. Here, the width of one slit of the base insulating film is 2 to 3 μm, and the width of the polycrystalline silicon semiconductor layer region between the slits is 4 to 6 μm.
【００２３】すなわち、図２に示すようにガラス基板１
表面に、ＬＰＣＶＤ法により、成膜温度４３０℃、ガス
流量：ＳｉＨ4 ／Ｏ2 ／Ｈｅ＝２５０／５０／３５００
sccm、ガス圧：２５０Ｐａの条件で膜厚１００nmとなる
ように下地絶縁膜１１としてのシリコン酸化膜を堆積す
る。That is, as shown in FIG. 2, the glass substrate 1
A film formation temperature of 430 ° C. and a gas flow rate: SiH 4 / O 2 / He = 250/50/3500 on the surface by the LPCVD method.
A silicon oxide film as a base insulating film 11 is deposited so as to have a film thickness of 100 nm under the conditions of sccm and gas pressure: 250 Pa.
【００２４】次に図３に示すように、フォトリソグラフ
ィ法および反応性イオンエッチング（ＲＩＥ）法を用い
て、下地絶縁膜１１の、多結晶シリコン膜が埋め込まれ
る領域を凹状に加工する。Next, as shown in FIG. 3, by photolithography and reactive ion etching (RIE), the region of the base insulating film 11 in which the polycrystalline silicon film is embedded is processed into a concave shape.
【００２５】そして図４に示すように、この凹状に加工
された下地絶縁膜１１上にＬＰＣＶＤ法により、成膜温
度４５０℃、ガス流量：Ｓｉ2 Ｈ6 ＝５０sccm、ガス
圧：４０Ｐａの条件で膜厚２００nmとなるように、アモ
ルファスシリコン膜を堆積し、続いてＫｒＦエキシマレ
ーザ光（λ＝２４８nm）を２００〜６００mJ/ cm2 のエ
ネルギー密度で照射して再結晶化せしめ（エキシマレー
ザ結晶化法）、多結晶シリコン膜１２を形成する。Then, as shown in FIG. 4, the base insulating film 11 processed into the concave shape was formed by the LPCVD method under the conditions of a film forming temperature of 450 ° C., a gas flow rate: Si 2 H 6 = 50 sccm, and a gas pressure: 40 Pa. An amorphous silicon film is deposited to a film thickness of 200 nm, and then KrF excimer laser light (λ = 248 nm) is irradiated at an energy density of 200 to 600 mJ / cm 2 for recrystallization (excimer laser crystallization method). ), And the polycrystalline silicon film 12 is formed.
【００２６】この後図５に示すようにレジストＲをスピ
ンコーティング法により、表面が平坦となるように塗布
する。Thereafter, as shown in FIG. 5, a resist R is applied by a spin coating method so that the surface becomes flat.
【００２７】この後、このレジストＲと多結晶シリコン
膜１２とのエッチング速度が同一になるようなエッチン
グ条件を用いて、下層の下地絶縁膜１１が露呈するまで
エッチングを行う（図６(a) および(b) ）。これは、レ
ジストエッチバックと呼ばれる方法であるが、これによ
り、表面が平坦化され、下地絶縁膜１１の凹部に埋め込
まれた多結晶シリコン膜１２が得られる。図６(b) は図
６(a) の上面図であり、島状に分割された多結晶シリコ
ン半導体層領域の一部にスリット状の下地絶縁膜が存在
する。ここで、下地絶縁膜の１つのスリット状の幅は２
〜３μm とするのが好ましくまた、下地絶縁膜のスリッ
ト間の多結晶シリコン半導体層領域の幅は４〜６μm と
するのが好ましい。After that, etching is performed until the underlying insulating film 11 underneath is exposed under the etching conditions such that the resist R and the polycrystalline silicon film 12 have the same etching rate (FIG. 6 (a)). And (b)). This is a method called resist etch back, but by this, the surface is flattened and the polycrystalline silicon film 12 embedded in the concave portion of the base insulating film 11 is obtained. FIG. 6B is a top view of FIG. 6A, and a slit-shaped base insulating film exists in a part of the polycrystalline silicon semiconductor layer region divided into islands. Here, one slit-shaped width of the base insulating film is 2
The width of the polycrystalline silicon semiconductor layer region between the slits of the underlying insulating film is preferably 4 to 6 μm.
【００２８】そして、図７に示すように、ＥＣＲ−ＣＶ
Ｄ法により、成膜温度２５℃、ガス流量：ＳｉＨ4 ／Ｏ
2 ＝３／９sccm、ガス圧：１３３ｍＰａ，μ波パワー：
４００Ｗの条件で、膜厚１００nmとなるようにゲート絶
縁膜１３としてのシリコン酸化膜を堆積する。Then, as shown in FIG. 7, ECR-CV
Film formation temperature 25 ° C., gas flow rate: SiH 4 / O by method D
2 = 3/9 sccm, gas pressure: 133 mPa, μ wave power:
Under the condition of 400 W, a silicon oxide film as the gate insulating film 13 is deposited so as to have a film thickness of 100 nm.
【００２９】そしてスパッタリング法により、膜厚５０
０nmのタンタル膜を成膜し、フォトリソグラフィ法によ
りパターニングし、ゲート電極１４を形成し、さらにこ
のゲート電極１４をマスクとしてイオンドーピングを行
い、タンタル層からなるゲート電極パターンをマスクと
して、自己整合的にリンイオンを導入し、ｎ型不純物領
域からなるソース・ドレイン領域１２ｂを形成する。こ
こでこのソース・ドレイン領域１２ｂで囲まれた領域は
チャネル領域１２ａとなる（図８）。なお、ここでＣＭ
ＯＳ回路を構成する場合には、一部をレジスト被覆して
おきｎ型不純物を導入し、続いて他の一部をレジスト被
覆してｐ型不純物を導入し、それぞれ自己整合的にｎチ
ャネルおよびｐチャネルトランジスタを形成するように
すればよい。Then, a film thickness of 50 is obtained by the sputtering method.
A 0 nm tantalum film is formed and patterned by a photolithography method to form a gate electrode 14. Further, ion doping is performed using the gate electrode 14 as a mask, and a self-alignment is performed using the gate electrode pattern made of a tantalum layer as a mask. Phosphorus ions are introduced to form source / drain regions 12b made of n-type impurity regions. Here, the region surrounded by the source / drain regions 12b becomes the channel region 12a (FIG. 8). In addition, CM here
When configuring an OS circuit, a part of the OS circuit is covered with a resist and then an n-type impurity is introduced. Then, another part of the OS circuit is covered with a resist and a p-type impurity is introduced. A p-channel transistor may be formed.
【００３０】この後注入した不純物の活性化のためのア
ニール処理を行った後、水素プラズマ処理を行い、多結
晶シリコンのチャネル領域１２ａに存在する欠陥を活性
水素で終端する。そして最後に、ＣＶＤ法により層間絶
縁膜１５として膜厚１．０μm のシリコン酸化膜を堆積
し、これにコンタクトホールＨを開口し、コンタクトホ
ールを介してゲート電極およびソース・ドレイン領域に
コンタクトするようにアルミニウム配線パターン１６を
形成し、必要に応じて表面保護膜（図示せず）を形成し
て図９に示すような薄膜トランジスタ装置が完成する。After this, an annealing treatment for activating the implanted impurities is performed, and then a hydrogen plasma treatment is performed to terminate defects existing in the channel region 12a of polycrystalline silicon with active hydrogen. Finally, a silicon oxide film with a thickness of 1.0 μm is deposited as an interlayer insulating film 15 by the CVD method, a contact hole H is opened in this, and the gate electrode and the source / drain regions are contacted through the contact hole. An aluminum wiring pattern 16 is formed on the substrate, and a surface protective film (not shown) is formed if necessary, to complete a thin film transistor device as shown in FIG.
【００３１】なお、前記実施例ではゲート絶縁膜として
ＥＣＲ−ＣＶＤ法で形成したシリコン酸化膜を用いた
が、これに限定されることなく、基板温度５００℃程度
で熱励起法によって形成したシリコン酸化膜や、基板温
度４００〜５００℃で常圧ＣＶＤ法あるいは減圧ＣＶＤ
法で形成したシリコン酸化膜を用いるようにしてもよ
い。また、窒化シリコン膜との多層膜で構成しても良
い。Although the silicon oxide film formed by the ECR-CVD method is used as the gate insulating film in the above embodiment, the invention is not limited to this, and the silicon oxide film formed by the thermal excitation method at a substrate temperature of about 500 ° C. is used. Film or substrate at a temperature of 400-500 ℃
A silicon oxide film formed by the method may be used. Alternatively, it may be formed of a multilayer film including a silicon nitride film.
【００３２】また下地絶縁膜として用いる水素拡散係数
の大きい絶縁膜としては、ＬＰＣＶＤ法で形成した酸化
シリコン膜の他、ＡＰＣＶＤ法等を用いてもよい。さら
にまた、下地絶縁膜は通常の方法で形成しておき、多結
晶シリコン膜との界面のみを水素拡散係数の大きい絶縁
膜で形成するようにしてもよい。その場合は、スリット
を有する凹部を形成した後、プラズマ照射などにより、
表面を粗面化したりすることにより、多結晶シリコン膜
との界面となる領域のみ粗な状態にすればよい。As the insulating film having a large hydrogen diffusion coefficient used as the base insulating film, the APCVD method or the like may be used in addition to the silicon oxide film formed by the LPCVD method. Furthermore, the base insulating film may be formed by a usual method, and only the interface with the polycrystalline silicon film may be formed of an insulating film having a large hydrogen diffusion coefficient. In that case, after forming a recess having a slit, by plasma irradiation,
By roughening the surface, only the region serving as the interface with the polycrystalline silicon film may be roughened.
【００３３】また、前記実施例では、ゲート電極として
タンタル薄膜を用いたが、タンタルに限定されることな
く他のタングステンなどの高融点金属をはじめ、多結晶
シリコンなどを用いる場合にも適用可能であり、さらに
他の部分についても前記実施例に限定されることなく、
本発明の趣旨を逸脱することなく適宜変更可能であるFurther, although the tantalum thin film is used as the gate electrode in the above-mentioned embodiment, the invention is not limited to tantalum, but can be applied to the case of using other refractory metal such as tungsten or polycrystalline silicon. Yes, the other parts are not limited to the above embodiment,
Modifications can be made without departing from the spirit of the present invention.
【００３４】。..
【発明の効果】以上説明してきたように、本発明によれ
ば、信頼性の高い薄膜トランジスタ集積回路などの半導
体装置を形成することが可能となる。As described above, according to the present invention, it is possible to form a highly reliable semiconductor device such as a thin film transistor integrated circuit.
【図１】本発明実施例の薄膜トランジスタの概要図。FIG. 1 is a schematic diagram of a thin film transistor according to an embodiment of the present invention.
【図２】本発明実施例の薄膜トランジスタの製造工程図FIG. 2 is a manufacturing process diagram of a thin film transistor according to an embodiment of the present invention.
【図３】本発明実施例の薄膜トランジスタの製造工程図FIG. 3 is a manufacturing process diagram of a thin film transistor according to an embodiment of the present invention.
【図４】本発明実施例の薄膜トランジスタの製造工程図FIG. 4 is a manufacturing process diagram of a thin film transistor according to an embodiment of the present invention.
【図５】本発明実施例の薄膜トランジスタの製造工程図FIG. 5 is a manufacturing process diagram of a thin film transistor according to an embodiment of the present invention.
【図６】本発明実施例の薄膜トランジスタの製造工程図FIG. 6 is a manufacturing process diagram of a thin film transistor according to an embodiment of the present invention.
【図７】本発明実施例の薄膜トランジスタの製造工程図FIG. 7 is a manufacturing process diagram of a thin film transistor according to an embodiment of the present invention.
【図８】本発明実施例の薄膜トランジスタの製造工程図FIG. 8 is a manufacturing process diagram of a thin film transistor according to an embodiment of the present invention.
【図９】本発明実施例の薄膜トランジスタの製造工程図FIG. 9 is a manufacturing process diagram of a thin film transistor according to an embodiment of the present invention.
【図１０】従来例の薄膜トランジスタを示す説明図FIG. 10 is an explanatory diagram showing a conventional thin film transistor.
【図１１】従来例の薄膜トランジスタを示す説明図FIG. 11 is an explanatory diagram showing a conventional thin film transistor.
１０ ガラス基板 １１ 下地絶縁膜 １２ 多結晶シリコン膜 １２ａ チャネル領域 １２ｂ ソース領域・ドレイン領域 １３ ゲート絶縁膜 １４ ゲート電極 １５ 層間絶縁膜 １６ 配線パターン Ｒ レジスト Ｈ コンタクトホール ３１ 絶縁性基板 ３２ 島状の半導体層 ３２ａ チャネル領域 ３２ｂ ソース領域・ドレイン領域 ３３ ゲート絶縁膜 ３４ ゲート電極 ３５ 層間絶縁膜 ３６ 配線電極 ４１ 下地絶縁膜 ４２ 多結晶シリコン膜 ４３ ゲート絶縁膜 ４４ ゲート電極 ４５ 層間絶縁膜 ４６ 配線電極 10 Glass Substrate 11 Base Insulating Film 12 Polycrystalline Silicon Film 12a Channel Region 12b Source / Drain Region 13 Gate Insulating Film 14 Gate Electrode 15 Interlayer Insulating Film 16 Wiring Pattern R Resist H Contact Hole 31 Insulating Substrate 32 Island-like Semiconductor Layer 32a channel region 32b source region / drain region 33 gate insulating film 34 gate electrode 35 interlayer insulating film 36 wiring electrode 41 base insulating film 42 polycrystalline silicon film 43 gate insulating film 44 gate electrode 45 interlayer insulating film 46 wiring electrode
Claims (3)
い、活性層上にゲート絶縁膜を介してゲート電極を形成
した薄膜トランジスタにおいて、 スリット状に除去された領域をもつ島状の多結晶シリコ
ン薄膜が水素拡散係数の大きいシリコン酸化膜内に埋め
込まれるように形成されていることを特徴とする半導体
装置。1. A thin film transistor in which a polycrystalline silicon thin film is used as an active layer and a gate electrode is formed on the active layer via a gate insulating film, wherein an island-shaped polycrystalline silicon thin film having a slit-shaped removed region is formed. A semiconductor device, which is formed so as to be embedded in a silicon oxide film having a large hydrogen diffusion coefficient.
膜は、前記シリコン酸化膜よりも緻密な絶縁膜で形成さ
れていることを特徴とする請求項１に記載の半導体装
置。2. The semiconductor device according to claim 1, wherein the gate insulating film formed on the upper surface of the active layer is formed of an insulating film which is denser than the silicon oxide film.
なり、スリット状の除去領域を有する半導体島領域を、
水素拡散係数の大きい絶縁膜内に埋め込む工程と、 前記半導体島領域表面に、ゲート絶縁膜と、ゲート電極
を形成する工程と、 ソースドレイン拡散を行い、前記半導体島領域内にソー
スドレイン領域を形成する工程と、 水素プラズマを照射し、多結晶シリコン膜の粒界の未結
合手と水素とを結合せしめる水素プラズマ処理工程と、 層間絶縁膜を形成し、配線パターンを形成する工程とを
含むことを特徴とする半導体装置の製造方法3. A semiconductor island region formed of a polycrystalline silicon film on the surface of an insulating substrate and having a slit-shaped removal region,
Embedding in an insulating film having a large hydrogen diffusion coefficient, forming a gate insulating film and a gate electrode on the surface of the semiconductor island region, and performing source / drain diffusion to form a source / drain region in the semiconductor island region. A hydrogen plasma treatment step of irradiating hydrogen plasma to bond hydrogen with dangling bonds at the grain boundaries of the polycrystalline silicon film, and a step of forming an interlayer insulating film and forming a wiring pattern. Of manufacturing a semiconductor device
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23345094A JPH0897431A (en) | 1994-09-28 | 1994-09-28 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23345094A JPH0897431A (en) | 1994-09-28 | 1994-09-28 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897431A true JPH0897431A (en) | 1996-04-12 |
Family
ID=16955237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23345094A Pending JPH0897431A (en) | 1994-09-28 | 1994-09-28 | Semiconductor device and its manufacture |
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|---|---|
| JP (1) | JPH0897431A (en) |
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-
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- 1994-09-28 JP JP23345094A patent/JPH0897431A/en active Pending
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