JPH0897426A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0897426A JPH0897426A JP23095894A JP23095894A JPH0897426A JP H0897426 A JPH0897426 A JP H0897426A JP 23095894 A JP23095894 A JP 23095894A JP 23095894 A JP23095894 A JP 23095894A JP H0897426 A JPH0897426 A JP H0897426A
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Abstract
(57)【要約】
【目的】半導体を含め電極などの密着性を向上した信頼
性の高い薄膜トランジスタとその製造方法を提供する。 【構成】第１マスクを用いてエッチングし、絶縁基板１
上に、ＩＴＯ膜からなるドレイン電極２、ソース電極３
及び固着層４を形成した。次に、ａ−Ｓｉ：Ｈ膜からな
る半導体７、ＳｉＮ膜からなるゲート絶縁層８、金属導
電膜からなるゲート電極９を、第２マスクを用いて、パ
ターニング形成した。絶縁膜を被着後、第３マスクを用
いてレジストを被覆し、エッチングによって、絶縁膜１
１を形成すると同時に、ゲート電極端子部１０を露出し
た。次に、ゲート電極端子部１０をＩＴＯ膜で被着しゲ
ート電極端子部１０に保護層１２を形成した。この時、
ゲート電極端子部１０直下の下層部位に位置し、半導体
７と絶縁基板１の間に固着層４が挿入されている。
性の高い薄膜トランジスタとその製造方法を提供する。 【構成】第１マスクを用いてエッチングし、絶縁基板１
上に、ＩＴＯ膜からなるドレイン電極２、ソース電極３
及び固着層４を形成した。次に、ａ−Ｓｉ：Ｈ膜からな
る半導体７、ＳｉＮ膜からなるゲート絶縁層８、金属導
電膜からなるゲート電極９を、第２マスクを用いて、パ
ターニング形成した。絶縁膜を被着後、第３マスクを用
いてレジストを被覆し、エッチングによって、絶縁膜１
１を形成すると同時に、ゲート電極端子部１０を露出し
た。次に、ゲート電極端子部１０をＩＴＯ膜で被着しゲ
ート電極端子部１０に保護層１２を形成した。この時、
ゲート電極端子部１０直下の下層部位に位置し、半導体
７と絶縁基板１の間に固着層４が挿入されている。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ及び
その製造方法に係り、特に、液晶表示装置などに用いら
れる薄膜トランジスタパネルに関する。
その製造方法に係り、特に、液晶表示装置などに用いら
れる薄膜トランジスタパネルに関する。
【０００２】
【従来の技術】近年、性能価格比の高い薄膜トランジス
タ（以下、ＴＦＴと言う）を用いたアクティブマトリク
ス型の液晶表示装置（以下、ＬＣＤと言う）の要求が高
まっている。この要求に応じるために、アモルファスシ
リコン（ａ−Ｓｉ）膜を適用したＴＦＴ−ＬＣＤの製造
コストの低減、（例えば、工程数の低減、スループット
の採用、歩留まりのアップ）信頼性の向上などが図られ
ている。そして、信頼性向上を図るものとして、特公平
6-18215号公報に、ゲート電極端子部を透明導電材で被
膜する構成のものが開示されている。この透明導電膜
は、耐酸化性、対薬品性に優れるため、ゲート電極端子
部の酸化や腐食を防止することができるものである。
タ（以下、ＴＦＴと言う）を用いたアクティブマトリク
ス型の液晶表示装置（以下、ＬＣＤと言う）の要求が高
まっている。この要求に応じるために、アモルファスシ
リコン（ａ−Ｓｉ）膜を適用したＴＦＴ−ＬＣＤの製造
コストの低減、（例えば、工程数の低減、スループット
の採用、歩留まりのアップ）信頼性の向上などが図られ
ている。そして、信頼性向上を図るものとして、特公平
6-18215号公報に、ゲート電極端子部を透明導電材で被
膜する構成のものが開示されている。この透明導電膜
は、耐酸化性、対薬品性に優れるため、ゲート電極端子
部の酸化や腐食を防止することができるものである。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、絶縁基板に直接被着されている半導体の絶
縁基板との密着性が充分でなく、周辺回路のリード線を
接続するときゲート電極端子部に発生する熱応力などが
ゲート電極端子部直下の下層部位に影響し、半導体と絶
縁基板との間が剥離するという問題があった。特に、ゲ
ート電極に金属導電膜を使用したものにおいて該応力が
高くなる傾向があり問題は顕著であった。また、単に剥
離を防止しようとすれば、工程数が増えるという問題も
ある。
来技術では、絶縁基板に直接被着されている半導体の絶
縁基板との密着性が充分でなく、周辺回路のリード線を
接続するときゲート電極端子部に発生する熱応力などが
ゲート電極端子部直下の下層部位に影響し、半導体と絶
縁基板との間が剥離するという問題があった。特に、ゲ
ート電極に金属導電膜を使用したものにおいて該応力が
高くなる傾向があり問題は顕著であった。また、単に剥
離を防止しようとすれば、工程数が増えるという問題も
ある。
【０００４】従って、本発明の第１の目的は、電極端子
部の下層部位における剥離がなく信頼性の高い薄膜トラ
ンジスタを提供することにある。
部の下層部位における剥離がなく信頼性の高い薄膜トラ
ンジスタを提供することにある。
【０００５】また、第２の目的は、上記の薄膜トランジ
スタを従来と同じ工程数で作製することができる薄膜ト
ランジスタの製造方法を提供することにある。
スタを従来と同じ工程数で作製することができる薄膜ト
ランジスタの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記第１の目的は、絶縁
基板と、該絶縁基板に被着されたソース電極及びドレイ
ン電極ならびに固着層と、該ソース電極及びドレイン電
極ならびに固着層に跨って被着された半導体と、該半導
体に被着されたゲート絶縁層と、該ゲート絶縁層に被着
されゲート電極端子部を有するゲート電極とを備える薄
膜トランジスタであって、前記固着層は、前記半導体お
よび前記絶縁基板の両方に対する前記固着層の密着強度
が前記半導体と前記絶縁基板との密着強度より大である
材料からなり、前記固着層を前記ゲート電極端子部直下
の下層部位に配設し、前記固着層を介し前記半導体と前
記絶縁基板とを固着することにより達成される。
基板と、該絶縁基板に被着されたソース電極及びドレイ
ン電極ならびに固着層と、該ソース電極及びドレイン電
極ならびに固着層に跨って被着された半導体と、該半導
体に被着されたゲート絶縁層と、該ゲート絶縁層に被着
されゲート電極端子部を有するゲート電極とを備える薄
膜トランジスタであって、前記固着層は、前記半導体お
よび前記絶縁基板の両方に対する前記固着層の密着強度
が前記半導体と前記絶縁基板との密着強度より大である
材料からなり、前記固着層を前記ゲート電極端子部直下
の下層部位に配設し、前記固着層を介し前記半導体と前
記絶縁基板とを固着することにより達成される。
【０００７】また、第２の目的を達成する薄膜トランジ
スタの製造方法は、前記固着層の材料を前記ドレイン電
極及びソース電極と同一材料とし、前記固着層を前記ド
レイン電極及びソース電極と同時にスパッタリング形成
し、前記ドレイン電極及びソース電極と同一のマスク工
程でホトエッチング加工するものである。
スタの製造方法は、前記固着層の材料を前記ドレイン電
極及びソース電極と同一材料とし、前記固着層を前記ド
レイン電極及びソース電極と同時にスパッタリング形成
し、前記ドレイン電極及びソース電極と同一のマスク工
程でホトエッチング加工するものである。
【０００８】
【作用】上記構成によれば、ゲート電極端子部の下層部
位に位置する半導体と絶縁基板との間に固着層を設け、
該固着層を介して両者を固着する。そして、固着層の材
料は、固着層と絶縁基板及び固着層と半導体の密着強度
が、絶縁基板と半導体の密着強度より良好なものとす
る。これにより、絶縁基板に半導体が直接固着される場
合より、該固着層を介して両者を固着する方が剥がれ難
くなる。従って、ゲート電極端子部にリード線を接続す
る際の熱応力などによる、半導体と絶縁基板との剥離が
回避される。
位に位置する半導体と絶縁基板との間に固着層を設け、
該固着層を介して両者を固着する。そして、固着層の材
料は、固着層と絶縁基板及び固着層と半導体の密着強度
が、絶縁基板と半導体の密着強度より良好なものとす
る。これにより、絶縁基板に半導体が直接固着される場
合より、該固着層を介して両者を固着する方が剥がれ難
くなる。従って、ゲート電極端子部にリード線を接続す
る際の熱応力などによる、半導体と絶縁基板との剥離が
回避される。
【０００９】また、薄膜トランジスタを作製する場合、
絶縁基板に被着される固着層の材料は、ドレイン電極及
びソース電極と同一材料とするので、ドレイン電極及び
ソース電極と一緒にスパッタリング形成することがで
き、且つ、同一のマスク工程でホトエッチング加工する
こともできる。従って、特別の製作工程を追加すること
なく、従来と同じ工程数で固着層を形成加工することが
できる。
絶縁基板に被着される固着層の材料は、ドレイン電極及
びソース電極と同一材料とするので、ドレイン電極及び
ソース電極と一緒にスパッタリング形成することがで
き、且つ、同一のマスク工程でホトエッチング加工する
こともできる。従って、特別の製作工程を追加すること
なく、従来と同じ工程数で固着層を形成加工することが
できる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
説明する。 実施例１ 図１から図６までは、本発明による一実施例のＴＦＴパ
ネル作製工程を示す図である。図１、図３および図５
は、各工程のＴＦＴパネルを示す平面図である。そし
て、図２、図４および図６は、各工程におけるＴＦＴパ
ネル構造の断面図である。実施例１について各工程を追
って説明する。
説明する。 実施例１ 図１から図６までは、本発明による一実施例のＴＦＴパ
ネル作製工程を示す図である。図１、図３および図５
は、各工程のＴＦＴパネルを示す平面図である。そし
て、図２、図４および図６は、各工程におけるＴＦＴパ
ネル構造の断面図である。実施例１について各工程を追
って説明する。
【００１１】図１は、本発明の実施例１によるＴＦＴパ
ネル作製の電極パターン工程を示す平面図である。図２
は、図１のＡ−Ａ’断面構造を示す図である。図１と図
２を同時に参照し説明する。
ネル作製の電極パターン工程を示す平面図である。図２
は、図１のＡ−Ａ’断面構造を示す図である。図１と図
２を同時に参照し説明する。
【００１２】十分に洗浄した絶縁基板１上に、基板温度
３００℃の条件で、マグネトロンスパッタリング法を用
いて、Ｉｎ酸化物にＳｎ酸化物が添加された透明導電材
からなるＩＴＯ膜を、全面に被着した。膜厚は、２８０
ｎｍとした。そのシート当たりのシート抵抗は８Ωであ
った。
３００℃の条件で、マグネトロンスパッタリング法を用
いて、Ｉｎ酸化物にＳｎ酸化物が添加された透明導電材
からなるＩＴＯ膜を、全面に被着した。膜厚は、２８０
ｎｍとした。そのシート当たりのシート抵抗は８Ωであ
った。
【００１３】次に、電極パターンのマスク工程により、
上記ＩＴＯ膜をホトエッチング加工し、それぞれ、ドレ
イン電極２、ソース電極３、固着層４、画素電極５、ド
レイン電極端子部６を形成した。
上記ＩＴＯ膜をホトエッチング加工し、それぞれ、ドレ
イン電極２、ソース電極３、固着層４、画素電極５、ド
レイン電極端子部６を形成した。
【００１４】この時、固着層４は、絶縁基板１上に、ド
レイン電極２やソース電極３などと一緒に、スパッタリ
ングで被着され、同一のマスク工程でホトエッチング加
工される。従って、固着層４の形成に、何ら新たな工程
が追加されるものではない。
レイン電極２やソース電極３などと一緒に、スパッタリ
ングで被着され、同一のマスク工程でホトエッチング加
工される。従って、固着層４の形成に、何ら新たな工程
が追加されるものではない。
【００１５】この場合、エッチング液として、ＨＢｒま
たはＦｅＣｌ3にＨＣｌを適量添加した水溶液を用い、
５０〜６０℃でエッチングした。ＩＴＯ膜の端部のテー
パ角は約１０°とした。このような角度とすることによ
り、ＩＴＯ膜上に被着積層される他の膜のカバレージを
良好にすることができる。
たはＦｅＣｌ3にＨＣｌを適量添加した水溶液を用い、
５０〜６０℃でエッチングした。ＩＴＯ膜の端部のテー
パ角は約１０°とした。このような角度とすることによ
り、ＩＴＯ膜上に被着積層される他の膜のカバレージを
良好にすることができる。
【００１６】図３は、ＴＦＴパネル作製の半導体パター
ン工程を示す平面図である。図４は図３のＢ−Ｂ’断面
構造を示す図である。図３と図４を同時に参照し説明す
る。
ン工程を示す平面図である。図４は図３のＢ−Ｂ’断面
構造を示す図である。図３と図４を同時に参照し説明す
る。
【００１７】前工程で作製した半製品を、ＲＦプラズマ
ＣＶＤ装置に設置し、ＰＨ3プラズマ処理を加えた後、
ドレイン電極２、ソース電極３、固着層４などを跨ぎそ
れらの上に、ａ−Ｓｉ：Ｈ膜からなる半導体膜を被着し
た。基板温度は２５０℃としモノシランＳｉＨ4を原料
ガスに用いて作製した。膜厚は１８ｎｍとした。このよ
うに薄くする理由は、パネルとして完成した場合の、ト
ランジスタのオフ電流を増大させる原因となる光電流を
抑制するためである。
ＣＶＤ装置に設置し、ＰＨ3プラズマ処理を加えた後、
ドレイン電極２、ソース電極３、固着層４などを跨ぎそ
れらの上に、ａ−Ｓｉ：Ｈ膜からなる半導体膜を被着し
た。基板温度は２５０℃としモノシランＳｉＨ4を原料
ガスに用いて作製した。膜厚は１８ｎｍとした。このよ
うに薄くする理由は、パネルとして完成した場合の、ト
ランジスタのオフ電流を増大させる原因となる光電流を
抑制するためである。
【００１８】引き続いて同一チャンバ内で、半導体膜の
上に、ＳｉＮ層からなるゲート絶縁膜を被着した。基板
温度を半導体膜と同じ２５０℃とし、ＳｉＨ4、ＮＨ3お
よびＮ2の混合ガスを原料ガスとして用い、３００ｎｍ
の膜厚で被着した。
上に、ＳｉＮ層からなるゲート絶縁膜を被着した。基板
温度を半導体膜と同じ２５０℃とし、ＳｉＨ4、ＮＨ3お
よびＮ2の混合ガスを原料ガスとして用い、３００ｎｍ
の膜厚で被着した。
【００１９】そして、ゲート絶縁膜の上に、Ｃｒからな
る金属導電膜をマグネトロンスパッタリング法で、基板
温度１００℃、膜厚２００ｎｍで被着した。
る金属導電膜をマグネトロンスパッタリング法で、基板
温度１００℃、膜厚２００ｎｍで被着した。
【００２０】次に、該Ｃｒ金属導電膜を半導体パターン
の第１マスク工程によりエッチング加工し、ゲート電極
９を形成した。この時、エッチング液として Ce(NH4)
2(NO)6にＨＮＯ3を適量添加した水溶液を用いた。
の第１マスク工程によりエッチング加工し、ゲート電極
９を形成した。この時、エッチング液として Ce(NH4)
2(NO)6にＨＮＯ3を適量添加した水溶液を用いた。
【００２１】さらに、半導体パターンの第２マスク工程
でゲート絶縁膜と半導体膜とをドライエッチング法によ
りパターニングし、半導体７とゲート絶縁層８を形成し
た。
でゲート絶縁膜と半導体膜とをドライエッチング法によ
りパターニングし、半導体７とゲート絶縁層８を形成し
た。
【００２２】この時、半導体７及びゲート絶縁層８のパ
ターン幅は、ゲート電極９のパターン幅に対し、片側約
１．５μｍの縁幅の分、周縁がはみ出している形状に加
工した。このはみ出している周縁の縁幅は、ゲート電極
９がドレイン電極２やソース電極３とショートするのを
防止するのに必要十分な寸法である。
ターン幅は、ゲート電極９のパターン幅に対し、片側約
１．５μｍの縁幅の分、周縁がはみ出している形状に加
工した。このはみ出している周縁の縁幅は、ゲート電極
９がドレイン電極２やソース電極３とショートするのを
防止するのに必要十分な寸法である。
【００２３】また、ゲート電極９はゲート電極端子部１
０を有している。ゲート電極端子部１０は、ゲート電極
９から電気信号を出し入れする部分であり、このゲート
電極端子部１０に、例えばボンディングなどによりリー
ド線が接続される。そして、固着層４は、ゲート電極端
子部１０直下の下層部位に配設され、固着層４を介し半
導体７と絶縁基板１とを固着するものである。従って、
ゲート電極端子部１０と半導体７と固着層４とは重なり
合っている。
０を有している。ゲート電極端子部１０は、ゲート電極
９から電気信号を出し入れする部分であり、このゲート
電極端子部１０に、例えばボンディングなどによりリー
ド線が接続される。そして、固着層４は、ゲート電極端
子部１０直下の下層部位に配設され、固着層４を介し半
導体７と絶縁基板１とを固着するものである。従って、
ゲート電極端子部１０と半導体７と固着層４とは重なり
合っている。
【００２４】図５は、ＴＦＴパネル作製の最終工程を示
す平面図である。図６は、図５のＣ−Ｃ’断面構造を示
す図である。
す平面図である。図６は、図５のＣ−Ｃ’断面構造を示
す図である。
【００２５】前工程で作製した半製品上に、ＳｉＮ膜か
らなる絶縁層１１を被着加工形成した後、ゲート電極端
子部１０に透明な導電性膜からなる保護層１２を被着加
工形成し、図６に示すＴＦＴパネルを完成した。
らなる絶縁層１１を被着加工形成した後、ゲート電極端
子部１０に透明な導電性膜からなる保護層１２を被着加
工形成し、図６に示すＴＦＴパネルを完成した。
【００２６】以上の実施例１にて完成したＴＦＴパネル
は、周辺回路と接続される。すなわち、前述のようにゲ
ート電極端子部１０にリード線などが接続される。この
リード線などを接続する際に、ゲート電極端子部１０に
加圧力や熱応力が掛かる。
は、周辺回路と接続される。すなわち、前述のようにゲ
ート電極端子部１０にリード線などが接続される。この
リード線などを接続する際に、ゲート電極端子部１０に
加圧力や熱応力が掛かる。
【００２７】従来は、この熱応力などにより半導体７が
絶縁基板１から剥離する問題があった。これに対し本発
明は、ゲート電極端子部１０直下の下層部位に固着層４
を設け、該固着層４の密着強さにより、該加圧力や熱応
力の影響で半導体７と絶縁基板１とが剥離しないように
するものである。従って、固着層４は、半導体７および
絶縁基板１の両方に対する固着層４の密着強度が半導体
７と絶縁基板１との密着強度より大である材料である。
例えば、ＩＴＯ膜である。ＩＴＯ膜が両方に対し密着性
が良好であることは周知のことである。
絶縁基板１から剥離する問題があった。これに対し本発
明は、ゲート電極端子部１０直下の下層部位に固着層４
を設け、該固着層４の密着強さにより、該加圧力や熱応
力の影響で半導体７と絶縁基板１とが剥離しないように
するものである。従って、固着層４は、半導体７および
絶縁基板１の両方に対する固着層４の密着強度が半導体
７と絶縁基板１との密着強度より大である材料である。
例えば、ＩＴＯ膜である。ＩＴＯ膜が両方に対し密着性
が良好であることは周知のことである。
【００２８】一方、このゲート電極端子部１０直下の下
層部位において、固着層４に固着される半導体７の面積
を、固着層４の面積を小さくする。即ち、固着層４のパ
ターン幅は、半導体７のパターン幅より広くしている。
換言すれば、ゲート電極端子部１０直下の下層部位にお
ける固着層４の周縁は、半導体７の周縁より、はみ出し
ている形状である。これにより、半導体７と固着層４と
の密着がさらに強固となり、熱応力などによる剥離に対
し強くなる。
層部位において、固着層４に固着される半導体７の面積
を、固着層４の面積を小さくする。即ち、固着層４のパ
ターン幅は、半導体７のパターン幅より広くしている。
換言すれば、ゲート電極端子部１０直下の下層部位にお
ける固着層４の周縁は、半導体７の周縁より、はみ出し
ている形状である。これにより、半導体７と固着層４と
の密着がさらに強固となり、熱応力などによる剥離に対
し強くなる。
【００２９】上記のＴＦＴパネルを用いて、ＬＣＤを作
製した。周辺回路を接続しＴＦＴパネルを作動させたと
ころ、半導体の剥離による電蝕が起こらないという効果
が得られることが判明した。これにより、ＴＦＴパネル
の性能が安定し品質が良く、信頼性の高いＬＣＤを提供
することができた。
製した。周辺回路を接続しＴＦＴパネルを作動させたと
ころ、半導体の剥離による電蝕が起こらないという効果
が得られることが判明した。これにより、ＴＦＴパネル
の性能が安定し品質が良く、信頼性の高いＬＣＤを提供
することができた。
【００３０】実施例２ 図７は、本発明による他の実施例のＴＦＴパネルの断面
構造を示す図である。実施例２によるＴＦＴパネル作製
は、実施例１とほぼ同じであるが、唯一異なる点は、厚
さ２５０ｎｍのＡｌ膜１３と、厚さ３０ｎｍのＣｒ膜１
４とからなる積層電極形状のゲート電極を作製する点で
ある。この積層電極を採用すると、ゲート電極の導電率
が向上し信号の遅延を小さくできる効果がある。
構造を示す図である。実施例２によるＴＦＴパネル作製
は、実施例１とほぼ同じであるが、唯一異なる点は、厚
さ２５０ｎｍのＡｌ膜１３と、厚さ３０ｎｍのＣｒ膜１
４とからなる積層電極形状のゲート電極を作製する点で
ある。この積層電極を採用すると、ゲート電極の導電率
が向上し信号の遅延を小さくできる効果がある。
【００３１】尚、ゲート電極９が形成される金属導電膜
の材料としては、Ｃｒ膜以外に、Ａｌ、Ｍｏ、Ｔａ、Ｔ
ｉ、Ｗ、Ｎｂ、Ｆｅ、Ｃｏ、Ｎｉ膜やそれらの膜の積層
などが用いられる。また、半導体７の膜材料としては、
水素化非晶質Ｓｉ（ａ−ＳｉＨ）膜のほかに、結晶相を
含むＳｉ膜を用いることも可能である。また、保護層１
２としてはＺｎ酸化物を含むＩＴＯ膜なども可である。
の材料としては、Ｃｒ膜以外に、Ａｌ、Ｍｏ、Ｔａ、Ｔ
ｉ、Ｗ、Ｎｂ、Ｆｅ、Ｃｏ、Ｎｉ膜やそれらの膜の積層
などが用いられる。また、半導体７の膜材料としては、
水素化非晶質Ｓｉ（ａ−ＳｉＨ）膜のほかに、結晶相を
含むＳｉ膜を用いることも可能である。また、保護層１
２としてはＺｎ酸化物を含むＩＴＯ膜なども可である。
【００３２】実施例３ 図８は、本発明による一実施例の薄膜トランジスタの断
面構造を 示す図である。この図を用いて、本発明によ
り薄膜トランジスタを作製する実施例３について説明す
る。
面構造を 示す図である。この図を用いて、本発明によ
り薄膜トランジスタを作製する実施例３について説明す
る。
【００３３】十分に洗浄した絶縁基板１上に、基板温度
３００℃の条件で、マグネトロンスパッタリング法を用
いて、インジュウム酸化物に錫酸化物が添加された透明
な導電性膜であるＩＴＯ膜を被着した。膜厚は、２８０
ｎｍとした。
３００℃の条件で、マグネトロンスパッタリング法を用
いて、インジュウム酸化物に錫酸化物が添加された透明
な導電性膜であるＩＴＯ膜を被着した。膜厚は、２８０
ｎｍとした。
【００３４】次に、電極パターンをマスク工程を用い
て、上記ＩＴＯ膜をホトエッチング加工し、それぞれ、
ドレイン電極２、ソース電極３、固着層４を形成した。
尚、これらの、ドレイン電極２、ソース電極３、固着層
４等は、同一のマスク工程で加工できる。また、エッチ
ング液として、ＨＢｒまたはＦｅＣｌ3にＨＣｌを適量
添加した水溶液を用い、５０〜６０℃でエッチングし
た。
て、上記ＩＴＯ膜をホトエッチング加工し、それぞれ、
ドレイン電極２、ソース電極３、固着層４を形成した。
尚、これらの、ドレイン電極２、ソース電極３、固着層
４等は、同一のマスク工程で加工できる。また、エッチ
ング液として、ＨＢｒまたはＦｅＣｌ3にＨＣｌを適量
添加した水溶液を用い、５０〜６０℃でエッチングし
た。
【００３５】前工程で作製した半製品を、ＲＦプラズマ
ＣＶＤ装置に設置し、ＰＨ3プラズマ処理を加えた後、
半製品の上に、ａ−Ｓｉ：Ｈ膜 からなる半導体膜を被
着した。基板温度は２５０℃としモノシランＳｉＨ4を
原料ガスに用いて作製した。膜厚は１８ｎｍとした。
ＣＶＤ装置に設置し、ＰＨ3プラズマ処理を加えた後、
半製品の上に、ａ−Ｓｉ：Ｈ膜 からなる半導体膜を被
着した。基板温度は２５０℃としモノシランＳｉＨ4を
原料ガスに用いて作製した。膜厚は１８ｎｍとした。
【００３６】引き続いて同一チャンバ内で、半導体膜の
上に、ＳｉＮ層からなるゲート絶縁膜を被着した。基板
温度を半導体膜と同じ２５０℃とし、ＳｉＨ4、ＮＨ3お
よびＮ2の混合ガスを原料ガスとして用いて、３００ｎ
ｍの膜厚で作製した。
上に、ＳｉＮ層からなるゲート絶縁膜を被着した。基板
温度を半導体膜と同じ２５０℃とし、ＳｉＨ4、ＮＨ3お
よびＮ2の混合ガスを原料ガスとして用いて、３００ｎ
ｍの膜厚で作製した。
【００３７】次に、Ｃｒからなる金属導電膜をマグネト
ロンスパッタリング法で、基板温度１００℃、膜厚２０
０ｎｍとして被着した。そして、該Ｃｒ金属導電膜をエ
ッチング加工し、ゲート電極９を形成した。この際エッ
チング液として、 Ce(NH4)2(NO)6にＨＮＯ3を適量添加
した水溶液を用いた。
ロンスパッタリング法で、基板温度１００℃、膜厚２０
０ｎｍとして被着した。そして、該Ｃｒ金属導電膜をエ
ッチング加工し、ゲート電極９を形成した。この際エッ
チング液として、 Ce(NH4)2(NO)6にＨＮＯ3を適量添加
した水溶液を用いた。
【００３８】さらに、ドライエッチング法によりパター
ニングし、半導体７とゲート絶縁層８を形成した。この
とき、ゲート電極９のパターン幅を、及びゲート絶縁層
８のパターン幅に対し、片側約１．５μｍの縁幅の分、
後退させて加工した。この縁幅は、ゲート電極９と、ド
レイン電極２やソース電極３などとの間のショートを防
止するのに必要十分な寸法である。
ニングし、半導体７とゲート絶縁層８を形成した。この
とき、ゲート電極９のパターン幅を、及びゲート絶縁層
８のパターン幅に対し、片側約１．５μｍの縁幅の分、
後退させて加工した。この縁幅は、ゲート電極９と、ド
レイン電極２やソース電極３などとの間のショートを防
止するのに必要十分な寸法である。
【００３９】前工程で作製した半製品上に、ＳｉＮ膜か
らなる絶縁層１１を、加工形成した後、ゲート電極端子
部に保護層１２を加工形成し図８に示す薄膜トランジス
タを完成した。
らなる絶縁層１１を、加工形成した後、ゲート電極端子
部に保護層１２を加工形成し図８に示す薄膜トランジス
タを完成した。
【００４０】以上の実施例３による薄膜トランジスタで
は、ゲート電極端子部１０直下の下層部位に位置する、
半導体７と絶縁基板１の間に固着層４が挿入されてい
る。このため電極端子部に周辺回路を接続する際の剥離
が防止され、薄膜トランジスタの性能が安定し品質が向
上する。
は、ゲート電極端子部１０直下の下層部位に位置する、
半導体７と絶縁基板１の間に固着層４が挿入されてい
る。このため電極端子部に周辺回路を接続する際の剥離
が防止され、薄膜トランジスタの性能が安定し品質が向
上する。
【００４１】実施例４ 図示していない実施例４による薄膜トランジスタの作製
は、実施例３とほぼ同じであるが、異なる点は、半導体
７を微結晶Ｓｉ膜で形成した点である。基板温度は３０
０℃とし、ＳｉＦ4＋Ｈ2を原料ガスに用いて作製した。
膜厚は１００ｎｍとした。微結晶Ｓｉ膜を用いることに
より、移動度の高い薄膜トランジスタを作製できる。
は、実施例３とほぼ同じであるが、異なる点は、半導体
７を微結晶Ｓｉ膜で形成した点である。基板温度は３０
０℃とし、ＳｉＦ4＋Ｈ2を原料ガスに用いて作製した。
膜厚は１００ｎｍとした。微結晶Ｓｉ膜を用いることに
より、移動度の高い薄膜トランジスタを作製できる。
【００４２】
【発明の効果】以上のように、本発明によれば、電極端
子部の下層部位における剥離がなく信頼性の高い薄膜ト
ランジスタまたはＴＦＴパネルが提供される。
子部の下層部位における剥離がなく信頼性の高い薄膜ト
ランジスタまたはＴＦＴパネルが提供される。
【００４３】また、本発明による薄膜トランジスタまた
はＴＦＴパネルは従来と同じ工程数で作製することがで
きるので価格上昇はなく、信頼性が向上した分、製品の
付加価値が上がる効果がある。
はＴＦＴパネルは従来と同じ工程数で作製することがで
きるので価格上昇はなく、信頼性が向上した分、製品の
付加価値が上がる効果がある。
【図面の簡単な説明】
【図１】本発明の実施例１によるＴＦＴパネル作製の電
極パターン工程を示す平面図である。
極パターン工程を示す平面図である。
【図２】図１のＡ−Ａ’断面構造を示す図である。
【図３】ＴＦＴパネル作製の半導体パターン工程を示す
平面図である。
平面図である。
【図４】図３のＢ−Ｂ’断面構造を示す図である。
【図５】ＴＦＴパネル作製の最終工程を示す平面図であ
る。
る。
【図６】図５のＣ−Ｃ’断面構造を示す図である。
【図７】本発明による他の実施例のＴＦＴパネルの断面
構造を示す図である。
構造を示す図である。
【図８】本発明による一実施例の薄膜トランジスタの断
面構造を示す図である。
面構造を示す図である。
１…絶縁基板、２…ドレイン電極、３…ソース電極、４
…固着層、５…画素電極、６…ドレイン電極端子部、７
…半導体、８…ゲート絶縁層、９…ゲート電極 １０…ゲート電極端子部、１１…絶縁層、１２…保護
層、１３…Ａｌ膜、１４…Ｃｒ膜。
…固着層、５…画素電極、６…ドレイン電極端子部、７
…半導体、８…ゲート絶縁層、９…ゲート電極 １０…ゲート電極端子部、１１…絶縁層、１２…保護
層、１３…Ａｌ膜、１４…Ｃｒ膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 寿輝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 峯村 哲郎 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (7)
- 【請求項１】絶縁基板と、該絶縁基板に被着されたソー
ス電極及びドレイン電極ならびに固着層と、該ソース電
極及びドレイン電極ならびに固着層に跨って被着された
半導体と、該半導体に被着されたゲート絶縁層と、該ゲ
ート絶縁層に被着されゲート電極端子部を有するゲート
電極とを備える薄膜トランジスタであって、 前記固着層は、前記半導体および前記絶縁基板の両方に
対する前記固着層の密着強度が前記半導体と前記絶縁基
板との密着強度より大である材料からなり、 前記固着層を前記ゲート電極端子部直下の下層部位に配
設し、 前記固着層を介し前記半導体と前記絶縁基板とを固着す
ることを特徴とする薄膜トランジスタ。 - 【請求項２】請求項１において、前記固着層の材料は、
前記ドレイン電極及びソース電極と同一材料であること
を特徴とする薄膜トランジスタ。 - 【請求項３】請求項１において、前記ゲート電極端子部
直下の下層部位における前記固着層の周縁は、前記半導
体の周縁より、はみ出していることを特徴とする薄膜ト
ランジスタ。 - 【請求項４】絶縁基板と、該絶縁基板に被着されたソー
ス電極及びドレイン電極ならびに固着層と、該ソース電
極及びドレイン電極ならびに固着層に跨って被着された
半導体と、該半導体に被着されたゲート絶縁層と、該ゲ
ート絶縁層に被着されゲート電極端子部を有するゲート
電極とを順次積層し作製する薄膜トランジスタの製造方
法であって、 前記固着層の材料を前記ドレイン電極及びソース電極と
同一材料とし、 前記固着層を前記ドレイン電極及びソース電極と同時に
スパッタリング形成し前記ドレイン電極及びソース電極
と同一のマスク工程でホトエッチング加工することを特
徴とする薄膜トランジスタの製造方法。 - 【請求項５】請求項１記載の薄膜トランジスタを備えた
ことを特徴とする液晶表示装置。 - 【請求項６】請求項４記載の薄膜トランジスタの製造方
法により作製された薄膜トランジスタを備えたことを特
徴とする液晶表示装置。 - 【請求項７】絶縁基板と、該絶縁基板に被着され電極端
子部を有した金属導電膜からなる電極とを備える薄膜ト
ランジスタにおいて、 前記電極と前記絶縁基板とを固着する固着層を、前記電
極端子部直下の下層部位に配設し、 前記固着層は、前記絶縁基板および前記電極の両方に対
する前記固着層の密着強度が前記電極と前記絶縁基板と
の密着強度より大きい材料であることを特徴とする薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23095894A JPH0897426A (ja) | 1994-09-27 | 1994-09-27 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23095894A JPH0897426A (ja) | 1994-09-27 | 1994-09-27 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897426A true JPH0897426A (ja) | 1996-04-12 |
Family
ID=16915994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23095894A Pending JPH0897426A (ja) | 1994-09-27 | 1994-09-27 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100801522B1 (ko) * | 2006-02-15 | 2008-02-12 | 우 옵트로닉스 코포레이션 | 픽셀 구조체 제조 방법 |
-
1994
- 1994-09-27 JP JP23095894A patent/JPH0897426A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100801522B1 (ko) * | 2006-02-15 | 2008-02-12 | 우 옵트로닉스 코포레이션 | 픽셀 구조체 제조 방법 |
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