JPH0897233A - Semiconductor device and power amplifier - Google Patents
Semiconductor device and power amplifierInfo
- Publication number
- JPH0897233A JPH0897233A JP22543694A JP22543694A JPH0897233A JP H0897233 A JPH0897233 A JP H0897233A JP 22543694 A JP22543694 A JP 22543694A JP 22543694 A JP22543694 A JP 22543694A JP H0897233 A JPH0897233 A JP H0897233A
- Authority
- JP
- Japan
- Prior art keywords
- ion
- region
- impurity concentration
- depth
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高出力の電界効果トラ
ンジスタを有する半導体装置及び高出力の電界効果トラ
ンジスタを用いた電力増幅器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a high output field effect transistor and a power amplifier using the high output field effect transistor.
【０００２】[0002]
【従来の技術】イオン打ち込みによりチャネルを形成し
ているＦＥＴ（電界効果トランジスタ）は、例えば特開
平２−３２５４６に記載されている。図２に、このＦＥ
Ｔのチャネルのイオン化不純物濃度２１ａの分布を示
す。ある深さでのイオン化不純物濃度を確保すると、表
面のイオン化不純物濃度も高くなってしまう。なお、２
３ａは、短チャネル効果を防止するために設けた不純物
層のイオン化不純物濃度である。2. Description of the Related Art A FET (Field Effect Transistor) in which a channel is formed by ion implantation is described in, for example, JP-A-2-32546. This FE is shown in FIG.
The distribution of the ionized impurity concentration 21a of the T channel is shown. If the ionized impurity concentration is ensured at a certain depth, the ionized impurity concentration on the surface also becomes high. 2
3a is the ionized impurity concentration of the impurity layer provided to prevent the short channel effect.
【０００３】[0003]
【発明が解決しようとする課題】高出力ＦＥＴは、高周
波を印加したときの利得や効率が大きく、かつゲート耐
圧が大きい必要がある。ところが利得、効率と耐圧は、
相容れない特性であり、利得や効率を高めようとすると
耐圧が劣化するという問題があった。また、例えば携帯
電話等を構成するとき、しきい電圧が負のＦＥＴ、即ち
Ｄ−ＦＥＴが存在すると、ゲート電圧制御のための負の
極性を持つ電源を用いる必要がある。一方、しきい電圧
が正のＦＥＴ、或いは動作点が正のゲート電圧となるＦ
ＥＴ、即ちＥ−ＦＥＴで回路を構成するとき、負電源は
不要となるため、回路形式の単純が可能となり、大幅な
コスト低減効果がある。ところが、Ｅ−ＦＥＴを構成す
るとき、寄生ソース抵抗が増大し、素子特性が大幅に劣
化するという問題があった。A high power FET is required to have a large gain and efficiency when a high frequency is applied and a large gate breakdown voltage. However, the gain, efficiency and breakdown voltage are
These characteristics are incompatible with each other, and there is a problem that the breakdown voltage deteriorates when trying to increase the gain or efficiency. Further, when a mobile phone or the like is constructed, if a FET having a negative threshold voltage, that is, a D-FET exists, it is necessary to use a power source having a negative polarity for controlling the gate voltage. On the other hand, an FET with a positive threshold voltage or F with an operating point of a positive gate voltage
When a circuit is composed of ETs, that is, E-FETs, a negative power supply is not required, so that the circuit form can be simplified and a significant cost reduction effect can be obtained. However, when the E-FET is constructed, there is a problem that the parasitic source resistance is increased and the device characteristics are significantly deteriorated.
【０００４】本発明の第１の目的は、利得や効率を劣化
させることなく耐圧を向上させたＦＥＴを有する半導体
装置を提供することにある。本発明の第２の目的は、高
耐圧で、高出力、高効率の電力増幅器を提供することに
ある。A first object of the present invention is to provide a semiconductor device having an FET having an improved breakdown voltage without degrading gain or efficiency. A second object of the present invention is to provide a power amplifier with high breakdown voltage, high output, and high efficiency.
【０００５】[0005]
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体装置は、半導体基板の表面領
域に設けられたソース、ドレイン領域と、少なくともゲ
ート電極周辺近傍に設けられた、能動層のための第１の
イオンの打ち込み領域及び第１のイオンと反対の極性を
持つ第２のイオンの打ち込み領域とからなり、第２のイ
オンの打ち込み領域の不純物濃度のピークの深さを、第
１のイオンの打ち込み領域の不純物濃度のピークの深さ
よりも浅い領域に配置するようにした電界効果トランジ
スタを有するものである。In order to achieve the above first object, a semiconductor device of the present invention is provided in a source region and a drain region provided in a surface region of a semiconductor substrate, and at least in the vicinity of the periphery of a gate electrode. A first ion implantation region for the active layer and a second ion implantation region having a polarity opposite to that of the first ion, and the depth of the impurity concentration peak in the second ion implantation region. The field effect transistor is arranged in a region shallower than the depth of the peak of the impurity concentration in the first ion-implanted region.
【０００６】この半導体装置は、第２のイオンの打ち込
み領域の任意の深さにおける不純物濃度を、第１のイオ
ンの打ち込み領域のその任意の深さにおける不純物濃度
よりも小さくすることが好ましい。また、第１のイオン
と反対の極性を持つ第３のイオンの打ち込み領域を、少
なくともゲート電極周辺近傍に設け、この第３のイオン
の打ち込み領域の不純物濃度のピークの深さを、第１の
イオンの打ち込み領域の不純物濃度のピークの深さより
も深い位置に設けることが好ましい。また、ゲート電極
の底部を、ゲート電極近傍周辺の半導体基板表面より、
下部に位置するようにすることもできる。In this semiconductor device, it is preferable that the impurity concentration of the second ion-implanted region at an arbitrary depth is made lower than the impurity concentration of the first ion-implanted region at the arbitrary depth. Further, a region for implanting a third ion having a polarity opposite to that of the first ion is provided at least near the periphery of the gate electrode, and the depth of the peak of the impurity concentration in the region for implanting the third ion is set to the first It is preferably provided at a position deeper than the depth of the impurity concentration peak in the ion implantation region. In addition, the bottom of the gate electrode from the semiconductor substrate surface around the gate electrode,
It can also be located at the bottom.
【０００７】さらに、上記第１の目的を達成するため
に、本発明の半導体装置は、半導体基板の表面領域に設
けられたソース、ドレイン領域と、少なくともゲート電
極直下に設けられた、能動層のための第１のイオンの打
ち込み領域及び第１のイオンと反対の極性を持つ第２の
イオンの打ち込み領域とからなり、第２のイオンの打ち
込み領域の不純物濃度のピークの深さを、第１のイオン
の打ち込み領域の不純物濃度のピークの深さよりも浅い
領域に配置するようにした電界効果トランジスタを有す
るものである。Further, in order to achieve the first object, the semiconductor device of the present invention includes a source / drain region provided in a surface region of a semiconductor substrate and an active layer provided at least immediately under a gate electrode. And a second ion implantation region having a polarity opposite to that of the first ion, and the depth of the peak of the impurity concentration in the second ion implantation region is The field effect transistor is arranged in a region shallower than the depth of the peak of the impurity concentration in the ion implantation region.
【０００８】この半導体装置においても、第２のイオン
の打ち込み領域の任意の深さにおける不純物濃度を、第
１のイオンの打ち込み領域のその任意の深さにおける不
純物濃度よりも小さくすることが好ましい。また、第１
のイオンと反対の極性を持つ第３のイオンの打ち込み領
域を、少なくとも上記ゲート電極直下に設け、第３のイ
オンの打ち込み領域の不純物濃度のピークの深さを、第
１のイオンの打ち込み領域の不純物濃度のピークの深さ
よりも深い位置とすることが好ましい。Also in this semiconductor device, it is preferable that the impurity concentration at an arbitrary depth of the second ion-implanted region is made lower than the impurity concentration at the arbitrary depth of the first ion-implanted region. Also, the first
A third ion-implanted region having a polarity opposite to that of the first ion is provided at least directly under the gate electrode, and the depth of the peak of the impurity concentration in the third ion-implanted region is set to the value of the first ion-implanted region. The position is preferably deeper than the depth of the peak of the impurity concentration.
【０００９】さらに、上記第１の目的を達成するため
に、本発明の半導体装置は、少なくともゲート電極周辺
近傍の半導体基板の表面領域に、有効キャリア濃度が実
質的にゼロである領域を設け、さらに、この領域の下
に、第２のイオンを不純物として有する層及び第２のイ
オンと反対の極性を持つ第１のイオンを不純物として有
する層を設け、第２のイオンを不純物として有する層の
不純物濃度のピークの深さを、第１のイオンを不純物と
して有する層の不純物濃度のピークの深さよりも浅い位
置に配置するようにした電界効果トランジスタを有する
ものである。Further, in order to achieve the above first object, the semiconductor device of the present invention is provided with a region where the effective carrier concentration is substantially zero, at least in the surface region of the semiconductor substrate near the periphery of the gate electrode, Further, below this region, a layer having second ions as impurities and a layer having first ions having a polarity opposite to that of the second ions as impurities are provided, and a layer having second ions as impurities is provided. The field effect transistor is arranged such that the depth of the impurity concentration peak is shallower than the depth of the impurity concentration peak of the layer having the first ions as impurities.
【００１０】この半導体装置においても、第２のイオン
を不純物として有する層の任意の深さにおける不純物濃
度を、第１のイオンを不純物として有する層のその任意
の深さにおける不純物濃度よりも小さくすることが好ま
しい。また、第１のイオンと反対の極性を持つ第３のイ
オンを不純物として有する層を、少なくともゲート電極
周辺近傍に設け、第３のイオンを不純物として有する層
の不純物濃度のピークの深さを、第１のイオンを不純物
として有する層の不純物濃度のピークの深さよりも深い
位置とすることが好ましい。Also in this semiconductor device, the impurity concentration at a given depth of the layer containing the second ions as impurities is made lower than the impurity concentration of the layer containing the first ions as impurities at the given depth. It is preferable. Further, a layer having a third ion having an opposite polarity to the first ion as an impurity is provided at least in the vicinity of the periphery of the gate electrode, and the depth of the peak of the impurity concentration of the layer having the third ion as an impurity is The position is preferably deeper than the depth of the peak of the impurity concentration of the layer containing the first ions as impurities.
【００１１】さらに、上記第１の目的を達成するため
に、本発明の半導体装置は、少なくともゲート電極直下
の半導体基板の表面領域に、有効キャリア濃度が実質的
にゼロである領域を設け、さらに、この領域の下に、第
２のイオンを不純物として有する層及び第２のイオンと
反対の極性を持つ第１のイオンを不純物として有する層
を設け、第２のイオンを不純物として有する層の不純物
濃度のピークの深さを、第１のイオンを不純物として有
する層の不純物濃度のピークの深さよりも浅い位置に配
置するようにした電界効果トランジスタを有するもので
ある。Further, in order to achieve the first object, the semiconductor device of the present invention has a region in which the effective carrier concentration is substantially zero, at least in the surface region of the semiconductor substrate immediately below the gate electrode. Under this region, a layer having the second ion as an impurity and a layer having the first ion having a polarity opposite to that of the second ion as the impurity are provided, and the impurity of the layer having the second ion as the impurity The field effect transistor is arranged such that the depth of the concentration peak is shallower than the depth of the impurity concentration peak of the layer containing the first ions as impurities.
【００１２】この半導体装置においても、第２のイオン
を不純物として有する層の任意の深さにおける不純物濃
度を、第１のイオンを不純物として有する層のその任意
の深さにおける不純物濃度よりも小さくすることが好ま
しい。また、第１のイオンと反対の極性を持つ第３のイ
オンを不純物として有する層を、少なくともゲート電極
直下に設け、第３のイオンを不純物として有する層の不
純物濃度のピークの深さを、第１のイオンを不純物とし
て有する層の不純物濃度のピークの深さよりも深い位置
とすることが好ましい。Also in this semiconductor device, the impurity concentration at a given depth of the layer containing the second ions as impurities is made lower than the impurity concentration at the given depth of the layer containing the first ions as an impurity. It is preferable. In addition, a layer having a third ion having an opposite polarity to the first ion as an impurity is provided at least immediately below the gate electrode, and the depth of the peak of the impurity concentration of the layer having the third ion as an impurity is It is preferable to set it at a position deeper than the depth of the peak of the impurity concentration of the layer containing 1 ion as an impurity.
【００１３】また、上記第２の目的を達成するために、
本発明の電力増幅器は、上記のいずれかの半導体装置の
電界効果トランジスタと、マッチング回路とからなり、
電界効果トランジスタのゲート電極に、正の電圧を印加
する手段を設けるようにしたものである。In order to achieve the second object,
A power amplifier of the present invention comprises a field effect transistor of any one of the above semiconductor devices and a matching circuit,
A means for applying a positive voltage is provided on the gate electrode of the field effect transistor.
【００１４】[0014]
【作用】以下、イオン打ち込みにより不純物領域を形成
した場合について説明する。図５に、表面のイオン化不
純物濃度とゲートリーク電流との関係を示す。図のよう
に、表面のイオン化不純物濃度の増大に伴い、急激にゲ
ートリーク電流は増大する。一方、表面イオン化不純物
濃度の大きさは、通常のイオン打ち込み条件では低くす
ることができず、特に性能向上のためのイオン打ち込み
エネルギーの低減、打ち込み量の増加に従い、表面イオ
ン化不純物濃度は増大する。In the following, the case where the impurity region is formed by ion implantation will be described. FIG. 5 shows the relationship between the surface ionized impurity concentration and the gate leakage current. As shown in the figure, as the concentration of ionized impurities on the surface increases, the gate leak current rapidly increases. On the other hand, the surface ionized impurity concentration cannot be lowered under normal ion implantation conditions, and the surface ionized impurity concentration increases as the ion implantation energy is reduced and the implantation amount is increased to improve the performance.
【００１５】図１は、本発明におけるチャネルのイオン
化不純物濃度分布の一例を示す図である。第１のイオン
の不純物濃度２１ａの濃度ピークの深さより浅い位置
に、第１のイオンと反対の極性を持つ第２のイオンの不
純物濃度２２ａの濃度ピークが存在する。図３は、図１
に示したイオン打ち込みをした場合の有効キャリア濃度
分布、即ちドナー、アクセプタとして働くキャリア濃度
分布を示す図である。有効キャリア濃度２４は、表面
（深さ＝０）では、ドナーとアクセプタが相殺するた
め、殆どゼロとなっている。図において、領域２６は、
ｐ−ｎ接合によって空乏化している領域、領域２５は空
乏化していない領域である。但し、表面あるいはショッ
トキ接合によって領域２５の表面側の一部が空乏化する
こともある。FIG. 1 is a diagram showing an example of ionized impurity concentration distribution of a channel according to the present invention. At a position shallower than the depth of the concentration peak of the impurity concentration 21a of the first ion, the concentration peak of the impurity concentration 22a of the second ion having the opposite polarity to the first ion exists. FIG. 3 shows FIG.
It is a figure which shows the effective carrier concentration distribution at the time of carrying out the ion implantation shown in FIG. 5, ie, the carrier concentration distribution which acts as a donor and an acceptor. The effective carrier concentration 24 is almost zero on the surface (depth = 0) because the donor and the acceptor cancel each other out. In the figure, the region 26 is
A region depleted by the pn junction and a region 25 are regions not depleted. However, a part of the surface side of the region 25 may be depleted due to the surface or the Schottky junction.
【００１６】図４は、図２の従来型のイオン打ち込み条
件でのキャリア濃度分布図である。従来構造では、有限
の表面にイオン化不純物が残ってしまう。従って、本発
明のようなイオン打ち込み条件を用いるとき、チャネル
の平均的な深さを大きく変更することなく、表面近傍の
イオン化不純物を相殺することができるため、ゲートリ
ーク電流の大幅な低減が可能となる。FIG. 4 is a carrier concentration distribution chart under the conventional ion implantation condition of FIG. In the conventional structure, ionized impurities remain on the finite surface. Therefore, when the ion implantation conditions as in the present invention are used, the ionized impurities in the vicinity of the surface can be offset without significantly changing the average depth of the channel, and thus the gate leakage current can be significantly reduced. Becomes
【００１７】任意の深さにおける第２のイオン（Ｐ型と
する）の打ち込み領域の不純物濃度が、第１のイオン
（Ｎ型とする）の打ち込み領域の不純物濃度よりも大き
くなるとき、Ｐ型領域ができ、ゲート容量が増大する。
このため、任意の深さにおける第２のイオンの打ち込み
領域の不純物濃度は、第１のイオンの打ち込み領域の不
純物濃度よりも小さいほうがよい。When the impurity concentration in the implantation region of the second ions (P type) at an arbitrary depth is higher than the impurity concentration of the implantation region of the first ions (N type), P type A region is created and the gate capacitance is increased.
Therefore, the impurity concentration of the second ion-implanted region at an arbitrary depth is preferably lower than the impurity concentration of the first ion-implanted region.
【００１８】イオン打ち込みの材料としては、第１のイ
オンはＳｉ、上記第２、第３のイオンは、Ｍｇあるいは
Ｂｅが好ましい。また、特に第２のイオンはＭｇに限ら
ず、より質量数の大きな材料にするほど、不純物濃度分
布のピーク位置がより表面側へ来るため、表面の影響の
みを削除する効果が得られるため、効果的である。As a material for ion implantation, the first ion is preferably Si, and the second and third ions are preferably Mg or Be. In addition, the second ion is not limited to Mg, and as the material having a larger mass number is used, the peak position of the impurity concentration distribution comes closer to the surface side, so that only the effect of the surface can be removed. It is effective.
【００１９】Ｅ−ＦＥＴをつくる時には、第１のイオン
の打ち込み領域の不純物濃度を低減することによっても
達成されるが、このときにはゲート電極に対してセルフ
アラインにイオン打ち込みをする工程や、ゲート電極に
高融点金属を用いる必要が出てくるなど、プロセス的な
煩雑性や制限等ができるため、実用的でない。一方、ゲ
ート電極が埋め込まれた構造の場合、上記問題は無くな
るが、ゲート耐圧が著しく低下するという弊害がある。
このため、ゲート電極が埋め込まれた構成で、かつ表面
に第２のイオン打ち込み領域を形成することにより、ゲ
ート電極回りの耐圧悪化原因がなくなる。このときのゲ
ート電極にＰｔ系を用いることは、Ｐｔが熱工程により
ＧａＡｓと反応してＧａＡｓ中に自然にもぐり込むた
め、好ましい方法である。When the E-FET is formed, it can be achieved by reducing the impurity concentration in the first ion-implanted region. At this time, the step of implanting ions in a self-aligned manner with respect to the gate electrode or the gate electrode is performed. It is not practical because process complexity and restrictions such as the need to use high-melting-point metal will come out. On the other hand, in the case of the structure in which the gate electrode is embedded, the above problem disappears, but there is an adverse effect that the gate breakdown voltage is significantly reduced.
Therefore, by forming the second ion-implanted region on the surface with the structure in which the gate electrode is embedded, the cause of deterioration of the breakdown voltage around the gate electrode is eliminated. Using a Pt-based gate electrode at this time is a preferable method because Pt reacts with GaAs by a thermal process and naturally digs into GaAs.
【００２０】[0020]
【実施例】以下に本発明の実施例を図面を用いて具体的
に説明する。 〈実施例１〉図８に、本発明の第１の実施例の半導体装
置の断面模式図を示す。まず、半絶縁性ＧａＡｓ基板１
上に、ＳｉＯ2からなる絶縁膜を蒸着し、通常のホトリ
ソグラフィープロセスにより所望の位置にソース及びド
レイン領域のための開口部を設ける。次にＳｉイオン打
ち込み（照射量：３×１０13／ｃｍ2、加速電圧：１２
５ｋＶ）を行ない、ソース及びドレイン領域を構成する
高濃度Ｎ型層２７を形成する。次にホトリソグラフィー
プロセスにより所望の位置にチャネル領域形成のための
開口部を設け、第１のイオンの打ち込み領域２１のため
のＳｉイオン打ち込み（照射量：５×１０12／ｃｍ2、
加速電圧：８０ｋＶ）、第２のイオンの打ち込み領域２
２のためのＭｇイオン打ち込み（照射量：３×１０11／
ｃｍ2、加速電圧：４０ｋＶ）及び第３のイオンの打ち
込み領域２３のためのＭｇイオン打ち込み（照射量：５
×１０11／ｃｍ2、加速電圧：１５０ｋＶ）を行なう。Embodiments of the present invention will be specifically described below with reference to the drawings. <Embodiment 1> FIG. 8 shows a schematic sectional view of a semiconductor device according to a first embodiment of the present invention. First, the semi-insulating GaAs substrate 1
An insulating film made of SiO 2 is vapor-deposited thereon, and openings for source and drain regions are provided at desired positions by a normal photolithography process. Next, Si ion implantation (irradiation amount: 3 × 10 13 / cm 2 , accelerating voltage: 12)
5 kV) to form the high-concentration N-type layer 27 forming the source and drain regions. Next, an opening for forming a channel region is provided at a desired position by a photolithography process, and Si ion implantation for the first ion implantation region 21 (dose: 5 × 10 12 / cm 2 ,
Acceleration voltage: 80 kV), second ion implantation area 2
Mg ion implantation for 2 (dose: 3 × 10 11 /
cm 2 , accelerating voltage: 40 kV) and Mg ion implantation for the third ion implantation region 23 (dose: 5)
× 10 11 / cm 2 , acceleration voltage: 150 kV).
【００２１】さらにホトリソグラフィープロセスにより
所望の位置にＮ’層２８のための開口部を設け、Ｓｉイ
オン打ち込み（照射量：１×１０12／ｃｍ2、加速電
圧：８０ｋＶ）を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理（８５０℃、２０分）を行な
う。次にＳｉＯ2からなる絶縁膜５４を設け、所望の領
域を開口し、ソース電極５１及びドレイン電極５２をリ
フトオフ法により形成する。ソース・ドレイン電極材料
にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰
囲気中で熱処理（４００℃、５分）を行なう。リフトオ
フのマスクは、通常のホトリソグラフィープロセスによ
り、絶縁膜に開口を形成したものを用いる。また、絶縁
膜の開口はウエットエッチングによりサイドエッチング
して、リフトオフしやすい形状にしておく。Further, an opening for the N'layer 28 is provided at a desired position by a photolithography process, and Si ion implantation (irradiation dose: 1 × 10 12 / cm 2 , accelerating voltage: 80 kV) is performed to perform resist and insulation. Remove the membrane,
Heat treatment (850 ° C., 20 minutes) is performed in an arsine atmosphere. Next, an insulating film 54 made of SiO 2 is provided, a desired region is opened, and a source electrode 51 and a drain electrode 52 are formed by a lift-off method. AuGe / Mo / Au is used as the source / drain electrode material, and heat treatment (400 ° C., 5 minutes) is performed in a nitrogen atmosphere after material deposition. As the lift-off mask, one having an opening formed in an insulating film by a normal photolithography process is used. In addition, the opening of the insulating film is side-etched by wet etching to have a shape that facilitates lift-off.
【００２２】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより、
ゲート電極を設ける位置の絶縁膜５４をエッチング除去
する。次に、ゲート長１μｍ、ゲート幅１２ｍｍのゲー
ト電極５３をリフトオフ法により形成する。ゲート電極
材料にはＴｉ／Ｐｔ／Ａｕ／Ｍｏを用いる。このように
して、図８に示したショトキー型イオン打ち込みＦＥＴ
を有する半導体装置を製造した。本実施例のＦＥＴは、
しきい電圧：−３Ｖ、飽和出力：２３ｄＢｍ、効率：７
８％、熱暴走開始温度：１８５℃、ゲート−ドレイン間
耐圧：２３Ｖと高性能を示した。Next, a desired portion is opened by a normal photolithography process, and dry etching is performed.
The insulating film 54 at the position where the gate electrode is provided is removed by etching. Next, a gate electrode 53 having a gate length of 1 μm and a gate width of 12 mm is formed by a lift-off method. Ti / Pt / Au / Mo is used as the gate electrode material. Thus, the Schottky type ion implantation FET shown in FIG.
Was manufactured. The FET of this embodiment is
Threshold voltage: -3 V, saturation output: 23 dBm, efficiency: 7
8%, thermal runaway start temperature: 185 ° C., gate-drain breakdown voltage: 23 V, showing high performance.
【００２３】〈実施例２〉図６に、本発明の第２の実施
例の半導体装置の断面模式図を示す。まず、半絶縁性Ｇ
ａＡｓ基板１上に、ＳｉＯ2からなる絶縁膜を蒸着し、
通常のホトリソグラフィープロセスにより所望の位置に
ソース及びドレイン領域のための開口部を設ける。次に
Ｓｉイオン打ち込み（照射量：３×１０13／ｃｍ2、加
速電圧：１２５ｋＶ）を行ない、ソース及びドレイン領
域を構成する高濃度Ｎ型層２７を形成する。次にホトリ
ソグラフィープロセスにより所望の位置にチャネル領域
形成のための開口部を設け、第１のイオンの打ち込み領
域２１のためのＳｉイオン打ち込み（照射量：５×１０
12／ｃｍ2、加速電圧：８０ｋＶ）、第２のイオンの打
ち込み領域２２のためのＭｇイオン打ち込み（照射量：
３×１０11／ｃｍ2、加速電圧：４０ｋＶ）及び第３の
イオンの打ち込み領域２３のためのＭｇイオン打ち込み
（照射量：５×１０11／ｃｍ2、加速電圧：１５０ｋ
Ｖ）を行なう。<Embodiment 2> FIG. 6 shows a schematic sectional view of a semiconductor device according to a second embodiment of the present invention. First, semi-insulating G
An insulating film made of SiO 2 is vapor-deposited on the aAs substrate 1,
Openings for the source and drain regions are provided at desired locations by conventional photolithography processes. Next, Si ion implantation (irradiation amount: 3 × 10 13 / cm 2 , accelerating voltage: 125 kV) is performed to form a high-concentration N-type layer 27 forming the source and drain regions. Next, an opening for forming a channel region is provided at a desired position by a photolithography process, and Si ion implantation for the first ion implantation region 21 (dose: 5 × 10
12 / cm 2 , accelerating voltage: 80 kV, Mg ion implantation for the second ion implantation region 22 (dose:
3 × 10 11 / cm 2 , accelerating voltage: 40 kV) and Mg ion implantation for the third ion implantation region 23 (irradiation dose: 5 × 10 11 / cm 2 , accelerating voltage: 150 k)
V).
【００２４】さらにホトリソグラフィープロセスにより
所望の位置にＮ’層２８のための開口部を設け、Ｓｉイ
オン打ち込み（照射量：１×１０12／ｃｍ2、加速電
圧：８０ｋＶ）を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理（８５０℃、２０分）を行な
う。次に絶縁膜５４を設け、所望の位置を開口した後、
ソース電極５１及びドレイン電極５２をリフトオフ法に
より形成する。ソース・ドレイン電極材料にはＡｕＧｅ
／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲気中で熱処
理（４００℃、５分）を行なう。リフトオフのマスク
は、通常のホトリソグラフィープロセスにより、絶縁膜
に開口を形成したものを用いる。また、絶縁膜の開口は
ウエットエッチングによりサイドエッチングして、リフ
トオフしやすい形状にしておく。Further, an opening for the N'layer 28 is provided at a desired position by a photolithography process, and Si ion implantation (irradiation amount: 1 × 10 12 / cm 2 , accelerating voltage: 80 kV) is performed to perform resist and insulation. Remove the membrane,
Heat treatment (850 ° C., 20 minutes) is performed in an arsine atmosphere. Next, an insulating film 54 is provided, and after opening a desired position,
The source electrode 51 and the drain electrode 52 are formed by the lift-off method. AuGe is used as the source / drain electrode material
Using / Mo / Au, heat treatment (400 ° C., 5 minutes) is performed in a nitrogen atmosphere after vapor deposition of the material. As the lift-off mask, one having an opening formed in an insulating film by a normal photolithography process is used. In addition, the opening of the insulating film is side-etched by wet etching to have a shape that facilitates lift-off.
【００２５】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより、
ゲート電極を設ける位置の絶縁膜５４をエッチング除去
する。次に、ゲート長１μｍ、ゲート幅１２ｍｍのゲー
ト電極５３をリフトオフ法により形成する。ゲート電極
材料にはＰｔ／Ｔｉ／Ｐｔ／Ａｕ／Ｍｏを用いる。基板
のＧａＡｓと接する部分にＰｔを用いると、Ｐｔが熱工
程によりＧａＡｓと反応して、ＧａＡｓ中に自然にもぐ
り込むため、ゲート電極が埋め込まれた構造にできる。
このようにして、図６に示したショトキー型イオン打ち
込みＦＥＴを有する半導体装置を製造した。本実施例の
ＦＥＴは、しきい電圧：０Ｖ、飽和出力：２５ｄＢｍ、
効率：７８％、熱暴走開始温度：１８５℃、ゲート−ド
レイン間耐圧：２２Ｖと高性能を示した。Next, a desired portion is opened by a normal photolithography process, and dry etching is performed.
The insulating film 54 at the position where the gate electrode is provided is removed by etching. Next, a gate electrode 53 having a gate length of 1 μm and a gate width of 12 mm is formed by a lift-off method. Pt / Ti / Pt / Au / Mo is used as the gate electrode material. When Pt is used in the portion of the substrate that is in contact with GaAs, Pt reacts with GaAs by a thermal process and naturally digs into GaAs, so that a structure in which the gate electrode is embedded can be formed.
In this way, a semiconductor device having the Schottky type ion-implanted FET shown in FIG. 6 was manufactured. The FET of this embodiment has a threshold voltage of 0 V, a saturation output of 25 dBm,
The efficiency was 78%, the thermal runaway starting temperature was 185 ° C., and the gate-drain breakdown voltage was 22 V, showing high performance.
【００２６】〈実施例３〉図７に、本発明の第３の実施
例の半導体装置の断面模式図を示す。まず、半絶縁性Ｇ
ａＡｓ基板１上に、絶縁膜を蒸着し、通常のホトリソグ
ラフィープロセスにより所望の位置にソース及びドレイ
ン領域のための開口部を設ける。次にＳｉイオン打ち込
み（照射量：３×１０13／ｃｍ2、加速電圧：１２５ｋ
Ｖ）を行ない、ソース及びドレイン領域を構成する高濃
度Ｎ型層２７を形成する。次にホトリソグラフィープロ
セスにより所望の位置にチャネル領域形成のための開口
部を設け、第１のイオンの打ち込み領域２１のためのＳ
ｉイオン打ち込み（照射量：５×１０12／ｃｍ2、加速
電圧：８０ｋＶ）、第２のイオンの打ち込み領域２２の
ためのＭｇイオン打ち込み（照射量：３×１０11／ｃｍ
2、加速電圧：４０ｋＶ）及び第３のイオンの打ち込み
領域２３のためのＭｇイオン打ち込み（照射量：５×１
０11／ｃｍ2、加速電圧：１５０ｋＶ）を行なう。<Embodiment 3> FIG. 7 shows a schematic sectional view of a semiconductor device according to a third embodiment of the present invention. First, semi-insulating G
An insulating film is vapor-deposited on the aAs substrate 1 and openings for source and drain regions are formed at desired positions by a normal photolithography process. Next, Si ion implantation (irradiation amount: 3 × 10 13 / cm 2 , accelerating voltage: 125 k)
V) is performed to form the high concentration N-type layer 27 which constitutes the source and drain regions. Next, an opening for forming a channel region is provided at a desired position by a photolithography process, and S for the first ion implantation region 21 is formed.
i ion implantation (dose: 5 × 10 12 / cm 2 , accelerating voltage: 80 kV), Mg ion implantation for second ion implantation region 22 (dose: 3 × 10 11 / cm 2)
2 , acceleration voltage: 40 kV) and Mg ion implantation for the third ion implantation region 23 (irradiation dose: 5 × 1)
0 11 / cm 2 , accelerating voltage: 150 kV).
【００２７】さらにホトリソグラフィープロセスにより
所望の位置にＮ’層２８のための開口部を設け、Ｓｉイ
オン打ち込み（照射量：１×１０12／ｃｍ2、加速電
圧：８０ｋＶ）を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理（８５０℃、２０分）を行な
う。次に下層がＳｉＮ、上層がＳｉＯ2の絶縁膜５４を
設け、所望の位置に開口した後、ソース電極５１及びド
レイン電極５２をリフトオフ法により形成する。ソース
・ドレイン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、
材料蒸着後に窒素雰囲気中で熱処理（４００℃、５分）
を行なう。リフトオフのマスクは、通常のホトリソグラ
フィープロセスにより、絶縁膜に開口を形成したものを
用いる。また、絶縁膜の開口はウエットエッチングによ
りサイドエッチングして、リフトオフしやすい形状にし
ておく。Further, an opening for the N'layer 28 is provided at a desired position by a photolithography process, and Si ion implantation (irradiation amount: 1 × 10 12 / cm 2 , accelerating voltage: 80 kV) is performed to perform resist and insulation. Remove the membrane,
Heat treatment (850 ° C., 20 minutes) is performed in an arsine atmosphere. Next, an insulating film 54 having a lower layer of SiN and an upper layer of SiO 2 is provided, and after opening at desired positions, a source electrode 51 and a drain electrode 52 are formed by a lift-off method. AuGe / Mo / Au is used as the source / drain electrode material,
Heat treatment (400 ° C, 5 minutes) in a nitrogen atmosphere after material deposition
Perform As the lift-off mask, one having an opening formed in an insulating film by a normal photolithography process is used. In addition, the opening of the insulating film is side-etched by wet etching to have a shape that facilitates lift-off.
【００２８】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより絶
縁膜５４をエッチング除去する。このとき、２種類の絶
縁膜の特性の異なることを利用して、絶縁膜の下層のゲ
ート電極脇をエッチングにより除去しておく。次にゲー
ト長１μｍ、ゲート幅１２ｍｍのゲート電極５３をリフ
トオフ法により形成する。ゲート電極材料にはＰｔ／Ｔ
ｉ／Ｐｔ／Ａｕ／Ｍｏを用いる。このようにして、図７
に示したショトキー型イオン打ち込みＦＥＴを実現し
た。このようにゲート電極脇に絶縁膜が付かないような
構成をとるとき、不要な表面リーク電流がなくなり、耐
圧が向上する。本実施例のＦＥＴは、しきい電圧：０
Ｖ、飽和出力：２４ｄＢｍ、効率：７８％、熱暴走開始
温度：２００℃、ゲート−ドレイン間耐圧：２４Ｖと高
性能を示した。Next, a desired portion is opened by an ordinary photolithography process, and the insulating film 54 is removed by dry etching. At this time, the side of the gate electrode under the insulating film is removed by etching by utilizing the difference in the characteristics of the two kinds of insulating films. Next, a gate electrode 53 having a gate length of 1 μm and a gate width of 12 mm is formed by a lift-off method. Pt / T for the gate electrode material
i / Pt / Au / Mo is used. In this way, FIG.
The Schottky type ion-implanted FET shown in FIG. When the structure is such that the insulating film is not attached to the side of the gate electrode, unnecessary surface leak current is eliminated and the breakdown voltage is improved. The FET of this embodiment has a threshold voltage of 0.
V, saturation output: 24 dBm, efficiency: 78%, thermal runaway start temperature: 200 ° C., gate-drain breakdown voltage: 24 V, showing high performance.
【００２９】なお、実施例１から３のいずれかにおける
条件を以下のようにしてもよい。これらの実施例では、
第３のイオンの打ち込み領域を設けたが、第３のイオン
の打ち込み領域はなくてもよい。Ｓｉ及びＭｇイオン打
ち込み条件及びアニール条件、各電極材料等は上記に限
らず、所望のＦＥＴ特性に応じた適当な条件に変えても
よい。また、Ｍｇに代えてＢｅを用いても同様な結果が
得られた。また、Ｎ’層は省いてもよい。また、第２、
第３のイオンの打ち込み領域は、チャネルとなる第１の
イオンの打ち込み領域と同じマスクを用いて形成した
が、これに限らず、別のマスクを用いてチャネル領域を
形成してもよい。The conditions in any of Embodiments 1 to 3 may be as follows. In these examples,
Although the third ion implantation region is provided, the third ion implantation region may not be provided. The Si and Mg ion implantation conditions and annealing conditions, each electrode material and the like are not limited to the above, and may be changed to appropriate conditions according to desired FET characteristics. Similar results were obtained even when Be was used instead of Mg. Further, the N'layer may be omitted. Also, the second,
Although the third ion-implanted region is formed using the same mask as the first ion-implanted region that serves as a channel, the present invention is not limited to this, and another channel may be used to form the channel region.
【００３０】また、これらの実施例ではＮチャネル電界
効果トランジスタの例を示したが、Ｐチャネルでも良好
な結果が得られる。この場合、Ｎドープ層をＰドープ層
にすればよい。また、ゲート金属材料にはＰｔ／Ｔｉ／
Ｐｔ／Ａｕ／Ｍｏを用いたが、これに限らずＰｔ／Ｍｏ
／Ｐｔ／Ａｕ／Ｍｏ、Ｐｔ／Ｔｉ／Ａｌ、Ｐｔ／Ｍｏ／
Ａｌ等を用いてもよい。また、ソース、ドレイン電極材
料もＭｏ／Ａｕ等を用いてもよい。プロセスも、ゲート
電極をリフトオフによって形成する方法をとったが、こ
れに限らず、ゲート電極を先に形成し、セルフアライン
にインプラ領域を形成する手法をとってもよい。Further, although an example of an N-channel field effect transistor has been shown in these embodiments, good results can be obtained also with a P-channel. In this case, the N-doped layer may be a P-doped layer. Further, the gate metal material is Pt / Ti /
Pt / Au / Mo was used, but not limited to this, Pt / Mo
/ Pt / Au / Mo, Pt / Ti / Al, Pt / Mo /
You may use Al etc. The source and drain electrode materials may also be Mo / Au or the like. The process also uses the method of forming the gate electrode by lift-off, but the method is not limited to this, and the method of forming the gate electrode first and forming the implantation region in self-alignment may be used.
【００３１】〈実施例４〉図９に本発明の第４の実施例
の高出力電力増幅器の回路図を示す。実施例１から３の
いずれかに記載のＦＥＴを線路２０７や抵抗２０６、コ
ンデンサ２０８を用いたマッチング回路と共に半導体基
板上に形成する。こうして得られた高出力電力増幅器
は、ＦＥＴ２００のドレイン電圧及びドレイン電流が各
々４．７Ｖ及び３０ｍＡ、入力信号パワー１００ｍＷ、
周波数８００ＭＨｚという条件下で、出力１．７Ｗ、熱
暴走開始温度１７５度という良好な性能を示した。な
お、図において、２０１はアース、２０２は入力端子、
２０３は出力端子、２０４はゲート電圧端子、２０５は
ドレイン電圧端子である。<Fourth Embodiment> FIG. 9 shows a circuit diagram of a high output power amplifier according to a fourth embodiment of the present invention. The FET according to any one of the first to third embodiments is formed on a semiconductor substrate together with a matching circuit using a line 207, a resistor 206, and a capacitor 208. In the high output power amplifier thus obtained, the drain voltage and drain current of the FET 200 are 4.7 V and 30 mA, the input signal power is 100 mW,
Under the condition of a frequency of 800 MHz, the output was 1.7 W and the thermal runaway start temperature was 175 ° C., which was a good performance. In the figure, 201 is a ground, 202 is an input terminal,
Reference numeral 203 is an output terminal, 204 is a gate voltage terminal, and 205 is a drain voltage terminal.
【００３２】なお、本実施例ではマッチング回路が同一
基板上にある、所謂モノリシックＩＣの例を示したが、
多少性能は落ちるが製作の容易なハイブリッドＩＣ、即
ちマッチング回路が同一基板上にないものでも良好な結
果が得られる。また、周波数帯が８００ＭＨｚ帯の回路
について記載したが、マッチング回路の変更で他の周波
数帯でも良好な特性が得られた。また、動作電流や動作
電圧もより小さい用途、例えば自動車電話、携帯電話等
の低消費電力動作が必要なでも良好な特性が得られた。
この場合、従来素子を用いたときに実現できたのと同等
な特性を得るために必要なセルサイズは、半分以下にで
きた。これは、従来素子よりも本発明によって得られた
素子の性能が良いため、少ない素子数で回路を構成して
も高性能な電力増幅器が得られるからである。また、本
発明の半導体装置のＦＥＴを、他の回路に利用してもよ
い。また、Ｅ−ＦＥＴを用いて電力増幅器を構成すれ
ば、負電源が不要となるため、電源回路を単純化できる
という効果がある。In this embodiment, a so-called monolithic IC in which the matching circuit is on the same substrate is shown.
Good results can be obtained even with a hybrid IC that is slightly degraded in performance but is easy to manufacture, that is, a matching circuit is not provided on the same substrate. Further, although a circuit having a frequency band of 800 MHz is described, good characteristics were obtained in other frequency bands by changing the matching circuit. In addition, good characteristics were obtained even in applications where the operating current and operating voltage were smaller, for example, when low power consumption operation of automobile phones, mobile phones, etc. was required.
In this case, the cell size required to obtain the same characteristics as those achieved by using the conventional element could be reduced to half or less. This is because the performance of the device obtained by the present invention is better than that of the conventional device, so that a high-performance power amplifier can be obtained even if the circuit is configured with a small number of devices. Further, the FET of the semiconductor device of the present invention may be used for other circuits. Further, if the power amplifier is configured by using the E-FET, the negative power supply is not required, so that the power supply circuit can be simplified.
【００３３】[0033]
【発明の効果】本発明によれば、利得や効率を劣化させ
ることなく耐圧を向上させた高性能なＦＥＴを有する半
導体装置が得られた。また、本発明によれば、高耐圧
で、高出力、高効率の電力増幅器が得られた。According to the present invention, a semiconductor device having a high-performance FET whose breakdown voltage is improved without degrading gain or efficiency was obtained. Further, according to the present invention, a power amplifier with high withstand voltage, high output and high efficiency was obtained.
【図１】本発明の一実施例のＦＥＴのイオン化不純物濃
度分布図である。FIG. 1 is an ionized impurity concentration distribution diagram of a FET according to an embodiment of the present invention.
【図２】従来のＦＥＴのイオン化不純物濃度分布図であ
る。FIG. 2 is an ionized impurity concentration distribution diagram of a conventional FET.
【図３】本発明の一実施例のＦＥＴの有効キャリア分布
図である。FIG. 3 is an effective carrier distribution diagram of the FET according to the embodiment of the present invention.
【図４】従来のＦＥＴの有効キャリア分布図である。FIG. 4 is an effective carrier distribution diagram of a conventional FET.
【図５】本発明の原理を示すＦＥＴのゲートリーク電流
の表面イオン化不純物濃度依存性を表す図である。FIG. 5 is a diagram showing the surface ionized impurity concentration dependence of the gate leakage current of the FET showing the principle of the present invention.
【図６】本発明の実施例２の半導体装置の断面構造模式
図である。FIG. 6 is a schematic sectional view of a semiconductor device according to a second embodiment of the present invention.
【図７】本発明の実施例３の半導体装置の断面構造模式
図である。FIG. 7 is a schematic cross-sectional structure diagram of a semiconductor device of Example 3 of the present invention.
【図８】本発明の実施例１の半導体装置の断面構造模式
図である。FIG. 8 is a schematic cross-sectional structure diagram of the semiconductor device according to the first embodiment of the present invention.
【図９】本発明の実施例４の電力増幅器の回路図であ
る。FIG. 9 is a circuit diagram of a power amplifier according to a fourth embodiment of the present invention.
１…半絶縁性ＧａＡｓ基板 ２１…第１のイオンの打ち込み領域 ２１ａ、２２ａ、２３ａ…不純物濃度 ２２…第２のイオンの打ち込み領域 ２３…第３のイオンの打ち込み領域 ２４…有効キャリア濃度 ２５、２６…領域 ２７…高濃度Ｎ型層 ２８…Ｎ’層 ５１…ソース電極 ５２…ドレイン電極 ５３…ゲート電極 ５４…絶縁膜 ２００…ＦＥＴ ２０１…アース ２０２…入力端子 ２０３…出力端子 ２０４…ゲート電圧端子 ２０５…ドレイン電圧端子 ２０６…抵抗 ２０７…線路 ２０８…コンデンサ DESCRIPTION OF SYMBOLS 1 ... Semi-insulating GaAs substrate 21 ... 1st ion implantation area 21a, 22a, 23a ... Impurity concentration 22 ... 2nd ion implantation area 23 ... 3rd ion implantation area 24 ... Effective carrier concentration 25, 26 ... Region 27 ... High-concentration N-type layer 28 ... N'layer 51 ... Source electrode 52 ... Drain electrode 53 ... Gate electrode 54 ... Insulating film 200 ... FET 201 ... Ground 202 ... Input terminal 203 ... Output terminal 204 ... Gate voltage terminal 205 ... Drain voltage terminal 206 ... Resistor 207 ... Line 208 ... Capacitor
Claims (17)
ス、ドレイン領域と、少なくともゲート電極周辺近傍に
設けられた、能動層のための第１のイオンの打ち込み領
域及び第１のイオンと反対の極性を持つ第２のイオンの
打ち込み領域とからなり、上記第２のイオンの打ち込み
領域の不純物濃度のピークの深さが、上記第１のイオン
の打ち込み領域の不純物濃度のピークの深さよりも浅い
領域に配置された電界効果トランジスタを有することを
特徴とする半導体装置。1. A source / drain region provided in a surface region of a semiconductor substrate, and a first ion implantation region for an active layer, which is provided at least near a periphery of a gate electrode, and is opposite to the first ion implantation region. A second ion-implanted region having polarity, and the depth of the impurity concentration peak in the second ion-implanted region is shallower than the depth of the impurity concentration peak in the first ion-implanted region. A semiconductor device having a field effect transistor disposed in a region.
深さにおける不純物濃度は、上記第１のイオンの打ち込
み領域の該任意の深さにおける不純物濃度よりも小さい
ことを特徴とする請求項１記載の半導体装置。2. The impurity concentration at an arbitrary depth of the second ion-implanted region is smaller than the impurity concentration at the arbitrary depth of the first ion-implanted region. 1. The semiconductor device according to 1.
のイオンの打ち込み領域が、少なくとも上記ゲート電極
周辺近傍に設けられ、該第３のイオンの打ち込み領域の
不純物濃度のピークの深さは、上記第１のイオンの打ち
込み領域の不純物濃度のピークの深さよりも深い位置に
あることを特徴とする請求項１又は２記載の半導体装
置。3. A third ion having a polarity opposite to that of the first ion.
Ion implantation region is provided at least near the periphery of the gate electrode, and the depth of the impurity concentration peak in the third ion implantation region is the depth of the impurity concentration peak in the first ion implantation region. The semiconductor device according to claim 1 or 2, wherein the semiconductor device is located at a position deeper than that.
上記第２及び第３のイオンは、Ｍｇ又はＢｅであること
を特徴とする請求項１から３のいずれか一に記載の半導
体装置。4. The first ion is a Si ion,
The semiconductor device according to any one of claims 1 to 3, wherein the second and third ions are Mg or Be.
近傍周辺の半導体基板表面より、下部に位置することを
特徴とする請求項１から４のいずれか一に記載の半導体
装置。5. The semiconductor device according to claim 1, wherein the bottom of the gate electrode is located below the surface of the semiconductor substrate in the vicinity of the gate electrode.
と接する領域は、Ｐｔを含む材料からなることを特徴と
する請求項５記載の半導体装置。6. The semiconductor device according to claim 5, wherein at least a region of the bottom portion of the gate electrode which is in contact with the semiconductor is made of a material containing Pt.
上は、空間部が配置され、該空間部に接して、その上部
に絶縁膜が配置されたことを特徴とする請求項５又は６
記載の半導体装置。7. A space portion is arranged on the semiconductor substrate near the peripheral portion of the gate electrode, and an insulating film is arranged on and in contact with the space portion.
13. The semiconductor device according to claim 1.
ス、ドレイン領域と、少なくともゲート電極直下に設け
られた、能動層のための第１のイオンの打ち込み領域及
び第１のイオンと反対の極性を持つ第２のイオンの打ち
込み領域とからなり、上記第２のイオンの打ち込み領域
の不純物濃度のピークの深さが、上記第１のイオンの打
ち込み領域の不純物濃度のピークの深さよりも浅い領域
に配置された電界効果トランジスタを有することを特徴
とする半導体装置。8. A source / drain region provided in a surface region of a semiconductor substrate, a first ion implantation region for an active layer, which is provided at least immediately below a gate electrode, and a polarity opposite to the first ion. And a second ion-implanted region having a depth of a peak of the impurity concentration of the second ion-implanted region is shallower than a depth of a peak of the impurity concentration of the first ion-implanted region. A semiconductor device having a field effect transistor disposed in the semiconductor device.
深さにおける不純物濃度は、上記第１のイオンの打ち込
み領域の該任意の深さにおける不純物濃度よりも小さい
ことを特徴とする請求項８記載の半導体装置。9. The impurity concentration at an arbitrary depth of the second ion implantation region is smaller than the impurity concentration at the arbitrary depth of the first ion implantation region. 8. The semiconductor device according to item 8.
３のイオンの打ち込み領域が、少なくとも上記ゲート電
極直下に設けられ、該第３のイオンの打ち込み領域の不
純物濃度のピークの深さは、上記第１のイオンの打ち込
み領域の不純物濃度のピークの深さよりも深い位置にあ
ることを特徴とする請求項８又は９記載の半導体装置。10. A implantation region of a third ion having a polarity opposite to that of the first ion is provided at least immediately below the gate electrode, and a depth of a peak of an impurity concentration in the implantation region of the third ion. 10. The semiconductor device according to claim 8, wherein is at a position deeper than the depth of the peak of the impurity concentration of the first ion implantation region.
基板の表面領域に設けられた、有効キャリア濃度が実質
的にゼロである領域並びに該領域の下に設けられた、第
２のイオンを不純物として有する層及び第２のイオンと
反対の極性を持つ第１のイオンを不純物として有する層
を有し、上記第２のイオンを不純物として有する層の不
純物濃度のピークの深さが、上記第１のイオンを不純物
として有する層の不純物濃度のピークの深さよりも浅い
位置に配置された電界効果トランジスタを有することを
特徴とする半導体装置。11. A region provided at least in the surface region of the semiconductor substrate near the periphery of the gate electrode, where the effective carrier concentration is substantially zero, and a second ion provided below the region, as impurities. The layer has a layer and a layer having, as an impurity, a first ion having a polarity opposite to that of the second ion, and the depth of the peak of the impurity concentration of the layer having the second ion as an impurity is the first ion. A semiconductor device having a field effect transistor arranged at a position shallower than a depth of a peak of an impurity concentration of a layer containing as an impurity.
層の任意の深さにおける不純物濃度は、上記第１のイオ
ンを不純物として有する層の該任意の深さにおける不純
物濃度よりも小さいことを特徴とする請求項１１記載の
半導体装置。12. The impurity concentration at an arbitrary depth of the layer having the second ions as impurities is smaller than the impurity concentration of the layer having the first ions as impurities at the arbitrary depth. The semiconductor device according to claim 11.
３のイオンを不純物として有する層が、少なくとも上記
ゲート電極周辺近傍に設けられ、該第３のイオンを不純
物として有する層の不純物濃度のピークの深さは、上記
第１のイオンを不純物として有する層の不純物濃度のピ
ークの深さよりも深い位置にあることを特徴とする請求
項１１又は１２記載の半導体装置。13. A layer having, as an impurity, a third ion having a polarity opposite to that of the first ion, is provided at least in the vicinity of the periphery of the gate electrode, and an impurity concentration of the layer having the third ion as an impurity. 13. The semiconductor device according to claim 11, wherein the depth of the peak is deeper than the depth of the peak of the impurity concentration of the layer containing the first ions as impurities.
の表面領域に設けられた、有効キャリア濃度が実質的に
ゼロである領域並びに該領域の下に設けられた、第２の
イオンを不純物として有する層及び第２のイオンと反対
の極性を持つ第１のイオンを不純物として有する層を有
し、上記第２のイオンを不純物として有する層の不純物
濃度のピークの深さが、上記第１のイオンを不純物とし
て有する層の不純物濃度のピークの深さよりも浅い位置
に配置された電界効果トランジスタを有することを特徴
とする半導体装置。14. A region having an effective carrier concentration of substantially zero, which is provided in at least a surface region of a semiconductor substrate immediately below a gate electrode, and a layer having second ions as impurities, which is provided below the region. And a layer having a first ion having a polarity opposite to that of the second ion as an impurity, and the depth of the peak of the impurity concentration of the layer having the second ion as an impurity is equal to that of the first ion. A semiconductor device having a field-effect transistor arranged at a position shallower than a depth of a peak of impurity concentration of a layer having impurities.
層の任意の深さにおける不純物濃度は、上記第１のイオ
ンを不純物として有する層の該任意の深さにおける不純
物濃度よりも小さいことを特徴とする請求項１４記載の
半導体装置。15. The impurity concentration at an arbitrary depth of the layer containing the second ions as impurities is smaller than the impurity concentration of the layer containing the first ions as impurities at the arbitrary depth. The semiconductor device according to claim 14.
３のイオンを不純物として有する層が、少なくとも上記
ゲート電極直下に設けられ、該第３のイオンを不純物と
して有する層の不純物濃度のピークの深さは、上記第１
のイオンを不純物として有する層の不純物濃度のピーク
の深さよりも深い位置にあることを特徴とする請求項１
４又は１５記載の半導体装置。16. A layer having, as an impurity, a third ion having a polarity opposite to that of the first ion, is provided at least immediately below the gate electrode, and has a impurity concentration of a layer having the third ion as an impurity. The depth of the peak is the first
2. The layer is deeper than the depth of the peak of the impurity concentration of the layer containing the ions of 1.
The semiconductor device according to 4 or 15.
半導体装置の電界効果トランジスタと、マッチング回路
とからなり、上記電界効果トランジスタのゲート電極
に、正の電圧を印加する手段を有することを特徴とする
電力増幅器。17. A field effect transistor of the semiconductor device according to claim 1, and a matching circuit, comprising means for applying a positive voltage to the gate electrode of the field effect transistor. Power amplifier characterized by.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22543694A JPH0897233A (en) | 1994-09-21 | 1994-09-21 | Semiconductor device and power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22543694A JPH0897233A (en) | 1994-09-21 | 1994-09-21 | Semiconductor device and power amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897233A true JPH0897233A (en) | 1996-04-12 |
Family
ID=16829342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22543694A Pending JPH0897233A (en) | 1994-09-21 | 1994-09-21 | Semiconductor device and power amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897233A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104662485A (en) * | 2012-09-06 | 2015-05-27 | 丰田铁工株式会社 | Pedal unit for vehicle |
-
1994
- 1994-09-21 JP JP22543694A patent/JPH0897233A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104662485A (en) * | 2012-09-06 | 2015-05-27 | 丰田铁工株式会社 | Pedal unit for vehicle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5675159A (en) | Recessed gate field effect transistor | |
| JP2001217257A (en) | Semiconductor device and its manufacturing method | |
| US20020048912A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2000349095A (en) | Semiconductor device and its manufacture, power amplifier, and wireless communication device | |
| JP4194778B2 (en) | Semiconductor device and method for manufacturing enhancement mode semiconductor device | |
| US5877047A (en) | Lateral gate, vertical drift region transistor | |
| JP2004241711A (en) | Semiconductor device | |
| JP3075831B2 (en) | Field effect transistor and method for manufacturing the same | |
| US5905277A (en) | Field-effect transistor and method of manufacturing the same | |
| JP3416537B2 (en) | Compound semiconductor device and method of manufacturing the same | |
| JPH0897233A (en) | Semiconductor device and power amplifier | |
| JP3373386B2 (en) | Semiconductor device and manufacturing method thereof | |
| US5382821A (en) | High power field effect transistor | |
| JPH04225533A (en) | Field-effect transistor | |
| US6025614A (en) | Amplifier semiconductor element, method for fabricating the same, and amplifier semiconductor device | |
| JPH0661431A (en) | Semiconductor device and its manufacture | |
| JPH0523497B2 (en) | ||
| WO2012120796A1 (en) | Semiconductor device and method for manufacturing same | |
| JP3073685B2 (en) | Method for manufacturing field effect transistor | |
| KR100349368B1 (en) | Extremely high frequency semiconductor device and method of manufacturing the same | |
| KR100505630B1 (en) | Method for manufacturing MOSFET having elevated source/drain | |
| JPH0888359A (en) | Field effect transistor and its manufacture | |
| JP3051273B2 (en) | Semiconductor element | |
| JPH0529354A (en) | Manufacture of semiconductor device | |
| JPH07283235A (en) | Field-effect transistor |