JPH0895746A - Display controller - Google Patents
Display controllerInfo
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- JPH0895746A JPH0895746A JP6233044A JP23304494A JPH0895746A JP H0895746 A JPH0895746 A JP H0895746A JP 6233044 A JP6233044 A JP 6233044A JP 23304494 A JP23304494 A JP 23304494A JP H0895746 A JPH0895746 A JP H0895746A
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- JP
- Japan
- Prior art keywords
- display
- memory
- address
- vram
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- Prior art date
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- Digital Computer Display Output (AREA)
- Document Processing Apparatus (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、表示に用いるVRAM
へのデータ転送を改良した表示制御装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a VRAM used for display.
The present invention relates to a display controller with improved data transfer to and from.
【0002】[0002]
【従来の技術】従来かかる装置では、表示の1ドットに
表示用メモリVRAMの1ビットを対応させて表示を行
なっていた電子機器があった。文字を表示する際にはそ
のフォントが格納されているキャラクタジェネレータC
Gからそのフォントの大きさ分のデータをVRAMにソ
フトウエアで転送を行なっていた。また、ラスタスキャ
ンの表示を行なう機器においては、VRAMもラスター
方向にアドレスを増加させるように配置するのが普通で
ある。そのため、フォントをVRAMに転送する際には
フォントの1行目を転送後、VRAMのアドレスは次の
行を指し示すべく計算しなければならなかった。2. Description of the Related Art Conventionally, in such a device, there has been an electronic device in which one dot of a display corresponds to one bit of a display memory VRAM for displaying. Character generator C that stores the font when displaying characters
The data for the size of the font from G was transferred to VRAM by software. Further, in a device which displays a raster scan, it is usual to arrange the VRAM so as to increase the address in the raster direction. Therefore, when transferring the font to the VRAM, after transferring the first line of the font, the address of the VRAM had to be calculated to point to the next line.
【0003】図2で説明をする。今フォントを転送する
VRAMの開始アドレスを2Aとし、フォントの大きさ
を16ビット×16ビットとする。図3は転送するフォ
ントで、3Aのラインから3B、3Cと順次VRAMに
転送を行う。3Aのデータを2A2Bと転送するが、次
の3Bのデータは2Cに転送する必要があった。そのた
め、2CのVRAMでのアドレスを出すために計算処理
が必要となる。今、横640ドットの表示ならば、 (2Aのアドレス)+640/8 が、2Cのアドレスとなる。このように、フォントの3
C・3Dの行とVRAMに転送するためにはその行ごと
にVRAMのアドレス計算処理が必要であった。A description will be given with reference to FIG. The start address of the VRAM for transferring the font is 2A, and the font size is 16 bits × 16 bits. FIG. 3 shows a font to be transferred, which is sequentially transferred to the VRAM from the line 3A to 3B and 3C. The data of 3A was transferred to 2A2B, but the data of the next 3B had to be transferred to 2C. Therefore, a calculation process is required to output the address in the 2C VRAM. If the display is 640 dots horizontally, the address of (2A) +640/8 becomes the address of 2C. Like this, font 3
In order to transfer to the C and 3D rows and the VRAM, the VRAM address calculation processing was required for each row.
【0004】[0004]
【発明が解決しようとする課題】そのため、フォントを
VRAMに転送する際に非常に時間を要していた。Therefore, it takes a very long time to transfer the font to the VRAM.
【0005】またそれを克服するため、CPUのクロッ
クを高くしたり、また処理の早いCPUに変更して対処
していたが、これらの手段はコストが掛かるので小型機
器の場合には不適当であった。In order to overcome the problem, the CPU clock has been raised or the CPU has been changed to a faster one to deal with it, but these means are costly and therefore unsuitable for small equipment. there were.
【0006】[0006]
【課題を解決するための手段】以上の事実に鑑み、本発
明では回路でCGからフォントをVRAMに転送をする
手段を設けることで処理速度の向上を図る。In view of the above facts, in the present invention, the processing speed is improved by providing means for transferring the font from the CG to the VRAM in the circuit.
【0007】本発明はまた情報を表示する為に表示情報
を記憶する表示メモリと、前記表示メモリに記憶する表
示情報を記憶するフォントメモリと、前記フォントメモ
リに記憶されている前記表示情報が記憶されている開始
アドレスと、前記表示メモリに前記表示情報を転送する
為の転送先アドレスとを指定する指定手段と、前記フォ
ントメモリの開始アドレスと前記表示メモリの転送先ア
ドレスとに基づき表示情報の転送処理を行うことにより
実現する。The present invention also stores a display memory for storing display information for displaying information, a font memory for storing display information stored in the display memory, and the display information stored in the font memory. The specified start address and a transfer destination address for transferring the display information to the display memory, and display information based on the start address of the font memory and the transfer destination address of the display memory. It is realized by performing transfer processing.
【0008】本発明は、表示制御装置において、前記指
定手段の開始アドレスと前記転送先アドレスとに基づい
て、前記フォントメモリから前記表示メモリに表示情報
を転送する手段を有することにより実現する。The present invention is realized by the display control device having means for transferring display information from the font memory to the display memory based on the start address of the designating means and the transfer destination address.
【0009】本発明は、表示制御装置において、前記転
送手段は、前記開始アドレスに基づいて前記転送先アド
レスを計算して出力する手段を有することにより実現す
る。According to the present invention, in the display control device, the transfer means has means for calculating and outputting the transfer destination address based on the start address.
【0010】本発明は、表示制御装置において、前記転
送手段は、CPUを介さずに、直接前記表示フォントメ
モリから前記表示メモリに出力する手段を有することに
より実現する。The present invention can be realized in the display control device, wherein the transfer means has means for directly outputting from the display font memory to the display memory without going through a CPU.
【0011】[0011]
【実施例】以下に、一実施例を挙げて、本発明を詳細に
説明する。EXAMPLES The present invention will be described in detail below with reference to examples.
【0012】図1に本実施例でのシステム図を示す。1
AはCPUで、本システムの制御を司る。1Bはアドレ
ス発生回路MCCで、CPUからのアドレス1Gを元に
1Cから1Eまでのセレクト信号を出力し、CG1C、
VRAM1Dのアドレスを生成する。1Cはフォントが
格納されるキャラクタ・ジェネレータCG、1Dは表示
の1ドットがメモリの1ビットに対応づけられた表示メ
モリVRAM、1Eは、表示装置1FにVRAM1Dの
データを転送するためのコントール回路である。1Fは
表示装置で、コントロール回路1Eにより表示メモリ1
Dから表示データ1Pを受けて、表示する装置である。FIG. 1 shows a system diagram in this embodiment. 1
A is a CPU, which controls the system. 1B is an address generation circuit MCC, which outputs select signals from 1C to 1E based on the address 1G from the CPU, and outputs CG1C,
The address of VRAM1D is generated. 1C is a character generator CG in which a font is stored, 1D is a display memory VRAM in which one display dot is associated with one bit of the memory, and 1E is a control circuit for transferring the data of VRAM 1D to the display device 1F. is there. 1F is a display device, and the display memory 1
It is a device for receiving and displaying the display data 1P from D.
【0013】アドレス発生回路1B、キャラクタ1C、
1D、1Eはデータバス1HによってCPU1Aと接続
される。CPUからのアドレスバス1Gはアドレス発生
回路1Bとコントロール回路1Eとに接続される。ま
た、CPUからのRW信号1Iも、アドレス発生回路1
Bとコントロール回路1Eに接続する。アドレス発生回
路からの出力1Jは、キャラクタ・ジェネレータ1Cへ
のセレクト信号、1Kは、キャラクタジェネレータへの
アドレス信号で、キャラクタジェネレータ1Cは、セレ
クト信号1Jがアクティブの時、アドレスバス1Kでし
めされるアドレスのデータをデータバス1Hに出力す
る。本実施例では、データバスを16本とする。アドレ
ス発生回路1BからVRAM1Dへの信号は、アドレス
バス1Lと、コントロール信号1Mで、コントロール信
号1Mがライトを示す時は、アドレスバス1Lの示すア
ドレスにデータバス1Hの内容を書き込み、コントロー
ル信号1Mが、リードを示す時には、アドレスバス1L
の示すアドレスのデータをデータバス1Hに出力する。Address generation circuit 1B, character 1C,
1D and 1E are connected to the CPU 1A by a data bus 1H. The address bus 1G from the CPU is connected to the address generation circuit 1B and the control circuit 1E. In addition, the RW signal 1I from the CPU also applies to the address generation circuit 1
B and control circuit 1E. The output 1J from the address generation circuit is a select signal to the character generator 1C, 1K is an address signal to the character generator, and the character generator 1C is an address indicated by the address bus 1K when the select signal 1J is active. Of the data is output to the data bus 1H. In this embodiment, there are 16 data buses. The signals from the address generation circuit 1B to the VRAM 1D are the address bus 1L and the control signal 1M. When the control signal 1M indicates a write, the content of the data bus 1H is written to the address indicated by the address bus 1L, and the control signal 1M is , When indicating read, address bus 1L
The data at the address indicated by is output to the data bus 1H.
【0014】1Sは、バッファで、CPUとキャラクタ
ジェネレータ、表示メモリ1Dのデータバスをコントロ
ールする。1Tは、そのコントロール信号である。表示
メモリ転送モードの際には、キャラクタジェネレータ・
表示メモリのデータバスはCPUから切り離される。A buffer 1S controls the CPU, the character generator, and the data bus of the display memory 1D. 1T is the control signal. In the display memory transfer mode, the character generator
The data bus of the display memory is separated from the CPU.
【0015】10は表示メモリに対しての表示データ送
出用コントロール信号で、この信号に応じて、表示デー
タ1Pに表示メモリからデータが送出される。更にコン
トロール回路は、表示データ1Pを表示装置に他の表示
に必要なタイミング信号と一緒に転送する。Reference numeral 10 is a control signal for transmitting display data to the display memory. In response to this signal, data is transmitted from the display memory to the display data 1P. Further, the control circuit transfers the display data 1P to the display device together with the timing signals necessary for another display.
【0016】1Qは発振回路で、本システムを動作させ
るために必要なクロックを生成する。その出力1Rは、
CPUとアドレス発生回路に接続される。1Q is an oscillator circuit, which generates a clock necessary for operating the present system. The output 1R is
It is connected to the CPU and the address generation circuit.
【0017】図4にアドレス発生回路の回路を示す。4
Aは、デコーダでCPUからのアドレス「ADR」の一
部をデコードする回路である。表示メモリ転送モードの
時「H」になる信号「SEL」と、タイミングの生成回
路4Jの出力と入力され、そのORをとる回路4Tの出
力がデコード回路4Aに接続されている。4Tの出力が
「H」の時は、デコーダ4Aは、出力をインアクティブ
にする。4Tの出力が「L」の時は、「ADR」の一部
のデータによって、信号「CG」、「VRAM」、「R
1」、「R2」、「R3」の各信号がアクティブにな
る。ここでは、アクティブの場合、「H」が出力される
とする。「CG」は、キャラクタジェネレータ1Cをア
クセスする時にアクティブになる信号で、OR回路4N
に接続する。OR回路4Nは、信号「CG」か、信号
「SEL」がアクティブの時、出力が「H」になる。4
Nの出力は1Jで、キャラクタ・ジェネレータ1Cに接
続する。FIG. 4 shows a circuit of the address generation circuit. Four
A is a circuit for decoding a part of the address "ADR" from the CPU by the decoder. The signal "SEL" that goes "H" in the display memory transfer mode and the output of the timing generation circuit 4J are input, and the output of the circuit 4T that takes the OR is connected to the decoding circuit 4A. When the output of 4T is "H", the decoder 4A makes the output inactive. When the output of 4T is "L", the signals "CG", "VRAM", "R" are generated depending on the data of a part of "ADR".
The signals "1", "R2", and "R3" are activated. Here, it is assumed that "H" is output when active. “CG” is a signal which becomes active when the character generator 1C is accessed, and the OR circuit 4N
Connect to. The output of the OR circuit 4N becomes "H" when the signal "CG" or the signal "SEL" is active. Four
The output of N is 1J and is connected to the character generator 1C.
【0018】「VRAM」は表示メモリがアクセスされ
るときに、アクティブになり、この信号は40に接続さ
れる。40は、CPUからのRW信号1Iと信号「VR
AM」と「SEL」が接続され、表示メモリに対するコ
ントロール信号を作る回路である。この40の出力が、
1Mのコントロール信号となる。"VRAM" becomes active when the display memory is accessed and this signal is connected to 40. 40 is the RW signal 1I from the CPU and the signal "VR
It is a circuit in which "AM" and "SEL" are connected and a control signal for the display memory is generated. These 40 outputs are
It becomes a 1M control signal.
【0019】「R1」は、表示メモリ転送モードの時の
キャラクタジェネレータ1Cの開始アドレスを指定する
レジスタのセレクト信号、「R2」は表示メモリ転送モ
ードの時の表示メモリ1Dの開始アドレスを指定するレ
ジスタのセレクト信号、「R3」は表示メモリ転送モー
ドの開始のトリガとなるセレクト信号である。"R1" is a select signal of a register for designating the start address of the character generator 1C in the display memory transfer mode, and "R2" is a register for designating the start address of the display memory 1D in the display memory transfer mode. , "R3" is a select signal that triggers the start of the display memory transfer mode.
【0020】「R1」は4Qに接続する。4Qには、R
W信号も接続しており、これらの両方の信号が「H」の
時、「H」を出力する。RW信号は、「H」のときライ
トで、「L」の時リードとする。4Qの出力はレジスタ
4Bに接続しており、レジスタ4Bは、4Qの出力が
「H」の時データをレジスタに記憶する。レジスタ4B
には、前述のように、表示メモリ転送モードの時のCG
開始アドレスを記憶する。この出力は、加算回路4Dに
接続する。加算回路4Dには、後述のカウンタの出力が
接続し、このカウンタの出力とレジスタ4Bの出力とを
加算し、出力する。加算回路4Dの出力は、セレクタ4
Eに接続される。セレクタ4Eは、CPUからのアドレ
ス「ADR」と、加算回路4Dの出力をセレクト信号
「SEL」によって、切り替える。つまり、「SEL」
が、「H」の時は、加算回路4Dの出力を出力し、
「L」の時は、CPUからのアドレス「ADR」を出力
する。セレクタ4Eの出力は1Kに接続し、CGに供給
される。"R1" is connected to 4Q. R in 4Q
The W signal is also connected, and outputs "H" when both of these signals are "H". When the RW signal is “H”, it is a write, and when it is “L”, it is a read. The output of 4Q is connected to the register 4B, and the register 4B stores data in the register when the output of 4Q is "H". Register 4B
As described above, CG in the display memory transfer mode
Store the start address. This output is connected to the adder circuit 4D. The output of a counter, which will be described later, is connected to the adder circuit 4D, and the output of this counter and the output of the register 4B are added and output. The output of the adder circuit 4D is the selector 4
Connected to E. The selector 4E switches the address "ADR" from the CPU and the output of the adder circuit 4D by the select signal "SEL". That is, "SEL"
Is "H", the output of the adder circuit 4D is output,
When it is "L", the address "ADR" from the CPU is output. The output of the selector 4E is connected to 1K and supplied to CG.
【0021】「R2」は、アンド回路4Rに接続する。
アンド回路4RにはRW信号も接続され、両方の信号が
「H」の時出力が「H」となる。4Rの出力がレジスタ
4Fに接続される。この信号が「H」の時CPUからの
データをレジスタに記憶する。前述のように、このレジ
スタには、表示メモリ転送モードの表示メモリ開始アド
レスを記憶する。レジスタ4Fの出力は、加算回路4G
に接続する。加算回路4Gの他方の入力は、前述のカウ
ンタ4Kの出力である。加算回路4Gは、カウンタ4K
の出力と、レジスタ4Fの出力の加算を行い出力する。
この場合、カウンタ4Kの出力をそのまま加算しない。
つまり、表示メモリのアドレスは1アクセス後、Y方向
に増加しないといけない。本実施例では、Y方向増加分
を128バイトとする。この場合、カウンタの値を7ビ
ットシフトした後加算すれば良いので回路は簡単にな
る。加算回路4Gの出力は、せれくた4Hに接続する。
せれくた4Hは、セレクタ4Eと同様に、セレクト信号
「SEL」が「H」の時に、加算回路4Hの出力を出力
し、「SEL」が「L」の時は、CPUからのアドレス
「ADR」を出力する。セレクタ4Hの出力は、1Lと
なる。"R2" is connected to the AND circuit 4R.
An RW signal is also connected to the AND circuit 4R, and the output becomes "H" when both signals are "H". The output of 4R is connected to the register 4F. When this signal is "H", the data from the CPU is stored in the register. As described above, this register stores the display memory start address in the display memory transfer mode. The output of the register 4F is the addition circuit 4G.
Connect to. The other input of the adder circuit 4G is the output of the counter 4K described above. The adder circuit 4G has a counter 4K.
And the output of the register 4F are added and output.
In this case, the output of the counter 4K is not added as it is.
That is, the address of the display memory must be increased in the Y direction after one access. In this embodiment, the increment in the Y direction is 128 bytes. In this case, the circuit can be simplified because the counter value can be shifted by 7 bits and then added. The output of the adder circuit 4G is connected to the scrap 4H.
Like the selector 4E, the scrap 4H outputs the output of the adder circuit 4H when the select signal "SEL" is "H", and outputs the address "ADR" from the CPU when "SEL" is "L". Is output. The output of the selector 4H becomes 1L.
【0022】4IはCPUからのコントロール信号「A
LE」とVRAM転送モードの疑似的な「ALE」信号
である「SP」とのセレクト回路で、「SEL」によっ
て切り替えられる。4Iの出力はタイミング生成回路4
Jに接続する。タイミング生成回路4Jには、発振回路
1Qからのクロック信号1R「CLK」が接続してい
る。タイミング生成回路4Jの出力はカウンタ4Kに接
続する。このカウンタは、「SEL」が「H」の時動作
を行う。また、「R3」と「RW」が「H」の時「H」
を出力する4Sの出力が接続され、これが、「H」の
時、このカウンタの値が−1にセットされる。このカウ
ンタは、アップカウンタとする。前述の、タイミング生
成回路4Jの出力があるたびごとに、カウンタの値が進
む。カウンタの値が、16になったら、カウンタの出力
「CY」が「H」になる。本実施例では、表示メモリ転
送は16アクセスとする。また、カウンタの値は、キャ
ラクタジェネレータの開始アドレス、表示メモリの開始
アドレスに加算され、キャラクタジェネレータ・表示メ
モリのアドレスとして出力される。カウンタの出力「C
Y」はOR回路4Pに接続される。4Pには、リセット
信号「RST」も入力される。(リセット信号は、リセ
ット回路(不図示)から出力される。電源電圧が、それ
ぞれの回路が正常に動作する値になるまでと、その値に
達した後しばらくの間出力される。)つまり、OR回路
4Pは、リセットの時もしくは、カウンタの値が16に
達したときに「H」を出力する。その信号を受けて、S
Rフリップフロップ4Lのリセット側に接続し、フリッ
プフロップ4Lの出力「SEL」を「L」にする。ま
た、前述のAND回路4Sの出力がRSフリップフロッ
プのセット端子に接続され、4Sの出力が「H」の時4
Lの出力「SEL」は、「H」となる。4Mの回路は
「SP」生成回路で、「SEL」が「H」になった最初
の時と、「SEL」が「H」の時、タイミング生成回路
からの出力を用いて、「SP」を生成する。「SP」
は、前述のように、表示メモリ転送モードの時の、「A
LE」と同様の役目を果たす。つまり、キャラクタジェ
ネレータや表示メモリのアクセスの開始タイミングを与
えるものである。4I is a control signal "A" from the CPU.
It is switched by "SEL" in the select circuit of "LE" and "SP" which is a pseudo "ALE" signal in the VRAM transfer mode. The output of 4I is the timing generation circuit 4
Connect to J. The clock signal 1R “CLK” from the oscillation circuit 1Q is connected to the timing generation circuit 4J. The output of the timing generation circuit 4J is connected to the counter 4K. This counter operates when "SEL" is "H". When "R3" and "RW" are "H", "H"
Is connected to the output of 4S, and when this is "H", the value of this counter is set to -1. This counter is an up counter. The value of the counter is incremented each time there is an output from the timing generation circuit 4J. When the value of the counter reaches 16, the output "CY" of the counter becomes "H". In this embodiment, the display memory transfer is 16 accesses. The value of the counter is added to the start address of the character generator and the start address of the display memory and output as the address of the character generator / display memory. Counter output "C
"Y" is connected to the OR circuit 4P. A reset signal "RST" is also input to 4P. (The reset signal is output from a reset circuit (not shown). The power supply voltage is output until it reaches a value at which each circuit operates normally and for a while after reaching that value.) The OR circuit 4P outputs "H" at the time of reset or when the value of the counter reaches 16. Upon receiving the signal, S
It is connected to the reset side of the R flip-flop 4L, and the output "SEL" of the flip-flop 4L is set to "L". When the output of the AND circuit 4S is connected to the set terminal of the RS flip-flop and the output of 4S is "H",
The output “SEL” of L becomes “H”. The 4M circuit is an "SP" generation circuit, which uses the output from the timing generation circuit to output "SP" at the first time when "SEL" becomes "H" and when "SEL" is "H". To generate. "SP"
As described above, "A in the display memory transfer mode
Plays the same role as "LE". In other words, it gives the start timing of access to the character generator and the display memory.
【0023】図5にタイミングチャートを示した。2ク
ロックで1アクセスとする。最初のアクセスは、CPU
のアクセスとする。「ALE」は、CPUから出力され
る、アクセス開始タイミングである。「PSO」は、タ
イミング生成回路で作られる。「ALE」をクロックの
立ち下がりでラッチした後、1.5クロック後から1ク
ロック幅、「H」を出力する。(「SEL」が「H」の
時は、「PS」が「ALE」の代わりとなる)「TE」
は、アクセスのイネーブル信号である。「L」の期間中
にアクセスがイネーブルとなる。5−9のタイミングの
サイクルはR3をセットするタイミングとする。「T
E」が「L」になると、4Lがセットされ、「SEL」
が「H」になる。それと同時にカウンタが−1にセット
される。カウンタは、「SEL」が「H」の時「PS
O」の立ち上がりでカウントアップする。また、「SE
L」が「H」の時「PS」に「PSO」が出力される。
6−9のタイミングでは、カウンタの値は−1となり、
9のタイミングの「PSO」の立ち上がりでカウントア
ップし、カウンタの値は0となるとともに、「PS」が
出力され、表示メモリ転送モードでCGのリードととも
に、そのデータを表示メモリにライトするアクセスが始
まる。説明の簡単かのため、17のタイミングでカウン
タが16となったとすると、「CY」が出力される。こ
れを受けて、4Lがリセットされ、「SEL」が「L」
となる。9−13のタイミングで、CGの最初のアドレ
スのデータをVRAMの最初のアドレスに書き込みが行
われ、13−17のタイミングで、それぞれ2番目のデ
ータがキャラクタジェネレータから表示メモリに転送さ
れる。A timing chart is shown in FIG. Two clocks make one access. First access is CPU
Access. “ALE” is the access start timing output from the CPU. "PSO" is created by the timing generation circuit. After "ALE" is latched at the falling edge of the clock, 1.5 clocks later, "H" is output for one clock width. (When "SEL" is "H", "PS" replaces "ALE") "TE"
Is an access enable signal. Access is enabled during the "L" period. The cycle of timing 5-9 is the timing of setting R3. "T
When "E" becomes "L", 4L is set and "SEL" is set.
Becomes "H". At the same time, the counter is set to -1. The counter is "PS" when "SEL" is "H".
Count up at the rising edge of "O". In addition, "SE
When "L" is "H", "PSO" is output to "PS".
At the timing of 6-9, the counter value becomes -1,
At the rising edge of "PSO" at the timing of 9, the counter value becomes 0 and "PS" is output. In the display memory transfer mode, CG reading and access to write the data to the display memory are possible. Begins. For simplicity of explanation, if the counter reaches 16 at the timing of 17, "CY" is output. In response to this, 4L is reset and "SEL" is "L".
Becomes The data of the first address of the CG is written to the first address of the VRAM at the timing of 9-13, and the second data is transferred from the character generator to the display memory at the timing of 13-17.
【0024】(他の実施例)本実施例では、16*16
のフォントの転送について説明したが、カウンタの「C
Y」の出るカウント数をプログラムできるように構成す
れば、16*Nのデータを転送可能になる。また、横の
ビット数も16に限るものではない。例えば、8*16
のフォントを転送する際には、16ビットのデータバス
のイーブン・オッドバンク(16ビットを8ビットづつ
に分割し、それぞれイーブン・オッドと分ける。)コン
トロールすることにより実現可能である。(Other Embodiments) In this embodiment, 16 * 16
I explained about the transfer of the font of the
If it is configured such that the count number of "Y" can be programmed, 16 * N data can be transferred. Also, the number of horizontal bits is not limited to 16. For example, 8 * 16
This can be achieved by controlling the even-odd bank of the 16-bit data bus (16 bits are divided into 8 bits, and each is divided into even odds).
【0025】また、アッパーライン、アンダーラインな
どの修飾も、そのラインをライトする時には、CGのセ
レクト信号を出すのをやめ、代わりに、MCC1Bがデ
ータバス1Hにライン用データを出力することで、容易
に実現できる。Also, regarding the modification of the upper line, the underline, etc., when the line is written, the output of the CG select signal is stopped, and instead, the MCC 1B outputs the line data to the data bus 1H. Easy to implement.
【0026】また、フォントのサイズが固定ならば、キ
ャラクタジェネレータの開始アドレスの代わりに、1フ
ォントを1つのデータの塊とした時の転送したいフォン
トの順番(CGコードと呼ぶ)をプログラムでセットで
きるようにすれば、プログラムは簡単になる。回路とし
ては、キャラクタジェネレータコードから開始アドレス
を計算する回路を付加するだけで容易に実現できる。特
に16*16のキャラクタジェネレータの場合、1フォ
ントが32バイトなので、指定されたデータを5ビット
シフトするだけで求められる。If the font size is fixed, the program can set the order of fonts to be transferred (called CG code) when one font is regarded as one data block, instead of the start address of the character generator. This will make the program easier. The circuit can be easily realized by adding a circuit for calculating the start address from the character generator code. In particular, in the case of a 16 * 16 character generator, one font has 32 bytes, and therefore specified data can be obtained by shifting it by 5 bits.
【0027】また、表示メモリ上に転送する領域が1フ
ォントの大きさで固定ならば、つまり、表示メモリが1
フォントの大きさのメッシュ上になっていると考えられ
るならば、XYでVRAMの転送先アドレスを指定する
ことが可能である。プログラムはこの場合にも、簡単に
なる。つまり、X方向を横にするならば、横に文字を表
示する際には、X方向レジスタの値に+1した値をセッ
トするだけですむ。縦に、表示する際には、Y方向レジ
スタに+1した値をセットするだけですむ。If the transfer area on the display memory has a fixed size of one font, that is, if the display memory has one area.
If it is considered that the mesh is the size of the font, it is possible to specify the transfer destination address of the VRAM with XY. The program will be simple in this case as well. In other words, if the X direction is set to be horizontal, all that is required is to set the value in the X direction register to +1 when displaying characters horizontally. When displaying vertically, all you have to do is set the value incremented by 1 in the Y direction register.
【0028】[0028]
【発明の効果】以上説明したように、1度のアクセス時
間で、キャラクタジェネレータから表示メモリへのデー
タ転送が可能なので、CPUがプログラムによって、キ
ャラクタジェネレータのデータを読み込み表示メモリに
書き込んでいた時のように2回のアクセスが必要でない
ので、2倍の高速化が可能になる。As described above, data can be transferred from the character generator to the display memory in one access time, so that when the CPU reads the data of the character generator by the program and writes it to the display memory. As described above, since it is not necessary to access twice, the speed can be doubled.
【図1】システム構成例を示すブロック図FIG. 1 is a block diagram showing a system configuration example.
【図2】従来例説明図FIG. 2 is an explanatory view of a conventional example
【図3】従来例を示す図FIG. 3 is a diagram showing a conventional example.
【図4】MCC回路の説明図FIG. 4 is an explanatory diagram of an MCC circuit.
【図5】タイミングチャートFIG. 5 is a timing chart.
1C キャラクタジェネレータ 1D 表示メモリ 1H データバス 4B キャラクタジェネレータ開始アドレスレジスタ 4F 表示メモリ開始アドレスレジスタ 4L 「SEL」出力フリップフロップ 1C Character Generator 1D Display Memory 1H Data Bus 4B Character Generator Start Address Register 4F Display Memory Start Address Register 4L “SEL” Output Flip Flop
Claims (4)
表示メモリと、 前記表示メモリに記憶する表示情報を記憶するフォント
メモリと、 前記フォントメモリに記憶されている前記表示情報が記
憶されている開始アドレスと、前記表示メモリに前記表
示情報を転送する為の転送先アドレスとを指定する指定
手段と、 前記フォントメモリの開始アドレスと前記表示メモリの
転送先アドレスとに基づき表示情報の転送処理を行うこ
とを特徴とする表示制御装置。1. A display memory for storing display information for displaying information, a font memory for storing display information stored in the display memory, and the display information stored in the font memory. Specifying means for designating a start address of the display memory and a transfer destination address for transferring the display information to the display memory, and a transfer process of display information based on the start address of the font memory and the transfer destination address of the display memory. A display control device characterized by performing.
前記指定手段の開始アドレスと前記転送先アドレスとに
基づいて、前記フォントメモリから前記表示メモリに表
示情報を転送する手段を有する表示制御装置。2. The display control device according to claim 1, wherein
A display control device having means for transferring display information from the font memory to the display memory based on a start address of the designating means and the transfer destination address.
前記転送手段は、前記開始アドレスに基づいて前記転送
先アドレスを計算して出力する手段を有する表示制御装
置。3. The display control device according to claim 1,
The display control device, wherein the transfer means has means for calculating and outputting the transfer destination address based on the start address.
前記転送手段は、CPUを介さずに、直接前記表示フォ
ントメモリから前記表示メモリに出力する手段を有する
表示制御装置。4. The display control device according to claim 1,
The display control device, wherein the transfer means includes means for directly outputting from the display font memory to the display memory without going through a CPU.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6233044A JPH0895746A (en) | 1994-09-28 | 1994-09-28 | Display controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6233044A JPH0895746A (en) | 1994-09-28 | 1994-09-28 | Display controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0895746A true JPH0895746A (en) | 1996-04-12 |
Family
ID=16948929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6233044A Withdrawn JPH0895746A (en) | 1994-09-28 | 1994-09-28 | Display controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0895746A (en) |
-
1994
- 1994-09-28 JP JP6233044A patent/JPH0895746A/en not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041001 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041213 |