JPH0888169A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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JPH0888169A
JPH0888169A JP7141337A JP14133795A JPH0888169A JP H0888169 A JPH0888169 A JP H0888169A JP 7141337 A JP7141337 A JP 7141337A JP 14133795 A JP14133795 A JP 14133795A JP H0888169 A JPH0888169 A JP H0888169A
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planarizing material
planarizing
flat surface
planarized
planarization
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Judith Ann Prybyla
アン プリビラ ジュディス
Gary Newton Taylor
ニュートン テイラー ゲイリー
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Abstract

(57)【要約】 【目的】 高度なプロセス制御を必要とせずに、レジス
トエッチバック法を使用してデバイス表面をプレーナ化
する。 【構成】 100cp程度の粘度のプレーナ化材料を基
板表面上に形成した後に、平坦面を有する物体(例えば
溶融シリカからなる光学平板)を用いてその材料をプレ
ーナ化する。プレーナ化材料は平坦面と接触したまま硬
化される。硬化したプレーナ化材料の表面プレーナ性
は、初期トポグラフィに対して少なくとも約85%であ
る。硬化後、平坦面をプレーナ化材料との接触から引き
離す。プレーナ化材料のプレーナ性を劣化させずにこの
分離を容易にするために、プレーナ化前に平坦面を分離
剤で被覆しておく。次に、プレーナ表面をプレーナ化材
料から下部材料(例えばSiO2)に、プラズマ反応性
イオンエッチングなどによって転写する。プレーナ化材
料と下部誘電体のエッチング速度はほぼ等しくする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、デバイス加工に関し、
特に、非プレーナ表面のプレーナ化を利用したデバイス
加工に関する。
【0002】
【従来の技術】半導体デバイスのようなデバイスの製造
では必然的に非プレーナ構造の表面を生成する。例え
ば、シリコンデバイスの製造では一般的に、複数の層を
順にシリコン基板上に形成する。これらの層の多くは、
選択的エッチングによって、または、層の所望の領域を
除去することによって、所望のパターンに加工される。
下の非プレーナ層の上に形成される層が多くなると、一
般に表面の不規則性が明らかになってくる。このような
表面不規則性は一般にトポグラフィと呼ばれる。
【0003】表面の不規則性は、その表面の上に堆積さ
れる層に自然に現れる。図1を参照すると、デバイス1
10が基板100上に形成される。誘電体120の層が
デバイス110の上に形成される。次に、誘電体120
内にウィンドウ130が形成され、金属135で充填さ
れる。次に、さらに金属140が基板上に形成され、相
互接続を形成するようにパターン形成される。次に、も
う1つの誘電体150の層が金属140の上に堆積され
る。図1に示したように、各層の表面不規則性はそれぞ
れの後続の層に現れている。
【0004】このような不規則性は、状況によっては重
大な問題を生じる。例えば、層のパターン形成は一般に
リソグラフィプロセスによって実行される。例えば、感
光性材料を堆積し、所望のパターンの放射で露光し、現
像することにより露光パターンが現れる。一般に、妥当
な厚さのレジスト材料を不規則な表面上に堆積した場
合、対応して不規則性を有することになる。しかし、解
像度の高い露光を行うには、特定の深さに露光の焦点を
合わせ、少なくとも特徴の幅の2倍の深さの範囲にわた
って焦点合わせを維持しなければならない。レジスト材
料がプレーナでない場合、露光像は、ウェハにわたって
の、および、膜厚全体での焦点合わせは完全ではなくな
る。従って、リソグラフィの結果が劣化する可能性が非
常に増大する。また、表面不規則性は、デバイス相互接
続の信頼性に悪影響を及ぼす。不規則表面上に堆積した
金属層はその表面不規則性に従って屈曲するためであ
る。こうした屈曲によって、その金属層に電流が流れに
くくなる可能性があり、これは好ましくない。
【0005】デバイス製造における表面不規則性に伴う
結果を回避するため、感光性材料を堆積するデバイス表
面をプレーナ化するプロセスが使用される。そのような
表面不規則性を一般にトポグラフィという。例えば、エ
ッチバック法によって不規則なデバイス表面をプレーナ
化するために、比較的トポグラフィのない表面、すなわ
ち、プレーナ表面を形成するのに適した材料を表面上に
堆積する。デバイス層とその上の上部材料層とがほぼ同
じエッチング速度を有する場合、エッチングはプレーナ
化材料を通ってデバイス層内に進行し、プレーナ化層の
表面構造がデバイス材料表面に転写される。この技術
は、要求されるプレーナ性の程度があまり大きくないよ
うな応用では十分であったが、サブミクロンデバイス製
造のような要求の厳しい応用のために必要なプレーナ表
面を形成するためには、現在のプレーナ化材料およびそ
のプレーナ化材料を堆積する現在の方法は不十分である
ことが多い。(図2を参照すれば、プレーナ化の程度
は、デバイス表面上のトポグラフィの深さht(13で
示す)と、上部材料表面の最高点と最低点の間の垂直距
離hd(12で示す)との差を、デバイス表面上のトポ
グラフィの深さhtで割ったもの、すなわち(ht
d)/ht、として定義される。プレーナ化の程度は、
百分率では、((ht−hd)/ht)×100であ
る。)一般的に、代表的なデバイス構造では、エッチバ
ック法を使用したプレーナ化は、幅300μmより大き
い構造の場合には、上記の方法によって計算して約55
%より良くはなっていない。この技術によって達成され
るプレーナ化の程度が低いのは、プレーナ化材料のプレ
ーナ性がないことに起因する。従って、幅300μm、
深さ0.5μmより大きい細長ギャップ型の特徴では、
エッチバック法の有用性は制限されている。
【0006】化学機械研磨(CMP)のような技術もま
た、不規則な基板表面上にプレーナ表面を得るために使
用される。CMPでは、所望の程度のプレーナ性が達成
されるまで表面を単に研磨する。この技術では、原理的
には高度なプレーナ性のある表面が得られるが、所望の
結果を得るためには高度なプロセス制御が必要である。
【0007】
【発明が解決しようとする課題】非プレーナ構造によっ
て導入される問題点は、超大規模集積の精緻化が進展す
るとともに悪化することが予想されるので、デバイス製
造における表面プレーナ化のプロセスの改良が所望され
る。
【0008】
【課題を解決するための手段】本発明は、レジストエッ
チバック法を使用して表面をプレーナ化するプロセスに
関する。本発明のプロセスは、適当な粘度の材料を基板
表面上に形成した後に、平坦面を有する物体を使用して
その材料をプレーナ化する。すなわち、平坦面を有する
物体とプレーナ化材料を接触させることによってプレー
ナ化材料はプレーナ化される。
【0009】本発明のプロセスで使用するための十分に
平坦な表面を有する物体は当業者には周知である。その
ような物体の一例には、溶融シリカからなる光学平板が
ある。その平坦面は、所望の程度のプレーナ性をプレー
ナ化材料に転写するように構成される。
【0010】プレーナ化材料を基板表面に塗布するとき
の粘度は、約20センチポアズ〜約1000センチポア
ズとすべきであり、好ましくは約60センチポアズ〜約
200センチポアズ、最も好ましくは約100センチポ
アズとすべきである。プレーナ化材料は、平坦面と接触
したまま、硬化することによって、または、そのプレー
ナ化材料を固化する何らかの他のメカニズムによって、
固化される。硬化条件は個々のプレーナ化材料に依存す
る。固化(例えば硬化)後、プレーナ化材料の体積は約
10%以下の分だけ収縮する。硬化したプレーナ化材料
の表面プレーナ性は、初期トポグラフィに対して少なく
とも約85パーセントである。初期トポグラフィは、チ
ップ設計と、そのチップを製造するのに使用したプロセ
スとの関数である。
【0011】プレーナ化材料を硬化した後、すなわち、
その粘度を増大させた後、平坦面をプレーナ化材料との
接触から引き離す。プレーナ化材料のプレーナ性を劣化
させずにこの分離を容易にするために、プレーナ化前に
平坦面を分離剤で被覆すると有利である。分離剤の組成
はプレーナ化材料の組成に依存する。例えば、プレーナ
化材料がエポキシ材料である場合、平坦面上の分離剤
は、そのプレーナ化材料に対して不活性な材料とする。
すなわち、平坦面をプレーナ化材料との接触から引き離
すときに、分離剤とプレーナ化材料の間の粘着力がほと
んどないようなものである。
【0012】次に、プレーナ表面をプレーナ化材料から
下部材料に転写する。デバイス製造においては、下部材
料は一般に二酸化ケイ素や窒化ケイ素のような誘電体材
料であるが、非プレーナ表面を有する任意の材料が可能
である。プレーナ表面は、プラズマ反応性イオンエッチ
ングのような周知のプロセス技術を使用して下部誘電体
に転写される。プレーナ化材料のエッチング抵抗が、例
えばプラズマ堆積SiO2のような下部誘電体のエッチ
ング抵抗とほぼ等しければ有利である。所望の転写を行
うのに適したエッチング条件は、エッチングされる個々
の材料に依存する。そのようなエッチング条件は当業者
には周知である。
【0013】与えられた表面構造に対して改善されたプ
レーナ化が実現可能であるだけでなく、逆に、所望のプ
レーナ化の程度に対して、従来のレジストエッチバック
法よりもかなり厳しいトポグラフィを妥当に加工するこ
とが可能である。
【0014】
【実施例】特定のプレーナ化プロセスを含む本発明のデ
バイス製造手順によれば、デバイス製造に対する高度な
柔軟性が得られる。上記のように、特定の特徴を設計考
察によって指定すると、この特徴のプレーナ化の程度は
本発明の手順を使用することによって非常に改善され
る。同様に、所望のプレーナ化の程度がデバイス製造手
順において本質的であって個々の構造に柔軟性がある場
合、本発明の技術を利用すればかなり不規則な特徴も適
切にプレーナ化される。
【0015】本発明のプロセスでは、プレーナ化材料を
基板表面上に形成し、ある物体を使用して平坦面によっ
てプレーナ化される。この平坦面は、少なくとも約60
パーセントの程度まで材料をプレーナ化するのに十分な
平坦性を有する。デバイス製造のプロセスでは、この平
坦面は、少なくとも約85パーセントの程度まで材料を
プレーナ化するのに十分な平坦性を有すると有利であ
る。この平坦面を有する物体はプレーナ化材料と十分な
力で接触し、その平坦面からプレーナ化材料に平坦性が
転写される。
【0016】プレーナ化ステップを有するプロセスで所
望の結果を得るためには、プレーナ化すべき表面を、自
由に流動するプレーナ化材料、すなわち、粘度が約20
cp〜約1000cp、好ましくは約60cp〜約20
0cp、最も好ましくは約100cpの材料で処理す
る。この材料は、プレーナ化した後、固化することが可
能であるべきである。例えば、固化が起きると、材料は
後続の加工に適する。例えば、プレーナ化材料をレジス
トエッチバックプロセスで使用する場合、レジスト材料
がプレーナ性を保持し、エッチング速度が下部材料とほ
ぼ等しくなるように、レジスト材料を十分に固化しなけ
ればならない。プレーナ化材料をリソグラフィプロセス
で使用する場合、材料は、堅く不浸透性になる点まで固
化しなければならない。当業者であれば、個々の応用に
おいて、プレーナ化材料をどの程度固化すべきかを判断
することができる。
【0017】適当な材料の例には、硬化によって固化す
るモノマー、モノマー混合物、オリゴマー、およびオリ
ゴマー混合物がある。適当な材料の他の例には、加熱に
よって軟化され、プレーナ化されてから冷却によって再
硬化するポリマー溶融物のような固体材料がある。この
ような材料をここではプレーナ化材料という。プレーナ
化材料の融点が少なくとも約90℃であれば有利であ
る。プレーナ化材料の融点が少なくとも約120℃であ
れば特に有利であり、少なくとも約150℃であるのが
好ましい。硬化したポリマーまたは固体のポリマー溶融
物がプレーナ化材料の下の材料と同じ速度でエッチング
されると有利である。
【0018】硬化によって固化されるプレーナ化材料は
一般に、加熱または照射すると酸を生成する酸生成剤と
プレーナ化材料を組み合わせることによって硬化され
る。この酸は重合を触媒する。このような酸生成剤は当
業者には周知である。使用される特定の酸生成剤は、プ
レーナ化材料および所望の硬化条件に依存する。
【0019】エポキシ樹脂は、本発明のプロセスで使用
するのに適したプレーナ化材料の例である。適当なエポ
キシ樹脂の一例は、ダウ・ケミカル社から市販されてい
るエポキシノボラック431(DEN−431)であ
る。未硬化の樹脂の温度100℃での粘度は約100c
pである。適当な酸触媒の一例は光酸生成剤のヘキサフ
ルオロアンチモン酸トリフェニルスルホニウムである。
【0020】プレーナ化材料は固化するとき体積で10
%以下しか収縮してはならない。所望の粘度を達成する
ために体積で10%以上の溶剤を加えたプレーナ化材料
は、加熱、冷却などのような処置によって固化を引き起
こす前にプレーナ化材料の粘度が所望の範囲内になけれ
ば、本発明のプロセスと両立しない。従って、適当なプ
レーナ化材料の(溶剤を加える前または溶剤蒸発後の)
粘度は、平坦面と接触したときに流れるようなものであ
る。
【0021】固化後のプレーナ化層の厚さは、基板上の
トポグラフィ特徴の深さ(図2の13)の約1.5倍以
上とすべきである。これよりも大幅に厚いと、処理時間
が過大になって好ましくない。またこれよりも大幅に薄
いと、材料が最高トポグラフィ領域上に堆積されていな
い場合にプレーナ化が不十分となって好ましくない。例
えば、約10μm以上または0.5μm以下の厚さは一
般に好ましくない。
【0022】また、プレーナ化材料の厚さの非一様性、
すなわち、デバイスまたはウェハ全体にわたる厚さ変動
は、0.05μm〜0.2μmの範囲に維持することが
好ましい。0.2μm以上の厚さ非一様性が生じると、
好ましくない結果が得られる。
【0023】適切な粘度および固化の性質に加えて、プ
レーナ化に利用される材料は、デバイス製造シーケンス
において最終的に使用するのに必要な性質を有していな
ければならない。例えば、プレーナ化材料をエッチバッ
ク方式で利用する場合、その材料は、下部材料が除去さ
れる速度と同等の速度で特定のエッチング剤によって除
去されなければならない。例えば、与えられた条件のも
とで、プレーナ化材料が除去される速度は、下部材料が
除去される速度の約5パーセント以内の範囲にあるべき
である。当業者には、許容される加工結果を達成するた
めにこれらのエッチング速度をどのくらい良く一致させ
るかは周知である。
【0024】材料を多層レジスト内の一層として利用す
る場合、その材料は上の感光性材料からのパターン転写
を受けやすいものでなければならない。下部材料の組成
が二酸化ケイ素のようなエッチバック手順に適した材料
の例は芳香族エポキシモノマーである。このような材料
は多層レジストでの利用にも適している。さらに、固化
したプレーナ化材料は、後続の加工ステップで使用され
る温度より高いTgを有するのが好ましい。Tgがそれら
の温度より低い場合、一般に、固化したプレーナ化層を
それらの温度にすると表面構造の好ましくない変化が起
こる。
【0025】プレーナ化材料を基板上に塗布した後、プ
レーナ化材料を硬化する前に、平坦面を有する物体にプ
レーナ化材料を接触させ、その面の平坦性をプレーナ化
材料に転写する。このような物体の一例の概略を図3に
示す。図3において、その物体は光学平板20である。
プレーナ化すべきシリコンウェハ30を、加圧容器50
の一番上の柔軟性マット40上に置く。
【0026】未硬化のプレーナ化材料を、流動状態で、
シリコンウェハ30の上面に塗布する。次に、シリコン
ウェハ30を、柔軟性マット40上に、プレーナ化する
側を光学平板20に向けて載せる。次に、容器50を約
10〜約100気圧まで加圧し、プレーナ化材料のある
シリコンウェハの表面を光学平板と接触させる。次に、
上記の技術のうちの1つを使用してプレーナ化材料を硬
化する。
【0027】柔軟性マット40によって、ウェハ30お
よび光学平板20は互いに平行になる。光学平板20が
少しでも曲がると、柔軟性マット40があるためにウェ
ハが同程度曲がる。従って、ウェハに転写されるプレー
ナ面は、光学平板の平坦性と同程度の平坦性を有するだ
けでなく、その平坦性は基板表面に対して適切な平面内
にある。
【0028】図3に示したアセンブリには、アセンブリ
を保持する保持リング60も設けられている。しかし、
光学平板をウェハ表面と接触する位置および姿勢に保持
するのには多くの別のメカニズムも有用であると考えら
れる。また、ウェハを光学平板と接触する位置に置く多
くの別の処置が考えられる。例えば、ウェハをアセンブ
リ内に挿入しそこから取り出す自動化したメカニズムも
考えられる。
【0029】平坦面をプレーナ化材料と接触させた後、
プレーナ化材料を硬化する。プレーナ化材料は、平坦面
と接触されながら硬化される。プレーナ化材料を硬化す
る処置は、使用するプレーナ化材料に依存する。プレー
ナ化材料がモノマー、オリゴマー、またはそれらの混合
物である場合、材料を重合させることによって材料を硬
化することが有利である。一実施例では、そのような材
料は、モノマーを熱または光のような何らかの形のエネ
ルギーにさらしたときに重合酸触媒を生成する化合物と
材料とを組み合わせることによって重合される。当業者
に周知の多くの重合触媒がある。適当な重合酸触媒の例
は、米国特許第4,882,201号および第4,68
9,289号(発明者:クリヴェロ(Crivello)他)に記
載されている。個々の触媒の効力は、重合を引き起こす
ことが所望される材料に依存する。
【0030】他の実施例では、プレーナ化材料は、ウェ
ハ表面に塗布され、高温にして軟化され、平坦面を有す
る物体と接触することによってプレーナ化され、軟らか
くなくなるまで材料を冷却することによって硬化される
ような材料である。
【0031】プレーナ化材料を硬化した後、平坦面をプ
レーナ化材料との接触から引き離す。プレーナ化材料は
プレーナ化材料と接触しながら硬化されているため、表
面を分離剤で被覆すると有利である。分離剤は、プレー
ナ化材料のプレーナ性を乱さずに平坦面をプレーナ化材
料から引き離すことを助ける。
【0032】この場合も、個々の分離剤の効力はプレー
ナ化材料に依存する。例えば、プレーナ化材料が上記の
エポキシノボラックDEN−431である場合、物体の
平坦面(例えばシリカ円板)はオクタデシルトリクロロ
シランで被覆される。平坦面は、n−オクタンに3%の
オクタデシルトリクロロシランを含む溶液に平坦面を浸
漬することによって被覆される。当業者には、ここで述
べたプレーナ化材料に対する分離剤として作用する多く
の別の材料は周知である。
【0033】材料をプレーナ化した後、そのプレーナ性
がプレーナ化層の下の誘電体材料に転写される。上記の
ように、与えられたエッチング環境に対して、プレーナ
化材料のエッチング速度が下の誘電体材料のエッチング
速度と同等であると有利である。プレーナ性は、プラズ
マを使用したエッチングのような周知の方法によって転
写される。当業者であれば、下の誘電体と同じ速度でエ
ッチングされるプレーナ化材料を選択し、材料のエッチ
ング速度に基づいてエッチングの一様性を制御すること
は可能である。プレーナ化材料は、ウェハ全体のプラズ
マエッチングまたは走査局所プラズマエッチングのいず
れかを使用してエッチングすることが考えられる。
【0034】実施例では、まず周知の技術を使用して基
板ウェハ上にデバイスを製造する。次に、一般に、二酸
化ケイ素(SiO2)のようなSiO2材料の誘電体層
が、パターン形成された基板ウェハ上に堆積される。S
iO2は、テトラエチルオルトケイ酸(PE−TEO
S)のようなプリカーサを使用したプラズマ強化堆積の
ような従来の技術を使用してウェハ上に堆積される。誘
電体が堆積される表面はトポグラフィを含むため、堆積
される誘電体の表面もまたトポグラフィを含む。誘電体
の表面をこの時点でプレーナ化しない場合、トポグラフ
ィ特徴の高さは、製造シーケンスにおける次のステップ
に進むと増大することが多い。これが、堆積される層
が、堆積した層に従いやすい理由である。デバイス上に
堆積した最初のレベルの誘電体のトポグラフィの程度に
依存して、プレーナ化は、第1レベルの金属を堆積して
パターン形成し、第2レベルの誘電体を基板上に堆積し
た後まで延期することもある。
【0035】図1に示したように、1つの代表的なプロ
セスでは、デバイス110がウェハ100上に製造され
る。誘電体120の層をデバイス110上に堆積する。
下のデバイス110と接続するウィンドウを誘電体12
0内にパターン形成する。このウィンドウに金属135
を充填する。次にさらに金属140をウェハ全体の上に
堆積し、所望の相互接続をパターン形成する。その後、
次の誘電体150の層を、パターン形成した金属140
上に堆積する。
【0036】誘電体150は、本発明のプロセスに従っ
てプレーナ化される。そうでない場合、誘電体層150
のトポグラフィが激しくなって、後続のリソグラフィプ
ロセスが不可能になる。図4に示したように、プレーナ
化材料160の層をトポグラフィ誘電体材料150上に
堆積する。図17に示したように、平坦面を有する物体
170をプレーナ化材料160と接触させることによ
り、プレーナ化材料160をプレーナ化する。次に、プ
レーナ化材料160を、物体の平坦面175と接触させ
たまま上記のように硬化または固化する。その後、物体
170とプレーナ化材料160を接触から引き離す。
【0037】次に、図5に示したように、プレーナ化材
料160のプレーナ性が下の誘電体層150に転写され
る。プレーナ性は、固化したプレーナ化材料160(図
17)および下の誘電体層150のかなりの部分をエッ
チングして誘電体層150をプレーナ化することによっ
て転写される。プレーナ性は、プレーナ化材料のエッチ
ング速度が下の誘電体層のエッチング速度とほぼ等しい
ために達成される。
【0038】本発明の製造手順は、誘電体層によって分
離された導電性ヴィアによって接続された多層金属パタ
ーンの製造に限定されるものではない。さまざまなデバ
イスの製造が改善される。本発明のプロセスによって、
トポグラフィ上のプレーナ化ステップによる任意の製造
シーケンスが有利に行われる。本発明のプロセスは、S
iO2、窒化ケイ素(SiN)、およびその他のシリカ
やシリカ様の層のような誘電体層を含むさまざまな材料
からなる層をプレーナ化するために使用すると有利であ
る。また、本発明のプロセスは、ポリイミドのような芳
香族ポリマーや、適当な粘度を有し誘電率が低くTg
高い(>150℃)材料をプレーナ化するために使用す
ることも有利である。
【0039】以下の例は、本発明の手順で使用される適
当な条件を例示するものである。
【0040】[例1]非常に要求の厳しいテストパター
ンを有する直径5インチ(12.7cm)のいくつかの
シリコンウェハを得た。第1のテストパターンは、図6
に概略を示したように、厚さ6000オングストローム
の金属の広い平坦領域を有し、これは化学蒸着法(CV
D)によって堆積された2.5μmのPE−TEOSで
被覆されている。このテストパターンはプレーナ化する
のが非常に困難である。このパターンのプロフィロメー
タトレースを図7に示す。このトレースは、スローン・
デクタク・モデル3030(Sloan Dektak Model 3030)
プロフィロメータを使用して得られた。特徴のエッジ
は、約650μmから始まる大きいジャンプによって示
されている。
【0041】パターン形成され被覆された基板をさらに
エポキシノボラックDEN−431の層によって被覆し
た。ノボラック431は、ヘキサフルオロアンチモン酸
トリフェニルスルホニウム光酸生成剤(重量で3%)と
組み合わせ、最初に約2mlのノボラック樹脂をウェハ
の中心に注いだ。
【0042】ウェハ上の樹脂混合物を光学平板と接触さ
せた。光学平板は石英製で、直径6インチ(15.24
cm)であり、λ/10まで平坦であり、米国カリフォ
ルニア州ムーアパークのジェネラル・オプティクスから
入手したものである。光学平板は、まず、加熱した硫酸
と過酸化水素を90℃に維持したもので洗浄し、脱イオ
ン水ですすぎ、オクタデシルトリクロロシラン(重量で
3%)のn−オクタン溶液に浸漬した。トリクロロシラ
ンは光学平板上に単分子層被覆を形成し、分離剤の機能
を果たした。
【0043】次に、光学平板を通して紫外線で樹脂混合
物を露光することにより樹脂を硬化した。樹脂は、26
0nmの出力に設定されたOAIモデル30−7水銀キ
セノンアークランプからの光で30秒間露光した。
【0044】次に、光学平板を硬化した樹脂から引き離
した。被覆されたウェハを分析し、ウェハ表面上で達成
されたプレーナ性の程度を測定した。図7に示したトレ
ースを得るために走査したのと同じエッジのトレースを
図8に示す。図8に示したように、図7の6000オン
グストロームの段差は図8では400オングストローム
以下に縮小され、プレーナ性の程度は約93.3%であ
る。残った段差はすべて、ノボラックプレーナ化材料の
収縮によるものであり、その収縮はほんの約6%であっ
た。
【0045】[例2]50μm間隔で分離された一辺が
75μmの金属正方形のアレイからなる第2のテストパ
ターンを有する直径5インチ(12.7cm)のシリコ
ンウェハのサンプルを調製した。アレイは、直径5イン
チのシリコンウェハ上に形成した。サンプルは、厚さ
2.5μmのPE−TEOSの層で被覆した。図9のト
レースは、サンプル表面のトポグラフィを示す。
【0046】サンプルは、例1で説明した材料および条
件を使用してプレーナ化材料で被覆した。材料は、例1
で説明した条件下でプレーナ化した。被覆パターンのト
ポグラフィを前述のように測定した。その走査のトレー
スを図10に示す。注意すべき点であるが、プレーナ化
材料は、図9では高さ6000オングストロームであっ
た特徴全体にわたって100オングストローム以下のピ
ークしか有しない。図9および図10に示したトレース
の全体的な湾曲のうちのある部分は、パターンを堆積し
たシリコンウェハの湾曲によるものである。この湾曲を
補償すると、図10に示した表面のトポグラフィにおけ
る全体的な変動は約300オングストローム以下であ
り、プレーナ化の程度は約95%である。
【0047】[例3]400μm×1500μmのメモ
リアレイを有する直径5インチ(12.7cm)のシリ
コンウェハを調製した。アレイは2.5μmのPE−T
EOSで被覆され、60μm間隔で分離された。各アレ
イのトポグラフィ厚さは8000オングストロームであ
った。これらのアレイのプロフィロメータトレースを例
1で説明したように測定した。それを図11に示す。
【0048】例1で説明したプレーナ化材料をアレイ上
に堆積し、例1で説明した条件を使用して材料をプレー
ナ化した。プレーナ化した表面のトレースを図12に示
す。シリコンウェハの湾曲を考慮すると、図12に示し
たプレーナ化層における表面変動は400オングストロ
ーム以下であり、プレーナ化の程度は約95%となる。
【0049】[例4]700μm×400μmのメモリ
アレイを有する直径5インチ(12.7cm)のシリコ
ンウェハを調製した。アレイは2.5μmのPE−TE
OSで被覆され、140μm間隔で分離され、その間隙
に金属ランナーを設けた。このパターンのデクタク走査
のトレースを、例1で説明したようにして測定した。そ
れを図13に示す。トレースからわかるように、特徴の
高さは約8500オングストロームであった。
【0050】例1で説明した材料および条件を使用して
ウェハをプレーナ化した。プレーナ化した表面のトレー
スを前述のように測定した。それを図14に示す。トレ
ースに示されているように、これらの特徴上のプレーナ
化層の変動は、湾曲を考慮した後は、高さ300オング
ストローム以下であり、プレーナ化の程度は約96.5
%となる。
【0051】[例5]50μm間隔で分離された110
0μm×3300μmのアレイを有するシリコンウェハ
を、厚さ2.5μmのPE−TEOSで被覆した。この
パターンのデクタク走査のトレースを、例1で説明した
ようにして測定した。それを図15に示す。トレースか
らわかるように、特徴の高さは約8000オングストロ
ームであった。
【0052】例1で説明した材料および条件を使用して
ウェハをプレーナ化した。プレーナ化した表面のトレー
スを前述のように測定した。それを図16に示す。トレ
ースに示されているように、これらの特徴上のプレーナ
化層の変動は、湾曲を考慮した後は、高さ数百オングス
トローム以下であり、プレーナ化の程度は約96%とな
る。
【0053】
【発明の効果】以上述べたごとく、本発明によれば、高
度なプロセス制御を必要とせずに、デバイス製造におけ
る表面プレーナ化のプロセスが改良される。
【図面の簡単な説明】
【図1】本発明に関する構造の図である。
【図2】本発明に関する構造の図である。
【図3】プレーナ化材料上に平坦面を導入するアセンブ
リの概略図である。
【図4】本発明のプレーナ化プロセスの図である。
【図5】本発明のプレーナ化プロセスの図である。
【図6】ウェハテストパターンのコンピュータ生成モデ
ルの図である。
【図7】図6のテストパターンのプロフィロメータトレ
ースの図である。
【図8】上にプレーナ化材料のある図7のテストパター
ンのプロフィロメータトレースの図である。
【図9】第2のプレーナ化テストパターンのプロフィロ
メータトレースの図である。
【図10】上にプレーナ化材料のある図9のテストパタ
ーンのプロフィロメータトレースの図である。
【図11】第3のプレーナ化テストパターンのプロフィ
ロメータトレースの図である。
【図12】上にプレーナ化材料のある図11のパターン
のプロフィロメータトレースの図である。
【図13】第4のプレーナ化テストパターンのプロフィ
ロメータトレースの図である。
【図14】上にプレーナ化材料のある図13のテストパ
ターンのプロフィロメータトレースの図である。
【図15】第5のプレーナ化テストパターンのプロフィ
ロメータトレースの図である。
【図16】上にプレーナ化材料のある図15のテストパ
ターンのプロフィロメータトレースの図である。
【図17】本発明のプレーナ化プロセスの図である。
【符号の説明】
20 光学平板 30 シリコンウェハ 40 柔軟性マット 50 加圧容器 60 保持リング 100 基板 110 デバイス 120 誘電体 130 ウィンドウ 135 金属 140 金属 150 誘電体 160 プレーナ化材料 170 物体 175 平坦面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲイリー ニュートン テイラー アメリカ合衆国,08807 ニュージャージ ー,ブリッジウォーター,ウィンドミル コート 236

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 プレーナ化前の粘度が20cpないし1
    000cpであるようなプレーナ化材料からなるプレー
    ナ化材料領域をトポグラフィ基板表面上に形成するステ
    ップと、 プレーナ化材料領域を物体の平坦面と接触させ、平坦面
    からプレーナ化材料領域に平坦面の平坦性を転写するの
    に十分な力を加えるステップと、 プレーナ化材料が受ける収縮が体積で10%以内である
    ように、平坦面と接触させたままプレーナ化材料を硬化
    するステップと、 平坦面をプレーナ化材料領域との接触から引き離すステ
    ップとからなることを特徴とする半導体デバイスの製造
    方法。
  2. 【請求項2】 プレーナ化材料の下の基板にプレーナ化
    材料から平坦面を転写するステップをさらに有すること
    を特徴とする請求項1の方法。
  3. 【請求項3】 前記力は、初期トポグラフィの少なくと
    も85パーセントまでプレーナ化材料をプレーナ化する
    のに十分な力であることを特徴とする請求項1の方法。
  4. 【請求項4】 前記平坦面は、プレーナ化材料の下の基
    板にプレーナ化材料からエッチングによって転写される
    ことを特徴とする請求項2の方法。
  5. 【請求項5】 プレーナ化材料のエッチング速度は、プ
    レーナ化材料の下の基板材料のエッチング速度とほぼ等
    しいことを特徴とする請求項4の方法。
  6. 【請求項6】 プレーナ化材料はエポキシ樹脂からなる
    ことを特徴とする請求項5の方法。
  7. 【請求項7】 エポキシ樹脂は芳香族エポキシ樹脂であ
    ることを特徴とする請求項6の方法。
  8. 【請求項8】 プレーナ化材料は、エネルギーにより生
    成される酸触媒をさらに含むことを特徴とする請求項6
    の方法。
  9. 【請求項9】 前記酸触媒は光酸生成剤であることを特
    徴とする請求項8の方法。
  10. 【請求項10】 前記プレーナ化材料は紫外線にさらさ
    れることにより硬化されることを特徴とする請求項9の
    方法。
  11. 【請求項11】 前記プレーナ化材料は溶融ポリマーか
    らなることを特徴とする請求項5の方法。
  12. 【請求項12】 前記溶融ポリマーは、その溶融ポリマ
    ーの融点より低い温度まで冷却されることによって硬化
    されることを特徴とする請求項11の方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005532576A (ja) * 2002-02-27 2005-10-27 ブルーワー サイエンス アイ エヌ シー. 多層リソグラフィープロセスに関する新規な平坦化方法
JP2007524505A (ja) * 2003-07-10 2007-08-30 ブルーワー サイエンス アイ エヌ シー. トポグラフィカル平面を平坦化するための自動処理方法と装置
US7790231B2 (en) 2003-07-10 2010-09-07 Brewer Science Inc. Automated process and apparatus for planarization of topographical surfaces
JP2011529626A (ja) * 2008-06-09 2011-12-08 ボード・オブ・リージエンツ,ザ・ユニバーシテイ・オブ・テキサス・システム 適応ナノトポグラフィ・スカルプティング

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5967030A (en) 1995-11-17 1999-10-19 Micron Technology, Inc. Global planarization method and apparatus
US6316363B1 (en) 1999-09-02 2001-11-13 Micron Technology, Inc. Deadhesion method and mechanism for wafer processing
US6331488B1 (en) * 1997-05-23 2001-12-18 Micron Technology, Inc. Planarization process for semiconductor substrates
US5932045A (en) * 1997-06-02 1999-08-03 Lucent Technologies Inc. Method for fabricating a multilayer optical article
US6036586A (en) 1998-07-29 2000-03-14 Micron Technology, Inc. Apparatus and method for reducing removal forces for CMP pads
US6218316B1 (en) 1998-10-22 2001-04-17 Micron Technology, Inc. Planarization of non-planar surfaces in device fabrication
US6518172B1 (en) 2000-08-29 2003-02-11 Micron Technology, Inc. Method for applying uniform pressurized film across wafer
JP3927768B2 (ja) 2000-11-17 2007-06-13 松下電器産業株式会社 半導体装置の製造方法
US6721076B2 (en) 2001-08-03 2004-04-13 Inphase Technologies, Inc. System and method for reflective holographic storage with associated multiplexing techniques
US7112359B2 (en) * 2001-08-22 2006-09-26 Inphase Technologies, Inc. Method and apparatus for multilayer optical articles
US7001541B2 (en) 2001-09-14 2006-02-21 Inphase Technologies, Inc. Method for forming multiply patterned optical articles
US6825960B2 (en) 2002-01-15 2004-11-30 Inphase Technologies, Inc. System and method for bitwise readout holographic ROM
DE10332112A1 (de) * 2003-07-09 2005-01-27 Carl Zeiss Smt Ag Projektionsbelichtungsverfahren und Projektionsbelichtungssystem
US7775785B2 (en) * 2006-12-20 2010-08-17 Brewer Science Inc. Contact planarization apparatus

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2033287A (en) 1934-06-30 1936-03-10 Bell Telephone Labor Inc Switching device
US4689289A (en) 1986-04-30 1987-08-25 General Electric Company Block polymer compositions
JPH0770527B2 (ja) * 1987-02-27 1995-07-31 アメリカン テレフォン アンド テレグラフ カムパニー デバイス作製方法
US4882201A (en) 1988-03-21 1989-11-21 General Electric Company Non-toxic aryl onium salts, UV curable coating compositions and food packaging use
GB9321900D0 (en) * 1993-10-23 1993-12-15 Dobson Christopher D Method and apparatus for the treatment of semiconductor substrates

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005532576A (ja) * 2002-02-27 2005-10-27 ブルーワー サイエンス アイ エヌ シー. 多層リソグラフィープロセスに関する新規な平坦化方法
JP2007524505A (ja) * 2003-07-10 2007-08-30 ブルーワー サイエンス アイ エヌ シー. トポグラフィカル平面を平坦化するための自動処理方法と装置
US7790231B2 (en) 2003-07-10 2010-09-07 Brewer Science Inc. Automated process and apparatus for planarization of topographical surfaces
JP4801584B2 (ja) * 2003-07-10 2011-10-26 ブルーワー サイエンス アイ エヌ シー. トポグラフィカル表面を平坦化するための自動処理方法と装置
JP2011529626A (ja) * 2008-06-09 2011-12-08 ボード・オブ・リージエンツ,ザ・ユニバーシテイ・オブ・テキサス・システム 適応ナノトポグラフィ・スカルプティング

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DE69515140D1 (de) 2000-03-30
KR950034598A (ko) 1995-12-28
DE69515140T2 (de) 2000-08-31

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