JPH0878362A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH0878362A
JPH0878362A JP17663395A JP17663395A JPH0878362A JP H0878362 A JPH0878362 A JP H0878362A JP 17663395 A JP17663395 A JP 17663395A JP 17663395 A JP17663395 A JP 17663395A JP H0878362 A JPH0878362 A JP H0878362A
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JP
Japan
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film
refractory metal
semiconductor device
insulating film
gate electrode
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Application number
JP17663395A
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Japanese (ja)
Inventor
Shoichi Iwasa
昇一 岩佐
Takeshi Naganuma
健 長沼
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Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Filing date
Publication date
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Priority to JP17663395A priority Critical patent/JPH0878362A/en
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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

PURPOSE: To provide a manufacturing method, of a semiconductor device, in which the density of an electrode extraction part can be made high in the comparatively small number of processes. CONSTITUTION: A polycrystal silicon film 14 which has a high-melting-point metal film 15 at the upper part via a silicon oxide film 13 is formed on a silicon substrate 11. After that, a polycrystal silicon film 19 is formed on the whole face. The high-melting-point metal film 15 and the polycrystal silicon film 19 at its upper part are reacted by a heat treatment. Thereby, a silicide film 20 is formed. After that, a wet etching operation is performed by a solution which is composed mainly of sulfuric acid, the silicide film 20 is removed, and extraction electrodes 19' are formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、電極引き出し部の高密度化及び素
子領域の微細化に好適な半導体装置の製造方法に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a method of manufacturing a semiconductor device suitable for increasing the density of electrode lead portions and miniaturizing an element region.

【0002】[0002]

【従来の技術】近年の半導体IC装置の高集積化は目ざ
ましいものがあり、パターン寸法がサブミクロンオーダ
まで微細化されてきている。そのため、半導体装置の製
造時におけるフォトリソグラフィーのマスク合わせが、
半導体装置の微細化を進める上での障害となってきてい
る。
2. Description of the Related Art In recent years, high integration of semiconductor IC devices has been remarkable, and pattern dimensions have been reduced to submicron order. Therefore, the mask alignment of photolithography during the manufacturing of semiconductor devices is
It has become an obstacle to miniaturization of semiconductor devices.

【0003】特に、MOSトランジスタのソース/ドレ
イン領域は、電極引き出し部を形成する時のマスク合わ
せ精度でその面積が決定され、所望の精度を達成するこ
とができなかったため、素子領域の微細化が困難であっ
た。
In particular, the source / drain regions of the MOS transistor have their areas determined by the mask alignment precision when forming the electrode lead-out portion, and the desired precision cannot be achieved. It was difficult.

【0004】そこで、電極引き出し部を自己整合的に形
成することにより電極引き出し部の高密度化を図るため
の方法が提案され、例えば、特公平5−81051号公
報(1993年11月11日公告)に記載されている。
Therefore, a method for increasing the density of the electrode lead-out portion by forming the electrode lead-out portion in a self-aligned manner has been proposed. For example, Japanese Patent Publication No. 5-81051 (published on November 11, 1993). )It is described in.

【0005】以下に、従来の半導体装置の製造方法につ
いて図3を参照しながら説明する。
A conventional method of manufacturing a semiconductor device will be described below with reference to FIG.

【0006】図3は、従来のMOSトランジスタの製造
方法を工程順に示す概略断面図である。
FIG. 3 is a schematic sectional view showing a conventional method of manufacturing a MOS transistor in the order of steps.

【0007】まず、図3(a)に示すように、シリコン
基板21上に、LOCOS法によりフィールド酸化膜2
2を形成した後、熱酸化してシリコン酸化膜23を形成
する。そして、化学的気相成長法により多結晶シリコン
膜24を全面に堆積した後、この多結晶シリコン膜24
に不純物をイオン注入する。次に、この多結晶シリコン
膜24をフォトリソグラフィー法によりゲート電極の形
状にパターニングするとともにこの多結晶シリコン膜2
4をマスクとしてイオン注入を行うことによって低濃度
の不純物拡散層26を形成する。しかる後、化学的気相
成長法によってシリコン酸化膜を全面に堆積した後、R
IE法を用いてエッチバックすることにより、ゲート電
極24の側壁にサイドウォール絶縁膜25を形成する。
First, as shown in FIG. 3A, the field oxide film 2 is formed on the silicon substrate 21 by the LOCOS method.
After forming 2, the silicon oxide film 23 is formed by thermal oxidation. Then, after depositing the polycrystalline silicon film 24 on the entire surface by the chemical vapor deposition method, the polycrystalline silicon film 24 is deposited.
Impurities are ion-implanted into the. Next, this polycrystalline silicon film 24 is patterned into the shape of the gate electrode by the photolithography method, and the polycrystalline silicon film 2 is formed.
Ion implantation is performed using 4 as a mask to form a low-concentration impurity diffusion layer 26. Then, after depositing a silicon oxide film on the entire surface by chemical vapor deposition, R
By etching back using the IE method, the sidewall insulating film 25 is formed on the sidewall of the gate electrode 24.

【0008】次に、図3(b)に示すように、化学的気
相成長法によって多結晶シリコン膜27を全面に堆積す
る。
Next, as shown in FIG. 3B, a polycrystalline silicon film 27 is deposited on the entire surface by a chemical vapor deposition method.

【0009】次に、図3(c)に示すように、酸素雰囲
気中で熱処理を施した後、窒素雰囲気中で多結晶シリコ
ン膜24に含まれている不純物をその上部の多結晶シリ
コン膜27中に拡散させ、不純物を多く含む多結晶シリ
コン膜28を形成する。
Next, as shown in FIG. 3 (c), after heat treatment is performed in an oxygen atmosphere, impurities contained in the polycrystalline silicon film 24 are removed from the polycrystalline silicon film 27 over the nitrogen atmosphere in a nitrogen atmosphere. A polycrystalline silicon film 28 containing a large amount of impurities is formed by diffusing into the inside.

【0010】次に、図3(d)に示すように、水蒸気雰
囲気中で熱処理を行った後、多結晶シリコン膜27、2
8上に形成されたシリコン酸化膜(図示せず)をフッ酸
系の水溶液で除去し、しかる後、モリブデン膜29を全
面に形成する。
Next, as shown in FIG. 3D, after heat treatment is performed in a steam atmosphere, the polycrystalline silicon films 27 and 2 are formed.
The silicon oxide film (not shown) formed on 8 is removed with a hydrofluoric acid-based aqueous solution, and then a molybdenum film 29 is formed on the entire surface.

【0011】次に、図3(e)に示すように、熱処理に
よって、モリブデン膜29と不純物が拡散した多結晶シ
リコン膜28とを反応させることにより、モリブデンシ
リサイド膜30を形成する。
Next, as shown in FIG. 3E, a molybdenum film 29 is reacted with the polycrystalline silicon film 28 in which impurities are diffused by heat treatment to form a molybdenum silicide film 30.

【0012】次に、図3(f)に示すように、モリブデ
ン膜29を除去した後、イオン注入により不純物を打ち
込むことにより、高濃度の不純物拡散層31を形成す
る。
Next, as shown in FIG. 3F, after removing the molybdenum film 29, impurities are implanted by ion implantation to form a high-concentration impurity diffusion layer 31.

【0013】最後に、図3(g)に示すように、KOH
水溶液/イソプロピルアルコールにより、モリブデンシ
リサイド膜30を選択的に除去し、拡散層26の引き出
し電極27′を形成する。
Finally, as shown in FIG. 3 (g), KOH
The molybdenum silicide film 30 is selectively removed with an aqueous solution / isopropyl alcohol to form a lead electrode 27 'of the diffusion layer 26.

【0014】[0014]

【発明が解決しようとする課題】上記従来の製造方法で
は、拡散層26の引き出し電極27′を形成するために
多結晶シリコン膜27やモリブデン膜29を形成する工
程や、多結晶シリコン膜24中の不純物を多結晶シリコ
ン膜27中に拡散させて不純物ドープされた多結晶シリ
コン膜28を形成する工程や、モリブデン膜29と多結
晶シリコン膜28とを反応させるための熱処理を行う工
程などの多くの工程数を必要とし、スループットの低下
や製造歩留りの悪化を引き起こすという問題があった。
In the conventional manufacturing method described above, the step of forming the polycrystalline silicon film 27 or the molybdenum film 29 to form the extraction electrode 27 'of the diffusion layer 26, or the steps of forming the polycrystalline silicon film 24 And the like, a step of diffusing the impurities in the polycrystalline silicon film 27 to form the impurity-doped polycrystalline silicon film 28, a step of performing heat treatment for reacting the molybdenum film 29 and the polycrystalline silicon film 28, and the like However, there is a problem in that the number of steps is required, which causes a decrease in throughput and a deterioration in manufacturing yield.

【0015】そこで、本発明の目的は、比較的少ない工
程数で、絶縁ゲート電界効果トランジスタ(FET)な
どのソース・ドレインの電極引き出し部を微細化するこ
とが可能な半導体装置の製造方法を提供することであ
る。
Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of miniaturizing an electrode lead-out portion of a source / drain such as an insulated gate field effect transistor (FET) with a relatively small number of steps. It is to be.

【0016】本発明の他の目的は、半導体IC装置にお
ける絶縁ゲートFETを製造する方法を提供することで
ある。
Another object of the present invention is to provide a method of manufacturing an insulated gate FET in a semiconductor IC device.

【0017】本発明の他の目的は、比較的少ない工程数
で作成することができる、半導体IC装置における絶縁
ゲートFETを提供することである。
Another object of the present invention is to provide an insulated gate FET in a semiconductor IC device which can be manufactured by a relatively small number of steps.

【0018】[0018]

【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、半導体基板
上に少なくとも上部が高融点金属からなる導電膜を形成
する工程と、前記導電膜をパターニングして電極を形成
する工程と、前記電極の側壁にサイドウォール絶縁膜を
形成する工程と、多結晶シリコン膜を全面に形成する工
程と、前記高融点金属上の前記多結晶シリコン膜を熱処
理によってシリサイド化する工程と、前記シリサイド化
された部分を選択的に除去する工程とを含む。
In order to solve the above-mentioned problems, a method of manufacturing a semiconductor device according to the present invention comprises a step of forming a conductive film having a refractory metal at least on a semiconductor substrate, Patterning the film to form an electrode, forming a sidewall insulating film on the side wall of the electrode, forming a polycrystalline silicon film over the entire surface, and forming the polycrystalline silicon film on the refractory metal And a step of selectively silicidizing the silicon by heat treatment, and a step of selectively removing the silicidized portion.

【0019】本発明の一態様においては、前記多結晶シ
リコン膜に不純物を導入する工程を有する。
According to one aspect of the present invention, there is a step of introducing impurities into the polycrystalline silicon film.

【0020】本発明の一態様においては、前記高融点金
属がチタン、タンタル、モリブデンおよびタングステン
からなる群より選択された少なくともいずれか1種の金
属である。
In one aspect of the present invention, the refractory metal is at least one metal selected from the group consisting of titanium, tantalum, molybdenum and tungsten.

【0021】本発明の半導体装置の製造方法は、別の態
様では、半導体基板上に絶縁膜を形成する工程と、前記
絶縁膜上に高融点金属膜を形成する工程と、前記高融点
金属膜および前記絶縁膜をパターニングして前記高融点
金属膜からなるゲート電極を形成する工程と、前記ゲー
ト電極をマスクとして前記半導体基板に不純物をドープ
することにより、前記半導体基板の表面部分の前記ゲー
ト電極の両側に不純物拡散層を形成する工程と、前記半
導体基板の表面上および前記高融点金属膜の上面上に多
結晶シリコン膜を形成する工程と、熱処理を行って、前
記高融点金属膜の上面上の前記多結晶シリコン膜をシリ
サイド膜とする工程と、前記シリサイド膜を除去する工
程とを有する。
In another aspect of the method for manufacturing a semiconductor device of the present invention, a step of forming an insulating film on a semiconductor substrate, a step of forming a refractory metal film on the insulating film, and the refractory metal film And a step of patterning the insulating film to form a gate electrode made of the refractory metal film; and doping the semiconductor substrate with impurities by using the gate electrode as a mask to form the gate electrode on the surface portion of the semiconductor substrate. Forming an impurity diffusion layer on both sides of the upper surface of the semiconductor substrate, forming a polycrystalline silicon film on the surface of the semiconductor substrate and on the upper surface of the refractory metal film, and performing heat treatment on the upper surface of the refractory metal film. There is a step of forming the above polycrystalline silicon film as a silicide film and a step of removing the silicide film.

【0022】本発明の一態様においては、前記絶縁膜と
前記高融点金属膜との間に導電膜を形成する工程を更に
有しており、前記導電膜を前記高融点金属膜および前記
絶縁膜とともにパターニングすることにより、前記ゲー
ト電極が前記高融点金属膜および前記導電膜を含む。
In one aspect of the present invention, the method further comprises the step of forming a conductive film between the insulating film and the refractory metal film, the conductive film being the refractory metal film and the insulating film. The gate electrode includes the refractory metal film and the conductive film by patterning together.

【0023】本発明の一態様においては、前記不純物拡
散層を形成する工程を行ってから、前記ゲート電極の側
面を被覆するサイドウォール絶縁膜を形成する工程と、
前記ゲート電極および前記サイドウォール絶縁膜をマス
クとして前記半導体基板に不純物をドープする工程とを
更に有しており、前記多結晶シリコン膜が前記半導体基
板の表面上および前記高融点金属膜の上面上とともに前
記サイドウォール絶縁膜上にも形成される。
In one aspect of the present invention, a step of forming the impurity diffusion layer, and then forming a sidewall insulating film that covers a side surface of the gate electrode,
And a step of doping the semiconductor substrate with impurities using the gate electrode and the sidewall insulating film as a mask, wherein the polycrystalline silicon film is on the surface of the semiconductor substrate and on the upper surface of the refractory metal film. At the same time, it is formed on the sidewall insulating film.

【0024】本発明の一態様においては、前記シリサイ
ド膜を除去する工程はウエットエッチングにより行われ
る。
In one aspect of the present invention, the step of removing the silicide film is performed by wet etching.

【0025】また、本発明の半導体装置は、半導体基板
上に絶縁膜を介して形成され、高融点金属膜およびこの
高融点金属膜と前記絶縁膜との間に形成されたシリサイ
ド膜を有するゲート電極と、前記半導体基板の表面部分
の前記ゲート電極の両側に形成された一対の不純物拡散
層と、前記一対の不純物拡散層上にそれぞれ形成された
引き出し電極とを備えている。
Further, the semiconductor device of the present invention is a gate which is formed on a semiconductor substrate via an insulating film and has a refractory metal film and a silicide film formed between the refractory metal film and the insulating film. The semiconductor device includes an electrode, a pair of impurity diffusion layers formed on both sides of the gate electrode on a surface portion of the semiconductor substrate, and an extraction electrode formed on each of the pair of impurity diffusion layers.

【0026】また、本発明の半導体装置は、別の態様で
は、半導体基板の表面部分に形成されたソース・ドレイ
ンドープ領域と、前記半導体基板上の前記ソース・ドレ
インドープ領域間に絶縁膜を介して形成された高融点金
属膜からなるゲート電極と、前記ソース・ドレインドー
プ領域上にそれぞれ形成されたソース・ドレイン引き出
し電極とを備えている。
In another aspect of the semiconductor device of the present invention, an insulating film is interposed between the source / drain doped region formed on the surface portion of the semiconductor substrate and the source / drain doped region on the semiconductor substrate. And a gate electrode made of a refractory metal film formed as described above, and source / drain lead-out electrodes respectively formed on the source / drain doped regions.

【0027】[0027]

【作用】上部が高融点金属からなるパターニングされた
導電膜上に多結晶シリコン膜を形成し、熱処理によって
高融点金属上の多結晶シリコン膜だけをシリサイド化す
るので、このシリサイド膜だけを容易に除去することが
できるようになる。この結果、多結晶シリコン膜を電極
を挟んで自己整合的にパターニングできるので、少ない
工程数で、引き出し電極を高密度化することができる。
[Function] A polycrystalline silicon film is formed on a patterned conductive film whose upper portion is made of a refractory metal, and only the polycrystalline silicon film on the refractory metal is silicided by heat treatment. Therefore, only this silicide film can be easily formed. You will be able to remove it. As a result, since the polycrystalline silicon film can be patterned in a self-aligned manner with the electrodes sandwiched, the lead-out electrodes can be densified with a small number of steps.

【0028】本発明の一側面によれば、半導体装置にお
ける絶縁ゲートFETの製造に当たり、絶縁膜を介在さ
せて半導体基板上部に高融点金属膜が形成される。この
高融点金属膜および絶縁膜をパターニングすることによ
り絶縁ゲート電極が形成される。ゲート電極のパターニ
ングされた高融点金属膜およびパターニングされた絶縁
膜をマスクとして基板の表面部分内にソース・ドレイン
領域が自己整合的に形成された後、基板の表面部分、ゲ
ート電極のパターニングされた高融点金属膜、およびパ
ターニングされた高融点金属膜および下層絶縁膜の側面
を被覆するように延びるドープされた多結晶シリコン膜
が形成される。得られた構造体は加熱され、それにより
パターニングされた高融点金属膜の上にあるドープされ
た多結晶シリコン膜の部分がシリサイド膜部分に変換さ
れ、半導体基板の表面部分内のソース・ドレイン領域上
には前記ドープされた多結晶シリコン膜の部分が残され
るようにして、その変換されたシリサイド膜部分が除去
される。それらドープされた多結晶シリコン膜の部分は
ソース・ドレイン電極として作用する。
According to one aspect of the present invention, in manufacturing an insulated gate FET in a semiconductor device, a refractory metal film is formed on an upper portion of a semiconductor substrate with an insulating film interposed. An insulating gate electrode is formed by patterning the refractory metal film and the insulating film. After the source / drain regions were formed in the surface portion of the substrate in a self-aligned manner using the patterned refractory metal film of the gate electrode and the patterned insulating film as a mask, the surface portion of the substrate and the gate electrode were patterned. A refractory metal film and a doped polycrystalline silicon film extending to cover the patterned refractory metal film and the side surface of the lower insulating film are formed. The obtained structure is heated, whereby the portion of the doped polycrystalline silicon film on the patterned refractory metal film is converted into the silicide film portion, and the source / drain region in the surface portion of the semiconductor substrate is converted. The converted silicide film portion is removed while leaving the portion of the doped polycrystalline silicon film above. The portions of the doped polycrystalline silicon film act as source / drain electrodes.

【0029】[0029]

【実施例】以下、本発明の一実施例による半導体IC装
置の製造方法について図1を参照しながら説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of manufacturing a semiconductor IC device according to an embodiment of the present invention will be described below with reference to FIG.

【0030】図1は、本発明の一実施例による半導体I
C装置における絶縁ゲートFETの製造方法を工程順に
示す概略断面図である。本実施例では、絶縁ゲートFE
TはMOSトランジスタである。
FIG. 1 shows a semiconductor I according to an embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view showing the method of manufacturing the insulated gate FET in the C device in the order of steps. In this embodiment, the insulated gate FE
T is a MOS transistor.

【0031】まず、図1(a)に示すように、LOCO
S法などによって、P型シリコン基板11の素子分離領
域にフィールド酸化膜12を形成する。
First, as shown in FIG. 1A, the LOCO
The field oxide film 12 is formed in the element isolation region of the P-type silicon substrate 11 by the S method or the like.

【0032】次に、図1(b)に示すように、温度が1
000〜1100℃の熱酸化法によって、シリコン酸化
膜13を150〜200Åの膜厚に形成する。そして、
600〜650℃の温度を用いたCVD法によって多結
晶シリコン膜14を1500〜2000Åの膜厚に堆積
し、この多結晶シリコン膜14にリンなどの不純物をイ
オン注入する。その後、多結晶シリコン膜14上に例え
ばスパッタ法で高融点金属膜15を例えば1500〜2
000Åの膜厚に形成し、フォトリソグラフィーによっ
て多結晶シリコン膜14及び高融点金属膜15をゲート
電極の形状にパターニングする。ここで、高融点金属膜
15として、チタン、タンタル、モリブデン、タングス
テンなどの金属が使用可能である。また、チタン、タン
タル、モリブデン、タングステンなどは硫酸によりエッ
チング可能である。なお、ここで、高融点金属とは、融
点が100℃以上の遷移金属であり、被着後の高温での
熱処理に耐えることができるものをいう。
Next, as shown in FIG. 1B, the temperature is 1
The silicon oxide film 13 is formed to a film thickness of 150 to 200Å by a thermal oxidation method at 000 to 1100 ° C. And
A polycrystalline silicon film 14 is deposited to a film thickness of 1500 to 2000 Å by a CVD method using a temperature of 600 to 650 ° C., and impurities such as phosphorus are ion-implanted into the polycrystalline silicon film 14. After that, a refractory metal film 15 is formed on the polycrystalline silicon film 14 by, for example, a sputtering method, for example, 1500-2.
Then, the polycrystalline silicon film 14 and the refractory metal film 15 are patterned into a gate electrode shape by photolithography. Here, as the refractory metal film 15, a metal such as titanium, tantalum, molybdenum, or tungsten can be used. Further, titanium, tantalum, molybdenum, tungsten and the like can be etched with sulfuric acid. Here, the refractory metal means a transition metal having a melting point of 100 ° C. or higher and capable of withstanding heat treatment at high temperature after deposition.

【0033】次に、多結晶シリコン膜14及び高融点金
属膜15をマスクとして燐や砒素などのイオン注入を行
うことにより低濃度のN型不純物拡散層17を自己整合
的に形成し、化学的気相成長法によってシリコン酸化膜
(図示せず)を全面に、即ち基板11および高融点金属
膜15の表面並びに多結晶シリコン膜14及び高融点金
属膜15の側面の上に堆積した後、RIEによってエッ
チバックすることにより、多結晶シリコン膜14及び高
融点金属膜15の側壁にサイドウォール絶縁膜16を形
成する。なお、本実施例では、サイドウォール絶縁膜1
6をシリコン酸化膜で形成したが、シリコン窒化膜で形
成してもよい。
Next, by using the polycrystalline silicon film 14 and the refractory metal film 15 as a mask, ions of phosphorus, arsenic, or the like are implanted to form a low-concentration N-type impurity diffusion layer 17 in a self-aligning manner. After depositing a silicon oxide film (not shown) on the entire surface by the vapor phase growth method, that is, on the surfaces of the substrate 11 and the refractory metal film 15 and on the side surfaces of the polycrystalline silicon film 14 and the refractory metal film 15, RIE is performed. Etching back is performed to form the sidewall insulating film 16 on the sidewalls of the polycrystalline silicon film 14 and the refractory metal film 15. In this example, the sidewall insulating film 1
Although 6 is formed of a silicon oxide film, it may be formed of a silicon nitride film.

【0034】次に、図1(c)に示すように、多結晶シ
リコン膜14、高融点金属膜15及びその側壁に形成さ
れたサイドウォール絶縁膜16をマスクとして燐や砒素
などのイオン注入を行うことにより、高濃度のN型不純
物拡散層18を自己整合的に形成する。
Next, as shown in FIG. 1C, ion implantation of phosphorus, arsenic or the like is performed using the polycrystalline silicon film 14, the refractory metal film 15 and the sidewall insulating film 16 formed on the side walls thereof as a mask. By doing so, the high-concentration N-type impurity diffusion layer 18 is formed in a self-aligned manner.

【0035】次に、図1(d)に示すように、CVDな
どの方法によりドープされた多結晶シリコン膜19を1
500〜2000Åの膜厚となるように全面に形成す
る。
Next, as shown in FIG. 1D, a polycrystalline silicon film 19 doped by a method such as CVD is formed.
It is formed on the entire surface so as to have a film thickness of 500 to 2000Å.

【0036】次に、図1(e)に示すように、窒素雰囲
気中で900℃、15〜20分程度の熱処理を行うこと
により、高融点金属膜15とその上部の多結晶シリコン
膜19とを反応させ、シリサイド膜20を形成する。な
お、この熱処理によって、多結晶シリコン膜14もシリ
サイド化され、ドープされたシリサイド膜となる。ま
た、多結晶シリコン膜19には不純物拡散層18、19
からの外方拡散により不純物がドープされる。
Next, as shown in FIG. 1 (e), heat treatment is performed in a nitrogen atmosphere at 900 ° C. for about 15 to 20 minutes to form the refractory metal film 15 and the polycrystalline silicon film 19 above it. Are reacted to form the silicide film 20. By this heat treatment, the polycrystalline silicon film 14 is also silicidized and becomes a doped silicide film. The polycrystalline silicon film 19 has impurity diffusion layers 18, 19
Impurities are doped by outward diffusion from the.

【0037】次に、図1(f)に示すように、シリサイ
ド膜20をウエットエッチングにより選択的に除去し、
引き出し電極19′を形成する。
Next, as shown in FIG. 1F, the silicide film 20 is selectively removed by wet etching,
The extraction electrode 19 'is formed.

【0038】このとき、シリサイド膜20の選択的除去
によって、引き出し電極19と高融点金属膜15とが接
触するおそれがあるが、上述したように、シリサイド膜
20の熱処理による形成は15〜20分程度行うため、
図1(e)に示したように、シリサイド膜20の端部は
高融点金属膜15の側面に形成されたサイドウォール絶
縁膜16の上方まで達する。従って、シリサイド膜20
を除去しても引き出し電極19′の端部はサイドウォー
ル絶縁膜16の上方に位置するので、必然的にこのサイ
ドウォール絶縁膜16が引き出し電極19′と高融点金
属15との間に位置する状態となり、引き出し電極1
9′と高融点金属膜15とが接触することはない。
At this time, the lead electrode 19 and the refractory metal film 15 may come into contact with each other due to the selective removal of the silicide film 20, but as described above, the formation of the silicide film 20 by the heat treatment takes 15 to 20 minutes. To do about
As shown in FIG. 1E, the end of the silicide film 20 reaches above the sidewall insulating film 16 formed on the side surface of the refractory metal film 15. Therefore, the silicide film 20
Since the end portion of the lead electrode 19 'is located above the side wall insulating film 16 even if is removed, the side wall insulating film 16 is necessarily located between the lead electrode 19' and the refractory metal 15. And the extraction electrode 1
9'and the refractory metal film 15 do not come into contact with each other.

【0039】なお、シリサイド膜20をエッチングする
時は、硫酸を主成分とする溶液を用いることにより、シ
リサイド膜20のみを選択的に除去でき、引き出し電極
19′を構成する多結晶シリコン膜及びゲート電極を構
成する高融点金属膜15は除去されない。また、エッチ
ング時の温度や時間などの条件を制御することによりサ
イドウォール絶縁膜16がエッチングされるのを抑制で
きる。また、フッ化水素溶液などによるエッチングを行
ってもよい。
When the silicide film 20 is etched, only the silicide film 20 can be selectively removed by using a solution containing sulfuric acid as a main component, and the polycrystalline silicon film and the gate forming the extraction electrode 19 'can be removed. The refractory metal film 15 forming the electrode is not removed. Further, it is possible to prevent the sidewall insulating film 16 from being etched by controlling conditions such as temperature and time during etching. Alternatively, etching with a hydrogen fluoride solution or the like may be performed.

【0040】最後に、図2に示すように、基板表面全体
に層間絶縁膜43を塗布形成した後、MOSトランジス
タと外部とを電気的に接続するため、層間絶縁膜43の
引き出し電極19′に対応する箇所にコンタクト孔41
を形成する。そして、層間絶縁膜43の表面及びコンタ
クト孔41内にアルミニウムなどの金属膜を形成し、こ
れをパターニングして引き出し電極19′と外部とを接
続する金属配線42を形成する。
Finally, as shown in FIG. 2, after the interlayer insulating film 43 is formed by coating on the entire surface of the substrate, the lead electrode 19 'of the interlayer insulating film 43 is electrically connected to the MOS transistor and the outside. Contact hole 41 at the corresponding location
To form. Then, a metal film of aluminum or the like is formed on the surface of the interlayer insulating film 43 and in the contact hole 41, and the metal film is patterned to form the metal wiring 42 that connects the extraction electrode 19 'to the outside.

【0041】以上の実施例においては、NチャンネルM
OSトランジスタの引き出し電極を形成する場合につい
て説明したが、PチャンネルMOSトランジスタに適用
してもよく、また、フィールドシールド素子分離法にお
けるパッド多結晶シリコン膜を形成する場合に適用して
もよい。
In the above embodiment, N channels M
The case of forming the extraction electrode of the OS transistor has been described, but the invention may be applied to a P-channel MOS transistor or may be applied to the case of forming a pad polycrystalline silicon film in the field shield element isolation method.

【0042】また、ゲート電極として、多結晶シリコン
膜14及び高融点金属膜15の2層構造の例について説
明したが、多結晶シリコン膜14はなくてもよい。
Further, the example of the two-layer structure of the polycrystalline silicon film 14 and the refractory metal film 15 has been described as the gate electrode, but the polycrystalline silicon film 14 may be omitted.

【0043】以上説明したように、本実施例の製造方法
では、MOSトランジスタのソース/ドレイン領域上に
引き出し電極を自己整合的に形成できるので、ソース/
ドレイン領域の面積を微細化でき素子の高集積化を達成
できるとともに、寄生容量及び寄生抵抗を大幅に低減で
き素子の高速化を達成できる。
As described above, according to the manufacturing method of this embodiment, the extraction electrode can be formed on the source / drain regions of the MOS transistor in a self-aligned manner.
The area of the drain region can be miniaturized to achieve high integration of the device, and the parasitic capacitance and the parasitic resistance can be significantly reduced to achieve high speed operation of the device.

【0044】また、引き出し電極19′を形成するため
の多結晶シリコン膜19のパターニングをゲート電極の
上部に形成された高融点金属膜15との反応を利用して
行うようにしたので、従来よりも工程を簡略化できる。
Further, the patterning of the polycrystalline silicon film 19 for forming the extraction electrode 19 'is carried out by utilizing the reaction with the refractory metal film 15 formed on the upper part of the gate electrode. Can also simplify the process.

【0045】[0045]

【発明の効果】本発明によれば、パターニングされた高
融点金属膜上に多結晶シリコン膜を形成してシリサイド
化することにより、この多結晶シリコン膜を自己整合的
にパターニングできるので、少ない工程数で、電極引き
出し部を高密度化することができる。
According to the present invention, since a polycrystalline silicon film is formed on a patterned refractory metal film and silicidized, the polycrystalline silicon film can be patterned in a self-aligned manner, so that the number of steps is reduced. Depending on the number, the density of the electrode lead-out portion can be increased.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例によるMOSトランジスタの
製造方法を工程順に示す概略断面図である。
FIG. 1 is a schematic cross-sectional view showing a method of manufacturing a MOS transistor according to an embodiment of the present invention in the order of steps.

【図2】本発明の一実施例によるMOSトランジスタの
製造方法を工程順に示す概略断面図である。
FIG. 2 is a schematic cross-sectional view showing a method of manufacturing a MOS transistor according to an embodiment of the present invention in the order of steps.

【図3】従来のMOSトランジスタの製造方法を工程順
に示す概略断面図である。
FIG. 3 is a schematic cross-sectional view showing a method of manufacturing a conventional MOS transistor in the order of steps.

【符号の説明】[Explanation of symbols]

11 P型シリコン基板 12 フィールド酸化膜 13 シリコン酸化膜 14、19 多結晶シリコン膜 15 高融点金属膜 16 サイドウォール絶縁膜 17 低濃度のN型不純物拡散層 18 高濃度のN型不純物拡散層 19′ 引き出し電極 20 シリサイド膜 11 P-type silicon substrate 12 Field oxide film 13 Silicon oxide film 14, 19 Polycrystalline silicon film 15 Refractory metal film 16 Sidewall insulating film 17 Low-concentration N-type impurity diffusion layer 18 High-concentration N-type impurity diffusion layer 19 ' Lead electrode 20 Silicide film

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/768 H01L 21/90 C ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 21/768 H01L 21/90 C

Claims (18)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上に少なくとも上部が高融点
金属からなる導電膜を形成する工程と、 前記導電膜をパターニングして電極を形成する工程と、 前記電極の側壁にサイドウォール絶縁膜を形成する工程
と、 多結晶シリコン膜を全面に形成する工程と、 前記高融点金属上の前記多結晶シリコン膜を熱処理によ
ってシリサイド化する工程と、 前記シリサイド化された部分を選択的に除去する工程と
を含むことを特徴とする半導体装置の製造方法。
1. A step of forming a conductive film having at least an upper portion made of a refractory metal on a semiconductor substrate, a step of patterning the conductive film to form an electrode, and forming a sidewall insulating film on a sidewall of the electrode. A step of forming a polycrystalline silicon film on the entire surface, a step of siliciding the polycrystalline silicon film on the refractory metal by heat treatment, and a step of selectively removing the silicidized portion. A method of manufacturing a semiconductor device, comprising:
【請求項2】 前記多結晶シリコン膜に不純物を導入す
る工程を有することを特徴とする請求項1に記載の半導
体装置の製造方法。
2. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of introducing impurities into the polycrystalline silicon film.
【請求項3】 前記高融点金属がチタン、タンタル、モ
リブデンおよびタングステンからなる群より選択された
少なくともいずれか1種の金属であることを特徴とする
請求項1または2に記載の半導体装置の製造方法。
3. The manufacturing of a semiconductor device according to claim 1, wherein the refractory metal is at least one kind of metal selected from the group consisting of titanium, tantalum, molybdenum and tungsten. Method.
【請求項4】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜上に高融点金属膜を形成する工程と、 前記高融点金属膜および前記絶縁膜をパターニングして
前記高融点金属膜からなるゲート電極を形成する工程
と、 前記ゲート電極をマスクとして前記半導体基板に不純物
をドープすることにより、前記半導体基板の表面部分の
前記ゲート電極の両側に不純物拡散層を形成する工程
と、 前記半導体基板の表面上および前記高融点金属膜の上面
上に多結晶シリコン膜を形成する工程と、 熱処理を行って、前記高融点金属膜の上面上の前記多結
晶シリコン膜をシリサイド膜とする工程と、 前記シリサイド膜を除去する工程とを有することを特徴
とする半導体装置の製造方法。
4. A step of forming an insulating film on a semiconductor substrate, a step of forming a refractory metal film on the insulating film, a step of patterning the refractory metal film and the insulating film, and the refractory metal film. And a step of forming an impurity diffusion layer on both sides of the gate electrode on a surface portion of the semiconductor substrate by doping impurities into the semiconductor substrate using the gate electrode as a mask, Forming a polycrystalline silicon film on the surface of the semiconductor substrate and on the upper surface of the refractory metal film; and performing a heat treatment to form the polycrystalline silicon film on the upper surface of the refractory metal film into a silicide film. And a step of removing the silicide film, the method for manufacturing a semiconductor device.
【請求項5】 前記絶縁膜と前記高融点金属膜との間に
導電膜を形成する工程を更に有しており、前記導電膜を
前記高融点金属膜および前記絶縁膜とともにパターニン
グすることにより、前記ゲート電極が前記高融点金属膜
および前記導電膜を含むことを特徴とする請求項4に記
載の半導体装置の製造方法。
5. The method further comprises the step of forming a conductive film between the insulating film and the refractory metal film, and by patterning the conductive film together with the refractory metal film and the insulating film, The method of manufacturing a semiconductor device according to claim 4, wherein the gate electrode includes the refractory metal film and the conductive film.
【請求項6】 前記不純物拡散層を形成する工程を行っ
てから、前記ゲート電極の側面を被覆するサイドウォー
ル絶縁膜を形成する工程と、前記ゲート電極および前記
サイドウォール絶縁膜をマスクとして前記半導体基板に
不純物をドープする工程とを更に有しており、前記多結
晶シリコン膜が前記半導体基板の表面上および前記高融
点金属膜の上面上とともに前記サイドウォール絶縁膜上
にも形成されることを特徴とする請求項4または5に記
載の半導体装置の製造方法。
6. A step of forming a side wall insulating film covering a side surface of the gate electrode after performing a step of forming the impurity diffusion layer, and the semiconductor using the gate electrode and the side wall insulating film as a mask. And a step of doping the substrate with impurities, wherein the polycrystalline silicon film is formed not only on the surface of the semiconductor substrate and on the upper surface of the refractory metal film but also on the sidewall insulating film. The method of manufacturing a semiconductor device according to claim 4, wherein the method is a semiconductor device manufacturing method.
【請求項7】 前記シリサイド膜を除去する工程はウエ
ットエッチングにより行われることを特徴とする請求項
4〜6のいずれか1項に記載の半導体装置の製造方法。
7. The method of manufacturing a semiconductor device according to claim 4, wherein the step of removing the silicide film is performed by wet etching.
【請求項8】 半導体基板上に絶縁膜を介して形成さ
れ、高融点金属膜およびこの高融点金属膜と前記絶縁膜
との間に形成されたシリサイド膜を有するゲート電極
と、 前記半導体基板の表面部分の前記ゲート電極の両側に形
成された一対の不純物拡散層と、 前記一対の不純物拡散層上にそれぞれ形成された引き出
し電極とを備えていることを特徴とする半導体装置。
8. A gate electrode formed on a semiconductor substrate via an insulating film, the gate electrode having a refractory metal film and a silicide film formed between the refractory metal film and the insulating film; A semiconductor device comprising: a pair of impurity diffusion layers formed on both sides of the gate electrode on a surface portion; and lead electrodes formed on the pair of impurity diffusion layers, respectively.
【請求項9】 前記ゲート電極の両側にサイドウォール
絶縁膜が形成されていることを特徴とする請求項8に記
載の半導体装置。
9. The semiconductor device according to claim 8, wherein sidewall insulating films are formed on both sides of the gate electrode.
【請求項10】 前記高融点金属膜がチタン、タンタ
ル、モリブデンおよびタングステンからなる群より選択
された少なくともいずれか1種の金属からなることを特
徴とする請求項8または9に記載の半導体装置。
10. The semiconductor device according to claim 8, wherein the refractory metal film is made of at least one metal selected from the group consisting of titanium, tantalum, molybdenum, and tungsten.
【請求項11】 前記サイドウォール絶縁膜がシリコン
酸化膜またはシリコン窒化膜であることを特徴とする請
求項9に記載の半導体装置。
11. The semiconductor device according to claim 9, wherein the sidewall insulating film is a silicon oxide film or a silicon nitride film.
【請求項12】 前記一対の不純物拡散層が前記サイド
ウォール絶縁膜によって自己整合的に形成されたダブル
ドープ領域をそれぞれ有することを特徴とする請求項9
に記載の半導体装置。
12. The pair of impurity diffusion layers each have a double-doped region formed by the sidewall insulating film in a self-aligned manner.
The semiconductor device according to.
【請求項13】 半導体基板の表面部分に形成されたソ
ース・ドレインドープ領域と、 前記半導体基板上の前記ソース・ドレインドープ領域間
に絶縁膜を介して形成された高融点金属膜からなるゲー
ト電極と、 前記ソース・ドレインドープ領域上にそれぞれ形成され
たソース・ドレイン引き出し電極とを備えていることを
特徴とする半導体装置。
13. A gate electrode comprising a source / drain doped region formed on a surface portion of a semiconductor substrate, and a refractory metal film formed between the source / drain doped region on the semiconductor substrate with an insulating film interposed therebetween. And a source / drain lead electrode formed on the source / drain doped region, respectively.
【請求項14】 前記ソース・ドレインドープ領域上に
それぞれ形成された引き出し電極と、前記ゲート電極の
両側に形成されたサイドウォール絶縁膜とを更に備えて
いることを特徴とする請求項13に記載の半導体装置。
14. The method according to claim 13, further comprising lead electrodes formed on the source / drain doped regions, and sidewall insulating films formed on both sides of the gate electrode. Semiconductor device.
【請求項15】 前記高融点金属膜がチタン、タンタ
ル、モリブデンおよびタングステンからなる群より選択
された少なくともいずれか1種の金属からなることを特
徴とする請求項13または14に記載の半導体装置。
15. The semiconductor device according to claim 13, wherein the refractory metal film is made of at least one metal selected from the group consisting of titanium, tantalum, molybdenum, and tungsten.
【請求項16】 前記サイドウォール絶縁膜がシリコン
酸化膜またはシリコン窒化膜であることを特徴とする請
求項14に記載の半導体装置。
16. The semiconductor device according to claim 14, wherein the sidewall insulating film is a silicon oxide film or a silicon nitride film.
【請求項17】 前記ソース・ドレインドープ領域が前
記サイドウォール絶縁膜によって自己整合的に形成され
たダブルドープ領域をそれぞれ有することを特徴とする
請求項14に記載の半導体装置。
17. The semiconductor device according to claim 14, wherein each of the source / drain doped regions has a double doped region formed by the sidewall insulating film in a self-aligned manner.
【請求項18】 前記ゲート電極が、前記高融点金属膜
と前記絶縁膜との間に形成されたシリサイド膜を更に備
えていることを特徴とする請求項13に記載の半導体装
置。
18. The semiconductor device according to claim 13, wherein the gate electrode further comprises a silicide film formed between the refractory metal film and the insulating film.
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