JPH0869528A - 高速ハフ変換回路 - Google Patents
高速ハフ変換回路Info
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- JPH0869528A JPH0869528A JP20318994A JP20318994A JPH0869528A JP H0869528 A JPH0869528 A JP H0869528A JP 20318994 A JP20318994 A JP 20318994A JP 20318994 A JP20318994 A JP 20318994A JP H0869528 A JPH0869528 A JP H0869528A
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Abstract
(57)【要約】
【構成】 ノイズのある画像から直線分を検出するハフ
変換を高速計算する回路において、画素の座標データを
入力し、それらの一定シフト量の和／差を前計算し、そ
れらの結果を予め定められた桁位置までシフトして複数
方向の計算を一括後加算処理してそれら結果を並列出
力、デコードして投票カウンタを構成する。 【効果】 ハフ変換の計算において、定数であるコサイ
ンおよびサイン値の対をあらかじめ正準リコードを利用
してまとめ非ゼロ係数の個数を削減し、また積和演算さ
れるデータ対をシフトによって非ゼロ係数部の桁を重ね
合わせて加減算する前計算、およびそれら結果を定めら
れた桁位置にシフト入力して後加算して複数方向の計算
を一括処理をして加算器の数を削減するため少ないゲー
ト数とゲート段数でハフ変換計算を実現できるので、高
速なハフ変換回路を提供できる。
変換を高速計算する回路において、画素の座標データを
入力し、それらの一定シフト量の和／差を前計算し、そ
れらの結果を予め定められた桁位置までシフトして複数
方向の計算を一括後加算処理してそれら結果を並列出
力、デコードして投票カウンタを構成する。 【効果】 ハフ変換の計算において、定数であるコサイ
ンおよびサイン値の対をあらかじめ正準リコードを利用
してまとめ非ゼロ係数の個数を削減し、また積和演算さ
れるデータ対をシフトによって非ゼロ係数部の桁を重ね
合わせて加減算する前計算、およびそれら結果を定めら
れた桁位置にシフト入力して後加算して複数方向の計算
を一括処理をして加算器の数を削減するため少ないゲー
ト数とゲート段数でハフ変換計算を実現できるので、高
速なハフ変換回路を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理に係り、特に
画像の直線分を検出するハフ変換において、複数個の定
数関数値を利用した積和計算をし、高速処理するのに好
適な高速ハフ変換回路に関する。
画像の直線分を検出するハフ変換において、複数個の定
数関数値を利用した積和計算をし、高速処理するのに好
適な高速ハフ変換回路に関する。
【０００２】
【従来の技術】画像処理において、画像の直線分を検出
するためにノイズなどに強いという理由でハフ変換がよ
く使われている。ハフ変換は、任意画素の座標を（ｘ，
ｙ）とするとき、数１によって定義される。
するためにノイズなどに強いという理由でハフ変換がよ
く使われている。ハフ変換は、任意画素の座標を（ｘ，
ｙ）とするとき、数１によって定義される。
【０００３】
【数１】Ｒ＝ｘｃｏｓθ＋ｙｓｉｎθ ＝ｘｃｏｓθ＋ｙｃｏｓ（π／２−θ） …（１） その幾何学的な関係は図２に示す通りである。座標の原
点から画素（ｘ，ｙ）を通る直線分に下した垂線の長さ
がＲである。θは原点から直線分に下した垂線とｘ軸の
正の方向とのなす角である。実用的には、任意の画素に
たいして、θは０〜πの範囲で複数個に分割された離散
値をとり、そのすべてのθ値に対して数１のＲが計算さ
れる。Ｒも離散化され、すべての画素に対して投票とい
うかたちでその出現頻度が求められ、最も投票数が多い
（Ｒ，θ）が直線分として検出される。
点から画素（ｘ，ｙ）を通る直線分に下した垂線の長さ
がＲである。θは原点から直線分に下した垂線とｘ軸の
正の方向とのなす角である。実用的には、任意の画素に
たいして、θは０〜πの範囲で複数個に分割された離散
値をとり、そのすべてのθ値に対して数１のＲが計算さ
れる。Ｒも離散化され、すべての画素に対して投票とい
うかたちでその出現頻度が求められ、最も投票数が多い
（Ｒ，θ）が直線分として検出される。
【０００４】
【発明が解決しようとする課題】このように、離散化さ
れた（Ｒ，θ）投票数をカウントするためにメモリを大
量に必要とする。さらに、多数の三角関数の積和計算が
必要なので計算量も多くなり問題である。一般に、乗算
の方が加減算に比べて計算コストが高いために、複数個
の三角関数値間の関係（倍／半角公式など）を巧みに利
用して乗算回数を少なくした高速計算アルゴリズムが従
来いくつか考案されている。複数個の三角関数値は定数
としてメモリに格納して利用している場合が多い。ま
た、座標回転の原理を利用したＣＯＲＤＩＣ法や関数近
似式で計算する方法で、直接、各三角関数値を計算する
方法も知られているので利用することができる。
れた（Ｒ，θ）投票数をカウントするためにメモリを大
量に必要とする。さらに、多数の三角関数の積和計算が
必要なので計算量も多くなり問題である。一般に、乗算
の方が加減算に比べて計算コストが高いために、複数個
の三角関数値間の関係（倍／半角公式など）を巧みに利
用して乗算回数を少なくした高速計算アルゴリズムが従
来いくつか考案されている。複数個の三角関数値は定数
としてメモリに格納して利用している場合が多い。ま
た、座標回転の原理を利用したＣＯＲＤＩＣ法や関数近
似式で計算する方法で、直接、各三角関数値を計算する
方法も知られているので利用することができる。
【０００５】複数個の三角関数値を定数としてメモリに
格納しておいて利用する、あるいはＣＯＲＤＩＣ法など
で直接計算する従来方法は、乗算回数を巧妙なアルゴリ
ズムで削減しても、ある一定のかなりの乗算を必要とす
る。しかも、それらの乗算に対して各乗算器を設けるこ
とは現実的ではなく、逐次的に利用することになる。こ
れが高速演算を妨げる原因になっている。また、乗算器
は任意の値の入力を仮定しているので、２進入力データ
のある桁の値がゼロであってもその桁に関する部分積が
無駄に計算されてしまっている。データと三角関数値の
積の全結果をメモリに格納して利用する方法も、設計が
容易であるが、メモリ容量が大きく、チップサイズが大
きくなる。
格納しておいて利用する、あるいはＣＯＲＤＩＣ法など
で直接計算する従来方法は、乗算回数を巧妙なアルゴリ
ズムで削減しても、ある一定のかなりの乗算を必要とす
る。しかも、それらの乗算に対して各乗算器を設けるこ
とは現実的ではなく、逐次的に利用することになる。こ
れが高速演算を妨げる原因になっている。また、乗算器
は任意の値の入力を仮定しているので、２進入力データ
のある桁の値がゼロであってもその桁に関する部分積が
無駄に計算されてしまっている。データと三角関数値の
積の全結果をメモリに格納して利用する方法も、設計が
容易であるが、メモリ容量が大きく、チップサイズが大
きくなる。
【０００６】
【課題を解決するための手段】本発明では、複数個の三
角関数値が定数であることから、それらの２進数展開し
た数の非ゼロ係数の個数が最少に近くなるように、あら
かじめ｛−１，０，＋１｝の冗長２進数表現に適当にリ
コードし、非ゼロ係数値の加減算を共通な対にしてまと
め、さらにその桁位置に桁合わせシフトして加算器に入
力することによって部分積を求め、各部分積を総加算す
ることで無駄なく構成し、コンパクトかつ高速に動作す
る高速ハフ変換回路を提供することにある。
角関数値が定数であることから、それらの２進数展開し
た数の非ゼロ係数の個数が最少に近くなるように、あら
かじめ｛−１，０，＋１｝の冗長２進数表現に適当にリ
コードし、非ゼロ係数値の加減算を共通な対にしてまと
め、さらにその桁位置に桁合わせシフトして加算器に入
力することによって部分積を求め、各部分積を総加算す
ることで無駄なく構成し、コンパクトかつ高速に動作す
る高速ハフ変換回路を提供することにある。
【０００７】
【作用】定数の非ゼロ係数の個数を少なくして、また非
ゼロ係数値を対としてまとめて加減算を最適共通化する
ため、加算器の総個数が減少するとともに、総ゲート段
数も減少する。
ゼロ係数値を対としてまとめて加減算を最適共通化する
ため、加算器の総個数が減少するとともに、総ゲート段
数も減少する。
【０００８】
【実施例】今、ハフ変換の計算を実現する前に、まず数
２のような積和式を考える。
２のような積和式を考える。
【０００９】
【数２】
【００１０】ここで、数３とすると、数４である。
【００１１】
【数３】
【００１２】
【数４】
【００１３】ただし、ｃｘ，ｉ，ｃｙ，ｉ∈｛−１，
０，１｝とする。もし、ｃｘ，ｉ＝｜ｃｙ，ｐ｜＝１な
る係数の対ｃｘ，ｉとｃｙ，ｐが存在するならば、数５
となる。
０，１｝とする。もし、ｃｘ，ｉ＝｜ｃｙ，ｐ｜＝１な
る係数の対ｃｘ，ｉとｃｙ，ｐが存在するならば、数５
となる。
【００１４】
【数５】
【００１５】ｘ・ｃｘ＋ｙ・ｃｙの積和について、も
し、数５を満たす係数の対が複数個存在するならば、数
５によって示される原理に従って、あらかじめｘとｙ・
２ｎ（ｎ＝ｐ−ｉ桁シフトしたもの）との和と差を計算
し、これらを上記条件を満たす桁位置まで各々シフトし
て互いに加算することによって部分積和の計算回数を削
減することができる。
し、数５を満たす係数の対が複数個存在するならば、数
５によって示される原理に従って、あらかじめｘとｙ・
２ｎ（ｎ＝ｐ−ｉ桁シフトしたもの）との和と差を計算
し、これらを上記条件を満たす桁位置まで各々シフトし
て互いに加算することによって部分積和の計算回数を削
減することができる。
【００１６】さらに、ｉ個の非ゼロ係数を２個にまで削
減することができる正準リコードと呼ばれている数６な
る関係を適当に使用することによって数のシフト操作を
行い、数５を満たす係数の対を増加させることができ
る。
減することができる正準リコードと呼ばれている数６な
る関係を適当に使用することによって数のシフト操作を
行い、数５を満たす係数の対を増加させることができ
る。
【００１７】
【数６】
【００１８】これらの原理を適用して、ハフ変換の部分
積和計算量を削減する方法を以下に説明する。θを１６
方向に分割した場合のハフ変換について説明する。さら
に、０〜π／２の範囲の８方向についてだけ説明し、残
りのπ／２〜πの範囲の８方向についても符号が一部異
なるだけで同様の方法で実現できるので、説明および図
を省略する。
積和計算量を削減する方法を以下に説明する。θを１６
方向に分割した場合のハフ変換について説明する。さら
に、０〜π／２の範囲の８方向についてだけ説明し、残
りのπ／２〜πの範囲の８方向についても符号が一部異
なるだけで同様の方法で実現できるので、説明および図
を省略する。
【００１９】ｃｏｓθの８個の値（小数点以下１６桁目
で切捨てたもの）をリコードしたものを図３に示す。さ
らに数１と数５の関係から、ｘとｙの加減算の共通対を
図３に四辺形で囲んで示すようにまとめることができ
る。
で切捨てたもの）をリコードしたものを図３に示す。さ
らに数１と数５の関係から、ｘとｙの加減算の共通対を
図３に四辺形で囲んで示すようにまとめることができ
る。
【００２０】例えば、θ＝３π／１６の場合、Ｒ＝ｘｃ
ｏｓ（３π／１６）＋ｙｃｏｓ（５π／１６）であるか
ら、小数点以下１，４，１４桁目については、ｘ＋ｙ
で、小数点以下８，１１桁目については、ｘ−２ｙで、
小数点以下１６桁目については、ｘ＋２ｙでまとめて前
加算できる。そればかりか、これら前加算は、他のθ値
でも共通に利用できる。乗算器をベースにした従来の方
法では、テーブルに格納されているｃｏｓ（３π／１
６）とｃｏｓ（５π／１６）などの値を読み出して、ｘ
とｙをそれぞれに掛け合わせるために、このような共通
化された前加算は出来なかった。
ｏｓ（３π／１６）＋ｙｃｏｓ（５π／１６）であるか
ら、小数点以下１，４，１４桁目については、ｘ＋ｙ
で、小数点以下８，１１桁目については、ｘ−２ｙで、
小数点以下１６桁目については、ｘ＋２ｙでまとめて前
加算できる。そればかりか、これら前加算は、他のθ値
でも共通に利用できる。乗算器をベースにした従来の方
法では、テーブルに格納されているｃｏｓ（３π／１
６）とｃｏｓ（５π／１６）などの値を読み出して、ｘ
とｙをそれぞれに掛け合わせるために、このような共通
化された前加算は出来なかった。
【００２１】本発明においては、加算器の種類について
は全加算器、桁上げ伝播のない加算器など適当に選ぶ。
特に高速化を狙うならば、桁上げ伝播のない加算器を選
ぶべきである。その場合には、総和した結果を通常の２
進数表現に変換する部分が必要である。また、桁上げ伝
播のない加算器についても、桁上げ保存型と冗長２進型
があるが、どちらを選択してもかまわない。
は全加算器、桁上げ伝播のない加算器など適当に選ぶ。
特に高速化を狙うならば、桁上げ伝播のない加算器を選
ぶべきである。その場合には、総和した結果を通常の２
進数表現に変換する部分が必要である。また、桁上げ伝
播のない加算器についても、桁上げ保存型と冗長２進型
があるが、どちらを選択してもかまわない。
【００２２】本実施例では、冗長２進加算器特有の性質
を利用した回路構成法について説明する。桁上げ伝播の
ない加算器は各桁が同じ回路で構成されていることか
ら、任意の１桁分について考えればよい。まず、ｕ＝ｘ
−ｙの各桁の計算回路は、０−０＝０、０−１＝−１、
１−０＝＋１、１−１＝０であるから、加算回路を使わ
なくても、図４に示す簡単なゲート回路によって構成で
きる。
を利用した回路構成法について説明する。桁上げ伝播の
ない加算器は各桁が同じ回路で構成されていることか
ら、任意の１桁分について考えればよい。まず、ｕ＝ｘ
−ｙの各桁の計算回路は、０−０＝０、０−１＝−１、
１−０＝＋１、１−１＝０であるから、加算回路を使わ
なくても、図４に示す簡単なゲート回路によって構成で
きる。
【００２３】ｖ＝ｘ＋ｙの各桁の計算回路も、ｖ＝ｘ＋
ｙ＝ｘ−（−ｙ）と考えればよい。−ｙは２の補数表現
によって、ｙの反転＋１によって得られる。ｙの反転は
ｙの上に横棒をつけて示す。そして、２段目以降の加算
は、｛＋１，０，−１｝の冗長２進数表現であるから、
各桁の冗長２進加算回路には、図５に示す基本回路５０
を使用する。冗長２進数表現で得られる総和結果は通常
の２進数に変換される。この変換回路は、冗長２進数
が、正と負の２進数に分解できることから、減算器で容
易に構成できる。この減算器には、加算器における桁上
げ先見回路に相当する桁借りを先見する専用回路を付加
してもよい。
ｙ＝ｘ−（−ｙ）と考えればよい。−ｙは２の補数表現
によって、ｙの反転＋１によって得られる。ｙの反転は
ｙの上に横棒をつけて示す。そして、２段目以降の加算
は、｛＋１，０，−１｝の冗長２進数表現であるから、
各桁の冗長２進加算回路には、図５に示す基本回路５０
を使用する。冗長２進数表現で得られる総和結果は通常
の２進数に変換される。この変換回路は、冗長２進数
が、正と負の２進数に分解できることから、減算器で容
易に構成できる。この減算器には、加算器における桁上
げ先見回路に相当する桁借りを先見する専用回路を付加
してもよい。
【００２４】離散化されるＲの値は、Ｒデコーダによっ
て形成される。そして、Ｒデコーダは投票カウンタに直
結され、投票されたカウンタの値がデコードされ、＋１
される。Ｒデコーダおよび投票カウンタは各θに対して
それぞれ設けられる。
て形成される。そして、Ｒデコーダは投票カウンタに直
結され、投票されたカウンタの値がデコードされ、＋１
される。Ｒデコーダおよび投票カウンタは各θに対して
それぞれ設けられる。
【００２５】以上説明してきたことをまとめると、図１
に示すハフ変換回路が出来上がる。任意画素の座標デー
タ（ｘ，ｙ）が入力されると仮定すると、まず、回路４
０により、加減算が行われる。これらの出力は冗長２進
数表現になっているので、２段目以降の演算はすべて回
路５０によって行われる。
に示すハフ変換回路が出来上がる。任意画素の座標デー
タ（ｘ，ｙ）が入力されると仮定すると、まず、回路４
０により、加減算が行われる。これらの出力は冗長２進
数表現になっているので、２段目以降の演算はすべて回
路５０によって行われる。
【００２６】従来の乗算器ベースのものでは、１個の乗
算器に１５個（処理ビット数を１６とした場合）の加算
器が必要なことから、８×（２×１５＋１）＝２４８個
の加算器が必要だったことがわかる。また、加算１回を
１段と数える段数では、加算５段であった（ただし、８
個の乗算器を並列に使用するという条件のもとで）。本
発明によれば、回路５０からなる加算器の総個数は２４
個必要である（回路４０の加算回路は単純なゲートなの
で数えない）。また、加算４段である。したがって、ハ
フ変換の計算部のみについていえば、従来の１／１０以
下の加算器で、約１．２５倍の速度が達成できるという
効果がある。ただし、本発明は、係数テーブルからの読
み出しが不要なこと、および投票カウンタの更新が一挙
に実行されることから、実際には１０倍以上の高速性が
期待できる。さらには、通常は乗算器は１個しか使用し
ない場合および桁上げ伝播のある加算器を使用している
例が多いので、通常の１０００倍以上の性能が期待でき
る。
算器に１５個（処理ビット数を１６とした場合）の加算
器が必要なことから、８×（２×１５＋１）＝２４８個
の加算器が必要だったことがわかる。また、加算１回を
１段と数える段数では、加算５段であった（ただし、８
個の乗算器を並列に使用するという条件のもとで）。本
発明によれば、回路５０からなる加算器の総個数は２４
個必要である（回路４０の加算回路は単純なゲートなの
で数えない）。また、加算４段である。したがって、ハ
フ変換の計算部のみについていえば、従来の１／１０以
下の加算器で、約１．２５倍の速度が達成できるという
効果がある。ただし、本発明は、係数テーブルからの読
み出しが不要なこと、および投票カウンタの更新が一挙
に実行されることから、実際には１０倍以上の高速性が
期待できる。さらには、通常は乗算器は１個しか使用し
ない場合および桁上げ伝播のある加算器を使用している
例が多いので、通常の１０００倍以上の性能が期待でき
る。
【００２７】本発明の応用例としては、例えば、漢字の
ようなほとんど直線成分で構成されているものを認識す
ることが考えられる。しかも、１６方向程度に固定する
場合は、最初に雑に直線分を検出し、ふるいにかけるよ
うな利用形態が考えられる。ふるいにかけられた画素に
対して、さらに細かく方向を定めたり、以降の加工処理
に効率よくすすむことができる。 さらに細かく方向を
定めるには、三角関数の加法定理を利用して、数７を計
算する。
ようなほとんど直線成分で構成されているものを認識す
ることが考えられる。しかも、１６方向程度に固定する
場合は、最初に雑に直線分を検出し、ふるいにかけるよ
うな利用形態が考えられる。ふるいにかけられた画素に
対して、さらに細かく方向を定めたり、以降の加工処理
に効率よくすすむことができる。 さらに細かく方向を
定めるには、三角関数の加法定理を利用して、数７を計
算する。
【００２８】
【数７】 Ｒ＝ｘｃｏｓθ＋ｙｓｉｎθ ＝ｘｃｏｓ（α＋β）＋ｙｃｏｓ（α＋β） ＝ｘ（ｃｏｓαｃｏｓβ＋ｓｉｎαｓｉｎβ） ＋ｙ（ｓｉｎαｃｏｓβ＋ｃｏｓαｓｉｎβ） ＝（ｘｃｏｓα＋ｙｓｉｎα）ｃｏｓβ ＋（ｘｓｉｎα＋ｙｃｏｓα）ｓｉｎβ …（７） ただし、αは１６方向に分割された精度をもつ角度であ
り、βはそれらよりもさらに細かく分割された角度であ
る。したがって、数７は従来方式に近いかたちで乗算器
を利用して詳細に計算する。Ｘ＝（ｘｃｏｓα＋ｙｓｉ
ｎα）、Ｙ＝（ｘｓｉｎα＋ｙｃｏｓα）とすると、こ
れは明かに本発明のハードウェアによって即座に計算で
きるものである。
り、βはそれらよりもさらに細かく分割された角度であ
る。したがって、数７は従来方式に近いかたちで乗算器
を利用して詳細に計算する。Ｘ＝（ｘｃｏｓα＋ｙｓｉ
ｎα）、Ｙ＝（ｘｓｉｎα＋ｙｃｏｓα）とすると、こ
れは明かに本発明のハードウェアによって即座に計算で
きるものである。
【００２９】本発明は、ハフ変換ばかりでなく、ハフ変
換を一般化したラドン変換にも応用することができる。
換を一般化したラドン変換にも応用することができる。
【００３０】
【発明の効果】本発明によれば、ゲート数およびゲート
段数が大幅に削減され、ハフ変換の計算が超高速化され
るという効果がある。
段数が大幅に削減され、ハフ変換の計算が超高速化され
るという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の高速ハフ変換回路の構成
図。
図。
【図２】１６方向のハフ変換の幾何学関係を示す説明
図。
図。
【図３】余弦関数の定数値の２進数展開と共通部のまと
めについての説明図。
めについての説明図。
【図４】加算部の初段部の回路ブロック図。
【図５】加算部の２段目以降の回路ブロック図。
１０…初段の加減算を行うゲート回路（回路４０からな
る）、１１…２段目以降の加減算を行う冗長２進加算器
（回路５０からなる）、１２…冗長２進→２進変換演算
器，１３…Ｒデコーダ、１４…投票カウンタ、１５…＋
１加算器。
る）、１１…２段目以降の加減算を行う冗長２進加算器
（回路５０からなる）、１２…冗長２進→２進変換演算
器，１３…Ｒデコーダ、１４…投票カウンタ、１５…＋
１加算器。
Claims (1)
- 【請求項１】画素の座標データを入力し、それらの一定
シフト量の和／差を前計算し、それらの結果を予め定め
られた桁位置までシフトして複数方向の計算を一括後加
算処理してそれら結果を並列出力、デコードして投票カ
ウンタを構成する手段を有することを特徴とする高速ハ
フ変換回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20318994A JPH0869528A (ja) | 1994-08-29 | 1994-08-29 | 高速ハフ変換回路 |
| TW083112262A TW284869B (ja) | 1994-05-27 | 1994-12-28 | |
| KR1019960706552A KR970703565A (ko) | 1994-05-27 | 1995-05-18 | 이산 코사인 고속 연산기 및 관련 연산기(high-speed arithmetic unit for discrete cosing transform and associated operation) |
| US08/737,569 US6029185A (en) | 1994-05-27 | 1995-05-18 | Discrete cosine high-speed arithmetic unit and related arithmetic unit |
| PCT/JP1995/000953 WO1995033241A1 (fr) | 1994-05-27 | 1995-05-18 | Processeur arithmetique a haute vitesse pour transformee en cosinus discrete et operations associees |
| US09/460,766 US6223195B1 (en) | 1994-05-27 | 1999-12-14 | Discrete cosine high-speed arithmetic unit and related arithmetic unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20318994A JPH0869528A (ja) | 1994-08-29 | 1994-08-29 | 高速ハフ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0869528A true JPH0869528A (ja) | 1996-03-12 |
Family
ID=16469944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20318994A Pending JPH0869528A (ja) | 1994-05-27 | 1994-08-29 | 高速ハフ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0869528A (ja) |
-
1994
- 1994-08-29 JP JP20318994A patent/JPH0869528A/ja active Pending
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