JPH0869013A - 液晶表示装置 - Google Patents
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】
【目的】 液晶表示装置の周辺駆動回路に小型で大容量
のコンデンサーを提供する。 【構成】 液晶表示装置の周辺駆動回路中に、表示画素
部のＴＦＴ（薄膜トランジスタ）および周辺駆動回路を
作製するときに使う絶縁膜堆積工程を使って単結晶シリ
コン上に結晶性の良いコンデンサを作製する。 【効果】 単結晶シリコンを電極とし、単結晶シリコン
上の絶縁体を誘電体としたコンデンサ−は、非晶質シリ
コンや多結晶シリコン上に作製したコンデンサ−に比
べ、小型で大容量なので、高品質な表示のできる液晶表
示装置が提供できる。
のコンデンサーを提供する。 【構成】 液晶表示装置の周辺駆動回路中に、表示画素
部のＴＦＴ（薄膜トランジスタ）および周辺駆動回路を
作製するときに使う絶縁膜堆積工程を使って単結晶シリ
コン上に結晶性の良いコンデンサを作製する。 【効果】 単結晶シリコンを電極とし、単結晶シリコン
上の絶縁体を誘電体としたコンデンサ−は、非晶質シリ
コンや多結晶シリコン上に作製したコンデンサ−に比
べ、小型で大容量なので、高品質な表示のできる液晶表
示装置が提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、テレビ画像等の高解像
度の映像表示に用いる液晶表示装置に関する。
度の映像表示に用いる液晶表示装置に関する。
【０００２】
【従来の技術】単純マトリクス型の液晶表示装置は、お
のおのがストライプ状電極を有する一対の基板を、互い
に電極が交差するようにマトリクス状に対向配置する液
晶表示装置である。この単純マトリクス液晶表示装置
は、時刻や簡単な画像表示には十分であるが時分割駆動
には限界が有り、テレビ画像など高解像度の映像表示が
必要になると、画素数が膨大に要求され、時分割駆動で
制御することができなくなる。そこで近年、単純マトリ
クス方式に変わって、アクティブマトリクス方式が開発
された。
のおのがストライプ状電極を有する一対の基板を、互い
に電極が交差するようにマトリクス状に対向配置する液
晶表示装置である。この単純マトリクス液晶表示装置
は、時刻や簡単な画像表示には十分であるが時分割駆動
には限界が有り、テレビ画像など高解像度の映像表示が
必要になると、画素数が膨大に要求され、時分割駆動で
制御することができなくなる。そこで近年、単純マトリ
クス方式に変わって、アクティブマトリクス方式が開発
された。
【０００３】アクティブマトリクス方式の液晶表示装置
には、ダイオード動作するスイッチング素子を使う２端
子型と、トランジスタ動作するスイッチング素子を使う
３端子型の２種類のアクティブマトリクス方式がある。
３端子型のアクティブマトリクス方式は、一方の基板に
共通電極を設け、他方の電極に画素毎の画素電極を設
け、該当画素電極毎にスイッチング素子として薄膜トラ
ンジスタ（以下「ＴＦＴ」と記す）を配し、制御する駆
動方式である。
には、ダイオード動作するスイッチング素子を使う２端
子型と、トランジスタ動作するスイッチング素子を使う
３端子型の２種類のアクティブマトリクス方式がある。
３端子型のアクティブマトリクス方式は、一方の基板に
共通電極を設け、他方の電極に画素毎の画素電極を設
け、該当画素電極毎にスイッチング素子として薄膜トラ
ンジスタ（以下「ＴＦＴ」と記す）を配し、制御する駆
動方式である。
【０００４】ＴＦＴはソース電極及びドレイン電極と呼
ばれる２つの主電極と、ゲート電極と呼ばれる制御電極
からなっているが、上記アクティブマトリクス方式では
一方の主電極を信号線に、他方の主電極を画素電極に、
ゲート電極を走査線に接続している。
ばれる２つの主電極と、ゲート電極と呼ばれる制御電極
からなっているが、上記アクティブマトリクス方式では
一方の主電極を信号線に、他方の主電極を画素電極に、
ゲート電極を走査線に接続している。
【０００５】なお、トランジスタの主電極のどちらがソ
ース電極であるかはトランジスタの種類及び印加電圧の
極性によって変わり得るため、本明細書においては表示
信号線に接続した側をソース電極、画素電極に接続した
側をドレイン電極とする。
ース電極であるかはトランジスタの種類及び印加電圧の
極性によって変わり得るため、本明細書においては表示
信号線に接続した側をソース電極、画素電極に接続した
側をドレイン電極とする。
【０００６】図１７にアクティブマトリクス方式の液晶
装置の等価回路を示す。図中１はＴＦＴ、２は走査線、
３は信号線、４は画素電極、５は水平シフトレジスタ、
６は垂直シフトレジスタ、７は水平シフトレジスタによ
って駆動される映像信号転送スイッチ、８は映像信号を
一時保持するための保持容量、９は保持容量に一時保持
されている映像信号を画素電極に一括転送する第二の映
像信号転送スイッチである。映像信号は映像信号入力端
１０からタイミングをずらして順次転送されていく。１
１は信号線３のリセットスイッチである。
装置の等価回路を示す。図中１はＴＦＴ、２は走査線、
３は信号線、４は画素電極、５は水平シフトレジスタ、
６は垂直シフトレジスタ、７は水平シフトレジスタによ
って駆動される映像信号転送スイッチ、８は映像信号を
一時保持するための保持容量、９は保持容量に一時保持
されている映像信号を画素電極に一括転送する第二の映
像信号転送スイッチである。映像信号は映像信号入力端
１０からタイミングをずらして順次転送されていく。１
１は信号線３のリセットスイッチである。
【０００７】図１８にこのアクティブマトリクス液晶表
示素子の駆動パルスタイミングを示す。映像信号は奇数
行に対応する信号と偶数行に対応する信号が１フィール
ド期間ごとに交互に送られてくる。したがって液晶表示
素子の動作としてはまず、奇数フィールドには垂直シフ
トレジスタ６から奇数行目の走査線（ＯＤＤ１）に走査
信号を送り、奇数行目のＴＦＴ１を導通させる。その間
に液晶に記録されるべき映像信号は、その映像信号に同
期した水平走査パルスを出す水平シフトレジスタ５（Ｏ
ＤＤ）によって順次駆動される転送スイッチ７を介して
各画素の画素電極４（２）、４（４）に映像信号が記録
される。
示素子の駆動パルスタイミングを示す。映像信号は奇数
行に対応する信号と偶数行に対応する信号が１フィール
ド期間ごとに交互に送られてくる。したがって液晶表示
素子の動作としてはまず、奇数フィールドには垂直シフ
トレジスタ６から奇数行目の走査線（ＯＤＤ１）に走査
信号を送り、奇数行目のＴＦＴ１を導通させる。その間
に液晶に記録されるべき映像信号は、その映像信号に同
期した水平走査パルスを出す水平シフトレジスタ５（Ｏ
ＤＤ）によって順次駆動される転送スイッチ７を介して
各画素の画素電極４（２）、４（４）に映像信号が記録
される。
【０００８】それと同時に、映像信号に同期した水平走
査パルスを出す水平シフトレジスタ５（ＥＶＥＮ）によ
って順次駆動される転送スイッチ７を介して保持容量８
に映像信号が転送される。次に水平ブランキング期間
に、リセットスイッチ１１を導通させ信号線３をいった
んリセットした後に偶数行目の走査線（ＥＶＥＮ１）に
走査信号を送り、偶数行目のＴＦＴ１を導通させ、同時
に第二の映像信号転送スイッチ９を導通させ各画素の画
素電極４（１）、４（３）に映像信号が記録される。こ
のようにして映像信号は順次画素電極に記録されてい
く。
査パルスを出す水平シフトレジスタ５（ＥＶＥＮ）によ
って順次駆動される転送スイッチ７を介して保持容量８
に映像信号が転送される。次に水平ブランキング期間
に、リセットスイッチ１１を導通させ信号線３をいった
んリセットした後に偶数行目の走査線（ＥＶＥＮ１）に
走査信号を送り、偶数行目のＴＦＴ１を導通させ、同時
に第二の映像信号転送スイッチ９を導通させ各画素の画
素電極４（１）、４（３）に映像信号が記録される。こ
のようにして映像信号は順次画素電極に記録されてい
く。
【０００９】このように転送される信号電圧に対して、
セルを構成する液晶分子が動くことで、別にクロスポラ
ライザの関係で設けた偏光板の方向により、液晶セルの
透過率が変化する。この様子を図１９（ａ）に示す。
セルを構成する液晶分子が動くことで、別にクロスポラ
ライザの関係で設けた偏光板の方向により、液晶セルの
透過率が変化する。この様子を図１９（ａ）に示す。
【００１０】図１９（ａ）で横軸に示した信号電圧値Ｖ
SIG は、用いる液晶によってその内容が異なることが知
られている。たとえば、ツイストネマティック（ＴＮ）
液晶を用いた場合はその値は実効電圧値（Ｖrms ）とし
て定義される。この値の定性的な説明は、図１９（ｂ）
で示す。すなわち、液晶にＤＣ成分が印加されるのを防
止するため１フレーム毎にその信号電圧の極性を変えて
信号を印加するが、液晶自身は図中の斜線部分で示した
ＡＣ電圧成分に対して動作する。したがって、実効電圧
Ｖrms は１フレーム分の時間をｔF 、液晶に転送される
信号電圧をＶLC（ｔ）とすると、次式で表せる。
SIG は、用いる液晶によってその内容が異なることが知
られている。たとえば、ツイストネマティック（ＴＮ）
液晶を用いた場合はその値は実効電圧値（Ｖrms ）とし
て定義される。この値の定性的な説明は、図１９（ｂ）
で示す。すなわち、液晶にＤＣ成分が印加されるのを防
止するため１フレーム毎にその信号電圧の極性を変えて
信号を印加するが、液晶自身は図中の斜線部分で示した
ＡＣ電圧成分に対して動作する。したがって、実効電圧
Ｖrms は１フレーム分の時間をｔF 、液晶に転送される
信号電圧をＶLC（ｔ）とすると、次式で表せる。
【００１１】
【外１】 この実効電圧Ｖrms が大きくなるに従って、液晶の透過
率が増す。
率が増す。
【００１２】水平方向の解像度を向上する手段として、
図１７に示したように、画素の位置をたとえば０．５画
素分ずらして配置する方法がある。こうすることで、た
とえば奇数行のある画素とその隣の画素の間を水平方向
の感覚で見ていくと、偶数行の画素が埋めていることに
なり、見かけ上水平解像度が向上する。このとき、図２
０のタイミング図で示すように、奇数行と偶数行の画素
の空間的なずれに合わせて奇数行と偶数行とで水平走査
パルスのタイミングをずらす必要がある。
図１７に示したように、画素の位置をたとえば０．５画
素分ずらして配置する方法がある。こうすることで、た
とえば奇数行のある画素とその隣の画素の間を水平方向
の感覚で見ていくと、偶数行の画素が埋めていることに
なり、見かけ上水平解像度が向上する。このとき、図２
０のタイミング図で示すように、奇数行と偶数行の画素
の空間的なずれに合わせて奇数行と偶数行とで水平走査
パルスのタイミングをずらす必要がある。
【００１３】また一般に液晶表示装置は先に述べたよう
に液晶にＤＣ成分が印加されて液晶が焼き付くのを防ぐ
ために信号電圧の極性を変えて印加される。極性の切替
時には液晶セルの透過率に若干の変化が生じ、例えば１
／30秒周期ではこの変化が人間に認識されてしまい明る
さのちらつき、フリッカとなる。上記で説明したよう
な、奇数行と偶数行とに同じ映像信号を書き込む二線同
時駆動法をとることで映像信号の極性反転周期を二分の
一の１／60秒ごとにし、フリッカを抑制することができ
る。
に液晶にＤＣ成分が印加されて液晶が焼き付くのを防ぐ
ために信号電圧の極性を変えて印加される。極性の切替
時には液晶セルの透過率に若干の変化が生じ、例えば１
／30秒周期ではこの変化が人間に認識されてしまい明る
さのちらつき、フリッカとなる。上記で説明したよう
な、奇数行と偶数行とに同じ映像信号を書き込む二線同
時駆動法をとることで映像信号の極性反転周期を二分の
一の１／60秒ごとにし、フリッカを抑制することができ
る。
【００１４】
【発明が解決しようとしている課題】従来の液晶表示装
置は一般に石英やガラス上に形成した多結晶シリコンや
非晶質シリコンＴＦＴを用いて構成しているため、先に
述べたような保持容量を形成する場合にも、多結晶シリ
コンや非晶質シリコン上の絶縁膜を用いて形成されてい
た。
置は一般に石英やガラス上に形成した多結晶シリコンや
非晶質シリコンＴＦＴを用いて構成しているため、先に
述べたような保持容量を形成する場合にも、多結晶シリ
コンや非晶質シリコン上の絶縁膜を用いて形成されてい
た。
【００１５】しかしながら、多結晶シリコンは表面の凹
凸が大きくその上に形成する絶縁膜もまた凹凸が大きく
局所的に膜厚がばらついて絶縁耐圧が低くなり、信頼性
が低下し歩留りが低下するという問題点があった。また
絶縁膜の耐圧を確保するために絶縁膜厚を厚くすると、
必要な保持容量値を得るための面積が増大しチップサイ
ズが大きくなりコストが増大するという問題点があっ
た。
凸が大きくその上に形成する絶縁膜もまた凹凸が大きく
局所的に膜厚がばらついて絶縁耐圧が低くなり、信頼性
が低下し歩留りが低下するという問題点があった。また
絶縁膜の耐圧を確保するために絶縁膜厚を厚くすると、
必要な保持容量値を得るための面積が増大しチップサイ
ズが大きくなりコストが増大するという問題点があっ
た。
【００１６】また非晶質シリコン上の絶縁膜は一般にＣ
ＶＤ（化学気層成長）法による堆積により形成される。
しかし、ＣＶＤ法による絶縁膜はピンホール欠陥が多
く、多結晶シリコン上の絶縁膜の場合と同様に絶縁耐圧
が低くなり信頼性が低下し歩留りが低下する、絶縁膜の
耐圧を確保するために絶縁膜厚を厚くするとチップサイ
ズが大きくなりコストが増大するという問題点があっ
た。
ＶＤ（化学気層成長）法による堆積により形成される。
しかし、ＣＶＤ法による絶縁膜はピンホール欠陥が多
く、多結晶シリコン上の絶縁膜の場合と同様に絶縁耐圧
が低くなり信頼性が低下し歩留りが低下する、絶縁膜の
耐圧を確保するために絶縁膜厚を厚くするとチップサイ
ズが大きくなりコストが増大するという問題点があっ
た。
【００１７】また、単結晶基板上にトランジスタを形成
して液晶表示装置を構成する構造も提案されているが、
一般にシリコン単結晶基板は可視光に対して不透明であ
るため反射型の液晶表示装置に用途が限定されてしま
い、現在パーソナルコンピュータやテレビなどで広く使
われている透過型の液晶表示装置には用いることができ
なかった。
して液晶表示装置を構成する構造も提案されているが、
一般にシリコン単結晶基板は可視光に対して不透明であ
るため反射型の液晶表示装置に用途が限定されてしま
い、現在パーソナルコンピュータやテレビなどで広く使
われている透過型の液晶表示装置には用いることができ
なかった。
【００１８】
【課題を解決するための手段】本発明は、画素スイッチ
ング素子を非晶質シリコン、または多結晶シリコン、ま
たは単結晶シリコンで形成し、かつ映像信号を一時保持
する保持容量を単結晶シリコン上に形成する絶縁層を誘
電体層として用いることにより、前記問題点を解決する
ものである。
ング素子を非晶質シリコン、または多結晶シリコン、ま
たは単結晶シリコンで形成し、かつ映像信号を一時保持
する保持容量を単結晶シリコン上に形成する絶縁層を誘
電体層として用いることにより、前記問題点を解決する
ものである。
【００１９】すなわち、本発明の液晶表示装置は、透明
基板と、周辺駆動回路を含む単結晶半導体基板と、前記
一対の基板に挟持された液晶材料と、からなる液晶表示
装置において、前記周辺駆動回路内の容量手段の誘電体
部に単結晶半導体上に形成した絶縁領域を用いることを
特徴とする。
基板と、周辺駆動回路を含む単結晶半導体基板と、前記
一対の基板に挟持された液晶材料と、からなる液晶表示
装置において、前記周辺駆動回路内の容量手段の誘電体
部に単結晶半導体上に形成した絶縁領域を用いることを
特徴とする。
【００２０】本発明の容量を構成する誘電体はシリコン
酸化膜はもちろん、シリコン窒化膜やＯＮＯ（OXIDIZED
NITRIDED OXIDE）膜などを用いてもよい。また、本発
明は透過型の液晶表示装置にはもちろん液晶の下部の透
明電極を光反射する金属電極に置き換え、画素の下部の
シリコン基板を削らなければ、反射型の液晶表示装置に
適用できるのは言うまでもない。
酸化膜はもちろん、シリコン窒化膜やＯＮＯ（OXIDIZED
NITRIDED OXIDE）膜などを用いてもよい。また、本発
明は透過型の液晶表示装置にはもちろん液晶の下部の透
明電極を光反射する金属電極に置き換え、画素の下部の
シリコン基板を削らなければ、反射型の液晶表示装置に
適用できるのは言うまでもない。
【００２１】本発明の液晶表示装置の周辺駆動回路の容
量手段の容量は、５ｐＦ〜２５ｐＦになる。
量手段の容量は、５ｐＦ〜２５ｐＦになる。
【００２２】本発明の容量手段は、オペアンプの位相補
償容量、ブートストラップ型シフトレジスタのブートス
トラップ容量、映像信号の保持容量などとして使うこと
ができる。また、本発明の半導体基板は、単結晶Ｓｉ基
板であることが望ましい。さらに、本発明の液晶表示装
置は、特に、各画素にスイッチング素子を備える、アク
ティブマトリックス型のとき大きな効果をもたらす。こ
のスイッチング素子は、薄膜トランジスタであることが
望ましく、単結晶Ｓｉ、多結晶Ｓｉ、非晶質Ｓｉのいず
れで、形成してもよい。
償容量、ブートストラップ型シフトレジスタのブートス
トラップ容量、映像信号の保持容量などとして使うこと
ができる。また、本発明の半導体基板は、単結晶Ｓｉ基
板であることが望ましい。さらに、本発明の液晶表示装
置は、特に、各画素にスイッチング素子を備える、アク
ティブマトリックス型のとき大きな効果をもたらす。こ
のスイッチング素子は、薄膜トランジスタであることが
望ましく、単結晶Ｓｉ、多結晶Ｓｉ、非晶質Ｓｉのいず
れで、形成してもよい。
【００２３】
【実施例】 （実施例１）図１は本発明の特徴をもっとも良く表す図
面であり、アクティブマトリックス液晶表示装置の断面
構造を示す。同図において、４０１は薄膜トランジスタ
のゲート電極、４０２は単結晶シリコン、多結晶シリコ
ン、非晶質シリコンなどからなる半導体層で薄膜トラン
ジスタのチャネル領域となる。４０３はソース電極、４
０４はドレイン電極である。４０５は層間絶縁層、４０
６は単結晶シリコン基板、４０７は配向膜、４０８は液
晶材、４０９は対向透明電極、４１０は層間膜、４１１
は遮光層、４１２はカラーフィルタ層である。モノクロ
表示パネルの場合にはこのカラーフィルタ層は存在しな
い。４１３は対向透明基板である。４１４は単結晶シリ
コン基板中に形成した基板と逆導電型の半導体拡散層で
トランジスタのチャネル領域となる。
面であり、アクティブマトリックス液晶表示装置の断面
構造を示す。同図において、４０１は薄膜トランジスタ
のゲート電極、４０２は単結晶シリコン、多結晶シリコ
ン、非晶質シリコンなどからなる半導体層で薄膜トラン
ジスタのチャネル領域となる。４０３はソース電極、４
０４はドレイン電極である。４０５は層間絶縁層、４０
６は単結晶シリコン基板、４０７は配向膜、４０８は液
晶材、４０９は対向透明電極、４１０は層間膜、４１１
は遮光層、４１２はカラーフィルタ層である。モノクロ
表示パネルの場合にはこのカラーフィルタ層は存在しな
い。４１３は対向透明基板である。４１４は単結晶シリ
コン基板中に形成した基板と逆導電型の半導体拡散層で
トランジスタのチャネル領域となる。
【００２４】４１５はゲート電極で本実施例では薄膜ト
ランジスタゲート電極４０１と同一工程で形成している
がこれに限るものではない。ゲート電極４１５とチャネ
ル領域４１４の間とは絶縁層を介して対向している。４
１６、４１７は単結晶基板中に形成したトランジスタの
ソース、ドレイン電極である。４１８は半導体拡散領域
４１４の電極である。４１９は透明画素電極でありドレ
イン電極４０４に接続する。４２０は画素電極部の電荷
を保持するための蓄積容量を形成する蓄積容量共通電極
であり、画素電極４１９との間に蓄積容量を構成する。
図１の等価回路図では省略している。
ランジスタゲート電極４０１と同一工程で形成している
がこれに限るものではない。ゲート電極４１５とチャネ
ル領域４１４の間とは絶縁層を介して対向している。４
１６、４１７は単結晶基板中に形成したトランジスタの
ソース、ドレイン電極である。４１８は半導体拡散領域
４１４の電極である。４１９は透明画素電極でありドレ
イン電極４０４に接続する。４２０は画素電極部の電荷
を保持するための蓄積容量を形成する蓄積容量共通電極
であり、画素電極４１９との間に蓄積容量を構成する。
図１の等価回路図では省略している。
【００２５】本実施例では単結晶シリコン基板中に形成
した単結晶トランジスタのゲート電極４１５とチャネル
領域４１４の反転層との間に形成される誘電体を使用し
て映像信号の保持容量とする。この誘電体は、シリコン
酸化物で形成されている。映像信号はゲート電極４１５
に保持され所望のタイミングで画素電極に記録される。
また画素領域は層間絶縁層４０５上に形成した薄膜トラ
ンジスタとそのドレイン電極と接続する透明画素電極４
１９とからなる。画素領域下部の単結晶シリコン基板は
図１に示したようにエッチング除去され可視光に対して
透明化される。
した単結晶トランジスタのゲート電極４１５とチャネル
領域４１４の反転層との間に形成される誘電体を使用し
て映像信号の保持容量とする。この誘電体は、シリコン
酸化物で形成されている。映像信号はゲート電極４１５
に保持され所望のタイミングで画素電極に記録される。
また画素領域は層間絶縁層４０５上に形成した薄膜トラ
ンジスタとそのドレイン電極と接続する透明画素電極４
１９とからなる。画素領域下部の単結晶シリコン基板は
図１に示したようにエッチング除去され可視光に対して
透明化される。
【００２６】以上のように、保持容量を単結晶基板上に
形成した絶縁膜を誘電体層として用いて構成し、画素領
域部は層間絶縁層上に薄膜トランジスタと透明電極を形
成し、その下部のシリコン基板層をエッチング除去する
ことで透明化する構造を取ることで、信頼性の高い保持
容量を有する透過型の液晶表示装置を実現することがで
きる。例えば単結晶シリコン上の酸化膜の絶縁耐圧は約
３ＭＶ／ｃｍあり、本液晶表示装置を１２Ｖで動作させ
る場合、酸化膜厚を４００Å以上に設定すれば十分な絶
縁耐圧が確保できる。それに対し、多結晶シリコンや非
結晶シリコン上の絶縁膜は上記で述べた理由により１０
００Å程度の膜厚が必要である。そのため、本発明と同
等の保持容量を形成しようとすると２．５倍の面積が必
要であり、チップサイズの増大を招いていた。
形成した絶縁膜を誘電体層として用いて構成し、画素領
域部は層間絶縁層上に薄膜トランジスタと透明電極を形
成し、その下部のシリコン基板層をエッチング除去する
ことで透明化する構造を取ることで、信頼性の高い保持
容量を有する透過型の液晶表示装置を実現することがで
きる。例えば単結晶シリコン上の酸化膜の絶縁耐圧は約
３ＭＶ／ｃｍあり、本液晶表示装置を１２Ｖで動作させ
る場合、酸化膜厚を４００Å以上に設定すれば十分な絶
縁耐圧が確保できる。それに対し、多結晶シリコンや非
結晶シリコン上の絶縁膜は上記で述べた理由により１０
００Å程度の膜厚が必要である。そのため、本発明と同
等の保持容量を形成しようとすると２．５倍の面積が必
要であり、チップサイズの増大を招いていた。
【００２７】図２から図９は、この構造を実現するため
の製法の模式説明図である。
の製法の模式説明図である。
【００２８】図２（ａ）は、ｎ型のＳｉ基板にｐ型のウ
ェルを作製する図である。基板上の形成した酸化膜にレ
ジストを使ってマスクし、ボロンイオンを注入してｐ型
ウェルを作製する。図２（ｂ）は、ＬＯＣＯＳ（素子間
分離のための酸化膜）形成用のレジストを貼りつける工
程を示す。表面酸化後ＳｉＮ（酸化窒化膜）を表面に堆
積させて、パターニングする。
ェルを作製する図である。基板上の形成した酸化膜にレ
ジストを使ってマスクし、ボロンイオンを注入してｐ型
ウェルを作製する。図２（ｂ）は、ＬＯＣＯＳ（素子間
分離のための酸化膜）形成用のレジストを貼りつける工
程を示す。表面酸化後ＳｉＮ（酸化窒化膜）を表面に堆
積させて、パターニングする。
【００２９】図３（ａ）は、ＬＯＣＯＳを形成した図を
示す。ＳｉＮを除去した領域に４００ｎｍ〜１５００ｎ
ｍの厚さの酸化膜ができるように１０００〜１１００℃
でＷｅｔ酸化する。図３（ｂ）は、表面にＳｉＮを形成
する工程を示す。熱ＣＶＤでＳｉＮ膜を５０ｎｍ〜３０
０ｎｍ堆積させる。このＳｉＮ膜はなくとも良い。図３
（ｃ）は、表面に画素ＴＦＴとなるポリシリコンを形成
する図を示す。多結晶Ｓｉを５０ｎｍ〜４００ｎｍ堆積
させて、パターニングし、ＴＦＴのソース・ドレインコ
ンタクト領域を形成する。その後、ＴＦＴのチャネルと
なるポリシリコンを１０ｎｍ〜１００ｎｍ堆積させる。
示す。ＳｉＮを除去した領域に４００ｎｍ〜１５００ｎ
ｍの厚さの酸化膜ができるように１０００〜１１００℃
でＷｅｔ酸化する。図３（ｂ）は、表面にＳｉＮを形成
する工程を示す。熱ＣＶＤでＳｉＮ膜を５０ｎｍ〜３０
０ｎｍ堆積させる。このＳｉＮ膜はなくとも良い。図３
（ｃ）は、表面に画素ＴＦＴとなるポリシリコンを形成
する図を示す。多結晶Ｓｉを５０ｎｍ〜４００ｎｍ堆積
させて、パターニングし、ＴＦＴのソース・ドレインコ
ンタクト領域を形成する。その後、ＴＦＴのチャネルと
なるポリシリコンを１０ｎｍ〜１００ｎｍ堆積させる。
【００３０】図４（ａ）は、ｐ型イオンを注入すること
により、ｎ型のＴＦＴのしきい値を調整する工程を示
す。１０12〜１０14ｃｍ-3のイオン密度で、イオン注入
を行う。図４（ｂ）は、ＴＦＴの上面以外の多結晶Ｓｉ
を取り除く工程を示す。図４（ｃ）は、ＴＦＴの下面以
外の窒化膜を除去し、周辺回路のみを露出させる工程を
示す。
により、ｎ型のＴＦＴのしきい値を調整する工程を示
す。１０12〜１０14ｃｍ-3のイオン密度で、イオン注入
を行う。図４（ｂ）は、ＴＦＴの上面以外の多結晶Ｓｉ
を取り除く工程を示す。図４（ｃ）は、ＴＦＴの下面以
外の窒化膜を除去し、周辺回路のみを露出させる工程を
示す。
【００３１】図５（ａ）は、ゲート電極用の多結晶Ｓｉ
を形成する工程を示す。図５（ｂ）は、ゲート電極をパ
ターニングする工程を示す。本工程により、画素ＴＦＴ
のゲート、周辺回路の単結晶トランジスタのゲート、及
び容量素子の上部電極が同時に形成できる。
を形成する工程を示す。図５（ｂ）は、ゲート電極をパ
ターニングする工程を示す。本工程により、画素ＴＦＴ
のゲート、周辺回路の単結晶トランジスタのゲート、及
び容量素子の上部電極が同時に形成できる。
【００３２】図６（ａ）は、ＴＦＴと周辺回路部にイオ
ン注入をし、ソース領域と、ドレイン領域を形成させる
工程を示す。ソースドレインは耐圧向上のためオフセッ
ト構造、ＬＤＤ構造、ＤＤＤ構造などを用いても良い。
図６（ｂ）は、層間膜の形成を示す。ＣＶＤでＰＳＧ膜
を堆積し、そこにコンタクトホールを形成する。
ン注入をし、ソース領域と、ドレイン領域を形成させる
工程を示す。ソースドレインは耐圧向上のためオフセッ
ト構造、ＬＤＤ構造、ＤＤＤ構造などを用いても良い。
図６（ｂ）は、層間膜の形成を示す。ＣＶＤでＰＳＧ膜
を堆積し、そこにコンタクトホールを形成する。
【００３３】図７（ａ）は、引き出し電極をなるＡｌ−
Ｓｉを堆積させる工程を示す。図７（ｂ）は、層間絶縁
膜を形成する工程を示す。図７（ｃ）は、裏面くりぬき
工程を示す。表面に保持用レジストを塗布した後、裏面
にもレジスト塗布・パターニングして、レジストをマス
クにして基板裏面をエッチング除去する。エッチングは
シリコン酸化膜に到達するまで行う。
Ｓｉを堆積させる工程を示す。図７（ｂ）は、層間絶縁
膜を形成する工程を示す。図７（ｃ）は、裏面くりぬき
工程を示す。表面に保持用レジストを塗布した後、裏面
にもレジスト塗布・パターニングして、レジストをマス
クにして基板裏面をエッチング除去する。エッチングは
シリコン酸化膜に到達するまで行う。
【００３４】図８（ａ）は、ＴＦＴの遮光用のＴｉＮを
ＴＦＴの上面に堆積させる工程を示す。図８（ｂ）は、
ＩＴＯなどで透明画素電極を形成する図を示す。前記遮
光用のＴｉＮとＩＴＯとで画素の保持容量を形成でき
る。
ＴＦＴの上面に堆積させる工程を示す。図８（ｂ）は、
ＩＴＯなどで透明画素電極を形成する図を示す。前記遮
光用のＴｉＮとＩＴＯとで画素の保持容量を形成でき
る。
【００３５】図９は、以上の基板を共通電極を持つ対向
基板と組み合わせて完成した液晶表示装置の断面図を示
す。
基板と組み合わせて完成した液晶表示装置の断面図を示
す。
【００３６】このような製法で、画像表示部のスイッチ
ング素子として、ＴＦＴ（薄膜トランジスタ）を使用し
ながら、周辺駆動回路のトランジスタや容量素子などを
単結晶シリコンで形成することができる。
ング素子として、ＴＦＴ（薄膜トランジスタ）を使用し
ながら、周辺駆動回路のトランジスタや容量素子などを
単結晶シリコンで形成することができる。
【００３７】本実施例では単結晶トランジスタのチャネ
ル部の反転層を容量に用いた例について説明したが本発
明はもちろんこれに限るものではない。半導体拡散層４
１４の電極４１８とゲート電極４１５との間でゲート電
極下のシリコン層が蓄積状態となるバイアス条件下で使
用してもよい。また、ゲート電極下のシリコン層に高濃
度の拡散層を形成しシリコン層を蓄積状態にして保持容
量の一方の電極として用いても良い。
ル部の反転層を容量に用いた例について説明したが本発
明はもちろんこれに限るものではない。半導体拡散層４
１４の電極４１８とゲート電極４１５との間でゲート電
極下のシリコン層が蓄積状態となるバイアス条件下で使
用してもよい。また、ゲート電極下のシリコン層に高濃
度の拡散層を形成しシリコン層を蓄積状態にして保持容
量の一方の電極として用いても良い。
【００３８】図１０は本実施例の等価回路図である。こ
の等価回路図では、本発明映像信号の保持容量は、８で
ある。また本実施例では各部スイッチについてＮ型ＭＯ
Ｓトランジスタを用いて説明してきたが、本発明はこれ
に限るものではなく、Ｐ型ＭＯＳトランジスタやＣＭＯ
Ｓトランジスタを用いても同様の効果が得られることは
言うまでもない。特にＣＭＯＳトランジスタを用いた場
合はスイッチのゲート容量による信号線３のフラレを低
減するためにダミーのスイッチを設けフラレを相殺する
ことが液晶にＤＣ電圧が印加されるのを防ぐために有効
である。
の等価回路図では、本発明映像信号の保持容量は、８で
ある。また本実施例では各部スイッチについてＮ型ＭＯ
Ｓトランジスタを用いて説明してきたが、本発明はこれ
に限るものではなく、Ｐ型ＭＯＳトランジスタやＣＭＯ
Ｓトランジスタを用いても同様の効果が得られることは
言うまでもない。特にＣＭＯＳトランジスタを用いた場
合はスイッチのゲート容量による信号線３のフラレを低
減するためにダミーのスイッチを設けフラレを相殺する
ことが液晶にＤＣ電圧が印加されるのを防ぐために有効
である。
【００３９】（実施例２）実施例２では、実施例１の構
成に加えて、透明電極（ＩＴＯ）を電極、Ｓｉ窒化膜も
しくは酸化膜を誘電体とした第２の保持容量を形成して
いる。図１１は実施例２の特徴をもっとも良く表す図で
ある。同図において６０１は蓄積容量共通電極４２０と
同一工程で形成される電極である。同図では省略してい
るが保持容量の電極４１５と接続されている。６０２は
画素電極４１９と同一工程で形成される電極であり、同
図に示したように保持容量のドレイン電極４１６と接続
している。同図では省略しているがソース電極４１７、
電極４１８と接続しておいても良い。以上の構成により
電極６０１と電極６０２との間に上記の保持容量と並列
に第二の保持容量が形成される。
成に加えて、透明電極（ＩＴＯ）を電極、Ｓｉ窒化膜も
しくは酸化膜を誘電体とした第２の保持容量を形成して
いる。図１１は実施例２の特徴をもっとも良く表す図で
ある。同図において６０１は蓄積容量共通電極４２０と
同一工程で形成される電極である。同図では省略してい
るが保持容量の電極４１５と接続されている。６０２は
画素電極４１９と同一工程で形成される電極であり、同
図に示したように保持容量のドレイン電極４１６と接続
している。同図では省略しているがソース電極４１７、
電極４１８と接続しておいても良い。以上の構成により
電極６０１と電極６０２との間に上記の保持容量と並列
に第二の保持容量が形成される。
【００４０】本実施例では単結晶上の絶縁膜を使用した
保持容量の上に画素部の蓄積容量と同一工程で形成する
第二の保持容量を積層することで製造工程及びチップサ
イズを増すことなく保持容量値を増すことができる。ま
たは所望の保持容量を設けるのに必要な面積を減らしチ
ップサイズを更に縮小することができる。例えば電極６
０１と電極６０２との間の層間膜厚が１０００Åで形成
すると第一実施例の保持容量の約７０％の面積で同等の
保持容量値を確保できる。
保持容量の上に画素部の蓄積容量と同一工程で形成する
第二の保持容量を積層することで製造工程及びチップサ
イズを増すことなく保持容量値を増すことができる。ま
たは所望の保持容量を設けるのに必要な面積を減らしチ
ップサイズを更に縮小することができる。例えば電極６
０１と電極６０２との間の層間膜厚が１０００Åで形成
すると第一実施例の保持容量の約７０％の面積で同等の
保持容量値を確保できる。
【００４１】また、本実施例では画素部の蓄積容量と同
一構造で第二の保持容量を形成しているがこれに限るも
のではなく、例えばゲート電極上に新たに多結晶シリコ
ンなどの電極層を形成して第二の保持容量をしてもチッ
プサイズの縮小という本実施例の効果はなんら変わるも
のではない。
一構造で第二の保持容量を形成しているがこれに限るも
のではなく、例えばゲート電極上に新たに多結晶シリコ
ンなどの電極層を形成して第二の保持容量をしてもチッ
プサイズの縮小という本実施例の効果はなんら変わるも
のではない。
【００４２】（実施例３）実施例３では、保持容量を形
成する代わりにアンプを設け、アンプのゲート容量に映
像信号を保持しそれをアンプでバッファもしくは増幅し
て画素に転送するものである。図１２本実施例３の特徴
を最も良く表す図である。同図において７０１はアンプ
である。図１３にこのアンプの一例を示す。同図におい
て８０１は信号入力端子で映像信号転送スイッチ７と接
続する。８０２は出力端子であり第二の映像信号転送ス
イッチ９と接続する。８０３は負荷抵抗、８０４はＭＯ
Ｓ（METAL OXIDE SILICON)トランジスタ、８０５は電源
端子、８０６は接地端子であり、以上でソースフォロワ
アンプを構成している。
成する代わりにアンプを設け、アンプのゲート容量に映
像信号を保持しそれをアンプでバッファもしくは増幅し
て画素に転送するものである。図１２本実施例３の特徴
を最も良く表す図である。同図において７０１はアンプ
である。図１３にこのアンプの一例を示す。同図におい
て８０１は信号入力端子で映像信号転送スイッチ７と接
続する。８０２は出力端子であり第二の映像信号転送ス
イッチ９と接続する。８０３は負荷抵抗、８０４はＭＯ
Ｓ（METAL OXIDE SILICON)トランジスタ、８０５は電源
端子、８０６は接地端子であり、以上でソースフォロワ
アンプを構成している。
【００４３】前記の実施例のように保持容量に保持した
映像信号を所定のタイミングで画素に転送する構成では
映像信号は保持容量と信号線の容量との容量分割で読み
出されるため、読み出しゲインを確保するために信号線
容量に対して保持容量の大きさを大きくする必要があっ
た。本実施例では信号の読み出しゲインはアンプの構成
で一意に決まるので信号を保持するＭＯＳトランジスタ
８０４のゲート部の面積を前記実施例に比べて小さくす
ることができ、信頼性が一段と向上する。
映像信号を所定のタイミングで画素に転送する構成では
映像信号は保持容量と信号線の容量との容量分割で読み
出されるため、読み出しゲインを確保するために信号線
容量に対して保持容量の大きさを大きくする必要があっ
た。本実施例では信号の読み出しゲインはアンプの構成
で一意に決まるので信号を保持するＭＯＳトランジスタ
８０４のゲート部の面積を前記実施例に比べて小さくす
ることができ、信頼性が一段と向上する。
【００４４】本実施例では抵抗負荷型のソースフォロワ
アンプを例に説明したがこれに限るものではなく、定電
流負荷型のソースフォロワアンプや差動増幅型アンプな
どで構成しても同様の効果が得られることは言うまでも
ない。
アンプを例に説明したがこれに限るものではなく、定電
流負荷型のソースフォロワアンプや差動増幅型アンプな
どで構成しても同様の効果が得られることは言うまでも
ない。
【００４５】（実施例４）実施例４は本発明を液晶表示
装置の駆動回路に応用し、ブーストストラップ型シフト
レジスタに適用した例である。図１４は、ブーストスト
ラップ型シフトレジスタの回路を示す。図１４におい
て、１０１は駆動トランジスタ、１０２はプリチャージ
トランジスタ、１０３は第１の駆動パルスを伝える第１
のクロック線、１０４は第２の駆動パルスを伝える第２
のクロック線、１０５は容量素子、１０６はスタートパ
ルス入力端、１０９はシフトレジスタの出力端子、１１
０は駆動トランジスタ１０１のゲート線をＧＮＤに落と
すリセットトランジスタである。
装置の駆動回路に応用し、ブーストストラップ型シフト
レジスタに適用した例である。図１４は、ブーストスト
ラップ型シフトレジスタの回路を示す。図１４におい
て、１０１は駆動トランジスタ、１０２はプリチャージ
トランジスタ、１０３は第１の駆動パルスを伝える第１
のクロック線、１０４は第２の駆動パルスを伝える第２
のクロック線、１０５は容量素子、１０６はスタートパ
ルス入力端、１０９はシフトレジスタの出力端子、１１
０は駆動トランジスタ１０１のゲート線をＧＮＤに落と
すリセットトランジスタである。
【００４６】本実施例の動作を図１５に示した駆動パル
スタイミング図を用いて説明する。図１５において、ス
タートパルスが端子１０６よりシフトレジスタ第１段の
駆動トランジスタ１０１のゲートに印加され、駆動トラ
ンジスタ１０１がオンする。次に第１の駆動パルスが第
１のクロック線１０３より印加されると、出力１０９
（１）にシフトパルスが出力されると同時に次段の駆動
トランジスタのゲートがプリチャージトランジスタ１０
２を通してプリチャージされる。以下、駆動パルスが交
互に印加されると、順次出力端子１０９（２），１０９
（３）…にシフトパルスが出力されていく。
スタイミング図を用いて説明する。図１５において、ス
タートパルスが端子１０６よりシフトレジスタ第１段の
駆動トランジスタ１０１のゲートに印加され、駆動トラ
ンジスタ１０１がオンする。次に第１の駆動パルスが第
１のクロック線１０３より印加されると、出力１０９
（１）にシフトパルスが出力されると同時に次段の駆動
トランジスタのゲートがプリチャージトランジスタ１０
２を通してプリチャージされる。以下、駆動パルスが交
互に印加されると、順次出力端子１０９（２），１０９
（３）…にシフトパルスが出力されていく。
【００４７】この時、駆動トランジスタ１０１のゲート
チャージをアシストする、容量１０５に本発明を適用す
ることで、ノイズの少ない信号を各画素に転送すること
ができる。また、容量１０５も、容易に形成できる。
チャージをアシストする、容量１０５に本発明を適用す
ることで、ノイズの少ない信号を各画素に転送すること
ができる。また、容量１０５も、容易に形成できる。
【００４８】（実施例５）実施例５は本発明を液晶表示
装置内のモニタ回路に応用した例である。図１６はモニ
タ回路を含めて、液晶表示装置の回路を示す。同図にお
いて１００１はモニタアンプで、たとえばオペアンプ
（演算増幅回路）、１００２はオペアンプの位相補償容
量、１００３はモニタ出力端子である。
装置内のモニタ回路に応用した例である。図１６はモニ
タ回路を含めて、液晶表示装置の回路を示す。同図にお
いて１００１はモニタアンプで、たとえばオペアンプ
（演算増幅回路）、１００２はオペアンプの位相補償容
量、１００３はモニタ出力端子である。
【００４９】液晶表示装置内にモニタを設けることで各
部に所望の信号が書き込まれているかを電気的に確認す
ることができる。このモニタは信頼性も高い。また、モ
ニタアンプの位相補償用容量は本発明の構成により容易
に形成することができる。
部に所望の信号が書き込まれているかを電気的に確認す
ることができる。このモニタは信頼性も高い。また、モ
ニタアンプの位相補償用容量は本発明の構成により容易
に形成することができる。
【００５０】また、本実施例では信号入力端１０にモニ
タアンプを接続した場合を例にとって説明したが、それ
に限るものではなく、信号線、ゲート線、シフトレジス
タ、画素、等のモニタ回路にも応用できることはいうま
でもない。
タアンプを接続した場合を例にとって説明したが、それ
に限るものではなく、信号線、ゲート線、シフトレジス
タ、画素、等のモニタ回路にも応用できることはいうま
でもない。
【００５１】
【発明の効果】映像信号を一時保持する保持容量は単結
晶シリコン上に形成された絶縁層を誘電体層として用い
るので、小さくて大きな保持容量を作製することができ
る。この結果、本発明を用いた液晶表示装置は、高解像
度が得られ、フリッカを抑制した高い信頼性を持った装
置になる。ひいては、本発明により、高画質の液晶テレ
ビジョン、液晶プロジェクタテレビ、液晶ビューファイ
ンダ、液晶ヘッドマウントディスプレイ、コンピュータ
ディスプレイなどを実現することができる。
晶シリコン上に形成された絶縁層を誘電体層として用い
るので、小さくて大きな保持容量を作製することができ
る。この結果、本発明を用いた液晶表示装置は、高解像
度が得られ、フリッカを抑制した高い信頼性を持った装
置になる。ひいては、本発明により、高画質の液晶テレ
ビジョン、液晶プロジェクタテレビ、液晶ビューファイ
ンダ、液晶ヘッドマウントディスプレイ、コンピュータ
ディスプレイなどを実現することができる。
【図１】実施例１の模式断面図
【図２】実施例１の製法の説明図
【図３】実施例１の製法の説明図
【図４】実施例１の製法の説明図
【図５】実施例１の製法の説明図
【図６】実施例１の製法の説明図
【図７】実施例１の製法の説明図
【図８】実施例１の製法の説明図
【図９】実施例１の製法の説明図
【図１０】実施例１の液晶表示装置の等価回路図
【図１１】実施例２の模式断面図
【図１２】実施例３の等価回路図
【図１３】実施例３の等価回路図
【図１４】ブーストストラップ型シフトレジスタの回路
図
図
【図１５】ブーストストラップ型シフトレジスタの駆動
パルスタイミング図
パルスタイミング図
【図１６】モニタ回路を含む液晶表示装置の回路図
【図１７】液晶表示装置の等価回路図
【図１８】液晶表示装置の駆動タイミング図
【図１９】液晶表示装置の透過率変化図と動作説明図
【図２０】液晶表示装置の駆動タイミング図
４０１ ゲート電極 ４０２ チャンネル領域 ４０３ ソース電極 ４０４ ドレイン電極 ４０５ 層間絶縁層 ４０６ 単結晶基板 ４０７ 配向膜 ４０８ 液晶材料 ４０９ 対向透明電極 ４１０ 層間層 ４１１ 遮光層 ４１２ カラーフィルタ層 ４１３ 対向透明基板 ４１４ 単結晶Ｓｉのチャンネル領域 ４１５ ゲート電極 ４１６ ソース電極 ４１７ ドレイン電極 ４１８ 電極 ４１９ 透明画素電極 ４２０ 蓄積容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮脇 守 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内
Claims (8)
- 【請求項１】 透明基板と、周辺駆動回路を含む単結晶
半導体基板と、前記一対の基板に挟持された液晶材料
と、からなる液晶表示装置において、 前記周辺駆動回路内の容量手段の誘電体部に単結晶半導
体上に形成した絶縁領域を用いることを特徴とする液晶
表示装置。 - 【請求項２】 前記容量手段は、オペアンプの位相補償
容量である請求項１に記載の液晶表示装置。 - 【請求項３】 前記容量手段は、ブートストラップ型シ
フトレジスタのブートストラップ容量である請求項１に
記載の液晶表示装置。 - 【請求項４】 前記容量手段は、映像信号の保持容量で
ある請求項１に記載の液晶表示装置。 - 【請求項５】 前記単結晶半導体基板は、単結晶Ｓｉ基
板である請求項１ないし４のいずれか１項に記載の液晶
表示装置。 - 【請求項６】 前記単結晶半導体基板には、データ信号
配線と走査信号配線が配され、前記データ信号配線と前
記走査信号配線とが交差する位置には、スイッチング素
子が設けられる請求項１ないし５のいずれか１項に記載
のアクティブマトリックス液晶表示装置。 - 【請求項７】 前記スイッチング素子は、薄膜トランジ
スタである請求項６に記載のアクティブマトリックス液
晶表示装置。 - 【請求項８】 前記薄膜トランジスタは多結晶Ｓｉであ
る請求項７に記載のアクティブマトリックス液晶表示装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11456595A JP3093604B2 (ja) | 1994-06-20 | 1995-05-12 | 液晶表示装置 |
| US08/490,300 US5886365A (en) | 1994-06-20 | 1995-06-14 | Liquid crystal display device having a capacitator in the peripheral driving circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-137323 | 1994-06-20 | ||
| JP13732394 | 1994-06-20 | ||
| JP11456595A JP3093604B2 (ja) | 1994-06-20 | 1995-05-12 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0869013A true JPH0869013A (ja) | 1996-03-12 |
| JP3093604B2 JP3093604B2 (ja) | 2000-10-03 |
Family
ID=26453306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11456595A Expired - Fee Related JP3093604B2 (ja) | 1994-06-20 | 1995-05-12 | 液晶表示装置 |
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| Country | Link |
|---|---|
| US (1) | US5886365A (ja) |
| JP (1) | JP3093604B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010204668A (ja) * | 2009-03-05 | 2010-09-16 | Samsung Electronics Co Ltd | ゲート駆動装置及びこれを含む表示装置 |
| WO2013001984A1 (ja) * | 2011-06-27 | 2013-01-03 | シャープ株式会社 | 液晶表示パネル及び液晶表示装置 |
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| US6900855B1 (en) | 1995-10-12 | 2005-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device having resin black matrix over counter substrate |
| JPH09105953A (ja) | 1995-10-12 | 1997-04-22 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JP3571887B2 (ja) * | 1996-10-18 | 2004-09-29 | キヤノン株式会社 | アクティブマトリクス基板及び液晶装置 |
| US6088070A (en) | 1997-01-17 | 2000-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode |
| JP3641342B2 (ja) * | 1997-03-07 | 2005-04-20 | Ｔｄｋ株式会社 | 半導体装置及び有機ｅｌディスプレイ装置 |
| JP3270821B2 (ja) * | 1997-03-12 | 2002-04-02 | シャープ株式会社 | 反射型液晶表示装置およびその製造方法 |
| JP3784491B2 (ja) * | 1997-03-28 | 2006-06-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型の表示装置 |
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| US6277679B1 (en) | 1998-11-25 | 2001-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film transistor |
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-
1995
- 1995-05-12 JP JP11456595A patent/JP3093604B2/ja not_active Expired - Fee Related
- 1995-06-14 US US08/490,300 patent/US5886365A/en not_active Expired - Lifetime
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| JP3093604B2 (ja) | 2000-10-03 |
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