JPH0869011A - アクティブマトリクス型液晶表示装置およびその製法 - Google Patents
アクティブマトリクス型液晶表示装置およびその製法Info
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- JPH0869011A JPH0869011A JP6206894A JP20689494A JPH0869011A JP H0869011 A JPH0869011 A JP H0869011A JP 6206894 A JP6206894 A JP 6206894A JP 20689494 A JP20689494 A JP 20689494A JP H0869011 A JPH0869011 A JP H0869011A
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Abstract
(57)【要約】
【構成】ゲート電極の直下または直上の全面にゲート絶
縁膜／半導体膜を有する薄膜トランジスタを画素のスイ
ッチング素子としたアクティブマトリクス型液晶表示装
置において、前記画素の偶数列の平面構造と奇数列の平
面構造が互いにミラー反転した構造に形成したアクティ
ブマトリクス型液晶表示装置。 【効果】寄生ＴＦＴのチャネル長（ソース電極５−１と
隣接画素のドレイン電極４−２との距離）を従来のそれ
より長くできるので隣接画素のドレイン電極から印加さ
れる表示信号電圧の影響を緩和でき、従来、隣接画素の
表示信号電圧の混入の防止を目的に設けられたドレイン
電極は不要となり、開口率や歩留まりの低下が抑制され
る。
縁膜／半導体膜を有する薄膜トランジスタを画素のスイ
ッチング素子としたアクティブマトリクス型液晶表示装
置において、前記画素の偶数列の平面構造と奇数列の平
面構造が互いにミラー反転した構造に形成したアクティ
ブマトリクス型液晶表示装置。 【効果】寄生ＴＦＴのチャネル長（ソース電極５−１と
隣接画素のドレイン電極４−２との距離）を従来のそれ
より長くできるので隣接画素のドレイン電極から印加さ
れる表示信号電圧の影響を緩和でき、従来、隣接画素の
表示信号電圧の混入の防止を目的に設けられたドレイン
電極は不要となり、開口率や歩留まりの低下が抑制され
る。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に係り、特
に、少ないマスク数で形成したスタガー型薄膜トランジ
スタを画素のスイッチング素子とするアクティブマトリ
クス型液晶表示装置に関するものである。
に、少ないマスク数で形成したスタガー型薄膜トランジ
スタを画素のスイッチング素子とするアクティブマトリ
クス型液晶表示装置に関するものである。
【０００２】
【従来の技術】従来、スタガー型薄膜トランジスタを画
素のスイッチング素子として用いたアクティブマトリク
ス型液晶表示装置は、例えば、ＳＩＤ（Ｓociety for
Ｉnformation Ｄisplay）９２ ＤＩＧＥＳＴ ｐｐ．
６１９〜６２２に記載されている。
素のスイッチング素子として用いたアクティブマトリク
ス型液晶表示装置は、例えば、ＳＩＤ（Ｓociety for
Ｉnformation Ｄisplay）９２ ＤＩＧＥＳＴ ｐｐ．
６１９〜６２２に記載されている。
【０００３】図９は正スタガー型薄膜トランジスタを画
素のスイッチング素子として用いた従来の画素部の平面
構造を示したものである。図中において、１はドレイン
電極（ＩＴＯ）、２はソース電極（ＩＴＯ）、３はゲー
ト電極（Ａｌ）、３０は隣接した画素のドレイン電極か
ら印加される表示信号電圧の混入を防止する目的で設置
されたドレイン電極（ＩＴＯ）であり、ソース電極（Ｉ
ＴＯ）２は画素電極も兼用している。また、図９中には
示していないが、半導体膜／ゲート絶縁膜／ゲート電極
は一枚のホトマスクを用いて一括加工されているので、
ゲート電極３の直下には半導体膜／ゲート絶縁膜が存在
している。
素のスイッチング素子として用いた従来の画素部の平面
構造を示したものである。図中において、１はドレイン
電極（ＩＴＯ）、２はソース電極（ＩＴＯ）、３はゲー
ト電極（Ａｌ）、３０は隣接した画素のドレイン電極か
ら印加される表示信号電圧の混入を防止する目的で設置
されたドレイン電極（ＩＴＯ）であり、ソース電極（Ｉ
ＴＯ）２は画素電極も兼用している。また、図９中には
示していないが、半導体膜／ゲート絶縁膜／ゲート電極
は一枚のホトマスクを用いて一括加工されているので、
ゲート電極３の直下には半導体膜／ゲート絶縁膜が存在
している。
【０００４】上記平面構造では、ゲート電極３の直下に
は、全面に半導体膜／ゲート絶縁膜が形成されているの
で、ゲート電極３に薄膜トランジスタ（以下、ＴＦＴと
云う）をオン状態にする電圧が印加された時には、ゲー
ト電極３の直下の半導体膜は全て導電状態になる。即
ち、寄生ＴＦＴが形成される。従って、隣接した画素の
ドレイン電極１−２から印加される表示信号電圧の混入
を防止するため、図９に示すように、ゲート電極３下で
ソース電極２−２をドレイン電極１−１と、それに逆Ｌ
字形に接続されたドレイン電極３０−１とによって挾み
込んだ平面構造を有している。
は、全面に半導体膜／ゲート絶縁膜が形成されているの
で、ゲート電極３に薄膜トランジスタ（以下、ＴＦＴと
云う）をオン状態にする電圧が印加された時には、ゲー
ト電極３の直下の半導体膜は全て導電状態になる。即
ち、寄生ＴＦＴが形成される。従って、隣接した画素の
ドレイン電極１−２から印加される表示信号電圧の混入
を防止するため、図９に示すように、ゲート電極３下で
ソース電極２−２をドレイン電極１−１と、それに逆Ｌ
字形に接続されたドレイン電極３０−１とによって挾み
込んだ平面構造を有している。
【０００５】
【発明が解決しようとする課題】しかし、上記平面構造
では、隣接した画素のドレイン電極１−２に印加される
表示信号電圧の混入を防止する目的で設置されたドレイ
ン電極３０−１のために開口率（１画素内の有効画像面
積を１画素の面積で割った値）が低下し、また、ゲート
電極３とドレイン電極１との交差部の面積が増大するの
で、ゲート／ドレイン間の短絡の確率が増大する。
では、隣接した画素のドレイン電極１−２に印加される
表示信号電圧の混入を防止する目的で設置されたドレイ
ン電極３０−１のために開口率（１画素内の有効画像面
積を１画素の面積で割った値）が低下し、また、ゲート
電極３とドレイン電極１との交差部の面積が増大するの
で、ゲート／ドレイン間の短絡の確率が増大する。
【０００６】本発明の目的は、ゲート電極３の直下全面
に設けたゲート絶縁膜／半導体膜を有する薄膜トランジ
スタを画素のスイッチング素子として使用し、開口率や
歩留まりの低下が少ないアクティブマトリクス型液晶表
示装置を提供することにある。
に設けたゲート絶縁膜／半導体膜を有する薄膜トランジ
スタを画素のスイッチング素子として使用し、開口率や
歩留まりの低下が少ないアクティブマトリクス型液晶表
示装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の要旨は次のとおりである。
明の要旨は次のとおりである。
【０００８】（１） ゲート電極の直下または直上の全
面にゲート絶縁膜／半導体膜を有する薄膜トランジスタ
を画素のスイッチング素子としたアクティブマトリクス
型液晶表示装置において、前記画素の偶数列の平面構造
と奇数列の平面構造が互いにミラー反転した構造に形成
されているアクティブマトリクス型液晶表示装置。
面にゲート絶縁膜／半導体膜を有する薄膜トランジスタ
を画素のスイッチング素子としたアクティブマトリクス
型液晶表示装置において、前記画素の偶数列の平面構造
と奇数列の平面構造が互いにミラー反転した構造に形成
されているアクティブマトリクス型液晶表示装置。
【０００９】（２） 前記画素のドレイン線とこれに隣
接する画素のドレイン線との間隔が、前記画素隔間の
１.３倍以上空けて形成されている。
接する画素のドレイン線との間隔が、前記画素隔間の
１.３倍以上空けて形成されている。
【００１０】（３） 前記薄膜トランジスタがスタガー
構造であり、ソース電極，ドレイン電極および画素電極
がＩＴＯ（Ｉndium Ｔin Ｏxide）膜により形成されて
いる。
構造であり、ソース電極，ドレイン電極および画素電極
がＩＴＯ（Ｉndium Ｔin Ｏxide）膜により形成されて
いる。
【００１１】（４） 前記薄膜トランジスタのソース電
極およびドレイン電極の端部が順テーパー状に形成さ
れ、前記順テーパー角が２０度以下に形成されている。
極およびドレイン電極の端部が順テーパー状に形成さ
れ、前記順テーパー角が２０度以下に形成されている。
【００１２】（５） ゲート電極の直下または直上の全
面にゲート絶縁膜／半導体膜を有する薄膜トランジスタ
を画素のスイッチング素子に使用したアクティブマトリ
クス型液晶表示装置の製法において、前記薄膜トランジ
スタは、ガラス基板上にＣｒを成膜しパターン加工後、
半導体膜およびゲート絶縁膜を順次成膜した後、一括加
工後、ＩＴＯ膜を成膜，加工し、その後、保護膜を成
膜，加工する工程により形成するアクティブマトリクス
型液晶表示装置の製法にある。
面にゲート絶縁膜／半導体膜を有する薄膜トランジスタ
を画素のスイッチング素子に使用したアクティブマトリ
クス型液晶表示装置の製法において、前記薄膜トランジ
スタは、ガラス基板上にＣｒを成膜しパターン加工後、
半導体膜およびゲート絶縁膜を順次成膜した後、一括加
工後、ＩＴＯ膜を成膜，加工し、その後、保護膜を成
膜，加工する工程により形成するアクティブマトリクス
型液晶表示装置の製法にある。
【００１３】
【作用】本発明における平面構造では、図２に例示すよ
うに、奇数列の画素の平面構造と偶数列の画素の平面構
造とは線対称になり、寄生ＴＦＴのチャネル長Ｌ（ソー
ス電極５−１と、それと隣接した画素のドレイン電極４
−２間との距離）は、従来のそれより長くなる。その結
果、隣接した画素のドレイン電極４−２から印加される
表示信号電圧の影響を緩和することができる。
うに、奇数列の画素の平面構造と偶数列の画素の平面構
造とは線対称になり、寄生ＴＦＴのチャネル長Ｌ（ソー
ス電極５−１と、それと隣接した画素のドレイン電極４
−２間との距離）は、従来のそれより長くなる。その結
果、隣接した画素のドレイン電極４−２から印加される
表示信号電圧の影響を緩和することができる。
【００１４】例えば、１０インチ対角で７６８×１０２
４画素を有する液晶表示装置（ドレイン振幅５Ｖ、ＴＦ
Ｔの電界効果移動度０.５ｃｍ2／Ｖs、ドレイン電極幅
１０μｍ）を想定した場合、従来平面構造では、寄生Ｔ
ＦＴがオン状態になる時間は約１４μｓとなり１ライン
の選択時間２２μｓより短い。よって、表示信号電圧の
混入を防止する電極３０を設けなければ画質が劣化す
る。
４画素を有する液晶表示装置（ドレイン振幅５Ｖ、ＴＦ
Ｔの電界効果移動度０.５ｃｍ2／Ｖs、ドレイン電極幅
１０μｍ）を想定した場合、従来平面構造では、寄生Ｔ
ＦＴがオン状態になる時間は約１４μｓとなり１ライン
の選択時間２２μｓより短い。よって、表示信号電圧の
混入を防止する電極３０を設けなければ画質が劣化す
る。
【００１５】ここで、寄生ＴＦＴがオフからオン状態に
なる時間Ｔは、Ｔ＝Ｌ2／（μFE・ＶSD）で計算でき、
Ｌは寄生ＴＦＴのチャネル長、μFEは電界効果移動度、
ＶSDはソース／ドレイン間電圧である。
なる時間Ｔは、Ｔ＝Ｌ2／（μFE・ＶSD）で計算でき、
Ｌは寄生ＴＦＴのチャネル長、μFEは電界効果移動度、
ＶSDはソース／ドレイン間電圧である。
【００１６】一方、本発明の電極構造では、寄生ＴＦＴ
がオン状態になる時間は約４７μｓである。従って、図
９で示した隣接した画素のドレイン電極１から印加され
る表示信号電圧の混入を防止する目的で設置されるドレ
イン電極３０は不要となる。また、ドレイン電極３０が
ないので、開口率や歩留まりの低下を抑制することがで
きる。
がオン状態になる時間は約４７μｓである。従って、図
９で示した隣接した画素のドレイン電極１から印加され
る表示信号電圧の混入を防止する目的で設置されるドレ
イン電極３０は不要となる。また、ドレイン電極３０が
ないので、開口率や歩留まりの低下を抑制することがで
きる。
【００１７】なお、任意の画素のドレイン線とこれに隣
接する画素のドレイン線との間隔は、従来の隣接するド
レイン線との間隔より１.３倍以上あれば１ラインの選
択時間内に寄生ＴＦＴがオン状態になることはない。従
って、従来の隣接するドレイン線間との間隔より１.３
倍以上あれば目的は達成される。
接する画素のドレイン線との間隔は、従来の隣接するド
レイン線との間隔より１.３倍以上あれば１ラインの選
択時間内に寄生ＴＦＴがオン状態になることはない。従
って、従来の隣接するドレイン線間との間隔より１.３
倍以上あれば目的は達成される。
【００１８】また、上記平面構造を、ゲート電極３の直
上に、全面にゲート絶縁膜／半導体膜を設けた薄膜トラ
ンジスタ（逆スタガー型ＴＦＴ）を画素のスイッチング
素子として使用するアクティブマトリクス型液晶表示装
置に適用した場合も、同様の効果が得られる。なお、類
似の平面構造としては、例えば、特開平２−２４４１２
５号公報に記載された構造があるが、これは、ゲート電
極の直下では半導体膜は島状に形成されているので、本
発明の構造とは異なるものである。
上に、全面にゲート絶縁膜／半導体膜を設けた薄膜トラ
ンジスタ（逆スタガー型ＴＦＴ）を画素のスイッチング
素子として使用するアクティブマトリクス型液晶表示装
置に適用した場合も、同様の効果が得られる。なお、類
似の平面構造としては、例えば、特開平２−２４４１２
５号公報に記載された構造があるが、これは、ゲート電
極の直下では半導体膜は島状に形成されているので、本
発明の構造とは異なるものである。
【００１９】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００２０】〔実施例 １〕図１は、本発明の画素部の
平面構造の一実施例を示し、１はドレイン電極（ＩＴ
Ｏ）、２はソース電極（ＩＴＯ）、３はゲート電極（Ａ
ｌ）である。これは、正スタガーＴＦＴを画素のスイッ
チング素子としてアクティブマトリクス型液晶表示装置
に適用したものであり、画素部は、ガラス基板（図示省
略）上にＩＴＯを成膜した後加工し、ドレイン電極１、
ソース電極２を形成し、その後、半導体膜、ゲート絶縁
膜、Ａｌ膜を順次成膜し、これらの膜を一括加工するこ
とにより、ゲート電極３を形成する。従って、ゲート電
極３の直下には、全面に半導体膜／ゲート絶縁膜が形成
されている。
平面構造の一実施例を示し、１はドレイン電極（ＩＴ
Ｏ）、２はソース電極（ＩＴＯ）、３はゲート電極（Ａ
ｌ）である。これは、正スタガーＴＦＴを画素のスイッ
チング素子としてアクティブマトリクス型液晶表示装置
に適用したものであり、画素部は、ガラス基板（図示省
略）上にＩＴＯを成膜した後加工し、ドレイン電極１、
ソース電極２を形成し、その後、半導体膜、ゲート絶縁
膜、Ａｌ膜を順次成膜し、これらの膜を一括加工するこ
とにより、ゲート電極３を形成する。従って、ゲート電
極３の直下には、全面に半導体膜／ゲート絶縁膜が形成
されている。
【００２１】この平面構造では、奇数列の画素の平面構
造と偶数列の画素の平面構造とは線対称になるので、寄
生ＴＦＴのチャネル長Ｌ（ソース電極２−１と隣接した
画素のドレイン電極１−２間との距離）は、従来のもの
より長くなる。その結果、隣接した画素のドレイン電極
１−２から印加される表示信号電圧の影響は緩和され
る。従って、隣接した画素のドレイン電極１−２から印
加される表示信号電圧の混入を防止する目的で設置され
る従来のドレイン電極３０は不要となり、開口率や歩留
まりの低下を防止することができる。
造と偶数列の画素の平面構造とは線対称になるので、寄
生ＴＦＴのチャネル長Ｌ（ソース電極２−１と隣接した
画素のドレイン電極１−２間との距離）は、従来のもの
より長くなる。その結果、隣接した画素のドレイン電極
１−２から印加される表示信号電圧の影響は緩和され
る。従って、隣接した画素のドレイン電極１−２から印
加される表示信号電圧の混入を防止する目的で設置され
る従来のドレイン電極３０は不要となり、開口率や歩留
まりの低下を防止することができる。
【００２２】また、この平面構造ではソース電極２−１
とそのドレイン電極１−１と、隣接したドレイン電極１
−２との間隔は異なる。
とそのドレイン電極１−１と、隣接したドレイン電極１
−２との間隔は異なる。
【００２３】〔実施例 ２〕図２は、本発明の画素部の
平面構造の他の一実施例を示し、４はドレイン電極（Ｃ
ｒ）、５はソース電極（Ｃｒ）、６はゲート電極（Ｃ
ｒ）、７は画素電極（ＩＴＯ）である。これは、正スタ
ガーＴＦＴを画素のスイッチング素子としてアクティブ
マトリクス型液晶表示装置に適用したものであり、画素
部は、ガラス基板（図示省略）上にＣｒを成膜した後加
工し、ドレイン電極４、ソース電極５を形成し、その
後、半導体膜、ゲート絶縁膜、Ｃｒ膜を順次成膜し、こ
れらの膜を一括加工することにより、ゲート電極６を形
成し、その後、ＩＴＯを成膜，加工することにより画素
電極７が形成する。従って、ゲート電極６の直下には、
全面に半導体膜／ゲート絶縁膜が形成されている。
平面構造の他の一実施例を示し、４はドレイン電極（Ｃ
ｒ）、５はソース電極（Ｃｒ）、６はゲート電極（Ｃ
ｒ）、７は画素電極（ＩＴＯ）である。これは、正スタ
ガーＴＦＴを画素のスイッチング素子としてアクティブ
マトリクス型液晶表示装置に適用したものであり、画素
部は、ガラス基板（図示省略）上にＣｒを成膜した後加
工し、ドレイン電極４、ソース電極５を形成し、その
後、半導体膜、ゲート絶縁膜、Ｃｒ膜を順次成膜し、こ
れらの膜を一括加工することにより、ゲート電極６を形
成し、その後、ＩＴＯを成膜，加工することにより画素
電極７が形成する。従って、ゲート電極６の直下には、
全面に半導体膜／ゲート絶縁膜が形成されている。
【００２４】上記の製法では、順テーパー加工が容易な
Ｃｒをドレイン４，ソース５の電極に用いているので、
ドレイン４／ソース５の電極上に堆積される膜の付周り
が優れている。従って、半導体の膜厚を極めて薄く（２
０ｎｍ以下）でき、ＴＦＴの電気的特性が向上する。ま
た、ドレイン電極４にＣｒを用いることにより、ドレイ
ン電極４を低抵抗化できる。なお、それ以外の平面構造
の効果に関しては、実施例１の平面構造の効果と同じな
ので省略する。
Ｃｒをドレイン４，ソース５の電極に用いているので、
ドレイン４／ソース５の電極上に堆積される膜の付周り
が優れている。従って、半導体の膜厚を極めて薄く（２
０ｎｍ以下）でき、ＴＦＴの電気的特性が向上する。ま
た、ドレイン電極４にＣｒを用いることにより、ドレイ
ン電極４を低抵抗化できる。なお、それ以外の平面構造
の効果に関しては、実施例１の平面構造の効果と同じな
ので省略する。
【００２５】〔実施例 ３〕図３は、本発明の画素部の
平面構造の他の一実施例を示し、本発明の画素部の平面
構造の拡張例である。その特徴は、ゲート電極６と画素
電極７の一部７’が重なって、その部分に容量を形成す
るようにしたことである。この容量は、等価的には、画
素部の液晶容量と並列して備えられているので、液晶容
量のドレイン電圧の依存性を緩和し、その結果、画質を
向上させる作用，効果がある。なお、それ以外の効果に
関しては、図１の平面構造の効果と同じなので省略す
る。
平面構造の他の一実施例を示し、本発明の画素部の平面
構造の拡張例である。その特徴は、ゲート電極６と画素
電極７の一部７’が重なって、その部分に容量を形成す
るようにしたことである。この容量は、等価的には、画
素部の液晶容量と並列して備えられているので、液晶容
量のドレイン電圧の依存性を緩和し、その結果、画質を
向上させる作用，効果がある。なお、それ以外の効果に
関しては、図１の平面構造の効果と同じなので省略す
る。
【００２６】〔実施例 ４〕図４は、本発明の画素部の
平面構造の他の一実施例を示し、１はドレイン電極（Ｉ
ＴＯ）、２はソース電極（ＩＴＯ）、８はゲート電極が
ある領域、９はａ−Ｓｉ／ＳｉＮがある領域を示す。こ
れは、逆スタガーＴＦＴを画素のスイッチング素子とし
てアクティブマトリクス型液晶表示装置に適用したもの
であり、画素部は、ガラス基板上にＣｒを成膜した後加
工し、ゲート電極３がある領域８を形成し、その後、ゲ
ート絶縁膜、半導体膜を順次成膜し、これらの膜を一括
加工することにより、ａ−Ｓｉ／ＳｉＮがある領域９を
形成する。その後、ＩＴＯを成膜し、加工することによ
りドレイン電極１、ソース電極２を形成する。従って、
ゲート電極３の直上には、全面にゲート絶縁膜／半導体
膜が形成されている。
平面構造の他の一実施例を示し、１はドレイン電極（Ｉ
ＴＯ）、２はソース電極（ＩＴＯ）、８はゲート電極が
ある領域、９はａ−Ｓｉ／ＳｉＮがある領域を示す。こ
れは、逆スタガーＴＦＴを画素のスイッチング素子とし
てアクティブマトリクス型液晶表示装置に適用したもの
であり、画素部は、ガラス基板上にＣｒを成膜した後加
工し、ゲート電極３がある領域８を形成し、その後、ゲ
ート絶縁膜、半導体膜を順次成膜し、これらの膜を一括
加工することにより、ａ−Ｓｉ／ＳｉＮがある領域９を
形成する。その後、ＩＴＯを成膜し、加工することによ
りドレイン電極１、ソース電極２を形成する。従って、
ゲート電極３の直上には、全面にゲート絶縁膜／半導体
膜が形成されている。
【００２７】この平面構造では、奇数列の画素の平面構
造と、偶数列の画素の平面構造とは線対称になるので、
前記の寄生ＴＦＴのチャネル長Ｌは、従来の平面構造の
それより２倍程度長くなる。その結果、隣接した画素の
ドレイン電極から印加される表示信号電圧の影響は緩和
される。従って、図９で示した隣接した画素のドレイン
電極から印加される表示信号電圧の混入を防止する目的
で設置されるドレイン電極３０は不要となり、開口率や
歩留まりの低下を防止することができる。
造と、偶数列の画素の平面構造とは線対称になるので、
前記の寄生ＴＦＴのチャネル長Ｌは、従来の平面構造の
それより２倍程度長くなる。その結果、隣接した画素の
ドレイン電極から印加される表示信号電圧の影響は緩和
される。従って、図９で示した隣接した画素のドレイン
電極から印加される表示信号電圧の混入を防止する目的
で設置されるドレイン電極３０は不要となり、開口率や
歩留まりの低下を防止することができる。
【００２８】〔実施例 ５〕図５は、本発明の平面構造
に好適なＴＦＴ基板の画素部の縦断面構造の一実施例を
示し、１０はガラス基板、１１はＣｒ、１２は非晶質シ
リコン（ａ−Ｓｉ）、１３は窒化シリコン（ＳｉＮ）、
１４はＣｒ、１５はＡｌ、１６はＩＴＯ、１７は保護膜
（ＳｉＮ）である。
に好適なＴＦＴ基板の画素部の縦断面構造の一実施例を
示し、１０はガラス基板、１１はＣｒ、１２は非晶質シ
リコン（ａ−Ｓｉ）、１３は窒化シリコン（ＳｉＮ）、
１４はＣｒ、１５はＡｌ、１６はＩＴＯ、１７は保護膜
（ＳｉＮ）である。
【００２９】まず、ガラス基板１０上にＣｒ１１を成膜
し、第１ホトマスクで加工することによりドレイン電極
１１ａとソース電極１１ｂとを形成する。ここで、Ｃｒ
膜１１は順テーパー加工が容易な金属膜なので、順テー
パー角を２０度以下に形成することができる。
し、第１ホトマスクで加工することによりドレイン電極
１１ａとソース電極１１ｂとを形成する。ここで、Ｃｒ
膜１１は順テーパー加工が容易な金属膜なので、順テー
パー角を２０度以下に形成することができる。
【００３０】次に、ａ−Ｓｉ１２、ＳｉＮ１３、Ｃｒ１
４、Ａｌ１５を順次成膜後、第２のホトマスクでこれら
の膜を順次加工する。本実施例においては、Ａｌ１５を
積極的にサイドエッチングしているため、Ａｌ１５の端
部が他の膜の端部より内側に形成されている。また、Ｃ
ｒ１１のテーパー角は２０度以下なので、ａ−Ｓｉ１２
の膜厚を２０ｎｍ以下に薄膜化することができる。
４、Ａｌ１５を順次成膜後、第２のホトマスクでこれら
の膜を順次加工する。本実施例においては、Ａｌ１５を
積極的にサイドエッチングしているため、Ａｌ１５の端
部が他の膜の端部より内側に形成されている。また、Ｃ
ｒ１１のテーパー角は２０度以下なので、ａ−Ｓｉ１２
の膜厚を２０ｎｍ以下に薄膜化することができる。
【００３１】次に、ＩＴＯ１６を形成し第３のホトマス
クで加工する。ここで、ＩＴＯ１６は画素電極７として
使用される。最後に保護膜としてＳｉＮ１７を成膜し、
第４のホトマスクで加工する。上記では４つのホトマス
クを用い、正スタガーＴＦＴを作製した。
クで加工する。ここで、ＩＴＯ１６は画素電極７として
使用される。最後に保護膜としてＳｉＮ１７を成膜し、
第４のホトマスクで加工する。上記では４つのホトマス
クを用い、正スタガーＴＦＴを作製した。
【００３２】〔実施例６〕図６、図７は、本発明の平面
構造に好適なＴＦＴ基板のゲート端子部およびドレイン
端子部の縦断面の一例である。両図に示した端子部の縦
断面構造は、図５で示す実施例５の製法の場合に形成さ
れるものである。特徴としては、外部モジュールとの接
触個所はＩＴＯ１６であり、このＩＴＯ１６はＣｒ（１
１あるいは１４）と接続されていることである。これに
より、端子部の信頼性が向上する。
構造に好適なＴＦＴ基板のゲート端子部およびドレイン
端子部の縦断面の一例である。両図に示した端子部の縦
断面構造は、図５で示す実施例５の製法の場合に形成さ
れるものである。特徴としては、外部モジュールとの接
触個所はＩＴＯ１６であり、このＩＴＯ１６はＣｒ（１
１あるいは１４）と接続されていることである。これに
より、端子部の信頼性が向上する。
【００３３】図８は、ＴＦＴ−ＬＣＤ（Ｔhin Ｆilm Ｔ
ransistor−Ｌiquid Ｃrystal Ｄisplay）の一例を示す
ブロック構成図である。
ransistor−Ｌiquid Ｃrystal Ｄisplay）の一例を示す
ブロック構成図である。
【００３４】図中において、２０はＴＦＴ−ＬＣＤ基
板、２１は水平側信号回路、２２は垂直側走査回路、２
３は制御回路、２４は画像信号源である。前記実施例に
記載した構造のＴＦＴを用いることにより、開口率の大
きなアクティブマトリクス液晶表示装置を提供すること
ができる。
板、２１は水平側信号回路、２２は垂直側走査回路、２
３は制御回路、２４は画像信号源である。前記実施例に
記載した構造のＴＦＴを用いることにより、開口率の大
きなアクティブマトリクス液晶表示装置を提供すること
ができる。
【００３５】
【発明の効果】本発明のマトリクス形液晶表示装置は、
寄生ＴＦＴのチャネル長を従来のものに比べて１.３倍
以上長くしたことにより、隣接画素のドレイン電極から
印加される表示信号電圧の影響を緩和でき、隣接画素の
表示信号の混入防止のためのドレイン電極が不要とな
り、開口率や歩留まりの低下を抑制できる。
寄生ＴＦＴのチャネル長を従来のものに比べて１.３倍
以上長くしたことにより、隣接画素のドレイン電極から
印加される表示信号電圧の影響を緩和でき、隣接画素の
表示信号の混入防止のためのドレイン電極が不要とな
り、開口率や歩留まりの低下を抑制できる。
【図１】実施例１の液晶表示装置の画素部電極の平面構
造を示す図である。
造を示す図である。
【図２】実施例２の液晶表示装置の画素部電極の平面構
造を示す図である。
造を示す図である。
【図３】実施例３の液晶表示装置の画素部電極の平面構
造を示す図である。
造を示す図である。
【図４】実施例４の液晶表示装置の画素部電極の平面構
造を示す図である。
造を示す図である。
【図５】実施例５の液晶表示装置の画素部電極の縦断面
構造を示す図である。
構造を示す図である。
【図６】実施例５のＴＦＴ基板のゲート端子部の縦断面
構造を示す図である。
構造を示す図である。
【図７】実施例５のＴＦＴ基板のドレイン端子部の縦断
面構造を示す図である。
面構造を示す図である。
【図８】本発明のアクティブマトリクス型液晶表示装置
のブロック構成図である。
のブロック構成図である。
【図９】従来の液晶表示装置の画素部電極の平面構造を
示す図である。
示す図である。
１…ドレイン電極（ＩＴＯ）、２…ソース電極（ＩＴ
Ｏ）、３…ゲート電極（Ａｌ）、４…ドレイン電極（Ｃ
ｒ）、５…ソース電極（Ｃｒ）、６…ゲート電極（Ｃ
ｒ）、７…画素電極（ＩＴＯ）、８…ゲート電極がある
領域、９…ａーＳｉ／ＳｉＮがある領域、１０…ガラス
基板、１１…Ｃｒ、１２…非晶質シリコン、１３…Ｓｉ
Ｎ、１４…Ｃｒ、１５…Ａｌ、１６…ＩＴＯ、１７…保
護膜（ＳｉＮ）、２０…ＴＦＴ−ＬＣＤ基板、２１…水
平側信号回路、２２…垂直側走査回路、２３…制御回
路、２４…画像信号源、３０…ドレイン電極（隣接電極
からの表示信号混入防止電極）。
Ｏ）、３…ゲート電極（Ａｌ）、４…ドレイン電極（Ｃ
ｒ）、５…ソース電極（Ｃｒ）、６…ゲート電極（Ｃ
ｒ）、７…画素電極（ＩＴＯ）、８…ゲート電極がある
領域、９…ａーＳｉ／ＳｉＮがある領域、１０…ガラス
基板、１１…Ｃｒ、１２…非晶質シリコン、１３…Ｓｉ
Ｎ、１４…Ｃｒ、１５…Ａｌ、１６…ＩＴＯ、１７…保
護膜（ＳｉＮ）、２０…ＴＦＴ−ＬＣＤ基板、２１…水
平側信号回路、２２…垂直側走査回路、２３…制御回
路、２４…画像信号源、３０…ドレイン電極（隣接電極
からの表示信号混入防止電極）。
Claims (8)
- 【請求項１】 ゲート電極の直下または直上の全面にゲ
ート絶縁膜／半導体膜を有する薄膜トランジスタを画素
のスイッチング素子としたアクティブマトリクス型液晶
表示装置において、前記画素の偶数列の平面構造と奇数
列の平面構造が互いにミラー反転した構造に形成されて
いることを特徴とするアクティブマトリクス型液晶表示
装置。 - 【請求項２】 ゲート電極の直下または直上の全面にゲ
ート絶縁膜／半導体膜を有する薄膜トランジスタを画素
のスイッチング素子としたアクティブマトリクス型液晶
表示装置において、前記画素のドレイン線とこれに隣接
する画素のドレイン線との間隔が、前記画素隔間の１.
３倍以上空けてあることを特徴とするアクティブマトリ
クス型液晶表示装置。 - 【請求項３】 前記薄膜トランジスタがスタガー構造で
あり、ソース電極,ドレイン電極および画素電極がＩＴ
Ｏ（Ｉndium Ｔin Ｏxide）膜により形成されている請
求項１または２記載のアクティブマトリクス型液晶表示
装置。 - 【請求項４】 前記薄膜トランジスタのソース電極およ
びドレイン電極の端部が順テーパー状に形成され、前記
順テーパー角が２０度以下である請求項３に記載のアク
ティブマトリクス型液晶表示装置。 - 【請求項５】 ゲート電極の直下または直上の全面にゲ
ート絶縁膜／半導体膜を有する薄膜トランジスタを画素
のスイッチング素子に使用したアクティブマトリクス型
液晶表示装置の製法において、前記薄膜トランジスタ
は、ガラス基板上にＣｒを成膜しパターン加工後、半導
体膜およびゲート絶縁膜を順次成膜した後、一括加工
後、ＩＴＯ（Ｉndium Ｔin Ｏxide）膜を成膜，加工
し、その後、保護膜を成膜，加工する工程により形成す
ることを特徴とするアクティブマトリクス型液晶表示装
置の製法。 - 【請求項６】 前記画素の偶数列の平面構造と奇数列の
平面構造が互いにミラー反転した構造に形成する請求項
５に記載のアクティブマトリクス型液晶表示装置の製
法。 - 【請求項７】 前記画素のドレイン線とこれに隣接する
画素のドレイン線との間隔が、前記画素隔間の１.３倍
以上空けて形成する請求項５に記載のアクティブマトリ
クス型液晶表示装置の製法。 - 【請求項８】 前記薄膜トランジスタのソース電極およ
びドレイン電極の端部をテーパー角が２０度以下の順テ
ーパー加工する請求項６または７に記載のアクティブマ
トリクス型液晶表示装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206894A JPH0869011A (ja) | 1994-08-31 | 1994-08-31 | アクティブマトリクス型液晶表示装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206894A JPH0869011A (ja) | 1994-08-31 | 1994-08-31 | アクティブマトリクス型液晶表示装置およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0869011A true JPH0869011A (ja) | 1996-03-12 |
Family
ID=16530825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206894A Pending JPH0869011A (ja) | 1994-08-31 | 1994-08-31 | アクティブマトリクス型液晶表示装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0869011A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316491B1 (ko) * | 1998-07-16 | 2001-12-12 | 가타오카 마사타카 | 액티브매트릭스형 액정표시장치 및 그것에 사용하는 기판 |
| JP2010021170A (ja) * | 2008-07-08 | 2010-01-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1994
- 1994-08-31 JP JP6206894A patent/JPH0869011A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316491B1 (ko) * | 1998-07-16 | 2001-12-12 | 가타오카 마사타카 | 액티브매트릭스형 액정표시장치 및 그것에 사용하는 기판 |
| JP2010021170A (ja) * | 2008-07-08 | 2010-01-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
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