JPH0866012A - サイクル制御式ソリッドステートリレー - Google Patents
サイクル制御式ソリッドステートリレーInfo
- Publication number
- JPH0866012A JPH0866012A JP6189311A JP18931194A JPH0866012A JP H0866012 A JPH0866012 A JP H0866012A JP 6189311 A JP6189311 A JP 6189311A JP 18931194 A JP18931194 A JP 18931194A JP H0866012 A JPH0866012 A JP H0866012A
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- JP
- Japan
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- pulse
- thyristor
- voltage
- circuit
- control
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- Pending
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- Electronic Switches (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】
【目的】 ノイズを発生しない精密な制御ができ、且
つ外部端子が２個の入力側端子と２個の出力側端子で済
むサイクル制御式ソリッドステートリレーを提供するこ
と。 【構成】 設定信号を入力する入力側端子１，１’に
ツェナーダイオードと基準抵抗を直列に接続せしめ、上
記ツェナーダイオードの両端電圧をオペアンプやコンパ
レーター等からなるパルス発生回路ＶＰＣの動作電源と
すると共に前記基準抵抗の両端に生じる電圧を上記パル
ス発生回路に制御電圧として入力することにより、設定
信号Ｉi に応じたデューティ比を持つパルスを発生する
ようになし、且つ交流電力をオン・オフするためのサイ
リスタをフォトサイリスタカプラにより電気的に絶縁さ
せて出力側端子２，２’に接続して、前記のパルスを前
記サイリスタのゲートに伝達させて当該サイリスタをオ
ン・オフするように構成した。
つ外部端子が２個の入力側端子と２個の出力側端子で済
むサイクル制御式ソリッドステートリレーを提供するこ
と。 【構成】 設定信号を入力する入力側端子１，１’に
ツェナーダイオードと基準抵抗を直列に接続せしめ、上
記ツェナーダイオードの両端電圧をオペアンプやコンパ
レーター等からなるパルス発生回路ＶＰＣの動作電源と
すると共に前記基準抵抗の両端に生じる電圧を上記パル
ス発生回路に制御電圧として入力することにより、設定
信号Ｉi に応じたデューティ比を持つパルスを発生する
ようになし、且つ交流電力をオン・オフするためのサイ
リスタをフォトサイリスタカプラにより電気的に絶縁さ
せて出力側端子２，２’に接続して、前記のパルスを前
記サイリスタのゲートに伝達させて当該サイリスタをオ
ン・オフするように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、産業用機器等に利用さ
れるヒーター等の電力制御を行なうための、サイクル制
御式ソリッドステートリレーに関するものである。
れるヒーター等の電力制御を行なうための、サイクル制
御式ソリッドステートリレーに関するものである。
【０００２】
【従来の技術】従来のソリッドステートリレーでは、入
力レベルに応じてオンまたはオフする２位置式の電力制
御を行なうものであるため、精密な制御を行なうことが
出来ない不具合があった。
力レベルに応じてオンまたはオフする２位置式の電力制
御を行なうものであるため、精密な制御を行なうことが
出来ない不具合があった。
【０００３】また、他の電力制御方法としては、位相制
御によって交流電力の精密な制御を行なう方法もある
が、交流電圧のサイクル途中でサイリスタをオンさせる
ため、ノイズを発生する不具合がある。
御によって交流電力の精密な制御を行なう方法もある
が、交流電圧のサイクル途中でサイリスタをオンさせる
ため、ノイズを発生する不具合がある。
【０００４】
【発明が解決しようとする課題】本発明はこの様な従来
の不具合に鑑みてなされたものであり、交流の１サイク
ルないし数サイクル単位でオン・オフしてその比を調節
するサイクル制御により精密な制御が可能であり、また
ゼロクロス制御を行なうことによりノイズを発生しない
制御を行なうことが出来、且つ外部端子が２個の入力端
子と２個の出力端子で済むサイクル制御式ソリッドステ
ートリレーを提供せんとするものである。
の不具合に鑑みてなされたものであり、交流の１サイク
ルないし数サイクル単位でオン・オフしてその比を調節
するサイクル制御により精密な制御が可能であり、また
ゼロクロス制御を行なうことによりノイズを発生しない
制御を行なうことが出来、且つ外部端子が２個の入力端
子と２個の出力端子で済むサイクル制御式ソリッドステ
ートリレーを提供せんとするものである。
【０００５】
【課題を解決するための手段】斯る目的を達成する本発
明のサイクル制御式ソリッドステートリレーは、設定信
号を入力する入力側端子にツェナーダイオードと基準抵
抗を直列に接続せしめ、上記ツェナーダイオードの両端
電圧をオペアンプやコンパレーター等からなるパルス発
生回路の動作電源とすると共に前記基準抵抗の両端に生
じる電圧を上記パルス発生回路に制御電圧として入力す
ることにより、設定信号に応じたデューティ比を持つパ
ルスを発生する１次回路を構成せしめ、且つ交流電力を
オン・オフするためのサイリスタをフォトサイリスタカ
プラにより前記１次回路と電気的に絶縁させて出力側端
子に接続して２次回路を構成し、前記１次回路のパルス
を前記２次回路のサイリスタのゲートに伝達させて当該
２次回路のサイリスタをオン・オフするようにした事を
特徴としたものである。
明のサイクル制御式ソリッドステートリレーは、設定信
号を入力する入力側端子にツェナーダイオードと基準抵
抗を直列に接続せしめ、上記ツェナーダイオードの両端
電圧をオペアンプやコンパレーター等からなるパルス発
生回路の動作電源とすると共に前記基準抵抗の両端に生
じる電圧を上記パルス発生回路に制御電圧として入力す
ることにより、設定信号に応じたデューティ比を持つパ
ルスを発生する１次回路を構成せしめ、且つ交流電力を
オン・オフするためのサイリスタをフォトサイリスタカ
プラにより前記１次回路と電気的に絶縁させて出力側端
子に接続して２次回路を構成し、前記１次回路のパルス
を前記２次回路のサイリスタのゲートに伝達させて当該
２次回路のサイリスタをオン・オフするようにした事を
特徴としたものである。
【０００６】
【実施例】以下、本発明の実施例を図１に示した回路図
に基づいて説明する。本発明のサイクル制御式ソリッド
ステートリレーは、パルス発生回路ＶＰＣを主とする入
力側の１次回路と、サイリスタＴＡＣを主とする出力側
の２次回路からなり、これら１次回路と２次回路はフォ
トサイリスタカプラＰＣにより互いに電気的に絶縁され
ている。
に基づいて説明する。本発明のサイクル制御式ソリッド
ステートリレーは、パルス発生回路ＶＰＣを主とする入
力側の１次回路と、サイリスタＴＡＣを主とする出力側
の２次回路からなり、これら１次回路と２次回路はフォ
トサイリスタカプラＰＣにより互いに電気的に絶縁され
ている。
【０００７】１次回路の入力側端子１，１’には、ツェ
ナーダイオードＺＤと基準抵抗Ｒ0を直列に接続せし
め、外部から設定信号Ｉi が入力されるようにする。そ
の設定信号Ｉi には、通常の電流信号を用いる。産業上
では、４ｍＡ〜２０ｍＡの電流信号が多用されているの
で、ここでも同様の範囲で制御を行なうものとして説明
するが、本発明は上記の電流信号の範囲に限定されるも
のではなく、他の電流，電圧範囲においても可能である
ことは言うまでもない。
ナーダイオードＺＤと基準抵抗Ｒ0を直列に接続せし
め、外部から設定信号Ｉi が入力されるようにする。そ
の設定信号Ｉi には、通常の電流信号を用いる。産業上
では、４ｍＡ〜２０ｍＡの電流信号が多用されているの
で、ここでも同様の範囲で制御を行なうものとして説明
するが、本発明は上記の電流信号の範囲に限定されるも
のではなく、他の電流，電圧範囲においても可能である
ことは言うまでもない。
【０００８】入力側端子１，１’に設定信号Ｉi が入力
されると、電流は主としてツェナーダイオードＺＤを通
して基準抵抗Ｒ0 に流れ、ツェナーダイオードＺＤの両
端には一定の電圧、すなわちツェナー電圧が生じる。こ
のツェナー電圧は、後述するオペアンプ（オペレーショ
ナルアンプ）やコンパレーター等で構成されるパルス発
生回路ＶＰＣの動作電源として使用され、パルス発生回
路ＶＰＣの電源（＋Ｖ），（−Ｖ）に対してツェナーダ
イオードＺＤを並列に接続する。
されると、電流は主としてツェナーダイオードＺＤを通
して基準抵抗Ｒ0 に流れ、ツェナーダイオードＺＤの両
端には一定の電圧、すなわちツェナー電圧が生じる。こ
のツェナー電圧は、後述するオペアンプ（オペレーショ
ナルアンプ）やコンパレーター等で構成されるパルス発
生回路ＶＰＣの動作電源として使用され、パルス発生回
路ＶＰＣの電源（＋Ｖ），（−Ｖ）に対してツェナーダ
イオードＺＤを並列に接続する。
【０００９】尚、電源として消費される電流は、設定信
号Ｉi の入力が最小の４ｍＡである場合には、低消費電
力の素子を用いること等により最大でも４ｍＡを超えな
いようにし、瞬間的な電流増は電源回路にコンデンサー
を追加する等して動作の正常化を図るようにする。
号Ｉi の入力が最小の４ｍＡである場合には、低消費電
力の素子を用いること等により最大でも４ｍＡを超えな
いようにし、瞬間的な電流増は電源回路にコンデンサー
を追加する等して動作の正常化を図るようにする。
【００１０】また基準抵抗Ｒ0 には、設定信号Ｉi の電
流に比例した電圧Ｖ0 、 Ｖ0 ＝Ｉi ×Ｒ0 が発生する。 この電圧Ｖ0 は、パルス発生回路ＶＰＣに制御電圧とし
て（−ＩＮ）側に入力し、設定信号Ｉi に応じたデュー
ティ比を持つパルスを発生させるものである。
流に比例した電圧Ｖ0 、 Ｖ0 ＝Ｉi ×Ｒ0 が発生する。 この電圧Ｖ0 は、パルス発生回路ＶＰＣに制御電圧とし
て（−ＩＮ）側に入力し、設定信号Ｉi に応じたデュー
ティ比を持つパルスを発生させるものである。
【００１１】他方、２次回路の出力側端子２，２’に
は、サイリスタＴＡＣを接続し、外部に負荷Ｌと交流電
源ＡＣを直列に接続させる。この負荷Ｌは、電気炉、乾
燥器等に使用するヒーターなどの電力装置である。
は、サイリスタＴＡＣを接続し、外部に負荷Ｌと交流電
源ＡＣを直列に接続させる。この負荷Ｌは、電気炉、乾
燥器等に使用するヒーターなどの電力装置である。
【００１２】さて、設定信号Ｉi が入力され１次回路の
パルス発生回路ＶＰＣによって発生したパルスは、フォ
トサイリスタカプラＰＣにより電気的に絶縁して、２次
回路のサイリスタＴＡＣのゲートに伝達されサイリスタ
ＴＡＣをオン・オフ（制御）する。
パルス発生回路ＶＰＣによって発生したパルスは、フォ
トサイリスタカプラＰＣにより電気的に絶縁して、２次
回路のサイリスタＴＡＣのゲートに伝達されサイリスタ
ＴＡＣをオン・オフ（制御）する。
【００１３】フォトサイリスタカプラＰＣは、その１次
側発光ダイオードに電流を流すと、電気的に絶縁されて
いる２次側のフォトサイリスタが光による結合により、
ターンオンするようになっている。このフォトサイリス
タの動作は一般のサイリスタと同様に、スイッチング動
作であり、電気的ゲート信号の代わりに光信号によって
動作を行なうようになっている。
側発光ダイオードに電流を流すと、電気的に絶縁されて
いる２次側のフォトサイリスタが光による結合により、
ターンオンするようになっている。このフォトサイリス
タの動作は一般のサイリスタと同様に、スイッチング動
作であり、電気的ゲート信号の代わりに光信号によって
動作を行なうようになっている。
【００１４】尚、サイリスタＴＡＣのゲートと出力側端
子２’間に接続している抵抗とコンデンサーＧＲは、ノ
イズその他による誤動作を防止するためのものである。
子２’間に接続している抵抗とコンデンサーＧＲは、ノ
イズその他による誤動作を防止するためのものである。
【００１５】図２は、パルス発生回路ＶＰＣの一例を示
す回路図であり、オペアンプＯＰ2とコンデンサーＣか
らなる積分器とヒステリシスをもつコンパレーターＣＭ
Ｐ1を組み合わせた一般的な自走式マルチバイブレータ
（方形波発振回路）に、制御入力（＋ＩＮ），（−Ｉ
Ｎ）とオペアンプＯＰ1 等からなるデューティ比制御器
を付加したものである。
す回路図であり、オペアンプＯＰ2とコンデンサーＣか
らなる積分器とヒステリシスをもつコンパレーターＣＭ
Ｐ1を組み合わせた一般的な自走式マルチバイブレータ
（方形波発振回路）に、制御入力（＋ＩＮ），（−Ｉ
Ｎ）とオペアンプＯＰ1 等からなるデューティ比制御器
を付加したものである。
【００１６】上記積分器出力は、コンパレーターＣＭＰ
1 のヒステリシス動作と作用して、制御入力がない場合
には、図４（１）のように充電と放電の時間が等しい三
角波となり、その時のコンパレーター出力は図４（２）
のようにデューティ比５０％の方形波となる。
1 のヒステリシス動作と作用して、制御入力がない場合
には、図４（１）のように充電と放電の時間が等しい三
角波となり、その時のコンパレーター出力は図４（２）
のようにデューティ比５０％の方形波となる。
【００１７】この際、オン・オフ夫々の時間を交流電圧
の１サイクル相当の時間に調節して制御入力（＋Ｉ
Ｎ），（−ＩＮ）に電圧を加えると、積分器出力は図４
（３）又は図４（５）のように変化し、コンパレーター
出力も図４（４）又は図４（６）のようにオン・オフの
デューティ比が変化する。
の１サイクル相当の時間に調節して制御入力（＋Ｉ
Ｎ），（−ＩＮ）に電圧を加えると、積分器出力は図４
（３）又は図４（５）のように変化し、コンパレーター
出力も図４（４）又は図４（６）のようにオン・オフの
デューティ比が変化する。
【００１８】即ち、コンパレーターＣＭＰ1 の出力は、
図示していないインバーターを経て、デューティ比制御
器のオペアンプＯＰ1 に帰還される発振回路を形成し、
制御入力がない場合（制御入力が中間の場合）、オペア
ンプＯＰ1 は帰還信号によりほぼ飽和出力に近い出力振
幅になるように調整しておくものである。
図示していないインバーターを経て、デューティ比制御
器のオペアンプＯＰ1 に帰還される発振回路を形成し、
制御入力がない場合（制御入力が中間の場合）、オペア
ンプＯＰ1 は帰還信号によりほぼ飽和出力に近い出力振
幅になるように調整しておくものである。
【００１９】而して、制御入力が加わると、制御入力と
帰還信号が加算される場合は、オペアンプＯＰ1 の出力
は飽和状態であるから変化せずに出力が反転し、制御入
力と帰還信号が減算される場合は、オペアンプＯＰ1 の
出力は減少方向に変化する。つまり、オペアンプＯＰ1
の出力がプラス飽和からマイナス方向へ、或いはマイナ
ス飽和からプラス方向へと、制御入力の大小に応じて変
化するようになる。また、積分器のオペアンプＯＰ2 へ
の入力が減少すると、積分器のコンデンサＣの充電時間
あるいは放電時間の一方が長くなり、いずれの場合も他
方の時間は変化しない。こうして、設定信号Ｉi に応じ
たデューティ比のオン・オフパルスを発生することがで
きるようになる。
帰還信号が加算される場合は、オペアンプＯＰ1 の出力
は飽和状態であるから変化せずに出力が反転し、制御入
力と帰還信号が減算される場合は、オペアンプＯＰ1 の
出力は減少方向に変化する。つまり、オペアンプＯＰ1
の出力がプラス飽和からマイナス方向へ、或いはマイナ
ス飽和からプラス方向へと、制御入力の大小に応じて変
化するようになる。また、積分器のオペアンプＯＰ2 へ
の入力が減少すると、積分器のコンデンサＣの充電時間
あるいは放電時間の一方が長くなり、いずれの場合も他
方の時間は変化しない。こうして、設定信号Ｉi に応じ
たデューティ比のオン・オフパルスを発生することがで
きるようになる。
【００２０】そして、デューティ比制御器の（＋ＩＮ）
側制御入力は、ツェナーダイオードＺＤのプラス側に接
続されて固定電圧が入力され、（−ＩＮ）側制御入力は
基準抵抗Ｒ0 に接続されて制御電圧Ｖ0 が入力され、設
定信号Ｉi の中間点でデューティ比５０％となるように
調節する。従って、設定信号Ｉi が変化すると、基準抵
抗Ｒ0 に生じる制御電圧Ｖ0 が変化し、上述したように
デューティ比が変化する。
側制御入力は、ツェナーダイオードＺＤのプラス側に接
続されて固定電圧が入力され、（−ＩＮ）側制御入力は
基準抵抗Ｒ0 に接続されて制御電圧Ｖ0 が入力され、設
定信号Ｉi の中間点でデューティ比５０％となるように
調節する。従って、設定信号Ｉi が変化すると、基準抵
抗Ｒ0 に生じる制御電圧Ｖ0 が変化し、上述したように
デューティ比が変化する。
【００２１】また、図３は、パルス発生回路の他の一例
を示す回路図で、デューティ比制御器の構成がオペアン
プＯＰ1 ’とＯＰ1 ”に代わっただけであり、制御入力
の大小に応じて積分器の充電時間あるいは放電時間の一
方が長くなり、他方の時間は変化しない。この動作は図
２の回路と同様で、設定信号Ｉi に応じたデューティ比
のオン・オフパルスを発生する。
を示す回路図で、デューティ比制御器の構成がオペアン
プＯＰ1 ’とＯＰ1 ”に代わっただけであり、制御入力
の大小に応じて積分器の充電時間あるいは放電時間の一
方が長くなり、他方の時間は変化しない。この動作は図
２の回路と同様で、設定信号Ｉi に応じたデューティ比
のオン・オフパルスを発生する。
【００２２】この様にして、１次回路より発生したパル
スにより、２次回路のサイリスタＴＡＣをオン・オフさ
せるのであるが、交流電圧のサイクルとオン・オフパル
スの間には関連性がないので、負荷Ｌには、図４（７）
のようにサイクル途中からオンになる電圧が加わる場合
がある。
スにより、２次回路のサイリスタＴＡＣをオン・オフさ
せるのであるが、交流電圧のサイクルとオン・オフパル
スの間には関連性がないので、負荷Ｌには、図４（７）
のようにサイクル途中からオンになる電圧が加わる場合
がある。
【００２３】この場合、フォトサイリスタカプラＰＣに
ゼロ電圧スイッチング機能を持つものを使用することに
より、図４（８）のように、ゼロ電圧からオンになるよ
うにすることが出来る。即ち、設定信号Ｉi が中間の場
合は、デューティ比５０％とし、１サイクル毎にサイリ
スタがオン・オフを繰り返すようにし、設定信号に応じ
て、図４（８）のように１サイクル分オンの後しばらく
オフになったり、図４（９）のように１サイクル分のオ
フの後しばらくオンになるように、オン・オフ比を自由
に変えて、サイクル制御を行なうことができる分けであ
る。
ゼロ電圧スイッチング機能を持つものを使用することに
より、図４（８）のように、ゼロ電圧からオンになるよ
うにすることが出来る。即ち、設定信号Ｉi が中間の場
合は、デューティ比５０％とし、１サイクル毎にサイリ
スタがオン・オフを繰り返すようにし、設定信号に応じ
て、図４（８）のように１サイクル分オンの後しばらく
オフになったり、図４（９）のように１サイクル分のオ
フの後しばらくオンになるように、オン・オフ比を自由
に変えて、サイクル制御を行なうことができる分けであ
る。
【００２４】尚、オンまたはオフの最小サイクルを１サ
イクルないしは数サイクルにすることは、一次回路のパ
ルス発生回路ＶＰＣに依存し、用途により使い分けをす
ることが出来る。また、設定値が最大または最小の場合
には、オンのみ、或いはオフのみとなるように回路定数
を定めることも可能である。
イクルないしは数サイクルにすることは、一次回路のパ
ルス発生回路ＶＰＣに依存し、用途により使い分けをす
ることが出来る。また、設定値が最大または最小の場合
には、オンのみ、或いはオフのみとなるように回路定数
を定めることも可能である。
【００２５】
【発明の効果】本発明のサイクル制御式ソリッドステー
トリレーは斯様に構成したので、交流電力を設定信号に
応じて、１サイクルないしは数サイクル単位でオン・オ
フしてその比を調節するサイクル制御を行なうことが出
来、従って、精密な制御を行なうことが出来る。
トリレーは斯様に構成したので、交流電力を設定信号に
応じて、１サイクルないしは数サイクル単位でオン・オ
フしてその比を調節するサイクル制御を行なうことが出
来、従って、精密な制御を行なうことが出来る。
【００２６】しかも、オン・オフをゼロ電圧付近で行な
うゼロクロス制御が可能となるので、ノイズの発生しな
い制御を行なうことが出来る。
うゼロクロス制御が可能となるので、ノイズの発生しな
い制御を行なうことが出来る。
【００２７】更に、動作電源は、入力側の設定信号から
取り出しているので、外部端子は、２個の入力側端子と
２個の出力側端子で済む簡単な構成となり、従来のソリ
ッドステートリレーと同等の形状をした、サイクル制御
式ソリッドステートリレーを提供することが出来る。
取り出しているので、外部端子は、２個の入力側端子と
２個の出力側端子で済む簡単な構成となり、従来のソリ
ッドステートリレーと同等の形状をした、サイクル制御
式ソリッドステートリレーを提供することが出来る。
【図面の簡単な説明】
【図１】 本発明実施の一例を示す回路図。
【図２】 パルス発生回路の一例を示す回路図。
【図３】 パルス発生回路の他の一例を示す回路図。
【図４】 パルス発生の動作を示す波形図。
１，１’：入力側端子 ２，２’：
出力側端子 Ｉi ：設定信号 ＺＤ ：ツ
ェナーダイオード Ｒ0 ：基準抵抗 Ｖ0 ：基
準電圧 ＯＰ1,ＯＰ2,ＯＰ1 ’, ＯＰ1 ”：オペアンプ（オペレ
ーショナルアンプ） ＣＭＰ1,ＣＭＰ2 ：コンパレーター ＶＰＣ ：パ
ルス発生回路 ＡＣ ：交流電源 ＴＡＣ ：サ
イリスタ ＰＣ ：フォトサイリスタカプラ Ｌ ：負
荷 Ｃ ：コンデンサ Ｄ1 〜Ｄ6 ：ダイ
オード
出力側端子 Ｉi ：設定信号 ＺＤ ：ツ
ェナーダイオード Ｒ0 ：基準抵抗 Ｖ0 ：基
準電圧 ＯＰ1,ＯＰ2,ＯＰ1 ’, ＯＰ1 ”：オペアンプ（オペレ
ーショナルアンプ） ＣＭＰ1,ＣＭＰ2 ：コンパレーター ＶＰＣ ：パ
ルス発生回路 ＡＣ ：交流電源 ＴＡＣ ：サ
イリスタ ＰＣ ：フォトサイリスタカプラ Ｌ ：負
荷 Ｃ ：コンデンサ Ｄ1 〜Ｄ6 ：ダイ
オード
Claims (1)
- 【請求項１】 設定信号を入力する入力側端子にツェ
ナーダイオードと基準抵抗を直列に接続せしめ、上記ツ
ェナーダイオードの両端電圧をオペアンプやコンパレー
ター等からなるパルス発生回路の動作電源とすると共に
前記基準抵抗の両端に生じる電圧を上記パルス発生回路
に制御電圧として入力することにより、設定信号に応じ
たデューティ比を持つパルスを発生する１次回路を構成
せしめ、且つ交流電力をオン・オフするためのサイリス
タをフォトサイリスタカプラにより前記１次回路と電気
的に絶縁させて出力側端子に接続して２次回路を構成
し、前記１次回路のパルスを前記２次回路のサイリスタ
のゲートに伝達させて当該２次回路のサイリスタをオン
・オフするようにした事を特徴とするサイクル制御式ソ
リッドステートリレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6189311A JPH0866012A (ja) | 1994-08-11 | 1994-08-11 | サイクル制御式ソリッドステートリレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6189311A JPH0866012A (ja) | 1994-08-11 | 1994-08-11 | サイクル制御式ソリッドステートリレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0866012A true JPH0866012A (ja) | 1996-03-08 |
Family
ID=16239230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6189311A Pending JPH0866012A (ja) | 1994-08-11 | 1994-08-11 | サイクル制御式ソリッドステートリレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0866012A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100346565C (zh) * | 2004-07-09 | 2007-10-31 | 德力西集团有限公司 | 晶闸管自触发式变频器电路 |
| CN102594098A (zh) * | 2012-03-23 | 2012-07-18 | 河海大学常州校区 | 节能型脉冲触发式晶闸管驱动电路 |
-
1994
- 1994-08-11 JP JP6189311A patent/JPH0866012A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100346565C (zh) * | 2004-07-09 | 2007-10-31 | 德力西集团有限公司 | 晶闸管自触发式变频器电路 |
| CN102594098A (zh) * | 2012-03-23 | 2012-07-18 | 河海大学常州校区 | 节能型脉冲触发式晶闸管驱动电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |