JPH0865697A - マトリクス変換回路 - Google Patents
マトリクス変換回路Info
- Publication number
- JPH0865697A JPH0865697A JP6195263A JP19526394A JPH0865697A JP H0865697 A JPH0865697 A JP H0865697A JP 6195263 A JP6195263 A JP 6195263A JP 19526394 A JP19526394 A JP 19526394A JP H0865697 A JPH0865697 A JP H0865697A
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- JP
- Japan
- Prior art keywords
- matrix
- minimum value
- output
- signals
- input signals
- Prior art date
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- Pending
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- Color Television Image Signal Generators (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】 ルックアップテーブル（ＬＵＴ）のメモリ容
量を低減できるマトリクス変換回路を得る。 【構成】 最小値選択回路５は入力信号Ｒ、Ｇ、Ｂの最
小値を検出すると共にその識別用の制御信号Ｓｃを出力
する。上記最小値を減算器６ｇ、６ｂ、６ｒで各入力信
号から減じ、Ｇ−Ｓ、Ｂ−Ｓ、Ｒ−Ｓを得るがそのうち
の１つは必ずゼロになる。これらはＬＵＴブロック２０
１〜２０３でマトリクス演算され、演算結果は出力選択
回路７ｇ、７ｂ、７ｒにおいて上記制御信号Ｓｃにより
選択され、選択された信号に対して加算器７ｇ、７ｂ、
７ｒにより上記最小値が加えられて出力される。 【効果】 入力信号から最小値が減じられることにより
入力信号の１つがゼロになるのでＬＵＴに与えるアドレ
スのビット数が減じられ、またマトリクスの列を１列省
略できる。
量を低減できるマトリクス変換回路を得る。 【構成】 最小値選択回路５は入力信号Ｒ、Ｇ、Ｂの最
小値を検出すると共にその識別用の制御信号Ｓｃを出力
する。上記最小値を減算器６ｇ、６ｂ、６ｒで各入力信
号から減じ、Ｇ−Ｓ、Ｂ−Ｓ、Ｒ−Ｓを得るがそのうち
の１つは必ずゼロになる。これらはＬＵＴブロック２０
１〜２０３でマトリクス演算され、演算結果は出力選択
回路７ｇ、７ｂ、７ｒにおいて上記制御信号Ｓｃにより
選択され、選択された信号に対して加算器７ｇ、７ｂ、
７ｒにより上記最小値が加えられて出力される。 【効果】 入力信号から最小値が減じられることにより
入力信号の１つがゼロになるのでＬＵＴに与えるアドレ
スのビット数が減じられ、またマトリクスの列を１列省
略できる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理に
用いられるマトリクス変換回路に関する。
用いられるマトリクス変換回路に関する。
【０００２】
【従来の技術】従来のディジタル信号処理で行われるマ
トリクス変換を行う方法として、ＲＯＭなどのメモリ素
子に予め計算結果を記憶させておく所謂ＬＵＴ（Ｌｏｏ
ｋ Ｕｐ Ｔａｂｌｅ）による手法がある。
トリクス変換を行う方法として、ＲＯＭなどのメモリ素
子に予め計算結果を記憶させておく所謂ＬＵＴ（Ｌｏｏ
ｋ Ｕｐ Ｔａｂｌｅ）による手法がある。
【０００３】図２は、従来のマトリクス変換回路の構成
をＬＵＴによる手法で示したものである。なお、これは
ビデオカメラなどの色補正を電気的に行う所謂リニアマ
トリクス回路である。図２において、図示していない撮
像素子から得られた３原色映像信号Ｒ（赤）、Ｇ
（緑）、Ｂ（青）は、やはり図示していないプロセス回
路で黒補正、白補正を受けた後、これも図示していない
８ビットのＡ／Ｄ変換器でディジタル信号に変化され
て、リニアマトリクス回路の入力端子１ｒ、１ｇ、１ｂ
へと入力される。ここでは
をＬＵＴによる手法で示したものである。なお、これは
ビデオカメラなどの色補正を電気的に行う所謂リニアマ
トリクス回路である。図２において、図示していない撮
像素子から得られた３原色映像信号Ｒ（赤）、Ｇ
（緑）、Ｂ（青）は、やはり図示していないプロセス回
路で黒補正、白補正を受けた後、これも図示していない
８ビットのＡ／Ｄ変換器でディジタル信号に変化され
て、リニアマトリクス回路の入力端子１ｒ、１ｇ、１ｂ
へと入力される。ここでは
【０００４】
【数１】
【０００５】という一次変換が行われており、このマト
リクス変換によって、各映像信号に電気的に負の要素を
持たせることにより、色再現の向上がはかられる。ホワ
イトバランスを保つために、行ごとのマトリクス係数の
総和はすべて１となるように設定しなければならない。
リクス変換によって、各映像信号に電気的に負の要素を
持たせることにより、色再現の向上がはかられる。ホワ
イトバランスを保つために、行ごとのマトリクス係数の
総和はすべて１となるように設定しなければならない。
【０００６】入力端子１ｒ、１ｇ、１ｂから入力された
Ｒ、Ｇ、Ｂの各映像信号は、ＬＵＴブロック２０内のＬ
ＵＴ２１ｒ、２１ｇ、２１ｂにそれぞれアドレスとして
入力される。この場合には、８ビット３入力であるの
で、２４ビットで表現されることになる、ＬＵＴ２１
ｒ、２１ｇ、２１ｂはそれぞれ（１）式に基づいて１次
変換された後の符号つきの１０ビット値を１ワードとし
て格納しているので、渡されたアドレスに対してＬＵＴ
２１ｒ、２１ｇ、２１ｂはそのアドレスに格納されてい
るデータを出力信号３１ｒ、３１ｇ、３１ｂとして出力
し、出力端子４ｒ、４ｇ、４ｂからは符号つきの１０ビ
ット映像信号Ｒ′、Ｇ′、Ｂ′が出力される。
Ｒ、Ｇ、Ｂの各映像信号は、ＬＵＴブロック２０内のＬ
ＵＴ２１ｒ、２１ｇ、２１ｂにそれぞれアドレスとして
入力される。この場合には、８ビット３入力であるの
で、２４ビットで表現されることになる、ＬＵＴ２１
ｒ、２１ｇ、２１ｂはそれぞれ（１）式に基づいて１次
変換された後の符号つきの１０ビット値を１ワードとし
て格納しているので、渡されたアドレスに対してＬＵＴ
２１ｒ、２１ｇ、２１ｂはそのアドレスに格納されてい
るデータを出力信号３１ｒ、３１ｇ、３１ｂとして出力
し、出力端子４ｒ、４ｇ、４ｂからは符号つきの１０ビ
ット映像信号Ｒ′、Ｇ′、Ｂ′が出力される。
【０００７】このようにしてリニアマトリクス変換を受
けた映像信号Ｒ′、Ｇ′、Ｂ′は、電気的に負の要素を
持たせることにより、色再現の向上がはかられており、
良好な画像が得られる。
けた映像信号Ｒ′、Ｇ′、Ｂ′は、電気的に負の要素を
持たせることにより、色再現の向上がはかられており、
良好な画像が得られる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記図
２のような従来のマトリクス変換回路では、ＬＵＴに入
力するアドレスのビット数の増大によって、ＬＵＴのメ
モリ容量は上記の従来例では、２24×３ワード（１ワー
ド＝１０ビット）の容量が必要とされる。従って、入力
信号の数や高ビッド精度の要求にともない、メモリ容量
が膨大なものとなるという問題点があった。
２のような従来のマトリクス変換回路では、ＬＵＴに入
力するアドレスのビット数の増大によって、ＬＵＴのメ
モリ容量は上記の従来例では、２24×３ワード（１ワー
ド＝１０ビット）の容量が必要とされる。従って、入力
信号の数や高ビッド精度の要求にともない、メモリ容量
が膨大なものとなるという問題点があった。
【０００９】本発明は上記のような問題点に鑑みてなさ
れたものであり、多入力、高ビット精度のマトリクス変
換においてもメモリ容量の増大を低減できる、マトリク
ス変換回路を提供することを目的としている。
れたものであり、多入力、高ビット精度のマトリクス変
換においてもメモリ容量の増大を低減できる、マトリク
ス変換回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記目的のための本発明
においては、ｎ個の入力信号のうち最小値を選択してそ
の最小値の信号レベルを出力すると共に、ｎ個の入力信
号のうちのいづれが最小となるのかを判定するための制
御信号を出力する最小値選択手段と、最小値選択手段か
ら出力される上記最小値をｎ個の入力信号からそれぞれ
減じる減算手段と、ｍ行（ｎ−１）列のマトリクス変換
を行い、ｍ個の第１の出力信号をｎ種類得るｎ個のマト
リクス演算手段と、上記最小値選択手段から出力される
上記制御信号に基づいて上記ｎ個のマトリクス演算手段
により得られるｎ種類の第１の出力信号のうち１つを選
択する出力選択手段と、この出力選択手段により選択さ
れるｍ個の第１の出力信号に対して上記最小値選択手段
から出力される上記最小値をそれぞれ加えてｍ個の第２
の出力信号を得る加算手段とを設けている。
においては、ｎ個の入力信号のうち最小値を選択してそ
の最小値の信号レベルを出力すると共に、ｎ個の入力信
号のうちのいづれが最小となるのかを判定するための制
御信号を出力する最小値選択手段と、最小値選択手段か
ら出力される上記最小値をｎ個の入力信号からそれぞれ
減じる減算手段と、ｍ行（ｎ−１）列のマトリクス変換
を行い、ｍ個の第１の出力信号をｎ種類得るｎ個のマト
リクス演算手段と、上記最小値選択手段から出力される
上記制御信号に基づいて上記ｎ個のマトリクス演算手段
により得られるｎ種類の第１の出力信号のうち１つを選
択する出力選択手段と、この出力選択手段により選択さ
れるｍ個の第１の出力信号に対して上記最小値選択手段
から出力される上記最小値をそれぞれ加えてｍ個の第２
の出力信号を得る加算手段とを設けている。
【００１１】
【作用】本発明によれば、最小値選択手段によってｎ個
の入力信号のうち最小値をとるものが検出される。これ
をすべての入力信号から減じることで、最小値をとる１
つの入力信号が確実に０となる。従って、マトリクス係
数のうち最小値をとる１つの入力信号に対応する列を１
列省略できる。このため、ｍ行ｎ列の１次変換がｍ行
（ｎ−１）列のものに置き換えられるので、ＬＵＴに与
えるアドレスのビット数はｎだけ減少する。ただし、マ
トリクス演算のためＬＵＴの数は最小値をとり得る信号
の数だけ必要となる。各ＬＵＴが計算した結果は、最小
値選択手段の出力する制御信号によって選択動作を行う
出力選択手段によって選択され、最小値が加えられる。
こうして得られた出力信号は、ｍ行ｎ列のマトリクス変
換を行ったのと等価であると同時に、アドレスのビット
数の減少によってＬＵＴのメモリ容量を低減することが
できる。
の入力信号のうち最小値をとるものが検出される。これ
をすべての入力信号から減じることで、最小値をとる１
つの入力信号が確実に０となる。従って、マトリクス係
数のうち最小値をとる１つの入力信号に対応する列を１
列省略できる。このため、ｍ行ｎ列の１次変換がｍ行
（ｎ−１）列のものに置き換えられるので、ＬＵＴに与
えるアドレスのビット数はｎだけ減少する。ただし、マ
トリクス演算のためＬＵＴの数は最小値をとり得る信号
の数だけ必要となる。各ＬＵＴが計算した結果は、最小
値選択手段の出力する制御信号によって選択動作を行う
出力選択手段によって選択され、最小値が加えられる。
こうして得られた出力信号は、ｍ行ｎ列のマトリクス変
換を行ったのと等価であると同時に、アドレスのビット
数の減少によってＬＵＴのメモリ容量を低減することが
できる。
【００１２】
【実施例】次に、本発明の実施例について、図を参照し
ながら説明する。図１は本発明の一実施例である。な
お、これはビデオカメラなどの色補正を電気的に行う所
謂リニアマトリクス回路である。
ながら説明する。図１は本発明の一実施例である。な
お、これはビデオカメラなどの色補正を電気的に行う所
謂リニアマトリクス回路である。
【００１３】図１において、図示していない撮像素子か
ら得られた３原色映像信号Ｒ（赤）、Ｇ（緑）、Ｂ
（青）は、やはり図示していないプロセス回路で黒補
正、白補正を受けた後、これも図示していない８ビット
のＡ／Ｄ変換器でディジタル信号に変換されて、リニア
マトリクス回路の入力端子１ｒ、１ｇ、１ｂへと入力さ
れる。ここでは前記（１）式の一次変換が行われてお
り、このマトリクス変換によって、各映像信号に電気的
に負の要素を持たせることにより、色再現の向上がはか
られる。ホワイトバランスを保つために、行ごとのマト
リクス係数の総和はすべて１となるように設定しなけれ
ばならない。
ら得られた３原色映像信号Ｒ（赤）、Ｇ（緑）、Ｂ
（青）は、やはり図示していないプロセス回路で黒補
正、白補正を受けた後、これも図示していない８ビット
のＡ／Ｄ変換器でディジタル信号に変換されて、リニア
マトリクス回路の入力端子１ｒ、１ｇ、１ｂへと入力さ
れる。ここでは前記（１）式の一次変換が行われてお
り、このマトリクス変換によって、各映像信号に電気的
に負の要素を持たせることにより、色再現の向上がはか
られる。ホワイトバランスを保つために、行ごとのマト
リクス係数の総和はすべて１となるように設定しなけれ
ばならない。
【００１４】入力端子１ｒ、１ｇ、１ｂから入力された
Ｒ、Ｇ、Ｂの各映像信号は、それぞれ２つに分岐され、
その一方は最小値選択回路５に入力される。最小値選択
回路５では、入力信号Ｒ、Ｇ、Ｂのうち最小値をとるも
のを選択して最小値信号Ｓとして出力するとともに、ど
の入力信号が最小値であったかを判定する制御信号Ｓｃ
を出力する。最小値信号Ｓは、もとのＲ、Ｇ、Ｂの各映
像信号から減算器６ｒ、６ｇ、６ｂによって減じられ、
それぞれ（Ｒ−Ｓ）、（Ｇ−Ｓ）、（Ｂ−Ｓ）を得る。
Ｒ、Ｇ、Ｂの各映像信号は、それぞれ２つに分岐され、
その一方は最小値選択回路５に入力される。最小値選択
回路５では、入力信号Ｒ、Ｇ、Ｂのうち最小値をとるも
のを選択して最小値信号Ｓとして出力するとともに、ど
の入力信号が最小値であったかを判定する制御信号Ｓｃ
を出力する。最小値信号Ｓは、もとのＲ、Ｇ、Ｂの各映
像信号から減算器６ｒ、６ｇ、６ｂによって減じられ、
それぞれ（Ｒ−Ｓ）、（Ｇ−Ｓ）、（Ｂ−Ｓ）を得る。
【００１５】この時点で、（Ｒ−Ｓ）、（Ｇ−Ｓ）、
（Ｂ−Ｓ）のうちの少なくとも１つは最小値をとってい
るので、その信号に対応する列のマトリクス係数が
（１）式のマトリクスから省略される。３つの入力信号
があるので、省略される列により、３種類の３行２列の
マトリクス演算用ＬＵＴブロック２０１、２０２、２０
３が必要となる。ここで、ＬＵＴブロック２０１はＢ−
Ｓ＝０の場合、ＬＵＴブロック２０２はＲ−Ｓ＝０の場
合、ＬＵＴブロック２０３はＧ−Ｓ＝０の場合に対応し
ている。これらのＬＵＴブロック２０１、２０２、２０
３は、合計すると２16×９ワード（１ワード＝１０ビッ
ト）のメモリ容量が必要とされるが、従来例と比べると
およそ１５［％］程度であり、大幅にメモリ容量が低減
されているのがわかる。
（Ｂ−Ｓ）のうちの少なくとも１つは最小値をとってい
るので、その信号に対応する列のマトリクス係数が
（１）式のマトリクスから省略される。３つの入力信号
があるので、省略される列により、３種類の３行２列の
マトリクス演算用ＬＵＴブロック２０１、２０２、２０
３が必要となる。ここで、ＬＵＴブロック２０１はＢ−
Ｓ＝０の場合、ＬＵＴブロック２０２はＲ−Ｓ＝０の場
合、ＬＵＴブロック２０３はＧ−Ｓ＝０の場合に対応し
ている。これらのＬＵＴブロック２０１、２０２、２０
３は、合計すると２16×９ワード（１ワード＝１０ビッ
ト）のメモリ容量が必要とされるが、従来例と比べると
およそ１５［％］程度であり、大幅にメモリ容量が低減
されているのがわかる。
【００１６】ＬＵＴ２０１ｒ、２０１ｇ、２０１ｂはそ
れぞれ、（１）式からｍ3 、ｍ6 、ｍ9 を省略したマト
リクスに基づいて１次変換された後の符号つきの１０ビ
ット値を１ワードとして格納しているので、渡されたア
ドレスに対してＬＵＴ２０１ｒ、２０１ｇ、２０１ｂは
そのアドレスに格納されているデータを１種類目の第１
の出力信号３０１ｒ、３０１ｇ、３０１ｂとして出力
し、それぞれ出力選択回路７ｒ、７ｇ、７ｂに入力す
る。
れぞれ、（１）式からｍ3 、ｍ6 、ｍ9 を省略したマト
リクスに基づいて１次変換された後の符号つきの１０ビ
ット値を１ワードとして格納しているので、渡されたア
ドレスに対してＬＵＴ２０１ｒ、２０１ｇ、２０１ｂは
そのアドレスに格納されているデータを１種類目の第１
の出力信号３０１ｒ、３０１ｇ、３０１ｂとして出力
し、それぞれ出力選択回路７ｒ、７ｇ、７ｂに入力す
る。
【００１７】ＬＵＴ２０２ｒ、２０２ｇ、２０２ｂはそ
れぞれ、（１）式からｍ1 、ｍ4 、ｍ7 を省略したマト
リクスに基づいて１次変換された後の符号つき１０ビッ
ト値を１ワードとして格納しているので、渡されたアド
レスに対してＬＵＴ２０２ｒ、２０２ｇ、２０２ｂはそ
のアドレスに格納されているデータを２種類目の第１の
出力信号３０２ｒ、３０２ｇ、３０２ｂとして出力し、
それぞれ出力選択回路７ｒ、７ｇ、７ｂに入力する。
れぞれ、（１）式からｍ1 、ｍ4 、ｍ7 を省略したマト
リクスに基づいて１次変換された後の符号つき１０ビッ
ト値を１ワードとして格納しているので、渡されたアド
レスに対してＬＵＴ２０２ｒ、２０２ｇ、２０２ｂはそ
のアドレスに格納されているデータを２種類目の第１の
出力信号３０２ｒ、３０２ｇ、３０２ｂとして出力し、
それぞれ出力選択回路７ｒ、７ｇ、７ｂに入力する。
【００１８】ＬＵＴ２０３ｒ、２０３ｇ、２０３ｂはそ
れぞれ、（１）式からｍ2 、ｍ5 、ｍ8 を省略したマト
リクスに基づいて１次変換された後の符号つき１０ビッ
ト値を１ワードとして格納しているので、渡されたアド
レスに対してＬＵＴ２０３ｒ、２０３ｇ、２０３ｂはそ
のアドレスに格納されているデータを３種類目の第１の
出力信号３０３ｒ、３０３ｇ、３０３ｂとして出力し、
それぞれ出力選択回路７ｒ、７ｇ、７ｂに入力する。
れぞれ、（１）式からｍ2 、ｍ5 、ｍ8 を省略したマト
リクスに基づいて１次変換された後の符号つき１０ビッ
ト値を１ワードとして格納しているので、渡されたアド
レスに対してＬＵＴ２０３ｒ、２０３ｇ、２０３ｂはそ
のアドレスに格納されているデータを３種類目の第１の
出力信号３０３ｒ、３０３ｇ、３０３ｂとして出力し、
それぞれ出力選択回路７ｒ、７ｇ、７ｂに入力する。
【００１９】出力選択回路７ｒ、７ｇ、７ｂでは、最小
値選択回路５からの制御信号Ｓｃに従い、どのＬＵＴブ
ロックからの第１の出力信号を選択するかを判定して、
第２の符号つきの１０ビット出力信号８ｒ、８ｇ、８ｂ
を出力する。最後に加算器９ｒ、９ｇ、９ｂによって、
最小値選択回路５が出力した最小値信号Ｓを、第２の出
力信号８ｒ、８ｇ、８ｂに加えることによって、出力端
子４ｒ、４ｇ、４ｂからは符号つきの１０ビット映像信
号Ｒ″、Ｇ″、Ｂ″が出力される。
値選択回路５からの制御信号Ｓｃに従い、どのＬＵＴブ
ロックからの第１の出力信号を選択するかを判定して、
第２の符号つきの１０ビット出力信号８ｒ、８ｇ、８ｂ
を出力する。最後に加算器９ｒ、９ｇ、９ｂによって、
最小値選択回路５が出力した最小値信号Ｓを、第２の出
力信号８ｒ、８ｇ、８ｂに加えることによって、出力端
子４ｒ、４ｇ、４ｂからは符号つきの１０ビット映像信
号Ｒ″、Ｇ″、Ｂ″が出力される。
【００２０】このようにしてリニアマトリクス変換を受
けた映像信号Ｒ″、Ｇ″、Ｂ″は、電気的に負の要素を
持たせることにより色再現の向上がはかられており、良
好な画像が得られると同時に、アドレスのビット数の減
少によってＬＵＴのメモリ容量を低減することができ
る。
けた映像信号Ｒ″、Ｇ″、Ｂ″は、電気的に負の要素を
持たせることにより色再現の向上がはかられており、良
好な画像が得られると同時に、アドレスのビット数の減
少によってＬＵＴのメモリ容量を低減することができ
る。
【００２１】
【発明の効果】以上説明したように、本発明による、マ
トリクス変換回路によれば、入力信号のうち最小のもの
を各入力信号から減じるようにしたことにより、ｍ行ｎ
列のマトリクスがｍ行（ｎ−１）列で済むことになる。
従って、マトリクス変換は等価であるにもかかわらず、
ＬＵＴに渡されるアドレスのビット数を少なくできるの
で、ＬＵＴのメモリ容量を大幅に低減でき、多入力、高
ビット精度のマトリクス変換を実現することができる効
果がある。
トリクス変換回路によれば、入力信号のうち最小のもの
を各入力信号から減じるようにしたことにより、ｍ行ｎ
列のマトリクスがｍ行（ｎ−１）列で済むことになる。
従って、マトリクス変換は等価であるにもかかわらず、
ＬＵＴに渡されるアドレスのビット数を少なくできるの
で、ＬＵＴのメモリ容量を大幅に低減でき、多入力、高
ビット精度のマトリクス変換を実現することができる効
果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のマトリクス変換回路を表すブロック図で
ある。
ある。
【符号の説明】 １ｒ、１ｇ、１ｂ 入力端子 ２０１、２０２、２０３ ＬＵＴブロック ５ 最小値選択回路 ６ｒ、６ｇ、６ｂ 減算器 ７ｒ、７ｇ、７ｂ 出力選択回路 ９ｒ、９ｇ、９ｂ 加算器 ４ｒ、４ｇ、４ｂ 出力端子 ３０１ｒ、３０１ｇ、３０１ｂ、３０２ｒ、３０２ｇ、
３０２ｂ、３０３ｒ、３０３ｇ、３０３ｂ 第１の出力
信号 ８ｒ、８ｇ、８ｂ 第２の出力信号
３０２ｂ、３０３ｒ、３０３ｇ、３０３ｂ 第１の出力
信号 ８ｒ、８ｇ、８ｂ 第２の出力信号
Claims (2)
- 【請求項１】 ｎ（ｎ≧２）個の入力信号のうちの最小
値を選択しその最小値の信号レベルを出力すると共に上
記ｎ個の入力信号のうちのいずれが最小であるのかを判
定するための制御信号を出力する最小値選択手段と、 上記最小値選択手段から出力される上記最小値を上記ｎ
個の入力信号からそれぞれ減じる減算手段と、 ｍ行（ｎ−１）列のマトリクス変換を行い、ｍ個の第１
の出力信号をｎ種類得るｎ個のマトリクス演算手段と、 上記最小値選択手段から出力される上記制御信号に基づ
いて上記ｎ個のマトリクス演算手段から得られる上記ｎ
種類の第１の出力信号のうちの１つを選択する出力選択
手段と、 上記出力選択手段により選択されるｍ個の第１の出力信
号に対して上記最小値をそれぞれ加えてｍ個の第２の出
力信号を得る加算手段とを備えたマトリクス変換回路。 - 【請求項２】 上記ｎ個の入力信号は映像信号における
Ｒ、Ｇ、Ｂの３原色信号であり、上記マトリクス演算手
段は、予め所定の特性が記憶されている記憶手段を備
え、この記憶された特性に基づいて行毎のマトリクス係
数の総和がすべて１となるマトリクス変換を行うことに
よりホワイトバランスを保つように成されている請求項
１記載のマトリクス変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6195263A JPH0865697A (ja) | 1994-08-19 | 1994-08-19 | マトリクス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6195263A JPH0865697A (ja) | 1994-08-19 | 1994-08-19 | マトリクス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865697A true JPH0865697A (ja) | 1996-03-08 |
Family
ID=16338242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6195263A Pending JPH0865697A (ja) | 1994-08-19 | 1994-08-19 | マトリクス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016072948A (ja) * | 2014-09-23 | 2016-05-09 | 台達電子工業股▲ふん▼有限公司 | 即時色域マッピングシステム及び即時色域マッピング方法 |
-
1994
- 1994-08-19 JP JP6195263A patent/JPH0865697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016072948A (ja) * | 2014-09-23 | 2016-05-09 | 台達電子工業股▲ふん▼有限公司 | 即時色域マッピングシステム及び即時色域マッピング方法 |
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