JPH0855096A - コンピュータネットワークの信号渋滞回避システム - Google Patents

Abstract

(57)【要約】 【課題】中間リンクの信号渋滞を回避するように端ステ
ーションの送信レートを制限するシステムを提供する。 【解決手段】通信ネットワークのためのレートベースの
端−端流れ制御システムにおいて、各ソース端ステーシ
ョンは、１組の許された個別の送信レートから対数エン
コードに基づいてその送信レートを選択する。このレー
トベースのトラフィック制御システムは、各ソース端ス
テーションが時間周期Ｔごとに１つの端−端制御セルを
送信するよう要求する。時間周期Ｔは、通信ネットワー
クのスイッチによって分かり、これを用いて、所与の仮
想回路に対し、スイッチにおける帯域巾の使用可能な割
り当て（公平な分担）を周期的に計算する。レートベー
スの端−端システムは、ソース端ステーションに対し実
現可能な送信レートを与える。又、ハイブリッド型のリ
ンク・バイ・リンクの流れ制御システムは、端−端シス
テムにより得た実現可能な送信レートを用いて、計算さ
れたレートを持続するためにクレジット情報を更新しそ
してオーバーブッキングするのに必要なバッファのサイ
ズを決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にコンピュータ
ネットワークにおける信号渋滞の回避に係り、より詳細
には、中間リンクの渋滞を回避するように端末ステーシ
ョンの送信レートを制限することに係る。

【０００２】

【従来の技術】コンピュータネットワークが次第に複雑
になるにつれて、より多くの端末ステーションが、より
多くの中間リンクを経て通信する。中間リンクとは、一
般に、ケーブルの各端にノード又はネットワークスイッ
チをもつネットワークケーブルの区分である。リンク
は、ビット／秒の限界として通常表される所定量のネッ
トワークトラフィックしか搬送できない。ネットワーク
トラフィックは一般にパケット又はセルと称され、各々
のパケット又はセルは、ネットワークを経て多数のビッ
トを送信することを必要とする。

【０００３】例えば、中間リンクは、多数のソース端ス
テーションから発するトラフィックを搬送する。各ソー
ス端ステーションは、中間リンクがパケットを脱落せず
に取り扱い得る以上のレートでネットワークトラフィッ
クを発生することができる。即ち、各個々の端ステーシ
ョンは、中間リンクを渋滞（塞がり）状態へと駆動し得
る。従って、複数の端ステーションがネットワークトラ
フィックを形成しそしてそのトラフィックの全てが特定
の中間リンクを通るときには、ソース端ステーションに
より形成されるトラフィックを制限するためのメカニズ
ムを設置しなければならないことが明らかである。流れ
制御は、ソース端ステーションにより形成されるトラフ
ィックを制限するメカニズムを説明するのに使用される
一般的な用語である。

【０００４】リンクの容量を種々のソース端ステーショ
ンに公平に割り当てることは、流れ制御が注目すべき別
の問題である。１つのソース端ステーションが中間リン
クの全容量を使用する場合には、他のソース端ステーシ
ョンは全く送信できない。渋滞管理システムは、たとえ
送信がソース端ステーションの希望するものよりも低い
レートであっても送信の機会を各ソース端ステーション
に与える。

【０００５】多くのネットワーク、特に、接続指向のネ
ットワークにおいては、選択されたソース端ステーショ
ンから選択された行先端ステーションへパケットを転送
するために実質的に安定なルートが確立される。典型的
に、このような安定なルートは、セッション又は仮想回
路と称される。仮想回路は、指定のソース端ステーショ
ンと指定の行先端ステーションとの間で中間リンク及び
ノードを通る経路である。各パケットは仮想回路の指定
を保持し、そして各中間ノードは状態情報を維持してい
て、受信したパケットにおいて仮想回路の指定を検査
し、それに応じてパケットを適当な下流リンクへ進める
ことができる。

【０００６】仮想回路のような安定なルートを有するネ
ットワークに典型的に使用される流れ制御の２つの一般
的形式は、第１に、端−端流れ制御であり、そして第２
に、ホップ・バイ・ホップ流れ制御である。

【０００７】端−端流れ制御は、一般に、行先端ステー
ションがネットワークに渋滞が生じていることを検出す
るものである。行先端ステーションは、中間ノードが送
信パケットにフラグを挿入することによって渋滞を検出
することができ、このフラグは、中間ノードのバッファ
がいっぱいであるか又は中間ノードが渋滞に陥っている
ことを行先端ステーションに知らせる。次いで、行先端
ステーションは、ソース端ステーションへ返送される確
認パケットに渋滞情報を入れ、そしてソース端ステーシ
ョンは、その渋滞情報に応答して、ソース端ステーショ
ンがネットワークにパケットを送信するレートを減少す
る。

【０００８】端−端流れ制御の更なる改善は、ソースス
テーションからネットワークを経て行先ステーションへ
仮想回路に沿って制御パケットを転送し、そしてそれに
応答して行先ステーションが制御パケットを仮想回路に
沿ってソースステーションへ返送することである。制御
パケットがネットワークを通過し、仮想回路の各リンク
を通過するときに、制御パケットにリンク容量情報が書
き込まれる。仮想回路に沿った各リンクにおける各ノー
ドは、そのノードを通過する各仮想回路に関連した送信
レート情報を与えるテーブルを維持している。

【０００９】各仮想回路に対する送信レートを計算する
方法に伴う問題は、各中間ノードがそれを通過する各仮
想回路の状態情報を含むテーブルを保持しなければなら
ないことである。更に、新たな仮想回路が確立されたり
又は古い仮想回路が脱落したりといった変化がネットワ
ークに生じたときには、ネットワークがその変化に迅速
に応答しなければならない。端−端流れ制御を適用する
従来の試みでは、このような変化に応答するのに、非常
に長い収斂時間を必要とする。例えば、多くの過去のシ
ステムでは、最悪の場合の収斂時間は、優勢な（又は最
大の）ラウンドトリップ時間に加えて、仮想回路の数に
比例する。このような長い収斂時間は、効率的な渋滞管
理には受け入れられない。

【００１０】次に、ホップ・バイ・ホップの流れ制御に
ついて説明する。ホップ・バイ・ホップの流れ制御にお
いては、下流のノードが、そのすぐ上流のノードに、そ
の上流ノードが下流ノードへパケットを送信するレート
を制限するように知らせるメカニズムを用いている。上
流ノードによってパケットが送信されるレートを制限す
るために下流ノードによって使用される典型的なメカニ
ズムは、クレジットを発行する。下流ノードによって発
行されるクレジットは、下流ノードにおけるバッファの
数を表す。このクレジット情報は、制御パケットにおい
て、上流ノードへ送られる。上流ノードは、それがクレ
ジットを有するところのパケットの数のみを送信するこ
とが許され、そして上流ノードは、パケットを送信する
ときにそのクレジットカウントを減少する。下流ノード
がパケットを受け取るときには、パケットがバッファに
記憶され、その後に、バッファが下流ノードによって排
出されて、パケットが更に処理される。パケットが下流
ノードによって前進されるときには、下流ノードはクレ
ジット情報を上流ノードに送信する。従って、上流ノー
ドは、クレジットを受け取り、それを用いて、下流ノー
ドへパケット（又はセル）を送信するレートを制御す
る。ネットワークにおける全てのノードは、ホップ・バ
イ・ホップのクレジットをベースとする流れ制御を使用
し、従って、それらのソースステーションは、各ノード
が取り扱いできるパケットの数のみを送信することが許
される。

【００１１】ホップ・バイ・ホップの流れ制御は、静的
なバッファ作用又は動的なバッファ作用のいずれかを用
いることにより実施されている。静的なバッファ作用の
場合には、各リンクを完全に占有するために各仮想回路
に対して充分なバッファを設けなければならない。各個
々の仮想回路は、中間リンクの容量を完全に使用するこ
とができる。従って、各仮想回路は、リンクの容量を完
全に使用するために、充分なバッファが指定されねばな
らない。多数の仮想回路が確立されるときには必要なバ
ッファの数が著しいものとなる。例えば、非同期転送モ
ード即ちＡＴＭと称する送信プロトコルにおいては、仮
想回路を指示するために２４ビットが指定される。従っ
て、考えられる仮想回路の数は、２²⁴となる。このよう
に多くの仮想回路に対し全リンク容量のバッファ作用を
与えることは実際的でない。そしてこれら仮想回路のど
れが全リンク容量のバッファ作用を必要としているかは
知り得ない。

【００１２】第２に、動的なバッファ作用が使用される
ときには、特定の中間ノードにおいて、そのノードを通
過する全ての仮想回路に対してバッファのプールが指定
される。幾つかのバッファは、必要に応じて各仮想回路
に割り当てられる。問題は、ネットワークが仮想回路を
加算又は減算することにより変更するときに、その変更
に対するシステムの応答が非常に遅いことである。例え
ば、新たな仮想回路が追加されるときには、その新たな
仮想回路に指定されるべく使用できるバッファがないこ
とがある。というのは、それらは既にその前の割り当て
によっていっぱいになっているからである。これらバッ
ファは、ゆっくりと排出する。従って、新たな仮想回路
は、送信を開始できるまでに長時間待機しなければなら
ない。このような長時間の待機は、効率的なネットワー
ク管理においては受け入れられない。

【００１３】

【発明が解決しようとする課題】そこで、非常に多数の
仮想回路へと拡張することができ、確立される仮想回路
の数の変化に迅速に応答することができ、多数の異なる
ソース端ステーションの異なる要求に応答することがで
き、そして全てのソース端ステーションに対してネット
ワークリソースの公平な割り当てを確立することができ
る流れ制御システムが要望されている。

【００１４】

【課題を解決するための手段】本発明は、その広い形態
においては、請求項１に記載のコンピュータネットワー
クのための流れ制御システムに関する。

【００１５】以下に述べるように、コンピュータネット
ワークにおいてソースステーションの送信レートを制御
するためのシステムは、コンピュータネットワークに制
御セルを送信するための制御セル送信器を備え、制御セ
ルは確立された仮想回路を進み、制御セルは、スタンプ
されたレートフィールドに書き込まれるスタンプされた
送信レートを有すると共に、ｕ ｂｉｔフィールドに書
き込まれる制御ｕ ｂｉｔ値を有しており；更に、仮想
回路に対して公平な送信レートを選択するためのネット
ワークスイッチのセレクタと；ネットワークの入リンク
を経て制御セルを受け取りそして上記スタンプ送信レー
ト及びｕ ｂｉｔ値を読み取るためのネットワークスイ
ッチの受信器と；制御セルを出リンクに送信する前に制
御セルのスタンプレートフィールドに新たなスタンプ送
信レートを書き込み、この新たなスタンプ送信レート
は、受け取ったスタンプレート及び公平な送信レートに
応答して計算され、そして更に、その新たなスタンプ送
信レートが受け取ったスタンプレートと異なるかどうか
を指示する値を出ていく制御セルのｕ ｂｉｔフィール
ドに書き込むためのネットワークスイッチのプロセッサ
と；制御セルを受け取ると共に、そのスタンプレートフ
ィールド及びｕ ｂｉｔフィールドにおいて行先ステー
ションにより受け取られた値を含む返送セルを送信する
ための行先ステーションの受信器と；その返送セルを受
け取り、返送されたスタンプレート及び返送されたｕ
ｂｉｔ値を読み取るためのソースステーションの受信器
と；その返送されたスタンプレート及び返送されたｕ
ｂｉｔ値に応答して装置により複数のデータセルを送信
するための新たなレートをセットするためのソースステ
ーションの送信レートコントローラとを備えている。こ
のシステムは、グローバルタイミング手段及び個別送信
レート発生手段によって上記方法を実施し、このグロー
バルタイミング手段は、事象のタイミングをとるために
各ソースステーション及び各スイッチに配置されて、ソ
ースステーションにおいて確立された各仮想回路に対す
る１つの制御セルの送信をソースステーションにおいて
タイミングどりすると共に、スイッチにおいて公平な送
信レートの計算をタイミングどりし；そして上記個別送
信レート発生手段は、複数の許された個別の送信レート
を計算すると共に、制御セルに書き込まれる全てのスタ
ンプ送信レート及び全ての公平な送信レートが複数の許
された個別の送信レートのうちの１つのレートとして選
択されることを要求する。更に、このシステムは、複数
の許された個別の送信レート及びその各々の許された個
別の送信レートで送信するソース端ステーションの数の
みが維持されるように各スイッチに状態情報を維持す
る。従って、このシステムは、仮想回路ごとのベースで
各スイッチに機能的に同等な状態情報を維持する必要性
を軽減する。

【００１６】複数のソースステーションに対する送信レ
ートを選択するシステムは、全ての確立された仮想回路
において各端ステーションの実現可能な送信レートを確
立する選択手段を備え、この実現可能なレートは、ネッ
トワークの全てのリンクに対し、リンクを通る全ての仮
想回路の全ての送信レートの和がそのリンクの容量を越
えないように、各ソースステーションの送信レートとし
て定められ；更に、リンクを通る仮想回路の間に使用可
能なバッファを割り当てる手段と；割り当てられるバッ
ファの割合が仮想回路の実現可能な送信レートの割合に
等しくなるように仮想回路にバッファを割り当てる手段
と；ソースステーションが上記実現可能な送信レートを
越える送信レートでデータセルを送信できるようにネッ
トワークステーションにおいてバッファを動的に割り当
てるためのホップ・バイ・ホップの流れ制御手段とを備
えている。

【００１７】

【発明の実施の形態】以下、添付図面を参照し、本発明
の好ましい実施の形態を一例として詳細に説明する。

【００１８】レートベースの端−端トラフィック制御シ
ステム 図１ないし１０は、通信ネットワークにおいて端から端
へレートベースのトラフィック制御を行うシステムの要
素を示している。ここに開示するレートベースのトラフ
ィック制御システムは、各ソース端ステーションが１組
の許された個別の送信レートからその送信レートを選択
することを要求する。この１組の許された個別の送信レ
ートは、対数エンコードに基づく。ここに開示するレー
トベースのトラフィック制御システムは、更に、各ソー
ス端ステーションが各時間周期Ｔごとに１つの端−端制
御セルを送信することを必要とする。この時間周期Ｔ
は、通信ネットワークのスイッチによっても知られ、所
与の仮想回路に対するスイッチにおいて使用可能な帯域
巾割り当て（又は「公平な分担」）を周期的に計算する
のに使用される。

【００１９】図１は、レートベースのトラフィック制御
システムにおける要素の実施形態の例を示す。図１は、
ソース端ステーション１００と、スイッチ１０２と、行
先端ステーション１０４とを備えている。ソース端ステ
ーション１００は、通信リンク１０５によってスイッチ
１０２に接続され、そして行先端ステーション１０４
は、通信リンク１３９によりスイッチ１０２に接続され
ている。

【００２０】図１に示す要素の動作中には、ソース端ス
テーション１００から発する多数の仮想回路がある。各
仮想回路のルートは予め定められ、各ルートの決定はこ
こに開示するシステムの範囲外である。例示の目的で、
ソース端ステーション１００から発する１つ以上の仮想
回路は、行先端ステーション１０４を伴う。

【００２１】図１の例は、ソース端ステーション１００
と行先端ステーション１０４との間のルートに沿って単
一のスイッチ１０２を示している。しかしながら、ここ
に開示するシステムは、ソース端ステーション及び行先
端ステーションが、多数のスイッチを含むルートを有す
る仮想回路を経て通信する場合にも適用できる。ここに
開示するシステムは、更に、単一のスイッチを通る仮想
回路を有する多数のソース端ステーションが存在する場
合にも適用できる。又、ここに開示するシステムは、多
数のスイッチがあって、合流及び分岐するトラフィック
の流れが非常に複雑に構成されたネットワークにも同様
に有用である。

【００２２】ソース端ステーション１００は、メモリ１
０８と、レート制御プロセス１１２と、データトラフィ
ック整形プロセス１１４と、タイマー１１６と、ネット
ワークインターフェイス１１８とを有するように示され
ている。メモリ１０８は、ソースデータ構造体１１０を
有するように示されている。メモリ１０８及びネットワ
ークインターフェイス１１８は、バス１２０に接続され
る。ネットワークインターフェイス１１８は、更に、通
信リンク１０５を経てスイッチ１０２に接続される。例
示の目的で、レート制御プロセス１１２及びデータトラ
フィック整形プロセス１１４は、１つ以上のアプリケー
ション指向の集積回路（ＡＳＩＣ）におけるプロセスで
ある。従って、１つ以上のＡＳＩＣがバス１２０に接続
される。

【００２３】或いは又、レート制御プロセス１１２及び
データトラフィック整形プロセス１１４は、ソース端ス
テーション１００内のマイクロプロセッサで実行される
プロセスでもよい。同様に、別の形態では、マイクロプ
ロセッサがバス１２０に接続される。

【００２４】スイッチ１０２は、メモリ１２２と、デー
タ送りプロセス１２８と、ホップ・バイ・ホップの流れ
制御プロセス１３０と、レート制御情報プロセス１３２
と、周期的な更新プロセス１３４と、タイマー１３６
と、ネットワークインターフェイス１３８とを有するよ
うに示されている。メモリ１２２は、レートテーブル１
２４と、仮想回路テーブル１２６と、Ａ−ｆａｉｒ（公
平）変数１２７とを有するように示されている。メモリ
１２２、タイマー１３６及びネットワークインターフェ
イス１３８は、バス１４０に接続される。ネットワーク
インターフェイス１３８は、更に、通信リンク１０５を
経てソース端ステーション１００に接続される。又、ネ
ットワークインターフェイス１３８は、通信リンク１３
９を経て行先端ステーション１０４にも接続される。例
示の目的で、データ送りプロセス１２８、ホップ・バイ
・ホップの流れ制御プロセス１３０、レート制御情報プ
ロセス１３２、及び周期的更新プロセス１３４は、１つ
以上のアプリケーション指向の集積回路（ＡＳＩＣ）に
おけるプロセスである。従って、１つ以上のＡＳＩＣが
バス１４０に接続される。

【００２５】或いは、データ送りプロセス１２８、ホッ
プ・バイ・ホップの流れ制御プロセス１３０、レート制
御情報プロセス１３２、及び周期的更新プロセス１３４
は、スイッチ１０２内のマイクロプロセッサで実行され
るプロセスであってもよい。同様に、別の形態では、マ
イクロプロセッサがバス１４０に接続される。

【００２６】行先端ステーション１０４は、メモリ１４
及びネットワークインターフェイス１４６を備え、これ
らはバス１４８に接続される。ネットワークインターフ
ェイス１４６は、更に、通信リンク１３９を経てスイッ
チ１０２に接続される。例示の目的で、制御セル返送プ
ロセス１４４は、１つ以上のアプリケーション指向の集
積回路（ＡＳＩＣ）におけるプロセスである。従って、
１つ以上のＡＳＩＣがバス１４８に接続される。

【００２７】或いは、制御セル返送プロセス１４４は、
スイッチ１０２内のマイクロプロセッサで実行されるプ
ロセスであってもよい。同様に、別の形態では、マイク
ロプロセッサがバス１４８に接続される。

【００２８】図２は、図１のソース端ステーション１０
０に示されたソースデータ構造体１１０の内容を示す例
である。通信リンク１０５を通るソース端ステーション
１００の各仮想回路に対し、ソースデータ構造体には３
つの関連フィールドがある。即ち、ソースのスタンプさ
れたレート（ＳＳＲ）と、ソースの許された送信レート
（ＳＡＴＲ）と、需要レート（ｄｅｍａｎｄ）である。
従って、所与の仮想回路に対し、ソースのスタンプされ
たレート２０５、ソースの許された送信レート２１０及
び需要レート２１５が示されている。

【００２９】又、図２には、最大ラウンドトリップフィ
ールド２２０も示されている。ソース端ステーション１
００当たり１つの最大ラウンドトリップフィールド２２
０があるが、ネットワークの全てのノードの最大ラウン
ドトリップフィールド２２０に記憶される値は、ネット
ワークにおける最長ラウンドトリップ時間に等しい。

【００３０】所与の仮想回路に対する需要フィールドの
値は、その仮想回路のユーザによって要求される最大の
データレートに初期化される。最大データレートが未知
である場合には、仮想回路に対する需要フィールドの値
が無限大に初期化される。

【００３１】所与の仮想回路に対するソースの許された
送信レートは、その仮想回路に対する送信レート限界で
ある。図１に示されたデータトラフィック整形プロセス
１１４は、その仮想回路に対するソースの許された送信
レートフィールドの内容に応答して各仮想回路の送信レ
ートを制御し、仮想回路に対する実際の送信レートが仮
想回路のソースの許された送信レートを越えないように
する。所与の時間におけるソースの許された送信レート
フィールドの値は、１組の許された個別の送信レートの
１つに等しい。１組の許された個別の送信レートの各々
は、図３に示すスイッチレートテーブルエントリーの１
つに対応する。

【００３２】図２に示す要素の初期化において、各仮想
回路に対するソースのスタンプレートフィールド（ＳＳ
Ｒ）は、その仮想回路に対する需要に等しくセットさ
れ、そしてソースの許された送信レートは、所定値にセ
ットされる。ソースの許された送信レートは、首尾よく
設定された仮想回路に対する最小の受け入れられる進行
を考慮する最小値に最初にセットされる。データトラフ
ィック整形プロセスが、仮想回路に対するソースの許さ
れた送信レートの所定の最小値で最初に送信する場合に
は、その仮想回路の実際の送信レートが一時的に実現不
可能となる。この影響は、データトラフィック整形プロ
セスが、最初に、２＊（Ｄ＋Ｔ）に等しい時間周期中に
新たに確立された仮想回路における送信を遅延する場合
には克服される。但し、Ｄは、ネットワークにおける最
大ラウンドトリップ遅延である。

【００３３】図３は、レートテーブル３００を示してお
り、これは、図１のスイッチ１０２に示されたレートテ
ーブル１２４の一例である。レートテーブル１２４の各
エントリーは、所定の１組の許された個別の送信レート
の１つに対応する。又、ソース端ステーションの実際の
送信レートは、所定の１組の許された個別の送信レート
から選択される。所定の１組の許された個別の送信レー
トは、以下に述べるレートテーブル１２４の対数エンコ
ードを用いて表される。図３の例は、１ビット／秒から
３．９ギガビット／秒の範囲の約９％離れた２５６個の
個別のレートを与える。

【００３４】図３のレートテーブル３００は、ｉ＝０な
いし２５５のインデックスを有する２５６個のエントリ
ーを含む。レートテーブル３００にインデックスｉを有
する各エントリーに対し、カウントフィールドｎ_i 及び
ビットａ_i がある。レートテーブル３００の各エントリ
ーは、次の式によって与えられる個別の送信レートに対
応する。 ２^0.125*i

【００３５】動作中に、カウントフィールドｎ_i がレー
ト制御情報プロセス１３２によって使用され、スタンプ
レートフィールド（ＰＳＲ）値がそのエントリーに関連
した個別の送信レートに等しく且つ最後の時間周期Ｔ中
にスイッチ１０２によって受け取られた端−端制御セル
の数がカウントされる。フィールドａ_i は、少なくとも
１つの端−端制御セルが時間周期Ｔ中に受け取られ、そ
してそのエントリーに関連した個別の送信レートに等し
いスタンプレートフィールド（ＰＳＲ）値を含んでお
り、且つそのスタンプレートフィールド（ＰＳＲ）値が
Ａ−ｆａｉｒ変数１２７の現在値以下である場合に、レ
ート制御情報プロセス１３２によって１にセットされ
る。

【００３６】最初に、全ての「ａ」及び「ｎ」フィール
ドの値がゼロにセットされる。ｎ_i及びａ_i フィールド
は、図１の周期的更新プロセス１３４の動作中に変更さ
れ、これは図９において詳細に述べる。最初に、Ａ−ｆ
ａｉｒ１２７は、Ｃ／Ｎにセットされる。但し、Ｃはそ
のスイッチにおける全リンク容量であり、そしてＮはス
イッチを通過する仮想回路の数である。値Ｎは、１つの
時間周期Ｔにわたって累積されたスイッチテーブルの全
てのカウンタフィールド値ｎ_i の和として決定される。

【００３７】図３のスイッチレートテーブル３００のエ
ントリーに関連した個別のレートは例示の目的で示され
ている。別の実施形態では、スイッチテーブル３００の
１組のエントリーに対応する異なる１組の許された個別
のレートが使用される。

【００３８】図４は、図１のソース端ステーション１０
０に示されたレート制御プロセス１１２の一例において
２つの独立したサブプロセスにより実行されるステップ
を示している。ステップ４００及び４０５は、第１の独
立したサブプロセスであり、そしてステップ４１０及び
４１５は、第２の独立したサブプロセスである。

【００３９】図４のステップ４００において、レート制
御プロセスは、図１に示すタイマー１１６の時間切れを
検出する。タイマー１１６の時間巾はＴである。図１の
スイッチ１０２に示されたタイマー１３６の時間巾もＴ
に等しい。タイマー１３６とタイマー１１６は同期され
る必要はないが、時間巾がほぼ同じでなければならな
い。これらタイマーにおいて、僅かな量のクロックスキ
ュー又はドリフトは受け入れられる。

【００４０】時間周期Ｔの値を選択するために考慮すべ
き多数の点について説明する。Ｔの値が大きいほど、制
御トラフィックにより消費される帯域巾の量が小さくな
る。しかしながら、Ｔの値が大きいほど、システムの収
斂時間が長くなる。Ｔの正しい値を選択する上で有用な
３つの更に考慮すべき点は、次の通りである。 １．制御トラフィックは、ボトルネック容量のあるパー
センテージ以上消費してはならず且つそれ自体が渋滞し
てはならない。これは、次の不等式を生じる。 Ｔ＞＝ｃ＊ｌｅｎ／ｒ_min 但し、ｒ_min は、ネットワーク内の任意のリンクにおけ
る全制御トラフィックに対する最小割り当てレート（ビ
ット／秒）であり、ｌｅｎは、制御パケットの長さ（ビ
ット）であり、そしてｃは、端−端制御セルのみにより
消費されるボトルネック帯域巾の比における所望の上限
である。 ２．システムがパケットロスに対して安定であるよう確
保するために、制御パケットの２つの連続するロス間の
時間Ｌは、アルゴリズム収斂時間ＣＴより大きくなけれ
ばならない。収斂時間の理論的な上限は既知であり、Ｃ
Ｔ＜＝４＊Ｎ＊（Ｌ＊Ｄ＋Ｔ）である。但し、Ｎは最適
なレートベクトルにおける異なるレートの数であり、Ｄ
はネットワークにおける最大ラウンドトリップ遅延であ
る。ここに開示するシステムにおいて、１組の許される
送信レートに対しＮ＜＝２５６である。これらの考慮す
べきことから、次の式が得られる。 Ｔ＜（Ｌ／４＊Ｎ）−Ｄ ロスの低いネットワークの場合は、Ｌが大きく、そして
この不等式の右側も大きくなる。 ３．ここに開示するシステムは、時間周期Ｔがネットワ
ーク全体にわたり周波数同期されることに依存する。ネ
ットワーク全体にわたり周期Ｔの種々のクロックにおけ
るクロックスキューは、Ｔの絶対値が若干異なるという
ものである。しかしながら、最大のスキューがＳで境界
定めされる場合には、アルゴリズムは、Ｔが次のように
選択されるならば、安定のままである。 Ｔ＞４＊Ｎ＊Ｓ クロックスキュー限界Ｓが充分小さく保たれる場合に
は、上記関係式の右側も、低く保つことができる。

【００４１】図４に示す要素の説明を続けると、ステッ
プ４００においてタイマーの時間切れが検出された後
に、レート制御プロセスは、ステップ４０５において、
端−端制御セルを送信する。レート制御プロセスは、図
１に示されたネットワークインターフェイス１１８を使
用して、端−端制御セルを送信する。ステップ４０５に
おいて送信される端−端制御セルのフィールドは、図１
１に示されている。ステップ４０５において送信される
端−端制御セルのフィールドの値は、図１に示されたソ
ースデータ構造体１１０に応答してレート制御プロセス
によって決定される。端−端制御セルのフィールドの値
を決定するためのステップが図５に示されている。端−
端制御セルは、所与の仮想回路を経て送られる。端−端
制御セルのフィールドは、ソース端ステーションと行先
端ステーションとの間のルートに沿ったスイッチにより
変更することができる。行先端ステーションは、ステッ
プ４０５において送信される端−端制御セルを受け取る
と、その端−端制御セルをソース端ステーションへ返送
して戻す。

【００４２】ステップ４１０では、レート制御プロセス
は、端−端制御セルを受け取る。レート制御プロセス
は、ネットワークインターフェイス１１８を用いて、制
御セルを受け取る。ステップ４１０の後に、ステップ４
１５において、レート制御プロセスは、ステップ４１０
で受け取られた制御パケットのフィールドの内容に応答
して、図１に示すソースデータ構造体１１０の内容を更
新する。

【００４３】図５は、端−端制御セルを仮想回路に送信
するためにソース端ステーションの１つの実施形態によ
り実行されるステップを示している。図５に示されたス
テップは、図１に示されたレート制御プロセス１１２に
よって実行され、図４に示されたステップ４０５に対応
する。

【００４４】ステップ５０５において、レート制御プロ
セスは、仮想回路に対するソーススタンプレート（ＳＳ
Ｒ）フィールドの値を、その仮想回路に対する需要フィ
ールドの値と比較する。ソーススタンプレート（ＳＳ
Ｒ）フィールドは、図２に要素２０５として示されてい
る。需要フィールドは、図２に要素２１５として示され
ている。ソーススタンプレートフィールドの値が需要フ
ィールドの値より大きい場合には、ステップ５０５の後
に、ステップ５１０へ続く。ソーススタンプフィールド
の値が需要フィールドの値以下である場合には、ステッ
プ５０５の後に、ステップ５１５へ続く。

【００４５】ステップ５１５において、レート制御プロ
セスは、端−端制御セルのスタンプレートフィールド
（ＰＳＲ）を、その端−端制御セルが送信されるべき仮
想回路に対するソーススタンプレート（ＳＳＲ）フィー
ルドの値に等しくセットする。又、ステップ５１５にお
いて、レート制御プロセスは、端−端制御セルのＵビッ
トの値を０にセットする。ステップ５１５の後にステッ
プ５２０が行われる。

【００４６】ステップ５１０において、レート制御プロ
セスは、端−端制御セルのスタンプレートフィールド
（ＰＳＲ）を、その端−端制御セルが送信されるべき仮
想回路に対する需要フィールドの値に等しくセットす
る。又、ステップ５１０では、レート制御プロセスは、
端−端制御セルのＵビットの値を１にセットする。ステ
ップ５１０の後にステップ５２０が行われる。ステップ
５２０では、レート制御プロセスが端−端制御セルを送
信する。

【００４７】図６は、制御セルの受信に応答してソース
データ構造体を更新するためにソース端ステーションの
１つの実施形態により実行されるステップを示す図であ
る。図６に示されたステップは、図１に示されたレート
制御プロセス１１２によって実行され、図４に示された
ステップ４１５に対応する。

【００４８】ステップ６００において、レート制御プロ
セス１１２は、図４のステップ４１０で受信した端−端
制御セルのＵビット値がゼロに等しいかどうか判断す
る。Ｕビット値がゼロに等しい場合には、ステップ６０
０の後にステップ６０５が行われる。Ｕビット値がゼロ
に等しくない場合には、ステップ６００の後にステップ
６１０に続く。ステップ６０５において、レート制御プ
ロセス１１２は、端−端制御セルが受け取られた仮想回
路に対するソーススタンプレートフィールド（ＳＳＲ）
の値を、その仮想回路に対する需要フィールドの値にセ
ットする。ステップ６０５において、その仮想回路に対
するソースの許された送信レート（ＳＡＴＲ）の値は不
変である。

【００４９】図６のステップ６１０において、レート制
御プロセス１１２は、ステップ４１０で受け取った端−
端制御セルのスタンプレートフィールド（ＰＳＲ）の値
を、その端−端制御セルが受け取られた仮想回路に対す
るソースのスタンプレートフィールド２０５の値と比較
する。その受け取った端−端制御セルのスタンプレート
フィールド（ＰＳＲ）の値が、その仮想回路に対するソ
ースのスタンプレートフィールド（ＳＳＲ）の値以下で
ある場合には、ステップ６１０の後にステップ６１５が
続く。その受け取った端−端制御セルのスタンプレート
フィールド（ＰＳＲ）の値が、その仮想回路に対するソ
ースのスタンプレートフィールド（ＳＳＲ）の値以上で
ある場合には、ステップ６１０の後にステップ６２０が
続く。

【００５０】ステップ６２０において、レート制御プロ
セス１１２は、端−端制御セルが受け取られた仮想回路
に対するソーススタンプレートフィールド２０５の値
を、その受け取った端−端制御セルのスタンプレートフ
ィールド（ＰＳＲ）の値にセットする。ステップ６２０
の後に、ステップ６２５が続く。

【００５１】ステップ６１０の結果として、ステップ６
２５は、受け取った端−端制御セルのスタンプレートフ
ィールド（ＰＳＲ）の値がソースデータ構造体のソース
スタンプレートフィールド（ＳＳＲ）の値より大きいと
きだけ実行される。ステップ６２５において、レート制
御プロセス１１２は、端−端制御セルが受け取られた仮
想回路に対するソースの許された送信レートを調整す
る。ステップ６２５には２つの別の実施例がある。ステ
ップ６２５のこれら別の実施例が図７及び８に示されて
いる。

【００５２】図７は、図６に示すステップ６２５の第１
の実施例を示している。ステップ６２０へ進んだ結果と
して、ソース端ステーションは、各仮想回路に対しソー
ススタンプレートフィールド（ＳＳＲ）に現在レート推
定値を維持できる。しかしながら、ソース端ステーショ
ンがソーススタンプレートフィールド（ＳＳＲ）の値を
ソースの許された送信レートフィールドへ単にコピーす
る場合には、低速の仮想回路がソース端ステーションに
そのソースの許された送信レート値を低下するよう知ら
せる前に高速の仮想回路がそのソースの許された送信レ
ート値を上昇させたとすれば、ソースの許された送信レ
ートは一時的に実現不能になる。

【００５３】実施例６２５Ａは、ソースの許された送信
レートを常時実現可能にする。実施例６２５Ａのステッ
プ６３０において、レート制御プロセス１１２は、２＊
（Ｄ＋Ｔ）に等しい時間周期中に既に受け取られている
端−端制御セルに基づいて仮想回路に対する許された送
信レートを更新するのを遅らせる。但し、Ｄは、図２に
示すソースデータ構造体における最大ラウンドトリップ
フィールド２２０の値である。実施例６２５Ａのステッ
プ６３５において、レート制御プロセス１１２は、既に
受け取られた端−端制御セルのスタンプレートフィール
ド（ＰＳＲ）の値をその仮想回路に対するソースの許さ
れた送信レートフィールド２１０へ書き込む。ステップ
６３０の間に、時間周期が経過する前に、Ｕビットが１
に等しく且つスタンプレートフィールド（ＰＳＲ）値が
ソースの許された送信レートフィールド（ＳＡＴＲ）の
現在値より低い新たな端−端制御セルが受け取られる場
合には、ソースの許された送信レートフィールド（ＳＡ
ＴＲ）の値は、この新たな端−端制御セルのスタンプレ
ートフィールド（ＰＳＲ）値に直ちにセットされ、そし
てその後は、ステップ６３０の遅延時間周期の終わりに
増加されない。この方針の結果として、仮想回路に入る
には、一時的な実現不能性を回避するために送信開始の
前に２＊（Ｄ＋Ｔ）時間だけ待機しなければならない。

【００５４】図８は、図６に示すステップ６２５の別の
実施例６２５Ｂを示している。この実施例６２５Ｂは、
実施例６２５Ａよりも複雑でなく、従って、コストもか
からない。しかしながら、実施例６２５Ｂは、許された
送信レートが常時実現可能であるよう確保しない。図８
の実施例６２５Ｂのステップ６４０において、レート制
御プロセス１１２は、受け取った端−端制御セルのＵビ
ットの値を１と比較する。受け取った端−端制御セルの
Ｕビットの値が１に等しいことをレート制御プロセス１
１２が決定すると、ステップ６４０の後にステップ６４
５が続く。受け取った端−端制御セルのＵビットの値が
１に等しくないことをレート制御プロセス１１２が決定
すると、ステップ６４０の後にステップ６５０が続く。

【００５５】ステップ６４５において、レート制御プロ
セス１１２は、受け取った端−端制御セルのスタンプレ
ートフィールド（ＰＳＲ）からの値をその仮想回路に対
するソースの許された送信レートフィールド２１０（Ｓ
ＡＴＲ）へ直ちに書き込む。ステップ６５０において、
レート制御プロセス１１２は、ソースの許された送信レ
ートフィールド２１０の値を不変のままにする。図８に
示す実施例６２５Ｂの最適な実施例において、ステップ
６４５は、図６に示すステップ６０５に組み合わされ、
そしてステップ６５０は、図６に示すステップ６２５に
おいて実行される。従って、図８に示された実施例６２
５Ｂの最適な実施例において、Ｕビットの値を決定する
ステップは、図６に示すステップ６００において一度だ
け実行され、ステップ６４０は必要とされない。

【００５６】図９は、図１のスイッチ１０２に示す周期
的更新プロセス１３４の１つの実施の形態により実行さ
れるステップを示す図である。図９のステップ７００に
おいて、周期的な更新プロセス１３４は、図１に示され
たタイマー１３６の時間切れを検出する。タイマー１３
６の時間巾はＴである。上記のように、図１のスイッチ
１０２に示されたタイマー１１６の時間巾もＴに等し
い。

【００５７】ステップ７００に続き、ステップ７０５に
おいて、周期的更新プロセス１３４は、図１に示すＡ−
ｆａｉｒ変数１２７の値を再計算する。Ａ−ｆａｉｒ変
数１２７の値は、「ボトルネック」になるとまだ分から
ない仮想回路に対しスイッチにおいて使用可能な帯域巾
の公平な分担を表す。Ａ−ｆａｉｒ変数１２７の値を再
計算する式は、次の数２の通りである。

【数２】 ここで、Ｃはスイッチの全リンク容量であり、ｎ及びａ
は、図３に示すスイッチレートテーブルエントリーの
「ｎ」及び「ａ」フィールドからの値である。

【００５８】上記式から得られる値は、スイッチレート
テーブルのエントリーに対応する個別のレート間のどこ
かにあるので、その得られる値は、スイッチレートテー
ブルのエントリーに対応する最も近い小さな個別のレー
トに丸められる。

【００５９】ステップ７０５に続いて、ステップ７１０
において、周期的な更新プロセス１３４は、スイッチレ
ートテーブルエントリーの「ａ」フィールドを更新す
る。第１の実施例においては、ステップ７１０は、
「ａ」フィールドを次のように更新する。 ｊ＝０ないしｊ＝２５５に対し、 ｒ（ｊ）＝２exp(0.125 * ｊ） ｒ（ｊ）がＡ−ｆａｉｒより大きく且つａ（ｊ）＝１の
場合に、 ａ（ｊ）＝０にセットする

【００６０】別の実施例においては、ステップ７１０
は、「ａ」フィールドを次のように更新する。 Ｆａｉｒ Ｉｎｄｅｘ＝８＊ｌｏｇ₂ （Ａ−ｆａｉｒ） ｊ＝０ないしｊ＝２５５の場合に、 ｊ＞Ｆａｉｒ Ｉｎｄｅｘであり且つａ（ｊ）＝１であ
る場合には、 ａ（ｊ）＝０にセットする

【００６１】ステップ７１０に続き、ステップ７１５に
おいて、周期的更新プロセス１３４は、上記のアルゴリ
ズムを用いてＡ−ｆａｉｒを２回目に再計算する。ステ
ップ７１５は、図３に示すスイッチレートテーブルのエ
ントリーの「ａ」フィールドの変更された値に基づいて
作用することに注意されたい。ステップ７１５の後、周
期的な更新プロセス１３４は、図３に示すスイッチレー
トテーブルの全てのエントリーにおける「ｎ」フィール
ドの値をゼロにセットする。

【００６２】図１０は、図１のスイッチ１０２に示され
たレート制御情報プロセス１３２の１つの実施の形態に
より実行されるステップを示している。ステップ８００
において、レート制御情報プロセス１３２は、端−端制
御セルを受け取る。ステップ８００に続いて、ステップ
８０５において、レート制御情報プロセス１３２は、受
け取った端−端制御セルのスタンプレートフィールド
（ＰＳＲ）の値をスイッチ１０２のＡ−ｆａｉｒ変数１
２７の値と比較する。受け取った端−端制御セルのスタ
ンプレートフィールド（ＰＳＲ）の値がＡ−ｆａｉｒ変
数１２７の値以上である場合には、ステップ８０５の後
にステップ８１０が続く。さもなくば、ステップ８０５
の後にステップ８１５が続く。

【００６３】ステップ８１０において、レート制御情報
プロセス１３２は、受け取った端−端制御セルのスタン
プレートフィールド（ＰＳＲ）の値をＡ−ｆａｉｒ変数
１２７の値にセットし、そして受け取った端−端制御セ
ルのＵビットを１にセットする。ステップ８１０の後に
ステップ８１５が続く。ステップ８１５において、レー
ト制御情報プロセス１３２は、受け取った端−端制御セ
ルのスタンプレートフィールド（ＰＳＲ）の値により指
示された送信レートに対応するスイッチレートテーブル
エントリーに対してスイッチレートテーブルへのインデ
ックス「ｉ」を決定する。ステップ８１５に続き、レー
ト制御情報プロセス１３２は、スイッチレートテーブル
におけるカウンタフィールドｎ_i を増加する。

【００６４】ステップ８２０に続き、ステップ８２５に
おいて、レート制御情報プロセス１３２は、受け取った
端−端制御セルのスタンプレートフィールド（ＰＳＲ）
の値をＡ−ｆａｉｒ変数の値と比較する。受け取った端
−端制御セルのスタンプレートフィールド（ＰＳＲ）の
値がＡ−ｆａｉｒ変数の値以下である場合には、ステッ
プ８２５の後にステップ８３０が続く。ステップ８３０
において、レート制御情報プロセス１３２は、ステップ
８２０で決定されたインデックス「ｉ」を用いて、図３
に示すスイッチレートテーブルのａ_i ビットをセットす
る。

【００６５】図１０に示すステップに続いて、レート制
御情報プロセス１３２は、受け取った端−端制御セルを
その仮想回路のルートの次のノードへ進める。端−端制
御セルが最終的に行先端ステーション１０４により受け
取られると、制御セル返送プロセス１４４が端−端制御
セルをソース端ステーション１００へ返送する。

【００６６】図１１は、端−端制御セル内のフィールド
の一例を示す図である。上記したように、端−端制御セ
ルは、ソース端ステーション１００によって周期的に送
られる。端−端制御パケットは、高い優先順位で送られ
る。時間周期Ｔごとに各仮想回路に対し１つの端−端制
御セルが送信される。但し、Ｔは全てのステーション及
びスイッチに知られており、そして図１に示すタイマー
１１６及び１３６の時間巾である。この周期Ｔは、制御
トラフィックが常に実現可能であるように予め決定され
る。各仮想回路を経て端−端制御セルが周期的に送られ
る結果として、時間周期Ｔ当たりに仮想回路ごとに各ス
イッチに厳密に１つの端−端制御セルが受け取られる。
これは、各仮想回路の送信レートを維持するのではな
く、各時間周期Ｔに所与のエンコードされたレートをも
つ仮想回路の数をスイッチがカウントできるようにす
る。

【００６７】図１１は、レートエンコードに使用される
フィールド、特にスタンプレートフィールド（ＰＳＲ）
９００を示している。又、図１１には、Ｕビット９０５
も示されている。ソース端ステーションのレート制御プ
ロセス１１２は、図５について述べたように、スタンプ
レートフィールド（ＰＳＲ）９００及びＵビット９０５
の値を書き込む。第１の実施例では、スタンプレートフ
ィールド（ＰＳＲ）９００は、１組の許された個別の送
信レートの１つとして書き込まれる。別の実施例では、
スタンプレートフィールド（ＰＳＲ）９００は、スイッ
チレートテーブルへのインデックスとしてエンコードさ
れる。この別の実施例では、スタンプレートフィールド
の値は、式「ｉ」＝８＊ｌｏｇ₂ Ｒａｔｅにより決定さ
れたインデックス「ｉ」に等しい。但し、Ｒａｔｅは、
１組の許された個別の送信レートの１つである。

【００６８】ハイブリッド型流れ制御方法 ハイブリッド（混成型）流れ制御方法は、端−端流れ制
御方法を用いて各仮想回路の送信レートを計算しそして
これらのレートを用いてホップ・バイ・ホップ流れ制御
方法に対してバッファを割り当てるような本発明の方法
である。ホップ・バイ・ホップ流れ制御方法は、典型的
に、クレジットベースのメカニズムによって実施され
る。

【００６９】ホップ・バイ・ホップ流れ制御方法は、各
仮想回路ごとのバッファの割り当てを必要とする。各仮
想回路に対する送信レートは、特定の仮想回路のバッフ
ァに割り当てねばならないメモリの量を計算するために
必要とされる。動的にバッファを割り当てる従来の方法
は、各仮想回路に対し観察された送信レートを測定する
ように試みている。観察された送信レートの測定は、多
数の理由で不確実であり、選択される観察時間周期は任
意であり、そしてソースはビットをバーストで送信し、
従って、観察時間周期は、その仮想回路における平均送
信レートにほとんど又は全く関係しない瞬間的な結果を
与えるだけである。長い観察時間周期が選択された場合
には、システムは、ネットワークの状態の変化に応答し
ないことになる。

【００７０】ソースステーションに対する実現可能な送
信レート ハイブリッド型流れ制御方法の説明において、先ず、図
１ないし１１の方法により決定された「実現可能な送信
レート」を厳密に検討することが有用である。ネットワ
ークのソースステーションに対する実現可能な送信レー
トは、ネットワークの全てのリンクに対し、ネットワー
クの任意のリンクを通る全ての仮想回路のレートの和が
そのリンクの容量を越えないように定められる。図１２
には、タイミング図１００２が示されている。時間軸１
００４は、ソースステーションによって送られるセルの
間隔を示すのに使用される。バイトの第１バースト１０
１０が示されている。バースト１０１０におけるバイト
の数は、ソースステーションにより背中合わせの状態で
送信されるセルの数によって決定される。例えば、１つ
のＡＴＭセルのみがバースト１０１０において送信され
る場合には、５３バイトが送信され、各バイトは８ビッ
トであり、全部で８＊５３ビット、即ち４２４ビットと
なる。更に別の例として、バースト１０１０の間にＮ個
のセルが送信される場合には、バースト１０１０中に送
信されるビットの数は、Ｎ＊８＊５３即ちＮｘ４２４ビ
ットとなる。

【００７１】バースト１０１０の送信の後に、ソースス
テーションは、ＩＰＧ１０１２として指示された時間イ
ンターバルを待機する。ＩＰＧは、パケット間ギャップ
(Inter Packet Gap)から形成した頭文字語である。時間
周期ＩＰＧ１０１２の後に、次のバースト１０２０がソ
ースステーションによって送信される。時間周期ＩＰＧ
１０２２を待機した後に、次のバースト１０３０がソー
スステーションによって送信される、等々となる。

【００７２】図１ないし１１に示されたように計算され
た実現可能なレートは、バーストにおけるビットの数、
ＩＰＧ即ちパケット間ギャップ、セルの時間間隔に次の
ように関係している。以下の式は、ＩＰＧの時間インタ
ーバル中の「平均」送信レートを与える。 平均レート＝（バーストビット数）／ＩＰＧ ビット／
秒 「平均レート」はビット／秒で表され、そしてパケット
間ギャップは秒で表される。「バーストビットの数」
は、バースト１０１０、１０２０、１０３０等のバース
ト中にソースステーションによって送信されるビットの
数である。

【００７３】記号ＢＳであるバーストサイズは、ソース
ステーションによりバーストで送信されるセルの数を表
すのに使用される。各々５３バイトのＢＳ ＡＴＭセル
がバースト中に送信される場合には、次のようになる。 平均レート＝（ＢＳ＊８＊５３）／ＩＰＧ ビット／秒

【００７４】動作中に、「平均レート」は、所望の「実
現可能なレート」に等しくセットされ、ここで、所望の
実現可能なレートは、図１ないし１１の方法を用いて計
算される。

【００７５】次いで、パケット間ギャップＩＰＧは、平
均レートに対して所望の実現可能なレートを用いて上記
式を用いることにより次のように計算される。 所望の実現可能なレート＝（ＢＳ＊８＊５３）／ＩＰＧ
ビット／秒 この式から計算されるＩＰＧは、ソースステーションが
「実現可能なレート」で送信するために守らねばならな
いバースト間隔である。

【００７６】中間ノードにおけるバッファの割り当て
は、各仮想回路に対するＢＳバイトを保持するに充分な
ものでなければならない。というのは、ソースステーシ
ョン間の整合がないからである。最悪の場合は、全ての
仮想回路が実質的に同時にセルをスイッチに到着させ、
各ソースステーションはＢＳセルをバーストで送信し、
従って、各スイッチは、そのスイッチを通過する各仮想
回路に対してＢＳセルをバッファすることができねばな
らない。

【００７７】クレジットベースの流れ制御、端−端レー
トバッファ割り当て 各仮想回路に対し端−端レート制御方法から計算された
バッファ割り当てを使用するクレジットベースの流れ制
御について以下に説明する。

【００７８】図１３には、スイッチクレジットテーブル
１１０２が示されている。スイッチを通過する各アクテ
ィブな仮想回路は、仮想回路指示子を有し、この仮想回
路指示子はフィールド１１０４に入れられる。各仮想回
路は、データフィールド１１０６に維持されたデータを
有する。

【００７９】図１４には、スイッチクレジットテーブル
１１０２のデータフィールド１１０６に維持される多数
のデータが示されている。フィールド１２０２は、Ｒで
表された記録されたレートを含む。この記録されたレー
トは、図１５について以下に述べる端−端制御パケット
に見られる最後に見たスタンプレートである。Ｒの値
は、０に初期化される。

【００８０】フィールド１２０４は、ＢＡで表された実
際のバッファ割り当てを含む。この実際のバッファ割り
当ては、所与の仮想回路に対するメモリ割り当てであ
る。ＢＡの値はＮ２に初期化される。Ｎ２の値はフィー
ルド１２２６に記憶される。

【００８１】Ｎ２の値は、仮想回路当たり使用可能な最
小のバッファ割り当てである。Ｎ２の値は、仮想回路当
たり最小の送信レートであり、次のようになる。 最小レート＝（Ｎ２＊８＊５３）／ＩＰＧ ビット／秒

【００８２】ここでＩＰＧは、個々のホップのラウンド
トリップ時間となる。このラウンドトリップ時間は、リ
ンクのラウンドトリップ伝播時間と、上流及び下流ノー
ドにおける成分遅延と、下流ノードによりＮ２セルを進
めるのに必要な時間との和である。

【００８３】Ｎ２の値は、最小の送信レートが常に実現
可能となるように選択される。

【００８４】フィールド１２０６は、仮想バッファ割り
当てＶＢＡを含む。仮想回路に対する仮想バッファメモ
リ割り当ては、オーバーブッキング（過剰予約）で使用
されるメモリを考慮するものである。ＶＢＡの値は、Ｂ
Ａ及びＮ２の和に初期化される。ＶＢＡの値は、オーバ
ーブッキングが使用されない場合にはフィールド１２０
４のＢＡと同じである。

【００８５】フィールド１２０８は、バッファ使用値Ｂ
Ｕを含む。このＢＵは、仮想回路に対して待ち行列に入
れられるセルの実際の数である。ＢＵの値は、０に初期
化される。

【００８６】フィールド１２２０は、下流に送信される
データセルの全数ＮＴｘを含む。ＮＴｘの値は、０に初
期化される。ＮＴｘ変数は、仮想回路において下流に送
られるデータセルの累積数を記録する。ＮＴｘの値は、
スイッチのブートアップのような重要な事象において初
期化され、従って、非常に長い時間中に送信されるデー
タセルの数を記録する。

【００８７】フィールド１２２２は、上流ノードから受
け取られるデータセルの全数を含みそして記号ＮＲｘで
表される。ＮＲｘの値は、０に初期化される。

【００８８】フィールド１２２４は、記号ＣＢで表され
たクレジットバランスを含む。このクレジットバランス
ＣＢは、セルを下流ノードへ送るためにスイッチに使用
できるクレジットの数である。ＣＢの値は、Ｎ２に初期
化される。

【００８９】フィールド１２２６は、最小バッファ割り
当てＮ２を含む。Ｎ２の値は、フィールド１２０６を参
照して以下に説明する。

【００９０】フィールド１２２８は、出リンクのラウン
ドトリップ時間を含み、これは記号ＲＴＴで表される。
この量は、出リンクの物理的な長さ及び下流ノードのラ
ウンドトリップ遅延に応答してセットされねばならな
い。

【００９１】フィールド１２４０は、記号Ｂｗで表され
た出リンクの帯域巾を含む。

【００９２】パラメータＮ２、ＲＴＴ及びＢｗは、リン
クパラメータであり、仮想回路ごとのベースで維持され
る必要はない。

【００９３】フィールド１２４２は、「ローカルカウン
タ」の値を含み、そして記号ｎで表される。ｎの値は、
０に初期化される。ｎの値は、最後のクレジットセルが
上流に送信されて以来送信されたデータセルの数であ
る。

【００９４】図１５には、仮想回路の識別子を含むフィ
ールド１３１０が追加された端−端流れ制御のための制
御セルのデータフィールドが示されている。純粋な端−
端流れ制御のための制御セルのデータフィールドは図１
１に示されており、従って、図１５の対応フィールド
は、それに基づいて表示されている。図１５及び１１に
おいて、フィールド９００は、スタンプ送信レートを含
む。図１５及び１１において、フィールド９０５は、ｕ
ｂｉｔの値を含む。

【００９５】図１６は、クレジットセルのデータのフィ
ールド図である。フィールド１４１０は、クレジット変
数ＣＲの値を含む。フィールド１４２０は、記号ＶＣ
ｉｄで表された仮想回路の識別子を含む。クレジットセ
ルのヘッダは、例えば、当該仮想セルに対する識別子を
含まなくてもよい。従って、仮想セルは、ＶＣ ｉｄフ
ィールド１４２０の内容によって識別される。

【００９６】図１７には、ホップ・バイ・ホップの流れ
制御プロセスが示されている。データ受信プロセス１５
１０は、上流ノードからデータセルを受け取る。クレジ
ット送信プロセス１５１２は、クレジットセルを上流ノ
ードへ送信する。

【００９７】データ送信プロセス１５２０は、データセ
ルを下流ノードへ送信する。クレジット受信プロセス１
５２２は、下流ノードからクレジットセルを受信する。
待ち行列１５３０は、データセルがデータ受信プロセス
１５１０によって受け取られた後であって且つデータセ
ルがデータ送信プロセス１５２０によって下流ノードへ
送信される前にデータセルを保持する。

【００９８】４つのプロセス１５１０、１５１２、１５
２０及び１５２２の各々は、それらの動作が非同期であ
る。即ち、これらプロセスは必要な情報を交換し、各プ
ロセスは、それが作用すべきときに実行され、そのタス
クを完了した後に停止する。

【００９９】図１８には、データ受信プロセス１５１０
が示されている。上流ノードからデータセルを受信する
と、プロセス１５１０はブロック１６１０に入る。プロ
セス１５１０は、次いで、ブロック１６１２に入って、
ＮＲｘの値が増加される。ここで、ＮＲｘは、上流リン
クから仮想回路を経て受け取られたデータセルの全数で
ある。次いで、プロセスは、ブロック１６１４へ進む。

【０１００】ブロック１６１４において、プロセス１５
１０は、データセルを待ち行列１５３０へ転送する。待
ち行列１５３０は、先入れ先出しＦＩＦＯ待ち行列であ
る。このＦＩＦＯ待ち行列１５３０は、図１９を参照し
て詳細に述べるようにデータ送信プロセス１５２０によ
って排出される。プロセス１５１０は、次いで、ブロッ
ク１６１６へ進む。

【０１０１】ブロック１６１６において、プロセス１５
１０は、使用されるバッファの内容であるＢＵの値を増
加し、これは、スイッチクレジットテーブル１１０２の
フィールド１２０８に記憶される。次いで、プロセス
は、ブロック１６２０へ進む。

【０１０２】ブロック１６２０において、プロセスは、
別のデータセルがスイッチによって受け取られるまで静
止状態となり、このときに、プロセスは再びブロック１
６１０で開始される。

【０１０３】図１９には、データ送信プロセス１５２０
が示されている。判断ブロック１７１０において、プロ
セス１５２０は、クレジットバランスＣＢをテストし、
クレジットバランスＣＢの値は、スイッチクレジットテ
ーブル１１０２のフィールドに記憶される。ＣＢの値が
ゼロ以下である場合には、プロセスは経路１７１２を通
るように分岐し、判断ブロック１７１０のループを繰り
返す。判断ブロック１７１０のテストによりクレジット
バランスＣＢがゼロより大きいことが分かった場合に
は、プロセスがブロック１７１４へ進む。

【０１０４】ブロック１７１４において、プロセス１５
２０は、ＦＩＦＯバッファ１５３０からデータセルを待
ち行列解除し、そしてデータセルを下流ノードへ送信す
る。次いで、プロセスはブロック１７２０へ進む。

【０１０５】ブロック１７２０において、プロセスは、
使用されるバッファの数であるＢＵの値を減少し、この
値は、スイッチクレジットテーブル１１０２のフィール
ド１２０８に記憶される。次いで、プロセスは、ブロッ
ク１７２２へ進む。

【０１０６】ブロック１７２２において、プロセス１５
２０は、スイッチクレジットテーブル１１０２のフィー
ルド１２４２に記憶されるローカルカウンタ値であるｎ
の値を増加する。ｎの値は、最後のクレジットセルが上
流に送られて以来送信されたデータセルの数をカウント
する。次いで、プロセスはブロック１７２３へ進む。

【０１０７】ブロック１７２３において、プロセス１５
２０は、カウンタの値ＮＴｘを増加し、ここで、ＮＴｘ
は、仮想回路を経て下流リンクへ送信されるセルの全数
のカウントを保持する。カウンタの値ＮＴｘは、スイッ
チクレジットテーブル１１０２のフィールド１２２０に
記憶される。プロセス１５２０は、次いで、ブロック１
７２４へ進む。

【０１０８】ブロック１７２４において、プロセス１５
２０は、スイッチクレジットテーブル１１０２のフィー
ルド１２２４に記憶されたクレジットバランスであるＣ
Ｂの値を減少する。次いで、プロセス１５２０は、経路
１７２６に沿って判断ブロック１７１０へ復帰する。判
断ブロック１７１０において、プロセスは再び経路１７
１２のループに入り、そこでゼロより大きいＣＢの値を
再び見つけるまでＣＢの値をテストする。

【０１０９】図２０には、クレジット送信プロセス１５
１２が示されている。判断ブロック１８１０において、
プロセスは、ｎの値がＮ２以上であるかどうかのテスト
を経てループする。ｎはスイッチクレジットテーブル１
１０２のフィールド１２４２に記憶されそしてＮ２はス
イッチクレジットテーブル１１０２のフィールド１２２
６に記憶される。ｎがＮ２以上でない場合には、ループ
は経路１８１２をめぐり続ける。ｎがＮ２以上である場
合には、プロセスはブロック１８１４へ進む。判断ブロ
ック１８１４は、図１７に矢印１５４０で示されたよう
に、ｎがデータ送信プロセス１５２０により増加される
ときには、図１９のブロック１７２２からｎの更新され
た値を受け取る。

【０１１０】ブロック１８１４の説明を続ける前に、図
２１を参照して、下流ノードから上流ノードへのクレジ
ットバランスの転送を詳細に説明する。図２１に示され
たように、スイッチ「ｉ」１８Ｂ０１は、上流スイッチ
である。スイッチ「ｉ＋１」１８Ｂ０２は、下流スイッ
チである。リンク１８Ｂ１０は、スイッチ「ｉ」１８Ｂ
０１からスイッチ「ｉ＋１」１８Ｂ０２へデータセルを
送る。スイッチ「ｉ」からスイッチ「ｉ＋１」へ送られ
るデータセルは、線１８Ｂ１２、１８Ｂ１４、１８Ｂ１
６等々で示されている。

【０１１１】クレジットバランスは、最初に一方のスイ
ッチを参照することにより良く理解されよう。その一方
のスイッチにおいて、現在待ち行列に入れられたセルの
数は次の式で表される。 スイッチ「ｉ」で待ち行列に入れたセルの数＝ＮＲｘ
（ｉ）−ＮＴｘ（ｉ） ここで、ＮＲｘ（ｉ）は、スイッチ「ｉ」により受け取
られるセルの数であり、そしてＮＴｘ（ｉ）は、スイッ
チ「ｉ」により送信されるセルの数である。

【０１１２】次いで、スイッチ「ｉ＋１」において待ち
行列に入れられるセルの数と、スイッチ「ｉ」とスイッ
チ「ｉ＋１」との間に送られるセルの数との「アンド」
に注目する。これは、次の式で与えられる。 ここで、ＮＴｘ（ｉ）はスイッチ「ｉ」により送られる
セルの数であり、そしてＮＴｘ（ｉ＋１）はスイッチ
「ｉ＋１」により送られるセルの数である。ＮＴｘは、
スイッチがブートアップされたときのような重要な事象
から測定される。従って、ＮＴｘの値は、「絶対数」と
称する。

【０１１３】スイッチ「ｉ」が下流のスイッチからクレ
ジットバランスＣＲ（ｉ）を受け取るときには、ＣＲ
（ｉ）も、次の式によりブロック１８１４において計算
される絶対数である。 ＣＲ（ｉ）＝ＮＴｘ（ｉ＋１）＋ＶＢＡ（ｉ＋１）

【０１１４】スイッチ「ｉ」において更新されるクレジ
ットバランスは、次いで、次の式により計算される。 ＣＢ（ｉ）＝ＣＲ（ｉ）−ＮＴｘ（ｉ） これは、図２２のブロック１９１２に示す。

【０１１５】ブロック１８１４において、変数ＣＲの値
は、下流のノードへ送信されるセルの数ＮＴｘ（但し、
ＮＴｘの値は、スイッチクレジットテーブル１１０２の
フィールド１２２０に記憶される）と、その仮想セルに
指定された仮想バッファの数ＶＢＡとの和となる。送信
されるセルの数ＮＴｘは、長時間動作のカウンタであ
る。又、ノードによって受け取られてフィールド１２２
２に記憶されるセルの数も、長時間動作のカウンタであ
る。例えば、これらの両カウンタＮＲｘ及びＮＴｘは、
スイッチがブートアップされて使用に供されるときに初
期化される。例えば、両カウンタＮＲｘ及びＮＴｘは、
数億個のセルといった非常に大きな絶対値を有するが、
それらの差は少数である。しかしながら、重要であるこ
の差は下流のノードで受け取られたセルの数と上流のノ
ードで送信されたセルの数であり、これは、図２２を参
照したクレジット受信プロセス１５１２の以下の説明か
ら明らかとなろう。その差と、以下に述べる仮想バッフ
ァの数ＶＢＡとの和は、特定の仮想回路に対しＦＩＦＯ
待ち行列１５３０が記憶に充分なバッファを有するとこ
ろのセルの数である。次いで、プロセス１５１２はブロ
ック１８１６へ進む。

【０１１６】ブロック１８１６では、プロセス１５１２
は、図１６に示すようにクレジットセルを上流ノードへ
送信する。次いで、プロセス１５１２は、ブロック１８
１８へ進む。

【０１１７】ブロック１８１８において、ローカルカウ
ンタｎの値がゼロにセットされ、その結果がスイッチク
レジットテーブル１１０２のフィールド１２４２に記憶
される。ブロック１８１８のタスクが完了すると、プロ
セス１５１２は、経路１８２０に沿って判断ブロック１
８１０へ復帰し、そこで、再び、ｎの値をＮ２の値に対
してテストするようにループし始める。

【０１１８】図２２には、クレジット受信プロセス１５
２２が示されている。ブロック１９１０において、この
プロセスは、クレジットセルが下流ノードから受信され
たことを確認する。クレジットセルは、図１６に示すよ
うにクレジットセルのフィールド１４２０により識別さ
れた仮想回路に関連している。クレジットセル受信プロ
セスは、次いで、ブロック１９１２へ進む。

【０１１９】ブロック１９１２において、クレジットバ
ランスが計算されそしてスイッチクレジットテーブル１
１０２のフィールド１２２４に記憶される。ＣＢの値
は、クレジットセルのフィールド１４１０から読み取ら
れた変数ＣＲの値が上流ノードのＮＴｘの値より小さい
ときに計算される。ブロック１９１２では、上流ノード
によって送られるセルの数ＮＴｘがブロック１８１４か
らの下流ノードから受け取ったクレジットから減算され
る。プロセス１５２２は、次いで、ブロック１９１４へ
進み、そこで、プロセスは、別のクレジットセルが受け
取られるまで静止状態となり、別のクレジットセルが受
け取られると、プロセスは、ブロック１９１０において
再びアクティブとなる。

【０１２０】図２３には、クレジットベースの流れ制御
方法を実施する３つのノード間の相互作用が示されてい
る。中央のノード２０１０は、スイッチである。上流ノ
ード２０１２及び下流ノード２０１４は、スイッチ又は
ステーションのいずれかである。上流ノード２０１２は
ソースステーションである。下流ノード２０１４は、行
先ステーションである。

【０１２１】上流ノード２０１２は、データセルをデー
タ経路２０２０に沿って中央ノード２０１０へ送信す
る。返送時に、中央ノード２０１０は、図１１のクレジ
ットセルをクレジット経路２０２２に沿って上流ノード
２０１２へ送信する。中央ノード２０１０により保持さ
れるクレジットバランスは、他のパラメータの中でもと
りわけ、上流ノード２０１２から中央ノード２０１０へ
送信されるデータセルの数；どのデータセルが中央ノー
ド２０１０のバッファを占有するか；及び中央ノード２
０１０のバッファの排出に基づくものでなければなら
ず、そして中央ノード２０１０のこれらバッファは、中
央ノード２０１０からデータ経路２０３０を経て下流ノ
ード２０１４へデータセルを送信することにより排出さ
れる。中央ノード２０１０は、下流ノード２０１４から
クレジット経路２０４０を経てクレジットセルを受け取
る。中央ノード２０１０のクレジットの数は、中央ノー
ド２０１０がデータ経路２０３０に沿ってデータセルを
送信できるレートを決定する。

【０１２２】図２３から明らかなように、複雑なネット
ワークの全てのノード及びリンクは他のノードで生じる
事象に基づいている。下流のノードが何らかの理由で高
速になった場合には、各仮想回路に対するその待ち行列
１５３０が迅速に空になり、全ての上流ノードは、高速
のノードを経てより迅速にデータパケットを転送するこ
とができる。逆に、下流のノードが故障し、パケットを
計画通りに迅速に転送できない場合には、故障したノー
ドを経てセルを通そうと試みるネットワークの全てのノ
ードは、全待ち行列１５３０によりバックアップされる
ことになる。

【０１２３】図２４を参照すれば、前記の図１０がブロ
ック２１１０を追加して再現されている。従って、図２
４は、ホップ・バイ・ホップの流れ制御が端−端レート
制御と共に実施されるときのスイッチにおけるレート制
御情報プロセスのステップを示している。ブロック２１
１０において、このプロセスは、仮想回路に対する最新
の記録送信レートであってスイッチクレジットテーブル
１１０２のフィールド１２０２に記憶されるＲの値を、
ＰＳＲの値にセットする。ＰＳＲの値は、図１１に示す
ように端−端制御セルフィールド９００から読み取られ
る。各仮想回路は、各時間周期Ｔの間に図１１の端−端
制御セルを送信し、従って、スイッチクレジットテーブ
ル１１０２のフィールド１２０２に記憶されたＲの値
は、各時間周期Ｔごとに更新される。次いで、プロセス
は、ブロック２１１２へ進み、プロセスが終了する。

【０１２４】ホップ・バイ・ホップクレジット制御との
ハイブリッド型端−端レート制御 端−端レートベースの流れ制御とホップ・バイ・ホップ
のクレジットベースの流れ制御との組合せは、ハイブリ
ッド型流れ制御方法と称する。図１ないし１１に示され
た端−端レートベースの流れ制御は、多数の方法でホッ
プ・バイ・ホップのクレジットベースの流れ制御と組み
合わせることができる。これら２つを組み合わせる３つ
の実施の形態を一例としてテーブル１に示す。 テーブル１ ハイブリッド型流れ制御組合せの実施形態のテーブル No. ソースステーション スイッチ バッファ割り当て １． ホップ・バイ・ホップ ホップ・バイ・ホップ 端−端レートベース 流れ制御からのレー ト ２． 実現可能なレートに ホップ・バイ・ホップ 端−端レートベース セットされた端−端 流れ制御からのレー ト ３． 実現可能なレートに ホップ・バイ・ホップ 端−端レートベース セットされた端−端 流れ制御からのレー 及び ト 実現可能なレート又 は指定のレートを越 える実際のレートを クレジットが許すよ うなホップ・バイ・ ホップ

【０１２５】第１の例示的な実施の形態 第１の例示的な実施の形態を以下に要約する。スイッチ
及びソースステーションは、ホップ・バイ・ホップの流
れ制御によって制御され、バッファ割り当ては端−端レ
ートベースの流れ制御によって計算される。

【０１２６】図２５には、ホップ・バイ・ホップのクレ
ジットベースの流れ制御を使用したノードに対するメモ
リ割り当てが示されており、各ノードの各仮想回路に対
するバッファ割り当ては、図１ないし１１及び図２４に
示された端−端レートベースの流れ制御方法を用いてそ
の仮想回路に対して計算された送信レートを使用して計
算される。

【０１２７】メモリ２２１０は、２つの部分Ｍ（最小）
２２１２と、Ｍ（動的）２２１４とに分割される。バッ
ファに対して割り当てねばならない最小メモリは、各仮
想回路ごとにＮ２によって与えられる。出リンクを通過
する仮想回路の数をＫで表すことにする。割り当てねば
ならない最小のメモリは、次の式で表される。 Ｍ（最小）＝Ｋ＊Ｎ２

【０１２８】割り当てねばならない特定のリンクに対し
全ての仮想回路に必要な動的に割り当てできるメモリの
量は、次の式で表される。 Ｍ（動的）＝ａ＊Ｂｗ＊ＲＴＴ（リンク） 但し、「ａ」は１より大きな定数であり、Ｂｗは出リン
クの帯域巾であり、そしてＲＴＴ（リンク）はリンクの
ラウンドトリップ時間である。「ａ」の値には、システ
ムがネットワーク状態の変化に迅速に応答できるように
若干大きな値が指定されねばならず、１２程度の値が提
案されている。

【０１２９】各仮想回路ｉに割り当てられるバッファの
量は、次の式によって計算される。 ｐｒｏｐ（ｉ）＝ＲＴＴ（リンク）＊Ｂｗ＊（Ｒ（ｉ）
／ＳＵＭ（Ｒ（ｊ）） ＢＡ（ｉ）＝｛ｐｒｏｐ（ｉ）／（ＳＵＭ ｐｒｏｐ
（ｊ））＊Ｍ（動的）｝＋Ｎ２ 但し、これらの式において、ｐｒｏｐ（ｉ）は、仮想回
路「ｉ」に対して割り当てられるバッファの割合であ
り；ＳＵＭ ｐｒｏｐ（ｊ）は、全ての仮想回路に対し
て加算された割合ｐｒｏｐ（ｊ）の和であり；ＲＴＴ
（リンク）は、出リンクのラウンドトリップ時間であ
り；ＳＵＭは、出リンクを通る全ての仮想回路に対して
取り上げられ、従って、式Ｒ（ｉ）／ＳＵＭ Ｒ（ｊ）
は、出リンクを通る全レートの部分であり；そしてＭ
（動的）は、出リンクを通る仮想回路に対して割り当て
られた全動的メモリ２２１４である。

【０１３０】スイッチクレジットテーブル１１０２に記
憶される仮想バッファ割り当てのＶＢＡ１２０６の量
は、次の式によって計算される。 ＶＢＡ（ｉ）＝ＢＡ（ｉ） 但し、インデックスｉは、仮想回路を指示する。

【０１３１】第１の例示的な実施形態の効果は、（１）
バッファ割り当て計算に必要とされる送信レートＲ
（ｉ）がレートベースの端−端流れ制御から直接計算さ
れ、それ故、各スイッチの各仮想回路ごとにレートを測
定する必要性が排除され、（２）ネットワークの構成及
び状態が安定になった後にネットワークのレートが安定
になるための収斂時間が、図１ないし１１に示す単なる
端−端レートベースの流れ制御よりも良好であり、そし
て（３）上記収斂が、各仮想回路のレートを測定しよう
と試みるホップ・バイ・ホップ方法よりも良好であるこ
とである。欠点は、「ａ」の値が大きく、従って、ネッ
トワークの過渡状態を受け入れるために大きな量のバッ
ファ割り当てを使用しなければならないことである。

【０１３２】第２の例示的な実施の形態 第２の例示的な実施の形態について要約する。ソースス
テーションは、端−端レートベースの流れ制御によって
制御され、ソースステーションは、実現可能なレートに
セットされる。図１２に示されたバースト間隔は、各ソ
ースステーションにおいて強制される。ソースレートを
高いレートに調整するときには、ソースは、図７のボッ
クス６３０に示すように、２つのネットワークラウンド
トリップ時間中待機するように要求される。スイッチ
は、ホップ・バイ・ホップのクレジットベースの流れ制
御によって制御され、バッファ割り当ては、レートベー
スの端−端流れ制御によって計算される。

【０１３３】図２６には、第２の例示的な実施の形態に
よるネットワークのメモリ割り当てが示されている。全
メモリ２３１０は、仮想回路のバッファに対して割り当
てられる。Ｍ（最小）２３１２は、第１の実施の形態と
同様に割り当てられ、そして第１の実施の形態のように
次の式により計算される。 Ｍ（最小）＝Ｋ＊Ｎ２

【０１３４】「実現可能」なソースレートを受け入れる
と共に、クロックスキューを受け入れるために、固定量
のメモリＭ（固定）２３１４を割り当てねばならない。

【０１３５】オーバーブッキングに対してある量のメモ
リを割り当てねばならず、ここで、オーバーブッキング
は、端−端流れ制御により計算された「実現可能」なレ
ートを上回るレートでソースステーションが送信できる
ようにすることを意味する。このオーバーブッキング
は、送信レートを個別化することと、計算されたレート
をより低い個別のレートに丸めることとがあいまって、
ネットワーク容量の過少利用を招くことから考えられ
る。又、仮想回路がそれらに指定された全ての実現可能
な送信レートを占有しないといった過渡的な影響がネッ
トワーク容量の過少利用を招くこともある。割り当てら
れるオーバーブッキングメモリＭ（オーバーブッキン
グ）２３１６の量は、次の式によって計算される。 Ｍ（オーバーブッキング）＝ｂ＊Ｂｗ＊ＲＴＴ（リン
ク） この式において、Ｂｗは、この場合も、出リンクの帯域
巾であり、ＲＴＴ（リンク）は、ここでも、出リンクの
ラウンドトリップ時間であり、そして「ｂ」は、「オー
バーブッキングパラメータ」である。典型的に、「ｂ」
は０ないし１の値である。

【０１３６】動的な割り当てに使用できるメモリの量は
Ｍ（オーバーブッキング）であり、従って、各仮想回路
に対する動的なメモリ割り当ては、次の式によって計算
される。 ＢＡ（ｉ）＝（Ｒ（ｉ）／ＳＵＭ（Ｒ（ｊ））＊Ｍ（動
的）＋Ｎ２ 但し、Ｍ（動的）は、上記で計算されたＭ（オーバーブ
ッキング）に等しくセットされる。スイッチクレジット
テーブル１１０２のフィールド１２０６に記憶された仮
想バッファＶＢＡは、次の式によって計算される。 ＶＢＡ（ｉ）＝ＢＡ（ｉ）＋｛ＲＴＴ（リンク）＊Ｒ
（ｉ）｝ 但し、前記したように、ＶＢＡ（ｉ）は、仮想回路
（ｉ）に対する仮想バッファ割り当てであり、ＢＡ
（ｉ）は、上記で計算したバッファ割り当てであり、Ｒ
ＴＴ（リンク）は、出リンクのラウンドトリップ時間で
あり、そしてＲ（ｉ）は、仮想回路（ｉ）に対するスイ
ッチクレジットテーブル１１０２のフィールド１２０２
からの記録レートである。

【０１３７】第１の例示的な実施の形態に勝る第２の例
示的な実施の形態の効果は、オーバーブッキングメモリ
Ｍ（オーバーブッキング）に必要なメモリの量が、実現
可能なレートを越えるレートに対し増分的なバッファメ
モリしか必要とされず、且つ上記第１の実施の形態で必
要とされたパラメータ「ａ」により計算された量よりも
相当の小さいことである。

【０１３８】第２の例示的な実施の形態を用いると、ソ
ースは、図１２を参照して述べたように、それらのトラ
フィックを平滑することが必要とされる。

【０１３９】第３の例示的な実施の形態 第３の例示的な実施の形態について要約する。ソースス
テーションは、端−端レートベースの流れ制御によって
制御され、そしてソースステーションは、実現可能なレ
ートにセットされ、加えて、ソースステーションは、ホ
ップ・バイ・ホップのクレジットベースの流れ制御によ
って更に制御され、クレジットの許容度が実現可能なレ
ートを越える場合に、ソースがそのクレジットに基づい
てより多くのセルを送信できるようにする。スイッチ
は、ホップ・バイ・ホップのクレジットベースの流れ制
御により制御され、バッファの割り当ては、端−端レー
トベースの流れ制御によって計算される。

【０１４０】第３の例示的な実施の形態においては、ラ
インを経て到来する新たなソースステーションに応答し
た過渡状態が良好である。バッファの割り当ては、第２
の実施の形態の場合と同じである。この第３の例示的な
実施の形態の方法は、境界のスイッチがクレジットを新
たにスタートするソースステーションに割り当てできる
場合に、システムが実現可能なレートをその新たなソー
スステーションに指定する前にそのソースステーション
がスタートできるという点で攻撃的である。次いで、新
たなソースステーションは、実現可能なレートが指定さ
れる前に送信をスタートできる。

【０１４１】更に、ソースレートがより高いレートに調
整されるときに、ソースは、第２の例示的な実施の形態
で要求されたように、図７のブロック６３０で示された
２つのネットワークラウンドトリップ時間を待機する必
要がない。従って、ソースはより攻撃的となり、且つホ
ップ・バイ・ホップの流れ制御に基づいて、下流のスイ
ッチにおけるバッファの過剰な流れを防止する。

【０１４２】以上、特定の実施の形態を参照して本発明
を説明したが、本発明は、これらに限定されるものでは
ない。当業者であれば、ここに開示した実施の形態の種
々の変型及び本発明の他の実施の形態が上記説明から明
らかであろう。それ故、このような変型及び実施の形態
は、本発明によって包含されるものとする。

【図面の簡単な説明】

【図１】トラフィック制御システムの要素の例示的な実
施の形態を示す図である。

【図２】ソース端ステーションのソースデータ構造体の
例示的な実施の形態を示す図である。

【図３】レートテーブルの例示的な実施の形態を示す図
である。

【図４】ソース端ノードにおけるレート制御プロセスの
例示的な実施の形態により実行されるステップを示す図
である。

【図５】端−端制御セルを送信するためにソース端ステ
ーションの例示的な実施の形態により実行されるステッ
プを示す図である。

【図６】端−端制御セルの受信に応答してソースデータ
構造体を更新するためにソース端ステーションの例示的
な実施の形態によって実行されるステップを示す図であ
る。

【図７】図６のステップ６２５の第１の別の実施例６２
５Ａを示す図である。

【図８】図６のステップ６２５の第１の第２の別の実施
例６２５Ｂを示す図である。

【図９】ネットワークスイッチにおける周期的な更新プ
ロセスの例示的な実施の形態によって実行されるステッ
プを示す図である。

【図１０】ネットワークスイッチにおけるレート制御情
報プロセスの例示的な実施の形態によって実行されるス
テップを示す図である。

【図１１】端−端制御セル内のフィールドの一例を示す
図である。

【図１２】実現可能なレートに対する間隔を示すタイミ
ングである。

【図１３】スイッチクレジットテーブルを示す図であ
る。

【図１４】図１３のスイッチクレジットテーブルのフィ
ールドを示す図である。

【図１５】ホップ・バイ・ホップのクレジットベースの
流れ制御に使用されたときの端−端制御セルのデータの
フィールド図である。

【図１６】ホップ・バイ・ホップのクレジットベースの
流れ制御に使用されたクレジットセルのデータのフィー
ルド図である。

【図１７】ホップ・バイ・ホップの流れ制御システムに
おけるプロセスのブロック図である。

【図１８】データ受信プロセスの流れ線図である。

【図１９】データ送信プロセスの流れ線図である。

【図２０】クレジット送信プロセスの流れ線図である。

【図２１】２つのスイッチ及びそれらの間のリンクを示
すブロック図である。

【図２２】クレジット受信プロセスの流れ線図である。

【図２３】ホップ・バイ・ホップのクレジットベースの
流れ制御を用いたノードのブロック図である。

【図２４】レート制御の端−端流れ制御プロセスをホッ
プ・バイ・ホップのクレジットベースの流れ制御と共に
使用した場合の流れ線図である。

【図２５】メモリ割り当て図である。

【図２６】メモリ割り当て図である。

【符号の説明】

１００ ソース端ステーション １０２ スイッチ １０４ 行先端ステーション １０５、１３９ 通信リンク １０８ メモリ １１０ ソースデータ構造体 １１２ レート制御プロセス １１４ データトラフィック整形プロセス １１６ タイマー １１８ ネットワークインターフェイス １２０ バス １２２ メモリ １２４ レートテーブル １２６ 仮想回路テーブル １２７ Ａ−ｆａｉｒ変数 １２８ データ送りプロセス １３０ ホップ・バイ・ホップの流れ制御プロセス １３２ レート制御情報プロセス １３４ 周期的更新プロセス １３６ タイマー １３８ ネットワークインターフェイス １４０ バス １４２ メモリ １４４ 制御セル返送プロセス １４６ ネットワークインターフェイス １４８ バス ２０５ ソーススタンプレート ２１０ ソース許容送信レート ２１５ 需要レート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンナ チャーニー アメリカ合衆国 マサチューセッツ州 02165ニュートン ファルマウス ロード 49 (72)発明者 カダンゴーデ ケイ ラマクリシュナン アメリカ合衆国 マサチューセッツ州 01754メイナード マイケル ロード 11

Claims (10)

【特許請求の範囲】
1. 【請求項１】 コンピュータネットワークのための端か
   ら端へのレートに基づく流れ制御システムにおいて、 １つ以上のネットワークスイッチを経て仮想回路を確立
   しているソース端ステーション及び行先端ステーション
   と、 上記ソース端ステーション内にあり、第１のサブプロセ
   スを有していて、上記仮想回路を経て１つの端−端制御
   セルを周期的に送信し、上記端−端制御セルの送信の上
   記レートは１／Ｔに等しく、上記制御セルは、スタンプ
   されたレートフィールドと、Ｕビットとを有し、そして
   更に、上記スタンプレートフィールドの値を１組の許さ
   れた個別の送信レートの１つにセットし、該１組の許さ
   れた個別の送信レートは対数スケールに基づくものであ
   るようなレート制御プロセスと、 上記１つ以上のスイッチの各々内にあり、時間周期Ｔご
   とに一度、上記仮想回路に対する使用可能な帯域巾割り
   当てを計算し、そして上記使用可能な帯域巾割り当てが
   上記１組の許された個別のレートの１つに等しくなるよ
   う確保するための周期的更新プロセスと、 上記スイッチの各１つ内にあり、上記端−端制御セルを
   受け取り、上記セルの上記スタンプレートフィールドの
   値を上記現在使用可能な帯域巾割り当てと比較し、そし
   て上記セルの上記スタンプレートフィールドの上記値が
   上記現在使用可能な帯域巾割り当てに等しいかそれより
   大きい場合に、上記現在使用可能な帯域巾割り当てを上
   記スタンプレートフィールドに書き込むためのレート制
   御情報プロセスと、 上記行先端ステーション内にあり、上記端−端制御セル
   を上記ソース端ステーションへ返送するための制御セル
   返送プロセスと、 上記レート制御プロセス内にあり、上記返送された端−
   端制御セルの受信に応答して上記ソース端ステーション
   においてソースデータ構造の許された送信レートを更新
   すると共に、上記許された送信レートが上記１組の許さ
   れた個別の送信レートの１つに等しくなるよう確保する
   ための第２のサブプロセスと、 上記ソース端ステーション内にあり、上記ソース端ステ
   ーションの実際の送信レートを上記許された送信レート
   に等しいかそれより小さく制限するためのトラフィック
   整形プロセスと、を備えたことを特徴とする流れ制御シ
   ステム。
2. 【請求項２】 上記レート制御プロセスは、更に、 上記第１のサブプロセス内にあって、上記ソースデータ
   構造内のソーススタンプレートを上記ソースデータ構造
   内の需要レートと比較するためのソーススタンプレート
   比較手段を備え、上記ソーススタンプレートは、最初
   に、上記需要レートにセットされ、上記需要レートは、
   上記仮想回路のユーザにより要求されるデータレートに
   等しく、そして上記ソーススタンプレート比較手段に応
   答して、上記端−端制御セルの上記スタンプレートフィ
   ールドを上記需要レートにセットすると共に、上記ソー
   ススタンプレートが上記需要レートより大きい場合に上
   記端−端制御セルの上記Ｕビットを１にセットするため
   の手段を更に備えている請求項１に記載の流れ制御シス
   テム。
3. 【請求項３】 上記第１のサブプロセスは、更に、 上記ソーススタンプレート比較手段に応答して、上記端
   −端制御セルの上記スタンプレートフィールドを上記ソ
   ーススタンプレートにセットし、そして上記ソーススタ
   ンプレートが上記需要レート以下である場合に上記Ｕビ
   ットをゼロにセットするための手段を備え、上記第２の
   サブプロセスは、更に、 上記端−端制御セルの上記Ｕビット値を０と比較するた
   めのＵビット比較手段と、 上記Ｕビット比較手段に応答して、上記Ｕビットが０に
   等しい場合に上記ソーススタンプレートを需要レートに
   セットするための手段とを備えた請求項２に記載の流れ
   制御システム。
4. 【請求項４】 上記第２のサブプロセスは、更に、 上記Ｕビット比較手段に応答して、上記端−端制御セル
   の上記スタンプレートフィールドの値をソーススタンプ
   レートと比較するためのスタンプレート比較手段と、 上記スタンプレート比較手段に応答して、上記ソースス
   タンプレートを上記端−端制御セルの上記スタンプレー
   トにセットすると共に、上記端−端制御セルの上記スタ
   ンプレートが上記ソーススタンプレート以下である場合
   に上記許された送信レートを上記端−端制御セルの上記
   スタンプレートにセットするための手段とを備え、上記
   第２のサブプロセスは、更に、 上記スタンプレート比較手段に応答し、上記端−端制御
   セルの上記スタンプレートが上記ソーススタンプレート
   以上である場合に上記ソーススタンプレートを上記端−
   端制御セルの上記スタンプレートにセットするための手
   段と、 上記スタンプレート比較手段に応答し、上記端−端制御
   セルの上記スタンプレートが上記ソーススタンプレート
   以上である場合に上記ソースの許された送信レートを調
   整するための手段とを備えた請求項３に記載の流れ制御
   システム。
5. 【請求項５】 上記ソースの許された送信レートを調整
   するための上記手段は、更に、 上記コンピュータネットワークにおける最大のラウンド
   トリップ遅延をＤとすれば、２＊（Ｄ＋Ｔ）に等しい時
   間周期を待機する手段と、 上記待機手段に応答して、上記許された送信レートを上
   記端−端制御セルの上記スタンプレートの値にセットす
   るための手段とを備えた請求項４に記載の流れ制御シス
   テム。
6. 【請求項６】 上記ソースの許された送信レートを調整
   するための上記手段は、更に、 上記端−端制御セルの上記Ｕビットを１と比較するため
   の第２のＵビット比較手段と、 上記第２のＵビット比較手段に応答して、上記端−端制
   御セルの上記Ｕビットが１に等しい場合に上記許された
   送信レートを上記端−端制御セルの上記スタンプレート
   にセットするための手段とを備え、上記流れ制御システ
   ムは、更に、 上記１つ以上のスイッチの各々内にあるスイッチレート
   テーブルを備え、このスイッチレートテーブルは、上記
   １組の許された個別の送信レートの各々に対応する１つ
   のエントリーを有し、上記スイッチレートテーブルの各
   エントリーは、カウンタフィールドと、「ａ」フィール
   ドとを有し、 上記周期的更新プロセスは、次の数１の式に基づいて上
   記使用可能な帯域巾割り当てを計算し、 【数１】 ここで、Ｃはスイッチの全リンク容量であり、ｎ及びａ
   は、各々、上記スイッチレートテーブルエントリーにお
   ける上記カウンタ及び上記「ａ」フィールドの値であ
   り、 上記スイッチレートテーブルの上記「ａ」フィールドを
   更新し、 上記式に基づいて上記使用可能な帯域巾割り当てを２回
   目に再計算し、そして上記スイッチレートテーブルのカ
   ウンタフィールド値をゼロにセットする請求項４に記載
   の流れ制御システム。
7. 【請求項７】 上記周期的な更新プロセスは、次の式を
   用いて上記スイッチレートテーブルエントリーの上記
   「ａ」フィールドを更新し、 ｊ＝０ないしｊ＝２５５に対し、 ｒ（ｊ）＝２exp(0.125 * ｊ） ｒ（ｊ）がＡ−ｆａｉｒより大きく且つａ（ｊ）＝１の
   場合に、 ａ（ｊ）＝０にセットする ここで、Ａ−ｆａｉｒは、上記使用可能な帯域巾割り当
   てに等しく、上記レート制御情報プロセスは、更に、 上記端−端制御セルの上記スタンプレートフィールドを
   上記使用可能な帯域巾割り当てと比較するための使用可
   能な帯域巾比較手段と、 上記使用可能な帯域巾比較手段に応答して、上記使用可
   能な帯域巾割り当てを上記制御セルの上記スタンプレー
   トフィールドに書き込むと共に、上記スタンプレートフ
   ィールド値が上記使用可能な帯域巾割り当て以上である
   場合に上記端−端制御セルの上記Ｕビットをセットする
   ための手段とを備えた請求項６に記載の流れ制御システ
   ム。
8. 【請求項８】 上記レート制御情報プロセスは、更に、 上記端−端制御セルにおける上記スタンプレートフィー
   ルド値に対応するスイッチレートテーブルエントリーを
   インデックスするインデックス「ｉ」を上記スイッチレ
   ートテーブルに対して決定する手段を備え、このインデ
   ックス「ｉ」は次の式に基づいて計算され、 「ｉ」＝８＊log₂（スタンプレート） 更に、上記インデックス「ｉ」を決定する上記手段に応
   答して、該手段で決定された上記インデックス「ｉ」に
   よりインデックスされたスイッチテーブルエントリーの
   カウンタフィールドを増加するための手段を備え、上記
   流れ制御システムは、更に、 上記使用可能な帯域巾割り当てを上記端−端制御セルの
   上記スタンプレートフィールド値と比較するための第２
   の使用可能な帯域巾比較手段と、 上記第２の使用可能な帯域巾比較手段及び上記インデッ
   クス「ｉ」を決定する手段に応答して、上記使用可能な
   帯域巾割り当てが上記端−端制御セルの上記スタンプレ
   ートフィールド値よりも大きい場合に上記インデックス
   「ｉ」によりインデックスされたスイッチテーブルエン
   トリーの「ａ」フィールドを増加するための手段とを備
   えている請求項７に記載の流れ制御システム。
9. 【請求項９】 複数のソースステーションにおいて送信
   レートを制御するための方法であって、 上記複数のソースステーションから発する複数の仮想回
   路の各々に対する実現可能な送信レートを決定し、この
   実現可能なレートは、各ソースステーションにより上記
   実現可能なレートに基づいて送信されるセルが、ネット
   ワークを経て制御セルを送信するネットワークの各リン
   クのリンク容量を越えるようなリンク容量を必要としな
   いように、上記各仮想回路ごとに各ソースステーション
   に対する送信レートとして定められ、 ネットワークスイッチにより計算された公平な送信レー
   ト及び上記制御セルの内容に応答して、ネットワークス
   イッチにより上記制御セルを変更し、上記制御セルは、
   上記制御セルがその発信元ソースステーションへ戻ると
   きに上記実現可能なレートを含み、 グローバルなタイミングインターバルで事象のタイミン
   グをとって、ソースステーションにおいてそのソースス
   テーションで確立された各仮想回路に対する１つの上記
   制御セルの送信をタイミングどりすると共に、スイッチ
   において公平な送信レートの上記計算をタイミングどり
   し、そしてデータセルの送信、上記グローバルなタイミ
   ング手段による事象の上記タイミングどり、及び上記実
   現可能な送信レートの直接的な計算を与える個別のレー
   トの発生に使用するために上記ソースステーションに対
   する個別の送信レートを発生することを特徴とする方
   法。
10. 【請求項１０】 複数のソースステーションに対する送
    信レートを選択するシステムにおいて、 全ての確立された仮想回路において各端ステーションの
    実現可能な送信レートを確立する選択手段を備え、この
    実現可能なレートは、各ソースステーションにより上記
    実現可能なレートに基づいて送信されるセルが、ネット
    ワークの各リンクのリンク容量を越えるようなリンク容
    量を必要としないように、各ソースステーションの送信
    レートとして定められ、 更に、上記実現可能なレートを越えるソースステーショ
    ン送信レートを得るように、ホップ・バイ・ホップクレ
    ジットベースの流れ制御を用いて送信レートを制御する
    ことによりバッファを割り当てるためのネットワークス
    イッチの割り当て手段を備えたことを特徴とするシステ
    ム。