JPH0855061A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 システム全体のスループットを向上させるこ
とができるキャッシュメモリ制御装置を提供する。 【構成】 レジスタ３３に転送開始指示データ１がセッ
トされると、ディテクタ３６によって、処理装置が主記
憶装置等をアクセスしているか否かが判定される。アク
セしていなければ、マルチプレクサ３４によって生成さ
れた読出しアドレスが主記憶装置に供給される。これに
より、主記憶装置から凍結ブロック（データアレイ２１
のグループＧ１）に自動的にデータが転送される。これ
に対し、レジスタ３３に転送開始指示データ０がセット
されると、ディテクタ３６によって、処理装置が主記憶
装置等をアクセスしているか否かが判定される。アクセ
していなければ、マルチプレクサ３４によって生成され
た書込みアドレスが主記憶装置に供給される。これによ
り、凍結ブロックから主記憶装置に自動的にデータが転
送される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主記憶装置と処理装
置との間に設けられ、両者の動作速度の差を調整するキ
ャッシュメモリを制御するキャッシュメモリ制御装置に
関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサにおいて
は、レジスタのアクセス速度に比べ、主記憶装置のアク
セス速度の方が遅い。したがって、システム全体の処理
速度を高めるためには、主記憶装置のアクセス速度を高
める必要がある。

【０００３】主記憶装置のアクセス速度を高めるために
は、この主記憶装置をスタティック形ＲＡＭ等の高速メ
モリで構成すればよい。しかし、高速メモリは高価であ
るため、大容量の主記憶装置を高速メモリで構成する
と、システム全体の製造経費が高くなってしまう。そこ
で、従来より、例えば、下記の文献に記載されるよう
に、小容量ではあるが高速のバッファメモリを使って、
主記憶装置の見かけ上のアクセス速度を高めることが行
われている。

【０００４】 文献：計算システム入門 著者：所 真理雄 出版社：岩波書店 発行日：１９８８年 １０月 ６日 このバッファメモリは、通常、キャッシュメモリと呼ば
れ、広く、コンピュータシステム上で使用されている。

【０００５】ここで、図２を参照しながら、キャッシュ
メモリの制御を説明する。なお、この図２は、キャッシ
ュメモリの動作原理を概念的に示すものである。

【０００６】図示の如く、キャッシュメモリ１１は、処
理装置１２と主記憶装置１３の間に設けられ、処理装置
１２により参照された主記憶装置１３のアドレスに格納
されているデータ（命令を含む）のコピーを一時的に保
持するようになっている。このキャッシュメモリは一種
の連想メモリであり、主記憶装置１３のアドレスとその
内容が格納されるようになっている。

【０００７】このような構成によれば、処理装置１２の
参照アドレスがキャッシュメモリ１１に存在する限り、
処理装置１２は、アクセス速度の早いキャッシュメモリ
１１をアクセスすることにより、希望するデータを得る
ことができるので、システム全体の処理速度を高めるこ
とができる。

【０００８】一般に、処理装置１２の参照アドレスがキ
ャッシュメモリ１１に存在する場合をヒットといい、存
在しない場合をミスヒットという。

【０００９】処理装置１２が主記憶装置１３からデータ
を読み出す読出しモードにおいては、ヒットの場合、デ
ータは、キャッシュメモリ１１から読み出される。これ
に対し、ミスヒットの場合は、主記憶装置１３から読み
出される。また、この場合は、キャッシュメモリ１１の
ある領域からデータを追い出し、ここに、主記憶装置１
３から読み出されたデータを新たに格納するリプレース
という操作が行われる。このリプレースにより、その
後、同じアドレスをアクセスする場合、ヒットとなるの
で、アクセス速度を高めることができる。

【００１０】処理装置１２が主記憶装置１３にデータを
書き込む書込みモードにおいては、アクセス方式とし
て、ライトスルー方式とライトイン方式がある。

【００１１】ライトスルー方式においては、ヒットの場
合、データは、キャッシュメモリ１１と主記憶装置１３
に書き込まれる。これにより、キャッシュメモリ１１と
主記憶装置１２の間のデータの整合性が保たれる。これ
に対し、ミスヒットの場合は、データは、主記憶装置１
３に対してのみ書き込まれる。

【００１２】ライトイン方式においては、ヒットの場
合、データは、キャッシュメモリ１１にのみ書き込まれ
る。これに対し、ミスヒットの場合は、まず、リプレー
スを行って、参照アドレスおよびその内容をキャッシュ
メモリ１１に格納してから、このメモリ１１に対して、
データの書込みが行われる。

【００１３】以上が、キャッシュメモリ１１の制御方法
である。ところで、キャッシュメモリ１１の制御におい
ては、キャッシュメモリ１１の記憶内容の一部または全
部のリプレースを禁止する場合がある。これは、読出し
モード時のスループットを向上させるためである。

【００１４】すなわち、リプレースを実行すると、それ
まで、キャッシュメモリ１１に存在していたデータの一
部または全部がキャッシュメモリ１１から追い出され
る。これにより、オペレーティングシステムの命令コー
ド等のように、頻繁にアクセスされるデータまでも追い
出されてしまうことがある。

【００１５】しかし、このようなデータが追い出されて
しまうと、その後、リプレースが頻繁に生じ、読出しモ
ード時のスループットが低下してしまう。そこで、この
ようなデータに関しては、リプレースを禁止してキャッ
シュメモリ１１に常駐させることにより、リプレースの
回数が減らして、読出しモード時のスループットを向上
させることができる。

【００１６】なお、リプレースが禁止された状態は凍結
と呼ばれる。凍結の単位は、ウェイ単位、ブロック単位
等様々ある。以下、キャッシュメモリ１１において、リ
プレースが禁止された領域を凍結ブロックという。

【００１７】上述した書込みモードにおいて、このよう
な凍結ブロックにデータを書き込むためのアクセス方式
としては、非凍結ブロックのアクセス方式と同様、キャ
ッシュメモリ１１と主記憶装置１３の両方に書き込む方
式（以下、「書込み方式１」という。）と、キャッシュ
メモリ１１にのみ書き込む方式（以下、「書込み方式
２」という。）がある。

【００１８】書込み方式１の場合、データをキャッシュ
メモリ１１だけでなく、主記憶装置にも書き込まなけれ
ばならないため、書込みに関しては、アクセス速度を高
めることができない。これに対し、書込み方式２の場合
は、データをキャッシュメモリ１１にだけ、書き込めば
よいので、アクセス速度を高めることができる。

【００１９】

【発明が解決しようとする課題】しかしながら、リプレ
ース禁止機能を有する従来のキャッシュメモリ制御装置
には、次のような２つの問題があった。

【００２０】（１） まず、凍結ブロックにデータを書
き込むためのアクセス方式として、書込み方式２を採用
した場合、書込みモードにおけるアクセス速度を高める
ことができる反面、凍結ブロックに格納されているデー
タと主記憶装置１３に格納されているデータの整合をと
ることができない。

【００２１】従来のキャッシュメモリ制御装置におい
て、この整合をとるためには、整合をとりたいデータの
書込み要求が発生するたびに、まず、凍結ブロックの凍
結を解除し、次に、上述したライトスルー方式により、
キャッシュメモリ１１と主記憶装置１３に、データを書
き込むようにしなければならない。

【００２２】しかしながら、このような構成では、整合
をとりたいデータの書込み要求が多くなると、書込み方
式１と同様に、アクセス速度が低下し、システム全体の
スループットが低下してしまうという問題があった。

【００２３】（２） また、凍結ブロックに意図するデ
ータを常駐させるためには、まず、処理装置１２からの
読込み要求によって、主記憶装置１３からキャッシュメ
モリ１１の非凍結ブロックにデータを転送し、次に、こ
の転送領域を凍結する必要がある。

【００２４】このように、キャッシュメモリ１１の凍結
ブロックにデータを常駐させるためには、前処理とし
て、処理装置１２を介して、主記憶装置１３からキャッ
シュメモリ１１を転送しなければならない。

【００２５】しかしながら、このような構成では、常駐
させるデータが多くなると、前処理に要する時間が長く
なり、システム全体のスループットが低下するという問
題があった。

【００２６】

【課題を解決するための手段】上記課題（１）を解決す
るために、請求項１に係る発明は、リプレース禁止機能
と、書込み方式１によるデータ書込み機能を有するキャ
ッシュメモリ制御装置において、リプレース禁止領域か
ら主記憶装置にデータを転送するための転送要求が発生
すると、処理装置がキャッシュメモリや主記憶装置をア
クセスしているか否かを判定する手段と、この手段によ
り、アクセスしていないと判定された場合のみ、データ
を転送する手段とを設けるようにしたものである。

【００２７】また、上記課題（２）を解決するために、
請求項３に係る発明は、リプレース禁止機能を有するキ
ャッシュメモリ制御装置において、主記憶装置からリプ
レース禁止領域にデータを転送するための転送要求が発
生すると、処理装置がキャッシュメモリや主記憶装置を
アクセスしているか否かを判定する手段と、この手段に
より、アクセスしていないと判定された場合のみ、デー
タを転送する手段とを設けるようにしたものである。

【００２８】

【作用】請求項１に係る発明によれば、リプレース禁止
領域から主記憶装置へのデータ転送要求が発生すると、
処理装置がキャッシュメモリや主記憶装置をアクセスし
ているか否かが判定される。そして、この判定により、
アクセスしていないと判定された場合のみ、リプレース
禁止領域から主記憶装置にデータが転送される。

【００２９】これにより、リプレース禁止領域に格納さ
れているデータと主記憶装置に格納されているデータの
整合をとることができるとともに、処理装置をデータの
整合をとるためのデータ転送から解放することができる
ので、システム全体のスループットを向上させることが
できる。

【００３０】請求項３に係る発明によれば、主記憶装置
からリプレース禁止領域へのデータ転送要求が発生する
と、処理装置がキャッシュメモリや主記憶装置をアクセ
スしているか否かが判定される。そして、この判定によ
り、アクセスしていないと判定された場合のみ、主記憶
装置からリプレース禁止領域にデータが転送される。こ
れにより、処理装置をデータを常駐させるためのデータ
転送から解放することができるので、システム全体のス
ループットを向上させることができる。

【００３１】

【実施例】以下、図面を参照しながら、この発明の実施
例を詳細に説明する。なお、以下の説明では、この発明
をセットアソシアティブ方式のキャッシュメモリの制御
装置に適用した場合を代表として説明する。

【００３２】セットアソシアティブ方式のキャッシュメ
モリの構成は、ウェイ数とセット数という２個のパラメ
ータにより表現される。ここで、ウェイ数とは、検索の
際に、アドレスのタグの比較に用いられるタグ比較器の
数をいい、セット数とは、アドレスデコーダ１個当たり
のブロック数をいう。ブロックとは、主記憶装置１３
（図２参照）からキャッシュメモリ１１（図２参照）に
データを転送する際の転送単位をいい、例えば、１６〜
６４バイト分のデータからなる。

【００３３】セットアソシアティブ方式のキャッシュメ
モリは、ウェイ数が２である場合、２ウェイセットアソ
シアティブ方式のキャッシュメモリと呼ばれる。以下、
セットアソシアティブのキャッシュメモリとして、この
２ウェイセットアソシアティブ方式のキャッシュメモリ
を使って、この発明の一実施例を詳細に説明する。

【００３４】図１は、この発明の一実施例の構成を示す
ブロック図である。図において、２１は、処理装置１２
（図２参照）により参照された主記憶装置１３のアドレ
スに格納されているデータのコピーを保持するデータア
レイである。このデータアレイ２１は、それぞれ複数の
セットＳ１…ＳＮ（Ｎは２以上の正の整数）からなる２
つのグループＧ１，Ｇ２に分けられている。

【００３５】２２は、処理装置１２により参照された主
記憶装置１３のアドレスのタグＴを格納するタグアレイ
である。このタグアレイ２２も、それぞれ複数のセット
Ｓ１，Ｓ２，…からなる２つのグループＧ１，Ｇ２に分
けられている。なお、このタグアレイ２２とデータアレ
イにより、連想メモリ形式のキャッシュメモリ１１が構
成される。

【００３６】タグアレイ２２に格納されている複数のタ
グＴはそれぞれＶビットとＤビットという２つのフラグ
を有する。ここで、Ｖビットは、データアレイ２１に格
納されているデータが有効か否かを表すフラグである。
このＶビットが１の場合は、データが有効であることを
表し、０の場合は、無効であることを表す。したがっ
て、Ｖビットが０の場合は、タグの値にかかわらず、ミ
スヒットになる。

【００３７】Ｄビットは、データアレイ２１に格納され
ているデータと主記憶装置１３に格納されているデータ
との整合がとれているか否かを表すフラグである。この
Ｄビットが１の場合は、整合がとれていないことを表
し、０の場合は、整合がとれていることを表す。

【００３８】２３は、主記憶装置１３のアドレス等をラ
ッチするラッチ回路である。このアドレスは、セットイ
ンデックスＳとタグＴとからなる。

【００３９】２４は、ラッチ回路２３にラッチされたア
ドレスのセットインデックスＳをデコードして、データ
アレイ２１のセットアドレスを求めるアドレスデコーダ
である。２５は、ラッチ回路２３にラッチされたアドレ
スのセットインデックスＳをデコードして、データアレ
イ２２のセットアドレスを求めるアドレスデコータであ
る。

【００４０】２６は、タグアレイ２２のグループＧ１か
ら読み出されたタグＴとラッチ回路２３にラッチされて
いるアドレスのタグＴとを比較し、両者が一致するか否
かを判定するタグ比較器である。２７は、タグアレイ２
２のグループＧ２から読み出されたタグＴとラッチ回路
２３にラッチされているタグＴとを比較し、両者が一致
するか否かを判定するタグ比較器である。

【００４１】２８は、データアレイ２１のグループＧ１
と後述するデータバス４２との接続および切断に使用さ
れるゲート回路である。２９は、データアレイ２１のグ
ループＧ２とデータバス４２との接続および切断に使用
されるゲート回路である。

【００４２】３１は、主記憶装置１３からデータアレイ
２１の凍結ブロックに、処理装置１２を介さずに、デー
タを自動的に転送する際の転送開始アドレスを保持する
転送開始アドレス格納レジスタである。この転送開始ア
ドレスは、処理装置１２によりセットされる。

【００４３】３２は、転送語数を示すデータを保持する
転送語数格納レジスタである。この転送語数を示すデー
タも、処理装置１２によりセットされる。

【００４４】３３は、データ転送の開始を指示するため
のデータを保持する転送開始指示レジスタである。この
転送開始指示データは、処理装置１２によりセットされ
る。例えば、この転送開始指示データが１である場合、
主記憶装置１２からデータアレイ２１の凍結ブロック
に、データを自動的に転送するためのデータ転送が開始
される。これに対し、０である場合、凍結ブロックから
主記憶装置１２に、自動的にデータを転送するためのデ
ータ転送が開始される。

【００４５】以下、主記憶装置１２からデータアレイ２
１の凍結ブロックに、自動的にデータを転送するための
動作モードを自動読出しモードといい、データアレイ２
１の凍結ブロックから主記憶装置１２にデータを自動的
に転送する動作モードを自動蓄積モードという。

【００４６】３４は、自動読出しモードにおける主記憶
装置１２のアドレス、自動蓄積モードにおける主記憶装
置１２のアドレスを生成するマルチプレクサである。こ
のマルチプレクサ３４は、自動読出しモードにおいて
は、転送開始アドレス格納レジスタ３１の内容と後述す
るカウンタ３７のカウント値とに基づいて、転送元アド
レスを生成し、自動蓄積モードにおいては、後述するラ
ッチ回路５１の内容とカウンタ３７のカウント値とから
転送先アドレスを生成する。

【００４７】３５は、転送語数格納レジスタ３２の内容
と後述するカウンタ３７のカウント値とを比較し、両者
が一致すると、後述するゲート回路５２のゲートを閉じ
る比較器である。

【００４８】３６は、アドレスバス４１の状態を監視す
ることにより、自動読出しモード時や自動蓄積モード時
に、処理装置１２が主記憶装置１３やキャッシュメモリ
１１（データアレイ２１やタグアレイ２２）をアクセス
しているか否かを判定するディテクタである。

【００４９】３７は、自動読出しモード時や自動蓄積モ
ード時に、アドレスの更新に使用されるカウンタであ
る。このカウンタ３７は、転送開始指示レジスタ３３に
転送開始指示データがセットされると、０にクリアされ
る。

【００５０】３８は、凍結ブロックを示す凍結ブロック
指定データを保持する凍結制御レジスタである。この凍
結ブロック指示データは、処理装置１２によりセットさ
れる。この実施例では、凍結ブロックは、ウェイ単位で
指定される。したがって、凍結制御レジスタ３８には、
凍結したいウェイを示すデータが保持される。

【００５１】なお、２つのウェイはそれぞれグループＧ
１，Ｇ２に対応する。したがって、凍結制御レジスタ３
８には、グループＧ１，Ｇ２を示すデータが保持され
る。この実施例では、グループＧ１，Ｇ２のいずれか一
方のみを凍結ブロックとして指定可能となっている。

【００５２】３９は、凍結制御レジスタ３１の保持デー
タにより指定される凍結ブロックのリプレースを禁止す
るリプレース禁止回路である。このリプレース禁止回路
３９は、凍結制御レジスタ３８が、例えば、グループＧ
１を示すデータを保持している場合は、このグループＧ
１のリプレースを禁止する。

【００５３】４１は、処理装置１２と、キャッシュメモ
リ１１と、主記憶装置１３とを接続するアドレスバスで
ある。４２は、同じく、データバスである。

【００５４】５１は、グループＧ１のタグアレイ２２に
格納されているタグＴのうち、アドレスデコーダ２４で
選択されたセットアドレスＳｎ（ｎ＝１，２，…，Ｎ）
に格納されているタグＴをラッチするラッチ回路であ
る。５２は、グループＧ１のタグアレイ２２とラッチ回
路５１との接続および切断に使用されるゲート回路であ
る。

【００５５】５３は、グループＧ１のタグアレイ２２に
格納されているＶビットとＤビットのうち、アドレスデ
コーダ２４で選択されたセットアドレスＳｎに格納され
ているＶビットとＤビットに基づいて、ゲート回路２
８，５２の開閉を制御する比較器である。

【００５６】５４は、マルチプレクサ３４とアドレスバ
ス４１との接続および切断と、マルチプレクサ３４とラ
ッチ回路２３との接続および切断に使用されるゲート回
路である。５５は、アドレスバス４１とラッチ回路２３
との接続および切断に使用されるゲート回路である。５
６は、各種制御を行う制御回路である。

【００５７】上記構成において、動作を説明する。ま
ず、この発明の特徴とする自動読出しモードや自動蓄積
モードにおける動作を説明する前に、参考までに、通常
の読出しモードや書込みモードにおける動作を簡単に説
明する。

【００５８】まず、通常の読出しモードにおける動作を
説明する。すなわち、処理装置１２が主記憶装置１３か
らデータを読み出すモードにおける動作を説明する。

【００５９】この読出しモードにおいては、処理装置１
２から主記憶装置１３上の読出し位置を示すアドレスが
アドレスバス４１に出力される。このアドレスは、ゲー
ト回路５５を介して、ラッチ回路２３にラッチされる。
ラッチ回路２３にラッチされたアドレスのうち、セット
インデックスＳはアドレスデコーダ２４，２５に提供さ
れ、タグＴは、タグ比較器２６，２７に供給される。

【００６０】アドレスデコーダ２５に供給されたセット
インデックスＳは、データアレイ２１のセットアドレス
にデコードされる。これにより、データアレイ２１のい
ずれか１つのセットＳｎが選択される。その結果、この
セットＳｎに格納されているグループＧ１のデータとグ
ループＧ２のデータが読み出される。グループＧ１から
読み出されたデータは、ゲート回路２８に供給され、グ
ループＧ２から読み出されたデータは、ゲート回路２９
に供給される。

【００６１】一方、アドレスデコーダ２４に供給された
セットインデックスＳは、タグアレイ２２のセットアド
レスにデコードされる。これにより、タグアレイ２１の
いずれか１つのセットＳｎが選択される。その結果、こ
のセットに格納されているグループＧ１のタグＴとグル
ープＧ２のタグＴが読み出される。グループＧ１から読
み出されたタグＴは、タグ比較器２６に供給され、グル
ープＧ２から読み出されたタグ部Ｔは、タグ比較器２７
に供給される。

【００６２】タグ比較器２６に供給されたグループＧ１
のタグＴは、ラッチ回路２３から供給されるタグＴと比
較される。また、制御回路５６に、グループＧ１のセッ
トＳｎに対応するＶビットが供給される。上記比較の結
果、両者が一致し、かつ、制御回路５６に供給されたＶ
ビットが１の場合は、ヒットとなり、ゲート回路２８の
ゲートが開かれる。これにより、データアレイ２１のグ
ループＧ１のセットＳｎから読み出されたデータは、ゲ
ート回路２８を介してデータバス４２に出力され、処理
装置１２に読み込まれる。

【００６３】同様に、タグ比較器２７に供給されたグル
ープＧ２のタグＴは、ラッチ回路２３から供給されるタ
グＴと比較される。また、制御回路５６に、グループＧ
２のセットＳｎに対応するＶビットが供給される。上記
比較の結果、両者が一致し、かつ、制御回路５６に供給
されたＶビットが１の場合は、今度は、データアレイ２
１のグループＧ２のセットＳｎから読み出されたデータ
が、処理装置１２に読み込まれる。

【００６４】これに対し、グループＧ１，Ｇ２から読み
出されたタグＴと、ラッチ回路２３にラッチされている
タグＴとが一致しなかった場合は、図示しないリプレー
ス回路によってリプレースが実行されるとともに、この
リプレースによって主記憶装置１３から読み出されたデ
ータが処理装置１２に供給される。

【００６５】なお、この場合、リプレースは、凍結ブロ
ック以外の領域で実行される。例えば、いま、グループ
Ｇ１が凍結ブロックとして選択されている場合は、非凍
結ブロックであるグループＧ２でリプレースが実行され
る。

【００６６】以上が、通常の読出しモードにおける動作
である。次に、通常の書込みモードにおける動作を説明
する。すなわち、処理装置１２が主記憶装置１３にデー
タを書き込む動作を説明する。

【００６７】この動作は、非凍結ブロックに対してデー
タを書き込む場合と、凍結ブロックに対して、データを
書き込む場合に分けられる。前者の場合は、上述したラ
イトスルー方式に基づいて、書込みがなされる。これに
対し、後者の場合は、上述した書込み方式２に基づい
て、書込みが実行される。

【００６８】以下、これを説明する。なお、以下の説明
では、グループＧ１が凍結ブロックとして指定されてい
る場合を代表として説明する。

【００６９】この場合、処理装置１２からアドレスバス
４１上に、主記憶装置１３上の書込み位置を示すアドレ
スが出力される。また、データバス４２上には、処理装
置１２から、主記憶装置１３に書き込むべきデータが出
力される。

【００７０】アドレスバス４１上に出力されたアドレス
は、ゲート回路５５を介してラッチ回路２３にラッチさ
れる。ラッチ回路２３にラッチされたアドレスのうち、
セットインデックスＳは、読出しモード時と同様に、ア
ドレスデコーダ２４，２５によりデコードされる。これ
により、データアレイ２１およびタグアレイ２２上のい
ずれか１つのセットＳｎが選択される。

【００７１】また、タグＴも、読出しモード時と同様
に、比較器２６，２７により、タグアレイ２２から読み
出されたタグＴと比較される。この比較の結果、非凍結
ブロックであるグループＧ１でヒットが発生すると、ゲ
ート回路２９のゲートが開かれる。これにより、データ
バス４２上のデータが、デコーダ２５により選択された
グループＧ２のセットＳｎに書き込まれる。これととも
に、この場合は、データバス４２上のデータが、図示し
ない回路により、主記憶装置１３にも書き込まれる。

【００７２】これに対し、凍結ブロックであるグループ
Ｇ１でヒットが発生すると、ゲート回路２８のゲートが
開かれる。これにより、この場合は、データバス４２上
のデータが、デコーダ２５により選択されたグループＧ
１のセットＳｎに書き込まれる。

【００７３】但し、この場合は、主記憶装置１３に対す
る書込みはなされない。したがって、この場合は、グル
ープＧ１と主記憶装置１３との間で、データとの整合が
とれないことになる。しかし、これは、後述する自動蓄
積モードによる動作により解消される。

【００７４】なお、グループＧ１，Ｇ２のいずれでもヒ
ットが生じなかった場合は、図示しない回路によって、
主記憶装置１３にのみデータが書き込まれる。

【００７５】以上が、通常の書込みモードにおける動作
である。次に、この発明の特徴とする自動読出しモード
における動作（請求項３に係る発明の動作）と、自動蓄
積モード（請求項１に係る発明の動作）における動作を
説明する。なお、以下の説明では、簡単のために、グル
ープＧ１が凍結ブロックとして指定された場合のみ、こ
れらのモードにおける動作を実行可能なものとする。

【００７６】まず、自動読出しモードにおける動作を説
明する。すなわち、主記憶装置１３からグループＧ１
（凍結ブロック）に、自動的にデータを転送するモード
における動作を説明する。このモードにおけるデータ転
送は、次の３つの条件が成立した場合に実行される。

【００７７】 主記憶装置１３からデータ転送要求が
発生したこと 処理装置１２が主記憶装置１３やキャッシュメモリ
１１をアクセスしていないこと キャッシュメモリ１１内のデータが無効であること ここで、条件は、転送開始指示レジスタ３３に、転送
開始指示データがセットされるたか否かによって判定さ
れる。条件は、ディテクタ３６によって、アドレスバ
ス４１の状態を監視することにより判定される。条件
は、制御回路５６によって、Ｖビットの値を判定するこ
とにより判定される。

【００７８】また、このモードにおいて、主記憶装置１
３からデータを読み出すための読出しアドレス（転送元
アドレス）は、マルチプレクサ３４によって、転送開始
アドレス格納レジスタ３１に格納されている転送開始ア
ドレスとカウンタ３７のカウント値とを結合することに
より生成される。

【００７９】以下、この自動読出しモードにおける動作
を詳細に説明する。自動読出しモードの開始に当たって
は、まず、処理装置１２によって、次の３つの初期設定
がなされる。

【００８０】１つ目は、主記憶装置１３上の転送ブロッ
クの先頭アドレスを、転送開始アドレス格納レジスタ３
１にセットすること そして、自動読出しモードにおける動作は、上述した３
つの初期設定のうち、３つ目の初期設定が終了した時点
で、開始される。したがって、上述した３つの初期設定
のうち、この３つ目の初期設定が一番最後に行われる。

【００８１】この３つ目の初期設定が行われると、ディ
テクタ３６によって、処理装置１２がキャッシュメモリ
１１や主記憶装置１３をアクセス中か否かが判定され
る。この判定は、アドレスバス４１上にアドレスが出力
されているか否かを判定することによりなされる。

【００８２】処理装置１２がキャッシュメモリ１１や主
記憶装置１３をアクセスしている場合、ディテクタ３６
によって、ゲート回路５４のゲートが閉じられる。これ
により、この場合は、マルチプレクサ３４で生成された
アドレスがラッチ回路２３やゲート回路５５に供給され
ない。

【００８３】これに対し、処理装置１２がキャッシュメ
モリ１１や主記憶装置１３をアクセスしていない場合
は、ディテクタ３６によって、ゲート回路５４のゲート
が開かれる。これにより、この場合は、マルチプレクサ
３４によって生成されたアドレスがゲート回路５４を介
してラッチ回路２３に供給される。

【００８４】ラッチ回路２３に供給されたアドレスは、
このラッチ回路２３にラッチされる。ラッチ回路２３に
ラッチされたアドレスのうち、セットインデックスＳ
は、アドレスデコーダ２４，２５に供給されによりデコ
ードされる。これにより、タグアレイ２２あるいはデー
タアレイ２１のＮ個のセットＳ１〜ＳＮのうち、いずれ
か１つのセットＳｎ（ｎ＝１，２，…，Ｎ）が選択され
る。

【００８５】タグアレイ２２のセットＳｎが選択される
と、このタグアレイ２２のグループＧ１のセットＳｎに
格納されているＶビットが制御回路５６に供給される。
制御回路５６は、このＶビットを受けとると、このＶビ
ットの値に応じた制御を行う。

【００８６】すなわち、Ｖビットが０の場合は、主記憶
装置１３からデータを読み出して、データアレイ２１に
書き込むための制御を行う。これは、Ｖビットが０の場
合は、対応するデータが無効であるため、これを新しい
データで置き換えても問題がないからである。

【００８７】これに対し、Ｖビットが１の場合は、処理
装置１２に、次のブロックの転送を要求する制御を行
う。これは、Ｖビットが１の場合は、対応するデータが
有効であるため、新しいデータで書き換えることができ
ないからである。

【００８８】なお、この自動読出しモードを実行する場
合は、通常は、実行に先立って、データアレイ２１のグ
ループＧ１のセットＳｎに格納されているデータ、すな
わち、転送先のデータは、予め、無効とされる。この無
効とする構成については、この発明の趣旨とは関係ない
ので、ここでは、説明を省略する。

【００８９】Ｖビットが０である場合に、主記憶装置１
３からデータアレイ２１のグループＧ１のセットＳｎに
データを転送する動作は、次のようにして行われる。こ
の場合、まず、制御回路５６によって、ラッチ回路２３
にラッチされているタグがタグアレイ２２のグループＧ
１のセットＳｎに書き込まれる。

【００９０】次に、制御回路５６によって、ゲート回路
５５の２つのゲートうち、ラッチ回路２３からアドレス
バス４１に向うゲートが開かれる。これにより、ラッチ
回路２３にラッチされているアドレスがアドレスバス４
１に出力される。その結果、主記憶装置１３からデータ
バス４２上に、このアドレスに格納されているデータが
読み出される。

【００９１】次に、制御回路５６によって、ゲート回路
２８の２つのゲートのうち、データバス４２からデータ
アレイ２１に向かうゲートが開かれる。これにより、デ
ータバス４２上に出力されたデータがデータアレイ２１
のグループＧ１のセットＳｎに書き込まれる。

【００９２】このあと、制御回路５６により、カウンタ
３７のカウント値がインクリメントされる。これによ
り、主記憶装置１３の読出しアドレスもインクリメント
される。その結果、次のアドレスに格納されているデー
タが、主記憶装置１３からデータアレイ２１のグループ
Ｇ１のセットＳｎに転送される。

【００９３】以下、同様に、データが１つ転送されるた
びに、カウンタ３７のカウント値がインクリメントされ
る。その結果、転送ブロック内のデータが順次１つづつ
主記憶装置１３からデータアレイ２１のグループＧ１の
セットＳｎに転送される。

【００９４】これと並行して、カウンタ３７のカウント
値は、比較器３５に供給され、転送語数格納レジスタ３
２に格納されている転送語数と比較される。比較器３５
は、カウンタ３７のカウント値が転送語数より小さい場
合は、ゲート回路５４のゲートを開き、一致すると、こ
のゲートを閉じる。これにより、１ブロック分のデータ
の転送が終了すると、ゲート回路５４のゲートが閉じら
れる。その結果、アドレスバス４１に対するアドレスの
出力が停止され、データ転送が終了する。

【００９５】なお、このデータ転送は、上記の如く、処
理装置１２が主記憶装置１３やキャッシュメモリ１１を
アクセスしていない場合だけ実行される。したがって、
データ転送の途中で、このアクセスが発生した場合は、
これが終了するまで、データ転送は一時中断させられ
る。これは、ディテクタ３６によって、ゲート回路５
４，５５のゲートを閉じるとともに、制御回路５６によ
って所定の中断処理を実行することによりなされる。

【００９６】以上が自動読出しモードにおける動作であ
る。次に、自動蓄積モードにおける動作を説明する。す
なわち、グループＧ１（凍結ブロック）から主記憶装置
１３に、自動的にデータを転送するモードにおける動作
を説明する。このモードにおけるデータ転送は、次の４
つの条件が成立したい場合に実行される。

【００９７】 主記憶装置１３からデータ転送要求が
発生したこと 処理装置１２が主記憶装置１３やキャッシュメモリ
１１をアクセスしていないこと キャッシュメモリ１１内のデータが有効であること キャッシュメモリ１１内のデータと主記憶装置１３
内のデータの整合がとれていないこと ここで、条件は、転送開始指示レジスタ３３に、転送
開始指示データ０がセットされるたか否かによって判定
される。条件は、ディテクタ３６によって、アドレス
バス４１の状態を監視することにより判定される。

【００９８】条件，は、ＶビットとＤビットの値を
判定することにより判定される。この場合、図３に示す
ように、自動蓄積モードにおけるデータ転送は、Ｖビッ
トが１（条件）で、かつ、Ｄビットが１（条件）の
場合だけ実行され（○）、そのほかの場合は、実行され
ない（×）。

【００９９】また、この自動蓄積モードにおいて、主記
憶装置１３にデータを書き込むための書込みアドレス
（転送先アドレス）は、マルチプレクサ３４によって、
ラッチ回路５１の内容とカウンタ３７のカウント値とを
結合することにより生成される。

【０１００】以下、この自動読出しモードにおける動作
を詳細に説明する。この自動読出しモードの開始に当た
っては、処理装置１２により、次の２つの初期設定がな
される。

【０１０１】１つ目は、転送語数を示すデータを転送語
数格納レジスタ３２にセットすること ２つ目は、自動蓄積モードの開始を指示するためのデー
タ０を転送開始指示レジスタ３３にセットすること そして、このモードにおける動作は、転送開始指示デー
タ０がレジスタ３３にセットされることにより開始され
る。

【０１０２】レジスタ３３に転送開始指示データ０がセ
ットされると、ディテクタ３６によって、処理装置１２
がキャッシュメモリ１１や主記憶装置１３をアクセス中
か否かが判定される。処理装置１２がキャッシュメモリ
１１や主記憶装置１３をアクセスしている場合、ディテ
クタ３６によって、ゲート回路５４のゲートが閉じられ
る。

【０１０３】これに対し、処理装置１２がキャッシュメ
モリ１１や主記憶装置１３をアクセスしていない場合、
ディテクタ３６によって、ゲート回路５４のゲートが開
かれる。これにより、この場合は、０に初期化されたカ
ウンタ３７のカウント値がマルチプレクサ３４とゲート
回路５４を介してラッチ回路２３にラッチされる。

【０１０４】ラッチ回路２３にラッチされたアドレスの
うち、セットインデックスＳは、デコーダ２４，２５で
デコードされる。この場合、カウンタ３７が初期化され
ているため、セットインデックスＳは０となっている。
これにより、この場合は、データアレイ２１およびタグ
アレイ２２の最初のセットＳ１が選択される。

【０１０５】タグアレイ２２のセットＳ１が選択される
と、このタグアレイ２２のグループＧ１のセットＳ１に
格納されているＶビットとＤビットが比較器５３と制御
回路回５６に供給される。

【０１０６】比較器５３は、このＶビットとＤビットを
受けとると、それらの値を判定し、それらがともに１の
場合は、ゲート回路５２のゲートを開き、そのほかの場
合は、このゲートを閉じる。また、この比較器５３は、
ＶビットとＤビットがともに１の場合は、ゲート回路２
８の２つのゲートのうち、データバスからデータアレイ
２１に向かうゲートを開き、それ以外の場合は、このゲ
ートを閉じる。

【０１０７】ゲート回路５２のゲートが開かれると、タ
グアレイ２２のグループＧ１のセットＳ１に格納されて
いるタグＴが、ゲート回路５２を介してラッチ回路５１
に供給される。また、ゲート回路２８のゲートが開かれ
ると、データアレイ２１のグループＧ１のセットＳ１に
格納されているデータブロックの最初のデータが、ゲー
ト回路２８を介して、データバス４２上に出力される。

【０１０８】ラッチ回路５１に供給されたタグＴは、こ
のラッチ回路５１にラッチされた後、マルチプレクサ３
４に供給される。マルチプレクサ３４に供給されたタグ
Ｔは、カウンタ３７のカウント値と結合される。これに
より、主記憶装置１３の書込みアドレス（転送先アドレ
ス）が生成される。この書込みアドレスは、ゲート回路
５５に供給される。

【０１０９】制御回路５６は、ＶビットとＤビットを受
けとると、それらの値を判定し、それらがともに１の場
合は、ゲート回路５５の２つのゲートのうち、ラッチ回
路２３からアドレスバス４１に向かうゲートを開き、そ
のほかの場合は、このゲートを閉じる。

【０１１０】これにより、ＶビットとＤビットがともに
１の場合は、マルチプレクサ３４により生成された書込
みアドレスが、ゲート回路５５を介してアドレスバス４
１に出力される。その結果、データバス４２に出力され
たデータが、上記書込みアドレスによって指定される主
記憶装置１３の書込み位置に書き込まれる。

【０１１１】この書込みが終了すると、制御回路５６に
より、カウンタ３７のカウント値がインクリメントされ
る。これにより、主記憶装置１３の書込みアドレスもイ
ンクリメントされる。その結果、タグアレイ２１のグル
ープＧ１のセットＳ１から読み出された２番目のデータ
がインクリメントされたアドレスに書き込まれる。

【０１１２】以下、同様に、１つのデータの書込みが終
了するたびに、書込みアドレスが１ずつ更新され、この
更新されたアドレスに次のデータが書き込まれる。

【０１１３】これと並行して、カウンタ３７のカウント
値は、比較器３５で、転送語数格納レジスタ３２に格納
されている転送語数と比較される。比較器３５は、カウ
ンタ３７のカウント値が転送語数より小さい場合は、ゲ
ート回路５４のゲートを開き、一致すると、このゲート
を閉じる。これにより、１ブロック分のデータの転送が
終了すると、ゲート回路５４のゲートが閉じられる。

【０１１４】このあと、ラッチ回路２３にラッチされて
いるセットインデックスＳは、制御回路５６によりイン
クリメントされる。これにより、今度は、セットＳ２に
対して、上述したような処理が実行される。

【０１１５】なお、セットＳ１のＶビットとＤビットの
少なくともいずれか一方が０の場合は、制御回路５６に
よって、セットインデックスＳをインクリメントする処
理だけが行われる。

【０１１６】以下、同様に、すべてのセットＳ１〜ＳＮ
について、上述したような処理が実行される。これによ
り、データアレイ２１のグループＧ１に格納されている
データが主記憶装置１３に転送されることになる。

【０１１７】なお、この場合も、データ転送の途中で、
処理装置１２によるアクセスが発生した場合は、これが
終了するまで、データ転送が一時中断させられる。

【０１１８】以上詳述したこの実施例によれば、次のよ
うな効果が得られる。 （１） まず、この実施例によれば、主記憶装置１３か
ら凍結ブロックにデータを転送するための要求が発生す
ると、処理装置１２が主記憶装置１３やキャッシュメモ
リ１１をアクセスしているか否か判定し、アクセスして
いない場合のみ、自動的にデータ転送を実行するように
したので、このデータ転送から処理装置１２を解放する
ことができる。これにより、システム全体のスループッ
トを向上させることができる。

【０１１９】（２） また、この実施例によれば、主記
憶装置１３から凍結ブロックにデータを転送する場合、
凍結ブロックのデータが有効か否かを判定し、無効な場
合だけ、転送するようにしたので、凍結ブロックに格納
されている有効なデータが破壊されてしまうことを防止
することができる。

【０１２０】（３） また、この実施例によれば、凍結
ブロックから主記憶装置１３へデータを転送するための
要求が発生すると、処理装置１２が主記憶装置１３やキ
ャッシュメモリ１１をアクセスしているか否か判定し、
アクセスしていない場合のみ、自動的にデータ転送を実
行するようにしたので、このデータ転送から処理装置１
２を解放することができる。これにより、システム全体
のスループットを向上させることができる。

【０１２１】（４） また、この実施例によれば、凍結
ブロックから主記憶装置１３へデータを転送する場合、
凍結ブロックと主記憶装置１３とでデータの整合がとれ
ているか否かを判定し、整合がとれていないの場合だけ
転送するようにしたので、データを効率的に転送するこ
とができる。

【０１２２】（５） また、この実施例によれば、凍結
ブロックから主記憶装置１３へデータを転送する場合、
転送データが有効か否かを判定し、有効な場合だけ転送
するようにしたので、データを効率的に転送することが
できる。

【０１２３】以上、この発明の一実施例を詳細に説明し
たが、この発明は、上述したような実施例に限定される
ものではない。

【０１２４】（１） 例えば、先の実施例では、主記憶
装置１３から凍結ブロックに自動的にデータを転送する
場合、凍結ブロック内のデータが有効か否かを判定し、
無効な場合だけ転送する場合を説明した。しかし、この
転送に先立って、凍結ブロック内のデータをすべて無効
とするような構成の場合は、上記判定を行わないように
してもよい。

【０１２５】（２） また、先の実施例では、凍結ブロ
ックから主記憶装置１３にデータを転送する場合、凍結
ブロック内のデータが有効か否かを判定し、有効な場合
だけ転送する場合を説明した。しかし、この発明は、デ
ータ転送時間が問題とならないような場合は、上記のよ
うな判定を行わないで、すべてのデータを転送するよう
にしてもよい。

【０１２６】（３） また、先の実施例では、凍結ブロ
ックから主記憶装置１３にデータを転送する場合、デー
タの整合がとれているか否かを判定し、とれていない場
合だけ転送する場合を説明した。しかし、この発明は、
データ転送時間が問題とならないような場合は、上記の
ような判定を行わないで、すべてのデータを転送するよ
うにしてもよい。

【０１２７】（４） また、先の実施例では、グループ
Ｇ１が凍結ブロックとして選択された場合のみ、自動転
送を行う場合を説明した。しかし、この発明では、例え
ば、自動転送を行うウェイを格納する制御レジスタを設
けることにより、転送対象を選択することができるよう
にしてもよい。

【０１２８】（５） また、先の実施例では、この発明
を、セットアソシアティブ方式のキャッシュメモリの制
御装置に適用する場合を説明した。しかし、この発明
は、これ以外の方式のキャッシュメモリの制御装置にも
適用することができる。

【０１２９】（６） このほかにも、この発明は、その
要旨を逸脱しない範囲で種々様々変形実施可能なことは
勿論である。

【０１３０】

【発明の効果】

（１） 以上詳述したように請求項１に係る発明によれ
ば、主記憶装置から凍結ブロックにデータを転送するた
めの要求に基づいて、処理装置が主記憶装置やキャッシ
ュメモリをアクセスしているか否か判定し、アクセスし
ていないと、自動的にデータ転送を実行するようにした
ので、このデータ転送から処理装置１２を解放すること
ができる。これにより、システム全体のスループットを
向上させることができる。

【０１３１】（２）また、請求項３に係る発明によれ
ば、凍結ブロックから主記憶装置にデータを転送するた
めの要求に基づいて、処理装置が主記憶装置やキャッシ
ュメモリ１１をアクセスしているか否か判定し、アクセ
スしていないと、自動的にデータ転送を実行するように
したので、このデータ転送から処理装置１２を解放する
ことができる。これにより、システム全体のスループッ
トを向上させることができる。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【図２】キャッシュメモリの動作原理を説明するための
図である。

【図３】一実施例の自動蓄積モードにおける動作を説明
するための図である。

【符号の説明】

１１…キャッシュメモリ １２…処理装置 ２１…データアレイ ２２…タグアレイ ２３，５１…ラッチ回路 ２４，２５…デコーダ ２６，２７…比較器 ２８，２９，５２，５４，５５…ゲート回路 ３１…転送開始アドレス格納レジスタ ３２…転送語数格納レジスタ ３３…転送開始指示レジスタ ３４…マルチプレクサ ３５，５３…比較器 ３６…ディテクタ ３７…カウンタ ４１…アドレスバス ４２…データバス ５６…制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 主記憶装置と処理装置との間に設けら
   れ、両者の動作速度の差を調整するキャッシュメモリを
   制御するキャッシュメモリ制御装置において、 前記キャッシュメモリの一部または全部のリプレースを
   禁止するリプレース禁止手段と、 このリプレース禁止手段によってリプレースが禁止され
   た領域に対して、前記処理装置からデータの書込み要求
   があると、このデータを前記リプレース禁止領域にのみ
   書き込むデータ書込み手段と、 前記リプレース禁止領域から前記主記憶装置にデータを
   転送するための転送要求が発生すると、前記処理装置が
   前記キャッシュメモリや前記主記憶装置をアクセスして
   いるか否かを判定するアクセス判定手段と、 このアクセス判定手段により、アクセスしていないと判
   定された場合のみ、前記リプレース禁止領域から前記主
   記憶装置にデータを転送するデータ転送手段とを具備し
   たキャッシュメモリ制御装置。
2. 【請求項２】 前記データ転送手段は、 前記リプレース禁止領域に格納されているデータが有効
   か否かを判定する有効性判定手段と、 前記リプレース禁止領域に格納されているデータと前記
   主記憶装置に格納されているデータとの間に、整合がと
   れているか否かを判定する整合性判定手段と、 前記有効性判定手段により、有効であると判定され、前
   記整合性判定手段により、整合がとれていないと判定さ
   れた場合のみ、データ転送を実行するデータ転送実行手
   段とを具備したことを特徴とする請求項１記載のキャッ
   シュメモリ制御装置。
3. 【請求項３】 主記憶装置と処理装置との間に設けら
   れ、両者の動作速度の差を調整するキャッシュメモリを
   制御するキャッシュメモリ制御装置において、 前記キャッシュメモリの一部または全部のリプレースを
   禁止するリプレース禁止手段と、 前記主記憶装置から前記リプレース禁止手段によってリ
   プレースが禁止された領域にデータを転送するための転
   送要求が発生すると、前記処理装置が前記キャッシュメ
   モリや前記主記憶装置をアクセスしているか否かを判定
   するアクセス判定手段と、 このアクセス判定手段により、アクセスしていないと判
   定された場合のみ、前記主記憶装置から前記リプレース
   禁止領域にデータを転送するデータ転送手段とを具備し
   たキャッシュメモリ制御装置。
4. 【請求項４】 前記データ転送手段は、 前記リプレース禁止領域に格納されているデータが有効
   か否かを判定する有効性判定手段と、 この有効性判定手段により無効と判定された場合のみ、
   データ転送を実行するデータ転送実行手段とを具備した
   ことを特徴とする請求項３記載のキャッシュメモリ制御
   装置。