JPH0851465A - 多値デジタル変調器 - Google Patents
多値デジタル変調器Info
- Publication number
- JPH0851465A JPH0851465A JP6183565A JP18356594A JPH0851465A JP H0851465 A JPH0851465 A JP H0851465A JP 6183565 A JP6183565 A JP 6183565A JP 18356594 A JP18356594 A JP 18356594A JP H0851465 A JPH0851465 A JP H0851465A
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- JP
- Japan
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- data
- bit rate
- digital
- selecting
- modulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】複数系統の入力データを同時に多値変調可能な
多値デジタル変調器を提供することにある。 【構成】第１のビットレートのデジタルデータａを複数
系統に分配する分配手段１１，１２と、前記第１のビッ
トレートとは異なる第２のビットレートで互いに異なる
複数のデジタルデータｄ，ｆを同期させる同期化手段１
５，１６と、この手段で互いに同期された複数のデジタ
ルデータと前記分配手段で分配された複数系統のデータ
のいずれか一方を選択してそれぞれ独立した位相軸デー
タｉ，ｋとして導出する選択手段１３，１４と、この手
段で選択された複数の位相軸データについて第１のビッ
トレートのデータ選択時にはそのビットレートで、第２
のビットレートのデータ選択時にはデータ数倍のビット
レートで多値変調を行う多値デジタル変調回路１７とを
具備して構成される。
多値デジタル変調器を提供することにある。 【構成】第１のビットレートのデジタルデータａを複数
系統に分配する分配手段１１，１２と、前記第１のビッ
トレートとは異なる第２のビットレートで互いに異なる
複数のデジタルデータｄ，ｆを同期させる同期化手段１
５，１６と、この手段で互いに同期された複数のデジタ
ルデータと前記分配手段で分配された複数系統のデータ
のいずれか一方を選択してそれぞれ独立した位相軸デー
タｉ，ｋとして導出する選択手段１３，１４と、この手
段で選択された複数の位相軸データについて第１のビッ
トレートのデータ選択時にはそのビットレートで、第２
のビットレートのデータ選択時にはデータ数倍のビット
レートで多値変調を行う多値デジタル変調回路１７とを
具備して構成される。
Description
【０００１】
【産業上の利用分野】この発明は、例えば通信衛星を経
由したデジタル通信や地上マイクロ波通信などに利用さ
れるＱＰＳＫ変調器等の多値デジタル変調器に関する。
由したデジタル通信や地上マイクロ波通信などに利用さ
れるＱＰＳＫ変調器等の多値デジタル変調器に関する。
【０００２】
【従来の技術】従来より、無線によるデジタル通信技術
の分野にあっては、信号データの伝送にＱＰＳＫや８相
ＰＳＫ、１６ＱＡＭなどの多値変調がよく用いられてい
る。しかしながら、いずれの変調方式も入力１系統につ
いてのみしか対応しておらず、入力信号の系統分の変調
系統が必要となっており、運用効率等の限界が問題とな
ってきている。特に、衛星を経由する伝送にあっては、
トランスポンダの有効利用の面からも考慮して、運用効
率の向上が求められている。
の分野にあっては、信号データの伝送にＱＰＳＫや８相
ＰＳＫ、１６ＱＡＭなどの多値変調がよく用いられてい
る。しかしながら、いずれの変調方式も入力１系統につ
いてのみしか対応しておらず、入力信号の系統分の変調
系統が必要となっており、運用効率等の限界が問題とな
ってきている。特に、衛星を経由する伝送にあっては、
トランスポンダの有効利用の面からも考慮して、運用効
率の向上が求められている。
【０００３】
【発明が解決しようとする課題】以上述べたように、従
来の多値デジタル変調器では、入力１系統についてのみ
しか対応していないため、多数の系統を扱うデジタル通
信に利用する場合に、運用効率の限界が問題となってき
ている。この発明は上記の課題を解決するためになされ
たもので、複数系統の入力データを同時に多値変調可能
な多値デジタル変調器を提供することを目的とする。
来の多値デジタル変調器では、入力１系統についてのみ
しか対応していないため、多数の系統を扱うデジタル通
信に利用する場合に、運用効率の限界が問題となってき
ている。この発明は上記の課題を解決するためになされ
たもので、複数系統の入力データを同時に多値変調可能
な多値デジタル変調器を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る第１の特徴とする多値デジタル変調
器は、ビットレートが同一で互いに異なる複数のデジタ
ルデータを同期させる同期化手段と、この手段で互いに
同期された複数のデジタルデータをそれぞれ独立した複
数の位相軸データとして入力し、データ数倍のビットレ
ートで多値変調を行う多値デジタル変調回路とを具備し
て構成される。
に、この発明に係る第１の特徴とする多値デジタル変調
器は、ビットレートが同一で互いに異なる複数のデジタ
ルデータを同期させる同期化手段と、この手段で互いに
同期された複数のデジタルデータをそれぞれ独立した複
数の位相軸データとして入力し、データ数倍のビットレ
ートで多値変調を行う多値デジタル変調回路とを具備し
て構成される。
【０００５】第２の特徴とする多値デジタル変調器は、
第１のビットレートのデジタルデータを複数系統に分配
する分配手段と、前記第１のビットレートとは異なる第
２のビットレートで互いに異なる複数のデジタルデータ
を同期させる同期化手段と、この手段で互いに同期され
た複数のデジタルデータと前記分配手段で分配された複
数系統のデータのいずれか一方を選択してそれぞれ独立
した位相軸データとして導出する選択手段と、この手段
で選択された複数の位相軸データについて第１のビット
レートのデータ選択時にはそのビットレートで、第２の
ビットレートのデータ選択時にはデータ数倍のビットレ
ートで多値変調を行う多値デジタル変調回路とを具備し
て構成される。
第１のビットレートのデジタルデータを複数系統に分配
する分配手段と、前記第１のビットレートとは異なる第
２のビットレートで互いに異なる複数のデジタルデータ
を同期させる同期化手段と、この手段で互いに同期され
た複数のデジタルデータと前記分配手段で分配された複
数系統のデータのいずれか一方を選択してそれぞれ独立
した位相軸データとして導出する選択手段と、この手段
で選択された複数の位相軸データについて第１のビット
レートのデータ選択時にはそのビットレートで、第２の
ビットレートのデータ選択時にはデータ数倍のビットレ
ートで多値変調を行う多値デジタル変調回路とを具備し
て構成される。
【０００６】
【作用】上記第１の特徴とする構成の多値デジタル変調
器では、ビットレートが同一で互いに異なる複数のデジ
タルデータを同期させて、それぞれ独立した位相軸デー
タとして多値デジタル変調回路に入力し、そのデータ数
倍のビットレートで多値変調させることで、本来２系統
必要な変調回路を１系統で済ませるようにしている。
器では、ビットレートが同一で互いに異なる複数のデジ
タルデータを同期させて、それぞれ独立した位相軸デー
タとして多値デジタル変調回路に入力し、そのデータ数
倍のビットレートで多値変調させることで、本来２系統
必要な変調回路を１系統で済ませるようにしている。
【０００７】また、上記第２の特徴とする構成の多値デ
ジタル変調器では、第１のビットレートのデジタルデー
タ１系統のみを処理する場合は、そのデータを複数系統
に分配し、それぞれ独立した位相軸データとして多値デ
ジタル変調回路に入力し、そのビットレートで変調処理
させるようにし、第２のビットレートのデジタルデータ
複数系統を処理する場合は、ビットレートが同一で互い
に異なる系の複数のデジタルデータを同期させて、それ
ぞれ独立した位相軸データとして多値デジタル変調回路
に入力し、そのデータ数倍のビットレートで多値変調さ
せるようにして、１系統のデータのＱＰＳＫ変調処理に
用いるＱＰＳＫ変調回路を利用して、互いに異なる２系
統のデータのＱＰＳＫ変調処理を行えるようにしてい
る。
ジタル変調器では、第１のビットレートのデジタルデー
タ１系統のみを処理する場合は、そのデータを複数系統
に分配し、それぞれ独立した位相軸データとして多値デ
ジタル変調回路に入力し、そのビットレートで変調処理
させるようにし、第２のビットレートのデジタルデータ
複数系統を処理する場合は、ビットレートが同一で互い
に異なる系の複数のデジタルデータを同期させて、それ
ぞれ独立した位相軸データとして多値デジタル変調回路
に入力し、そのデータ数倍のビットレートで多値変調さ
せるようにして、１系統のデータのＱＰＳＫ変調処理に
用いるＱＰＳＫ変調回路を利用して、互いに異なる２系
統のデータのＱＰＳＫ変調処理を行えるようにしてい
る。
【０００８】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はこの発明に係る実施例として、ビット
レート２／Ｔの入力１系統の場合とビットレート１／Ｔ
の入力２系統の場合とで共用可能なＱＰＳＫ変調器の構
成を示すものである。
説明する。図１はこの発明に係る実施例として、ビット
レート２／Ｔの入力１系統の場合とビットレート１／Ｔ
の入力２系統の場合とで共用可能なＱＰＳＫ変調器の構
成を示すものである。
【０００９】図１において、１は入力１系統の場合のビ
ットレート２／Ｔのシリアルデータａが供給されるデー
タ入力端子、２は上記シリアルデータａのビットクロッ
クｂが供給されるクロック入力端子である。また、３は
入力２系統の場合のビットレート１／Ｔの第１のシリア
ルデータｄが供給されるデータ入力端子、４は上記シリ
アルデータｄのビットクロックｅが供給されるクロック
入力端子、５はビットレート１／Ｔの第２のシリアルデ
ータｆが供給されるデータ入力端子、６は上記シリアル
データｆのビットクロックｇが供給されるクロック入力
端子である。
ットレート２／Ｔのシリアルデータａが供給されるデー
タ入力端子、２は上記シリアルデータａのビットクロッ
クｂが供給されるクロック入力端子である。また、３は
入力２系統の場合のビットレート１／Ｔの第１のシリア
ルデータｄが供給されるデータ入力端子、４は上記シリ
アルデータｄのビットクロックｅが供給されるクロック
入力端子、５はビットレート１／Ｔの第２のシリアルデ
ータｆが供給されるデータ入力端子、６は上記シリアル
データｆのビットクロックｇが供給されるクロック入力
端子である。
【００１０】さらに、７は上記ビットレート１／Ｔの同
期クロックｈが選択的に供給される同期クロック入力端
子、８は１系統処理か２系統処理かを選択指示する入力
選択制御信号ｉが供給される制御入力端子である。
期クロックｈが選択的に供給される同期クロック入力端
子、８は１系統処理か２系統処理かを選択指示する入力
選択制御信号ｉが供給される制御入力端子である。
【００１１】上記データ入力端子１に供給されるシリア
ルデータａはＳ／Ｐ（シリアル／パラレル）変換回路１
１に供給され、クロック入力端子２に供給されるビット
クロックｂは２分周回路１２で２分周された後、上記Ｓ
／Ｐ変換回路１１に供給される。このＳ／Ｐ変換回路１
１は入力したシリアルデータａを２分周回路１２からの
クロックｃに基づいて２系統に分配出力するもので、分
配された一方のデータは第１のセレクタ回路１３に供給
され、他方のデータは第２のセレクタ回路１４に供給さ
れる。
ルデータａはＳ／Ｐ（シリアル／パラレル）変換回路１
１に供給され、クロック入力端子２に供給されるビット
クロックｂは２分周回路１２で２分周された後、上記Ｓ
／Ｐ変換回路１１に供給される。このＳ／Ｐ変換回路１
１は入力したシリアルデータａを２分周回路１２からの
クロックｃに基づいて２系統に分配出力するもので、分
配された一方のデータは第１のセレクタ回路１３に供給
され、他方のデータは第２のセレクタ回路１４に供給さ
れる。
【００１２】第１セレクタ回路１３はＳ／Ｐ変換回路１
１からの一方の分配データと第１のＦＩＦＯメモリ１５
からのデータのいずれか一方を制御入力端子８からの入
力選択制御信号ｉに基づき選択出力するもので、その選
択出力はＩ軸データｊとしてＱＰＳＫ変調回路１７に供
給される。同様に、第２のセレクタ回路１４はＳ／Ｐ変
換回路１２からの他方の分配データと第２のＦＩＦＯメ
モリ１６からのデータのいずれか一方を上記入力選択制
御信号ｉに基づき選択出力するもので、その選択出力は
Ｑ軸データｋとしてＱＰＳＫ変調回路１７に供給され
る。
１からの一方の分配データと第１のＦＩＦＯメモリ１５
からのデータのいずれか一方を制御入力端子８からの入
力選択制御信号ｉに基づき選択出力するもので、その選
択出力はＩ軸データｊとしてＱＰＳＫ変調回路１７に供
給される。同様に、第２のセレクタ回路１４はＳ／Ｐ変
換回路１２からの他方の分配データと第２のＦＩＦＯメ
モリ１６からのデータのいずれか一方を上記入力選択制
御信号ｉに基づき選択出力するもので、その選択出力は
Ｑ軸データｋとしてＱＰＳＫ変調回路１７に供給され
る。
【００１３】一方、上記データ入力端子３に供給される
第１のシリアルデータｄはクロック入力端子４に供給さ
れるビットクロックｅと共に第１のＦＩＦＯ（ファース
ト・イン・ファースト・アウト）メモリ１５に供給され
る。また、上記データ入力端子５に供給される第２のシ
リアルデータｆはクロック入力端子６に供給されるビッ
トクロックｇと共に第２のＦＩＦＯメモリ１６に供給さ
れる。
第１のシリアルデータｄはクロック入力端子４に供給さ
れるビットクロックｅと共に第１のＦＩＦＯ（ファース
ト・イン・ファースト・アウト）メモリ１５に供給され
る。また、上記データ入力端子５に供給される第２のシ
リアルデータｆはクロック入力端子６に供給されるビッ
トクロックｇと共に第２のＦＩＦＯメモリ１６に供給さ
れる。
【００１４】上記第１、第２のＦＩＦＯメモリ１５，１
６はそれぞれ入力データをビットクロックのタイミング
で順次記憶し、同期クロック入力端子７からのビットレ
ート１／Ｔの同期クロックｈのタイミングで記憶データ
を記憶した順に読出し出力することで、第１、第２のシ
リアルデータの位相を一致させるものである。
６はそれぞれ入力データをビットクロックのタイミング
で順次記憶し、同期クロック入力端子７からのビットレ
ート１／Ｔの同期クロックｈのタイミングで記憶データ
を記憶した順に読出し出力することで、第１、第２のシ
リアルデータの位相を一致させるものである。
【００１５】第１のＦＩＦＯメモリ１５の出力データは
前述のように第１のセレクタ回路１３に送られ、その選
択によりＩ軸データｊとしてＱＰＳＫ変調回路１７に供
給される。同様に、第２のＦＩＦＯメモリ１６の出力デ
ータは前述のように第２のセレクタ回路１４に送られ、
その選択によりＱ軸データｋとしてＱＰＳＫ変調回路１
７に供給される。
前述のように第１のセレクタ回路１３に送られ、その選
択によりＩ軸データｊとしてＱＰＳＫ変調回路１７に供
給される。同様に、第２のＦＩＦＯメモリ１６の出力デ
ータは前述のように第２のセレクタ回路１４に送られ、
その選択によりＱ軸データｋとしてＱＰＳＫ変調回路１
７に供給される。
【００１６】ＱＰＳＫ変調回路１７は同期クロックｈで
入力データｊ，ｋをＱＰＳＫ変調するもので、その変調
出力ｌは出力端子１８に供給される。上記構成におい
て、以下その動作を説明する。
入力データｊ，ｋをＱＰＳＫ変調するもので、その変調
出力ｌは出力端子１８に供給される。上記構成におい
て、以下その動作を説明する。
【００１７】まず、入力選択制御信号ｉにより１系統処
理を選択した場合について説明する。このとき、同期ク
ロック入力端子７にはビットレート１／Ｔの同期クロッ
クｈが供給される。
理を選択した場合について説明する。このとき、同期ク
ロック入力端子７にはビットレート１／Ｔの同期クロッ
クｈが供給される。
【００１８】データ入力端子１に供給されるビットレー
ト２／ＴのシリアルデータａはＳ／Ｐ変換回路２に加え
られ、２系統に分配されてビットレート１／Ｔのデータ
列となり、第１、第２のセレクタ回路１３，１４に入力
される。このとき、各セレクタ回路１３，１４は共に入
力選択制御信号ｉによってＳ／Ｐ変換回路１１の出力デ
ータを選択するようになっている。よって、Ｓ／Ｐ変換
回路１１の各分配データはそれぞれＩ軸データｊ、Ｑ軸
データｋとしてＱＰＳＫ変調回路１７に送られる。
ト２／ＴのシリアルデータａはＳ／Ｐ変換回路２に加え
られ、２系統に分配されてビットレート１／Ｔのデータ
列となり、第１、第２のセレクタ回路１３，１４に入力
される。このとき、各セレクタ回路１３，１４は共に入
力選択制御信号ｉによってＳ／Ｐ変換回路１１の出力デ
ータを選択するようになっている。よって、Ｓ／Ｐ変換
回路１１の各分配データはそれぞれＩ軸データｊ、Ｑ軸
データｋとしてＱＰＳＫ変調回路１７に送られる。
【００１９】ここで、ＱＰＳＫ変調回路１７はビットレ
ート１／Ｔの同期クロックｈを受け、入力選択制御信号
ｉによりビットレート１／Ｔで動作するようになってい
る。よって、シリアルデータａはビットレート１／Ｔの
ＱＰＳＫ変調を受けて出力端子１８に供給されるように
なる。
ート１／Ｔの同期クロックｈを受け、入力選択制御信号
ｉによりビットレート１／Ｔで動作するようになってい
る。よって、シリアルデータａはビットレート１／Ｔの
ＱＰＳＫ変調を受けて出力端子１８に供給されるように
なる。
【００２０】次に、入力選択制御信号ｉより２系統処理
を選択した場合について説明する。このとき、同期クロ
ック入力端子７にはビットレート１／Ｔの同期クロック
ｈ′が供給される。
を選択した場合について説明する。このとき、同期クロ
ック入力端子７にはビットレート１／Ｔの同期クロック
ｈ′が供給される。
【００２１】データ入力端子３，５に供給されるビット
レート１／Ｔの互いに異なる第１、第２のシリアルデー
タｄ，ｆはそれぞれＦＩＦＯメモリ１５，１６に順に書
き込まれ、同期クロックｈのタイミングで同時に読み出
されて第１、第２のセレクタ回路１３，１４に送られ
る。このとき、各セレクタ回路１３，１４は共に入力選
択制御信号ｉによってＦＩＦＯメモリ１５，１６の出力
データを選択するようになっている。よって、ＦＩＦＯ
メモリ１５，１６の各出力データはそれぞれＩ軸データ
ｊ、Ｑ軸データｋとしてＱＰＳＫ変調回路１７に送られ
る。
レート１／Ｔの互いに異なる第１、第２のシリアルデー
タｄ，ｆはそれぞれＦＩＦＯメモリ１５，１６に順に書
き込まれ、同期クロックｈのタイミングで同時に読み出
されて第１、第２のセレクタ回路１３，１４に送られ
る。このとき、各セレクタ回路１３，１４は共に入力選
択制御信号ｉによってＦＩＦＯメモリ１５，１６の出力
データを選択するようになっている。よって、ＦＩＦＯ
メモリ１５，１６の各出力データはそれぞれＩ軸データ
ｊ、Ｑ軸データｋとしてＱＰＳＫ変調回路１７に送られ
る。
【００２２】ここで、ＱＰＳＫ変調回路１７はビットレ
ート１／Ｔの同期クロックｈを受け、入力選択制御信号
ｉによりビットレート１／Ｔで動作するようになってい
る。よって、シリアルデータｄ，ｆはビットレート１／
ＴのＱＰＳＫ変調を受けて出力端子１８に供給されるよ
うになる。
ート１／Ｔの同期クロックｈを受け、入力選択制御信号
ｉによりビットレート１／Ｔで動作するようになってい
る。よって、シリアルデータｄ，ｆはビットレート１／
ＴのＱＰＳＫ変調を受けて出力端子１８に供給されるよ
うになる。
【００２３】したがって、上記構成によるＱＰＳＫ変調
器は、１系統のデータのＱＰＳＫ変調処理に用いるＱＰ
ＳＫ変調回路を利用して、互いに異なる２系統のデータ
のＱＰＳＫ変調処理を行うことができ、本来２系統必要
な変調回路を１系統で済ませることができる。これによ
り、トランスポンダの有効活用、省スペース化、省電力
化を実現することが可能となる。
器は、１系統のデータのＱＰＳＫ変調処理に用いるＱＰ
ＳＫ変調回路を利用して、互いに異なる２系統のデータ
のＱＰＳＫ変調処理を行うことができ、本来２系統必要
な変調回路を１系統で済ませることができる。これによ
り、トランスポンダの有効活用、省スペース化、省電力
化を実現することが可能となる。
【００２４】尚、上記実施例ではＱＰＳＫ変調処理につ
いて説明したが、他の多値デジタル変調処理についても
同様に実施可能である。その他、この発明の要旨を逸脱
しない範囲で種々変形しても同様に実施可能であること
はいうまでもない。
いて説明したが、他の多値デジタル変調処理についても
同様に実施可能である。その他、この発明の要旨を逸脱
しない範囲で種々変形しても同様に実施可能であること
はいうまでもない。
【００２５】
【発明の効果】以上のようにこの発明によれば、複数系
統の入力データを同時に多値変調可能な多値デジタル変
調器を提供することができる。
統の入力データを同時に多値変調可能な多値デジタル変
調器を提供することができる。
【図１】この発明に係る多値デジタル変調器の一実施例
としてＱＰＳＫ変調器の構成を示すブロック回路図であ
る。
としてＱＰＳＫ変調器の構成を示すブロック回路図であ
る。
１１…Ｓ／Ｐ変換回路、１２…２分周回路、１３…第１
のセレクタ回路、１４…第２のセレクタ回路、１５…第
１のＦＩＦＯメモリ、１６…第２のＦＩＦＯメモリ、１
７…ＱＰＳＫ変調回路。
のセレクタ回路、１４…第２のセレクタ回路、１５…第
１のＦＩＦＯメモリ、１６…第２のＦＩＦＯメモリ、１
７…ＱＰＳＫ変調回路。
Claims (3)
- 【請求項１】 ビットレートが同一で互いに異なる複数
のデジタルデータを同期させる同期化手段と、 この手段で互いに同期された複数のデジタルデータをそ
れぞれ独立した複数の位相軸データとして入力し、デー
タ数倍のビットレートで多値変調を行う多値デジタル変
調回路とを具備する多値デジタル変調器。 - 【請求項２】 第１のビットレートのデジタルデータを
複数系統に分配する分配手段と、 前記第１のビットレートとは異なる第２のビットレート
で互いに異なる複数のデジタルデータを同期させる同期
化手段と、 この手段で互いに同期された複数のデジタルデータと前
記分配手段で分配された複数系統のデータのいずれか一
方を選択してそれぞれ独立した位相軸データとして導出
する選択手段と、 この手段で選択された複数の位相軸データについて第１
のビットレートのデータ選択時にはそのビットレート
で、第２のビットレートのデータ選択時にはデータ数倍
のビットレートで多値変調を行う多値デジタル変調回路
とを具備する多値デジタル変調器。 - 【請求項３】 前記同期化手段は、各デジタルデータを
それぞれメモリに書き込み、同一タイミングで読出し出
力するようにしたことを特徴とする請求項１、２いずれ
か記載の多値デジタル変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183565A JPH0851465A (ja) | 1994-08-04 | 1994-08-04 | 多値デジタル変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183565A JPH0851465A (ja) | 1994-08-04 | 1994-08-04 | 多値デジタル変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851465A true JPH0851465A (ja) | 1996-02-20 |
Family
ID=16138034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6183565A Pending JPH0851465A (ja) | 1994-08-04 | 1994-08-04 | 多値デジタル変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851465A (ja) |
-
1994
- 1994-08-04 JP JP6183565A patent/JPH0851465A/ja active Pending
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