JPH0851128A - バンプトアレイｔａｂパッケージ - Google Patents
バンプトアレイｔａｂパッケージInfo
- Publication number
- JPH0851128A JPH0851128A JP5618595A JP5618595A JPH0851128A JP H0851128 A JPH0851128 A JP H0851128A JP 5618595 A JP5618595 A JP 5618595A JP 5618595 A JP5618595 A JP 5618595A JP H0851128 A JPH0851128 A JP H0851128A
- Authority
- JP
- Japan
- Prior art keywords
- tape
- package
- array
- tab
- bumped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 低コスト、ロープロファイルの半導体デバイ
スパッケージを得る。 【構成】 本発明のパッケージ装置では、単一金属ＴＡ
Ｂテープ（１２）上の導電性リード（１８）が半導体ダ
イ（２２）からのボンドパッド（２０）を単一金属ＴＡ
Ｂテープ（１２）上のテープ−基板間相互接続パッド
（２４）のアレイへ相互接続している。
スパッケージを得る。 【構成】 本発明のパッケージ装置では、単一金属ＴＡ
Ｂテープ（１２）上の導電性リード（１８）が半導体ダ
イ（２２）からのボンドパッド（２０）を単一金属ＴＡ
Ｂテープ（１２）上のテープ−基板間相互接続パッド
（２４）のアレイへ相互接続している。
Description
【０００１】
【産業上の利用分野】本発明は、パッケージ化された集
積回路装置の技術分野に関する。更に詳細には、本発明
はバンプトアレイ（ｂｕｍｐｅｄ ａｒｒａｙ）ＴＡＢ
パッケージに関する。
積回路装置の技術分野に関する。更に詳細には、本発明
はバンプトアレイ（ｂｕｍｐｅｄ ａｒｒａｙ）ＴＡＢ
パッケージに関する。
【０００２】
【従来の技術】電子工業界は常に半導体デバイス用の進
歩したパッケージを要求し続けている。現時点での要求
は、コストと寸法を縮小し、半導体デバイスの動作速度
を最適化できるパッケージである。残念ながら、そのよ
うな要求に応えられるタスクは問題が多い。
歩したパッケージを要求し続けている。現時点での要求
は、コストと寸法を縮小し、半導体デバイスの動作速度
を最適化できるパッケージである。残念ながら、そのよ
うな要求に応えられるタスクは問題が多い。
【０００３】典型的な低コスト、ロープロファイル（ｌ
ｏｗ ｐｒｏｆｉｌｅ）のパッケージについての１つの
問題は、パッケージと回路基板との間の接続がパッケー
ジ周辺にあるリードを介して行われるということである
（ＱＦＰ［Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ］、Ｔ
ＡＢ［Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ］、ＳＯ［Ｓｍａｌｌ Ｏｕｔｌｉｎｅ］等）。それ
らのパッケージが使用される対象の集積回路が複雑さと
密度を増すにつれて、必要なＩ／Ｏの数も増大する。そ
のためパッケージを、パッケージ周辺にリードを増やす
ために、寸法的に大きくするか、あるいはリードをより
密に配置することが必要となる。このいずれの処置にも
問題がある。大型のパッケージは製造が困難であり、回
路基板上で広い空間を占めるし、集積回路からパッケー
ジ端までの長いリードは回路動作に対して良くない効果
を与える。リードのピッチを細かくしたパッケージもま
た製造が困難であり、容易に損傷を受けやすいし、更
に、回路基板上へ正確に設置してはんだづけするのが困
難である。
ｏｗ ｐｒｏｆｉｌｅ）のパッケージについての１つの
問題は、パッケージと回路基板との間の接続がパッケー
ジ周辺にあるリードを介して行われるということである
（ＱＦＰ［Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ］、Ｔ
ＡＢ［Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ］、ＳＯ［Ｓｍａｌｌ Ｏｕｔｌｉｎｅ］等）。それ
らのパッケージが使用される対象の集積回路が複雑さと
密度を増すにつれて、必要なＩ／Ｏの数も増大する。そ
のためパッケージを、パッケージ周辺にリードを増やす
ために、寸法的に大きくするか、あるいはリードをより
密に配置することが必要となる。このいずれの処置にも
問題がある。大型のパッケージは製造が困難であり、回
路基板上で広い空間を占めるし、集積回路からパッケー
ジ端までの長いリードは回路動作に対して良くない効果
を与える。リードのピッチを細かくしたパッケージもま
た製造が困難であり、容易に損傷を受けやすいし、更
に、回路基板上へ正確に設置してはんだづけするのが困
難である。
【０００４】寸法を縮小して、半導体デバイスの動作速
度の最適化を図った１つの従来のパッケージが図１に示
されている。１９９３年２月３日から５日にかけて開催
された第５回国際ＴＡＢ／最新パッケージシンポジウム
（Ｆｉｆｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＴＡＢ／
Ａｄｖａｎｃｅｄ Ｐａｃｋａｇｉｎｇ Ｓｙｍｐｏｓ
ｉｕｍ）において、ＩＢＭ社のフランク・アンドロス
（Ｆｒａｎｋ Ａｎｄｒｏｓ）およびリチャード・ハマ
ー（Ｒｉｃｈａｒｄ Ｈａｍｍｅｒ）が発表した論
文、”エリアアレイＴＡＢパッケージ技術（Ａｒｅａ
Ａｒｒａｙ ＴＡＢＰａｃｋａｇｅ Ｔｅｃｈｎｏｌｏ
ｇｙ）”に提案されているように、ＡＴＡＢまたはエリ
アアレイ（ａｒｅａ ａｒｒａｙ）ＴＡＢは、ＴＡＢテ
ープをプリント回路カードまたは基板へつなぐためには
んだバンプを利用したボールグリッドアレイパッケージ
である。このパッケージは、ダイＩ／Ｏから広がる２レ
ベルの金属ＴＡＢテープ、完成したパッケージをプリン
ト回路基板／カードへ接続するためにテープに接合され
たはんだボール、およびはんだバンプとテープとの平坦
性を保持する強化板を含んでいる。２レベルの金属ＴＡ
Ｂテープは両側に回路または信号Ｉ／Ｏを含むことがで
き、あるいは片面を信号のために、そして反対側の面を
電力およびアース接続のために使用することができる。
度の最適化を図った１つの従来のパッケージが図１に示
されている。１９９３年２月３日から５日にかけて開催
された第５回国際ＴＡＢ／最新パッケージシンポジウム
（Ｆｉｆｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＴＡＢ／
Ａｄｖａｎｃｅｄ Ｐａｃｋａｇｉｎｇ Ｓｙｍｐｏｓ
ｉｕｍ）において、ＩＢＭ社のフランク・アンドロス
（Ｆｒａｎｋ Ａｎｄｒｏｓ）およびリチャード・ハマ
ー（Ｒｉｃｈａｒｄ Ｈａｍｍｅｒ）が発表した論
文、”エリアアレイＴＡＢパッケージ技術（Ａｒｅａ
Ａｒｒａｙ ＴＡＢＰａｃｋａｇｅ Ｔｅｃｈｎｏｌｏ
ｇｙ）”に提案されているように、ＡＴＡＢまたはエリ
アアレイ（ａｒｅａ ａｒｒａｙ）ＴＡＢは、ＴＡＢテ
ープをプリント回路カードまたは基板へつなぐためには
んだバンプを利用したボールグリッドアレイパッケージ
である。このパッケージは、ダイＩ／Ｏから広がる２レ
ベルの金属ＴＡＢテープ、完成したパッケージをプリン
ト回路基板／カードへ接続するためにテープに接合され
たはんだボール、およびはんだバンプとテープとの平坦
性を保持する強化板を含んでいる。２レベルの金属ＴＡ
Ｂテープは両側に回路または信号Ｉ／Ｏを含むことがで
き、あるいは片面を信号のために、そして反対側の面を
電力およびアース接続のために使用することができる。
【０００５】この２つの導電層は５１ミクロン（２ミ
ル）厚のポリイミドまたはＵＰＩＬＥＸ（宇部工業の商
標）誘電体基板によって分離されており、それはメッキ
されたスルーホール（ビア）によって接続されて基本的
なテープ構造をなしている。直径が１０２ミクロン（４
ミル）という小さい丸いまたは円形のビアがテープに機
械的手法で開けられる。回路の線幅および間隔性能は、
それぞれ３６ミクロン（１．４ミル）および４３ミクロ
ン（１．７ミル）にまで達することができる。このテー
プの金属層は、スパッタで成長させたポリイミド基板上
へレジストマスクで定義された電気メッキ銅回路であ
る。銅の厚さは製品側の要求に応じて、１３ミクロン
（０．５ミル）から３８ミクロン（１．５ミル）まで変
えることができる。典型的には、腐食とマイグレーショ
ンに曝されることを最小限に留めるために、銅回路の上
をＮｉ／Ａｕメッキ層で覆う。
ル）厚のポリイミドまたはＵＰＩＬＥＸ（宇部工業の商
標）誘電体基板によって分離されており、それはメッキ
されたスルーホール（ビア）によって接続されて基本的
なテープ構造をなしている。直径が１０２ミクロン（４
ミル）という小さい丸いまたは円形のビアがテープに機
械的手法で開けられる。回路の線幅および間隔性能は、
それぞれ３６ミクロン（１．４ミル）および４３ミクロ
ン（１．７ミル）にまで達することができる。このテー
プの金属層は、スパッタで成長させたポリイミド基板上
へレジストマスクで定義された電気メッキ銅回路であ
る。銅の厚さは製品側の要求に応じて、１３ミクロン
（０．５ミル）から３８ミクロン（１．５ミル）まで変
えることができる。典型的には、腐食とマイグレーショ
ンに曝されることを最小限に留めるために、銅回路の上
をＮｉ／Ａｕメッキ層で覆う。
【０００６】エリアアレイ・アウタリードボンド（ＯＬ
Ｂ）接続は、１２７０ミクロン（５０ミル）グリッド上
の６３５ミクロン（２５ミル）の１０／９０組成の錫／
鉛はんだボールをテープ上のパッドへ抵抗加熱プロセス
によって付着させることで行われる（マイクロサーフェ
スウエルディング：ｍｉｃｒｏ ｓｕｒｆａｃｅ ｗｅ
ｌｄｉｎｇ）。各ボンドパッドはパッド中央に２０３ミ
クロン（８ミル）のメッキされたスルービアを有する。
その結果、テープの利用形態に依存して、テープ金属層
のいずれかの層に対して電気的な連続性が達成される。
この接合プロセスではテープに隣接するボールの一部分
のみがリフローしてビアを埋めることが許容されるよう
になっているため、ボールはその球形を保つ。このこと
は、テープ上の金属層を、キャパシティブディスチャー
ジウエルディング（ｃａｐａｃｉｔｉｖｅ ｄｉｓｃｈ
ａｒｇｅ ｗｅｌｄｉｎｇ）プロセスでの抵抗として使
用して、２つの電極間のテープ上のエリアを局所的に加
熱することで実現される。このプロセスはボールとボー
ルとの間の同一平面性を１５２ミクロン（６ミル）以下
に保って製品を作ることができると言われる。
Ｂ）接続は、１２７０ミクロン（５０ミル）グリッド上
の６３５ミクロン（２５ミル）の１０／９０組成の錫／
鉛はんだボールをテープ上のパッドへ抵抗加熱プロセス
によって付着させることで行われる（マイクロサーフェ
スウエルディング：ｍｉｃｒｏ ｓｕｒｆａｃｅ ｗｅ
ｌｄｉｎｇ）。各ボンドパッドはパッド中央に２０３ミ
クロン（８ミル）のメッキされたスルービアを有する。
その結果、テープの利用形態に依存して、テープ金属層
のいずれかの層に対して電気的な連続性が達成される。
この接合プロセスではテープに隣接するボールの一部分
のみがリフローしてビアを埋めることが許容されるよう
になっているため、ボールはその球形を保つ。このこと
は、テープ上の金属層を、キャパシティブディスチャー
ジウエルディング（ｃａｐａｃｉｔｉｖｅ ｄｉｓｃｈ
ａｒｇｅ ｗｅｌｄｉｎｇ）プロセスでの抵抗として使
用して、２つの電極間のテープ上のエリアを局所的に加
熱することで実現される。このプロセスはボールとボー
ルとの間の同一平面性を１５２ミクロン（６ミル）以下
に保って製品を作ることができると言われる。
【０００７】強化材の性質はＡＴＡＢ ＯＬＢ接合の信
頼性にとって重要であり、パッケージが接合されるべき
キャリアの熱膨張係数（ＣＴＥ）に一致するように選ば
れる。強化材はまた、パッケージに剛性と平坦性とを与
え、膜接着剤を使用してテープへ固定される。接着性材
料は圧力に敏感なシリコーン接着剤の８９ミクロン
（３．５ミル）の２つの層間に挟まれた２５ミクロン
（１ミル）のポリイミドまたはＵＰＩＬＥＸのシートで
構成される。接着剤の弾性係数のおかげで、接合される
材料間の熱膨張係数の大きな不一致にも耐えることがで
きる。
頼性にとって重要であり、パッケージが接合されるべき
キャリアの熱膨張係数（ＣＴＥ）に一致するように選ば
れる。強化材はまた、パッケージに剛性と平坦性とを与
え、膜接着剤を使用してテープへ固定される。接着性材
料は圧力に敏感なシリコーン接着剤の８９ミクロン
（３．５ミル）の２つの層間に挟まれた２５ミクロン
（１ミル）のポリイミドまたはＵＰＩＬＥＸのシートで
構成される。接着剤の弾性係数のおかげで、接合される
材料間の熱膨張係数の大きな不一致にも耐えることがで
きる。
【０００８】ダイとテープとの間の相互接続は従来のペ
リフェラル・インナリードボンディング（ＩＬＢ）プロ
セス、またははんだ接着テープ技術またはＳＡＴＴと呼
ぶ修正されたＣ−４フリップチッププロセスを用いて実
施される。１９９２年２月に米国カリフォルニア州サン
ノゼ市で開催された第４回ＩＴＡＢシンポジウムでの論
文集頁１５８−１７２に記載されているＳ．Ｗ．アンダ
ーソン（Ａｎｄｅｒｓｏｎ）による論文、”はんだ接着
テープ技術（ＳＡＴＴ）インナリードボンドプロセスの
開発（Ｓｏｌｄｅｒ Ａｔｔａｃｈ Ｔａｐｅ Ｔｅｃ
ｈｎｏｌｏｇｙ（ＳＡＴＴ）Ｉｎｎｅｒ Ｌｅａｄ Ｂ
ｏｎｄ Ｐｒｏｃｅｓｓ Ｄｅｖｅｌｏｐｍｅｎｔ）”
を参照。ＳＡＴＴプロセスは、ホットエアサーモード
（ＨＡＴ：ｈｏｔ ａｉｒ ｔｈｅｒｍｏｄｅ）を用い
てインナリードがバンプへ同時に（一斉に）接合される
ようになった、フラックスを用いない部分的リフローで
ある。フラットで多孔質のノズルから非常に弱い力を加
えてリードをダイ上の予熱されたはんだバンプ中へ押し
つける。加熱された窒素ガスのパルス状の流れがボンダ
ーノズルを通して接合部へ与えられ、リード上にＡｕ／
Ｐｂの共融フィレット（ｆｉｌｌｅｔ）を形成する。冷
たい窒素ガスのパルス状の流れが次にこのリードをバン
プ中で固化し、その後リードはリリースされる。エポキ
シのカプセル封止材がダイの端部に沿って供給され、ダ
イとテープとの間へ毛細管作用によって流れ込むことを
許容される。カプセル封止材ははんだボール接続を機械
的に保護し、ＩＬＢの疲労性能を促進する。
リフェラル・インナリードボンディング（ＩＬＢ）プロ
セス、またははんだ接着テープ技術またはＳＡＴＴと呼
ぶ修正されたＣ−４フリップチッププロセスを用いて実
施される。１９９２年２月に米国カリフォルニア州サン
ノゼ市で開催された第４回ＩＴＡＢシンポジウムでの論
文集頁１５８−１７２に記載されているＳ．Ｗ．アンダ
ーソン（Ａｎｄｅｒｓｏｎ）による論文、”はんだ接着
テープ技術（ＳＡＴＴ）インナリードボンドプロセスの
開発（Ｓｏｌｄｅｒ Ａｔｔａｃｈ Ｔａｐｅ Ｔｅｃ
ｈｎｏｌｏｇｙ（ＳＡＴＴ）Ｉｎｎｅｒ Ｌｅａｄ Ｂ
ｏｎｄ Ｐｒｏｃｅｓｓ Ｄｅｖｅｌｏｐｍｅｎｔ）”
を参照。ＳＡＴＴプロセスは、ホットエアサーモード
（ＨＡＴ：ｈｏｔ ａｉｒ ｔｈｅｒｍｏｄｅ）を用い
てインナリードがバンプへ同時に（一斉に）接合される
ようになった、フラックスを用いない部分的リフローで
ある。フラットで多孔質のノズルから非常に弱い力を加
えてリードをダイ上の予熱されたはんだバンプ中へ押し
つける。加熱された窒素ガスのパルス状の流れがボンダ
ーノズルを通して接合部へ与えられ、リード上にＡｕ／
Ｐｂの共融フィレット（ｆｉｌｌｅｔ）を形成する。冷
たい窒素ガスのパルス状の流れが次にこのリードをバン
プ中で固化し、その後リードはリリースされる。エポキ
シのカプセル封止材がダイの端部に沿って供給され、ダ
イとテープとの間へ毛細管作用によって流れ込むことを
許容される。カプセル封止材ははんだボール接続を機械
的に保護し、ＩＬＢの疲労性能を促進する。
【０００９】このプロセスは、典型的には直径１０２ミ
クロン（４ミル）の９７／３組成の錫／鉛Ｃ４バンプを
用いて、ダイとＴＡＢテープとの間のエリアアレイ相互
接続を許容する。同じ組成の合金がダイをセラミック基
板へ接合するためにも使用される。ダイ上のはんだバン
プを使用することは、能動回路をまたぐボンディングが
実施できるという付加的な特長を有する。これによっ
て、熱圧縮およびワイヤボンドＩＬＢの双方に必要なＩ
／Ｏボンド位置のための”カラー（ｃｏｌｌａｒ）”が
不要となる。こうして、ダイ寸法が縮小でき、シリコン
デバイスの生産性が向上する。完成モジュールは標準的
な表面実装技術、すなわち、赤外線リフローの６３／３
７組成の錫／鉛はんだペーストを用いてカード上へ組み
立てることができる。
クロン（４ミル）の９７／３組成の錫／鉛Ｃ４バンプを
用いて、ダイとＴＡＢテープとの間のエリアアレイ相互
接続を許容する。同じ組成の合金がダイをセラミック基
板へ接合するためにも使用される。ダイ上のはんだバン
プを使用することは、能動回路をまたぐボンディングが
実施できるという付加的な特長を有する。これによっ
て、熱圧縮およびワイヤボンドＩＬＢの双方に必要なＩ
／Ｏボンド位置のための”カラー（ｃｏｌｌａｒ）”が
不要となる。こうして、ダイ寸法が縮小でき、シリコン
デバイスの生産性が向上する。完成モジュールは標準的
な表面実装技術、すなわち、赤外線リフローの６３／３
７組成の錫／鉛はんだペーストを用いてカード上へ組み
立てることができる。
【００１０】残念ながら、図１のＡＴＡＢパッケージの
主たる欠点は、高価でしかも大量仕入れが困難な２金属
のＴＡＢテープ（２−ｍｅｔａｌ ＴＡＢ ｔａｐｅ）
を必要とすることである。このため廉価な代替品が求め
られている。
主たる欠点は、高価でしかも大量仕入れが困難な２金属
のＴＡＢテープ（２−ｍｅｔａｌ ＴＡＢ ｔａｐｅ）
を必要とすることである。このため廉価な代替品が求め
られている。
【００１１】
【発明の概要】ここに開示される本発明は、各種の電子
パッケージ技術を独特のやり方で組み合わせて、低コス
ト、ロープロファイルの半導体デバイスパッケージを生
み出す、バンプトアレイＴＡＢパッケージを含む。
パッケージ技術を独特のやり方で組み合わせて、低コス
ト、ロープロファイルの半導体デバイスパッケージを生
み出す、バンプトアレイＴＡＢパッケージを含む。
【００１２】本発明の１つの実施例では、単一金属のＴ
ＡＢテープ上の導電性リードが、半導体ダイ（集積回
路）からのボンドパッドを単一金属のＴＡＢテープ上の
テープ−基板間相互接続パッドのアレイへ相互接続する
ようになっている。単一金属ＴＡＢテープの設計は、Ｊ
ＥＤＥＣまたはＥＩＡＪ標準設計のものとは違ってお
り、そこでは集積回路からのリードをパッケージ周辺の
ＯＬＢ（アウタリードボンド）エリアへ引き回す代わり
に、リードはパッドアレイへ引き回されている。それら
のパッドは、標準的な基板組み立て用”ピック・アンド
・プレイス（ｐｉｃｋ ａｎｄ ｐｌａｃｅ）”装置を
用いて、外部の回路基板／カード上のそれらの対応する
パッドに対する位置合わせおよび接着を許容する間隔を
置いて配置される。基板組み立てに先だって、はんだボ
ールがパッケージへ接着される。しかし、この相互接続
はその他の電気的に伝導性の材料を使用して実行するこ
ともできる。
ＡＢテープ上の導電性リードが、半導体ダイ（集積回
路）からのボンドパッドを単一金属のＴＡＢテープ上の
テープ−基板間相互接続パッドのアレイへ相互接続する
ようになっている。単一金属ＴＡＢテープの設計は、Ｊ
ＥＤＥＣまたはＥＩＡＪ標準設計のものとは違ってお
り、そこでは集積回路からのリードをパッケージ周辺の
ＯＬＢ（アウタリードボンド）エリアへ引き回す代わり
に、リードはパッドアレイへ引き回されている。それら
のパッドは、標準的な基板組み立て用”ピック・アンド
・プレイス（ｐｉｃｋ ａｎｄ ｐｌａｃｅ）”装置を
用いて、外部の回路基板／カード上のそれらの対応する
パッドに対する位置合わせおよび接着を許容する間隔を
置いて配置される。基板組み立てに先だって、はんだボ
ールがパッケージへ接着される。しかし、この相互接続
はその他の電気的に伝導性の材料を使用して実行するこ
ともできる。
【００１３】本発明のバンプトアレイＴＡＢパッケージ
は、２金属のＴＡＢテープを使用した従来技術のエリア
アレイＴＡＢパッケージよりも優れたロープロファイル
のパッケージを提供し、しかも、単一金属のＴＡＢテー
プが安価に製造できるため、コストの面でも優れてい
る。
は、２金属のＴＡＢテープを使用した従来技術のエリア
アレイＴＡＢパッケージよりも優れたロープロファイル
のパッケージを提供し、しかも、単一金属のＴＡＢテー
プが安価に製造できるため、コストの面でも優れてい
る。
【００１４】本発明に特有であると信ずる新規な特徴点
は特許請求の範囲に提示してある。しかし、本発明それ
自体については、本発明の他の特徴および利点ととも
に、添付された図面を参照した詳細な説明から最も良く
理解できよう。
は特許請求の範囲に提示してある。しかし、本発明それ
自体については、本発明の他の特徴および利点ととも
に、添付された図面を参照した詳細な説明から最も良く
理解できよう。
【００１５】
【実施例】図２は本発明の好適実施例に従うバンプトア
レイＴＡＢパッケージ１０を開示している。パッケージ
１０の寸法と形状は本出願の目的のためだけのものであ
る。実際には、バンプトアレイＴＡＢパッケージ１０は
各種の寸法、形状のものがあり得る。
レイＴＡＢパッケージ１０を開示している。パッケージ
１０の寸法と形状は本出願の目的のためだけのものであ
る。実際には、バンプトアレイＴＡＢパッケージ１０は
各種の寸法、形状のものがあり得る。
【００１６】バンプトアレイＴＡＢパッケージ１０は、
誘電層１４と導電層１６とを有する単一金属のＴＡＢテ
ープ１２を含む。導電層１６のリード１８はダイ２２の
Ｉ／Ｏボンドパッド２０をテープ−基板間相互接続パッ
ド２４へ相互接続する。パッケージ１０は、更に、導電
層１６を覆うはんだマスク３８と、単一金属ＴＡＢテー
プ１２の誘電層１４とヒートシンク４８との間に挟まれ
た強化材の層４６とを含む。バンプトアレイＴＡＢパッ
ケージ１０はプリント基板／カード５０への接続に適す
る理想的なものである。はんだボール２６は、パッケー
ジ１０のテープ−基板間相互接続パッド２４をプリント
基板／カード５０の基板／カード相互接続パッド５２へ
相互接続する。
誘電層１４と導電層１６とを有する単一金属のＴＡＢテ
ープ１２を含む。導電層１６のリード１８はダイ２２の
Ｉ／Ｏボンドパッド２０をテープ−基板間相互接続パッ
ド２４へ相互接続する。パッケージ１０は、更に、導電
層１６を覆うはんだマスク３８と、単一金属ＴＡＢテー
プ１２の誘電層１４とヒートシンク４８との間に挟まれ
た強化材の層４６とを含む。バンプトアレイＴＡＢパッ
ケージ１０はプリント基板／カード５０への接続に適す
る理想的なものである。はんだボール２６は、パッケー
ジ１０のテープ−基板間相互接続パッド２４をプリント
基板／カード５０の基板／カード相互接続パッド５２へ
相互接続する。
【００１７】バンプトアレイＴＡＢパッケージ１０を通
る電気的経路は、プリント基板／カード５０より到来す
る信号で始まり、その後、信号ははんだボール２６を通
り、導電層１６のリード１８を通って、Ｉ／Ｏボンドパ
ッド２０を経て半導体デバイス２２へ至る。プリント基
板／カード５０へ戻る信号は、これと逆の順序で伝搬す
る。
る電気的経路は、プリント基板／カード５０より到来す
る信号で始まり、その後、信号ははんだボール２６を通
り、導電層１６のリード１８を通って、Ｉ／Ｏボンドパ
ッド２０を経て半導体デバイス２２へ至る。プリント基
板／カード５０へ戻る信号は、これと逆の順序で伝搬す
る。
【００１８】バンプトアレイＴＡＢパッケージ１０を作
製する方法が図３−図２１に示されている。本方法は誘
電層１４のための誘電性基板材料の選択から始まる。こ
の目的のためにはポリイミド、ＵＰＩＬＥＸまたはＫＡ
ＰＴＯＮが理想的であり、それらは各種の寸法（１６ｍ
ｍ、３５ｍｍ、７０ｍｍ等）および各種の厚さ（本出願
では５１ミクロン（２ミル）厚のポリイミドシートが選
ばれた）の膜の形で市販されている。次に、図３に示す
ように、誘電層１４の一部分４０が除去され、そこには
後に半導体デバイスが受け入れられることになってい
る。部分４０は誘電体材料を除去する任意の除去技術を
用いて除去することができる。次に、導電性材料（本件
では銅）の層１６が接着剤を用いて誘電層１４に接着さ
れ、その結果、誘電体（ポリイミド）／接着剤／導電性
（銅）テープができる。ホットローラーを用いてこれら
３層を一緒にラミネート化し、それとともに接着剤を硬
化させる。結果は図４に示されたような単一金属のＴＡ
Ｂテープ１２である。
製する方法が図３−図２１に示されている。本方法は誘
電層１４のための誘電性基板材料の選択から始まる。こ
の目的のためにはポリイミド、ＵＰＩＬＥＸまたはＫＡ
ＰＴＯＮが理想的であり、それらは各種の寸法（１６ｍ
ｍ、３５ｍｍ、７０ｍｍ等）および各種の厚さ（本出願
では５１ミクロン（２ミル）厚のポリイミドシートが選
ばれた）の膜の形で市販されている。次に、図３に示す
ように、誘電層１４の一部分４０が除去され、そこには
後に半導体デバイスが受け入れられることになってい
る。部分４０は誘電体材料を除去する任意の除去技術を
用いて除去することができる。次に、導電性材料（本件
では銅）の層１６が接着剤を用いて誘電層１４に接着さ
れ、その結果、誘電体（ポリイミド）／接着剤／導電性
（銅）テープができる。ホットローラーを用いてこれら
３層を一緒にラミネート化し、それとともに接着剤を硬
化させる。結果は図４に示されたような単一金属のＴＡ
Ｂテープ１２である。
【００１９】次に、導電性材料１６の上にフォトレジス
トが塗布される。選択的なパターンが露光され、エッチ
されて、パターン化された単一金属ＴＡＢテープが得ら
れる。図５は後に設置される半導体デバイスのボンドパ
ッド位置３４（１０個だけが示されている）から広がっ
て延びるリード１８（１０個だけを示した）を有する、
単一金属ＴＡＢテープ１２のパターン化された面を示し
ている。テープ−基板間接続用パッド２４は、回路基板
／カード上の対応するパッドへの位置合わせと接合を許
容する間隔を置いて配置される。それぞれ３６ミクロン
（１．４ミル）および４３ミクロン（１．７ミル）にま
で達する回路の線幅および間隔性能はここにおいて達成
できる。もし導電性材料として銅を使用すれば、それの
厚さは、製品側の要求に依存して１３ミクロン（０．５
ミル）から３８ミクロン（１．５ミル）まで変えること
ができる。この時点で、銅を腐食とマイグレーションに
曝すことを最小限に留めるために、オプション工程とし
て銅回路をＮｉ／Ａｕでメッキすることができる。別の
オプション工程として、図６に示されたように、テープ
−基板間接続用のパッド２４は露出するが、リード１８
は覆うはんだマスク３８を形成する工程がある。はんだ
マスク３８はリード１８の外部短絡を阻止し、はんだが
リフローした時のウイッキング（ｗｉｃｋｉｎｇ）を阻
止する。
トが塗布される。選択的なパターンが露光され、エッチ
されて、パターン化された単一金属ＴＡＢテープが得ら
れる。図５は後に設置される半導体デバイスのボンドパ
ッド位置３４（１０個だけが示されている）から広がっ
て延びるリード１８（１０個だけを示した）を有する、
単一金属ＴＡＢテープ１２のパターン化された面を示し
ている。テープ−基板間接続用パッド２４は、回路基板
／カード上の対応するパッドへの位置合わせと接合を許
容する間隔を置いて配置される。それぞれ３６ミクロン
（１．４ミル）および４３ミクロン（１．７ミル）にま
で達する回路の線幅および間隔性能はここにおいて達成
できる。もし導電性材料として銅を使用すれば、それの
厚さは、製品側の要求に依存して１３ミクロン（０．５
ミル）から３８ミクロン（１．５ミル）まで変えること
ができる。この時点で、銅を腐食とマイグレーションに
曝すことを最小限に留めるために、オプション工程とし
て銅回路をＮｉ／Ａｕでメッキすることができる。別の
オプション工程として、図６に示されたように、テープ
−基板間接続用のパッド２４は露出するが、リード１８
は覆うはんだマスク３８を形成する工程がある。はんだ
マスク３８はリード１８の外部短絡を阻止し、はんだが
リフローした時のウイッキング（ｗｉｃｋｉｎｇ）を阻
止する。
【００２０】アウタリードボンド（ＯＬＢ）接続は、図
７に示すように、テープ１２上の粗いピッチ（１２７０
ミクロン（５０ミル）グリッド）のパッドへ５０８−６
３５ミクロン（２０−２５ミル）の１０／９０（または
同程度）組成の錫／鉛はんだボール２６を、マイクロサ
ーフェスウエルディング（またはリフロー）のような抵
抗加熱プロセスを用いて付着させることによって行われ
る（オプションのはんだマスク３８は示されていな
い）。
７に示すように、テープ１２上の粗いピッチ（１２７０
ミクロン（５０ミル）グリッド）のパッドへ５０８−６
３５ミクロン（２０−２５ミル）の１０／９０（または
同程度）組成の錫／鉛はんだボール２６を、マイクロサ
ーフェスウエルディング（またはリフロー）のような抵
抗加熱プロセスを用いて付着させることによって行われ
る（オプションのはんだマスク３８は示されていな
い）。
【００２１】半導体ダイ２２は、図８に示すように、部
分４０の除去によって作られた誘電層１４中の穴または
ボイド中に設置される。半導体ダイ２２のボンドパッド
２０（１０個だけを示した）は、部分４０の除去によっ
て作られた穴またはボイド中へ延びるリード１８に対し
て位置合わせされる。半導体ダイ２２のボンドパッド２
０と単一金属ＴＡＢテープ１２のリード１８との間の相
互接続は、従来のペリフェラルＬＩＢプロセスまたは、
はんだ接合テープ技術またはＳＡＴＴと呼ばれる修正さ
れたＣ−４フリップチッププロセスを用いて行うことが
できる。１９９２年２月に米国カリフォルニア州サンノ
ゼ市で開催された第４回ＩＴＡＢシンポジウムでの論文
集頁１５８−１７２に記載されているＳ．Ｗ．アンダー
ソン（Ａｎｄｅｒｓｏｎ）による論文、”はんだ接着テ
ープ技術（ＳＡＴＴ）インナリードボンドプロセスの開
発（Ｓｏｌｄｅｒ Ａｔｔａｃｈ Ｔａｐｅ Ｔｅｃｈ
ｎｏｌｏｇｙ（ＳＡＴＴ）Ｉｎｎｅｒ Ｌｅａｄ Ｂｏ
ｎｄ Ｐｒｏｃｅｓｓ Ｄｅｖｅｌｏｐｍｅｎｔ）”を
参照。
分４０の除去によって作られた誘電層１４中の穴または
ボイド中に設置される。半導体ダイ２２のボンドパッド
２０（１０個だけを示した）は、部分４０の除去によっ
て作られた穴またはボイド中へ延びるリード１８に対し
て位置合わせされる。半導体ダイ２２のボンドパッド２
０と単一金属ＴＡＢテープ１２のリード１８との間の相
互接続は、従来のペリフェラルＬＩＢプロセスまたは、
はんだ接合テープ技術またはＳＡＴＴと呼ばれる修正さ
れたＣ−４フリップチッププロセスを用いて行うことが
できる。１９９２年２月に米国カリフォルニア州サンノ
ゼ市で開催された第４回ＩＴＡＢシンポジウムでの論文
集頁１５８−１７２に記載されているＳ．Ｗ．アンダー
ソン（Ａｎｄｅｒｓｏｎ）による論文、”はんだ接着テ
ープ技術（ＳＡＴＴ）インナリードボンドプロセスの開
発（Ｓｏｌｄｅｒ Ａｔｔａｃｈ Ｔａｐｅ Ｔｅｃｈ
ｎｏｌｏｇｙ（ＳＡＴＴ）Ｉｎｎｅｒ Ｌｅａｄ Ｂｏ
ｎｄ Ｐｒｏｃｅｓｓ Ｄｅｖｅｌｏｐｍｅｎｔ）”を
参照。
【００２２】ＳＡＴＴプロセスは、ホットエアサーモー
ド（ＨＡＴ）を用いてインナリードがバンプへ同時に
（一斉に）接合されるようになった、フラックスを用い
ない部分的リフローである。フラットで多孔質のノズル
から非常に弱い力を加えてリードをダイ上の予熱された
はんだバンプ中へ押しつける。加熱された窒素ガスのパ
ルス状の流れがボンダーノズルを通して接合部へ与えら
れ、リード上にＡｕ／Ｐｂの共融フィレットを形成す
る。冷たい窒素ガスのパルス状の流れが次にこのリード
をバンプ中で固化し、その後リードはリリースされる。
ド（ＨＡＴ）を用いてインナリードがバンプへ同時に
（一斉に）接合されるようになった、フラックスを用い
ない部分的リフローである。フラットで多孔質のノズル
から非常に弱い力を加えてリードをダイ上の予熱された
はんだバンプ中へ押しつける。加熱された窒素ガスのパ
ルス状の流れがボンダーノズルを通して接合部へ与えら
れ、リード上にＡｕ／Ｐｂの共融フィレットを形成す
る。冷たい窒素ガスのパルス状の流れが次にこのリード
をバンプ中で固化し、その後リードはリリースされる。
【００２３】図１０および図１１（図１０と図１１とは
それぞれ、図８と図９の装置の側面図である）に示され
たように、この時点でのオプション工程は、ダイの端部
の沿ってエポキシ４２を供給することである。エポキシ
４２はダイとテープとの間へ毛細管作用によって流れ込
む。エポキシ材料ははんだボール接続を機械的に保護
し、ＩＬＢの疲労性能を促進する。このプロセスは、典
型的には直径１０２ミクロン（４ミル）の９７／３組成
の錫／鉛Ｃ４バンプを用いて、半導体ダイ２２と単一金
属ＴＡＢテープ１２との間の相互接続を許容する。
それぞれ、図８と図９の装置の側面図である）に示され
たように、この時点でのオプション工程は、ダイの端部
の沿ってエポキシ４２を供給することである。エポキシ
４２はダイとテープとの間へ毛細管作用によって流れ込
む。エポキシ材料ははんだボール接続を機械的に保護
し、ＩＬＢの疲労性能を促進する。このプロセスは、典
型的には直径１０２ミクロン（４ミル）の９７／３組成
の錫／鉛Ｃ４バンプを用いて、半導体ダイ２２と単一金
属ＴＡＢテープ１２との間の相互接続を許容する。
【００２４】この時点で、それぞれ図１２と図１３に示
されたように、図１０と図１１の装置はエポキシ４４中
にカプセル封止されて実装デバイスが完成される。ある
いは、それぞれ図１４と図１５に示したように、導電性
リード１６と反対の誘電層１４の面へ補強材または強化
材料４６を接着、接合、またはウエルディングさせても
よい。補強材または強化材は、温度サイクル中に接合部
に発生する応力を最小化する目的で、パッケージへ接合
されるキャリアの熱膨張係数に一致したものに選ばれる
べきである。もし、デバイス１０をＦＲ−４カードおよ
び基板へ搭載するのであれば、パッケージの熱的および
重量的要求に依存して、錫メッキの銅かＦＲ−４が使用
できる。もし、補強材または強化材料４６を接着するの
であれば、数多くの利用可能な接着剤のうちの１つは圧
力に敏感なシリコーン接着剤の８９ミクロン（３．５ミ
ル）の２つの層に挟まれた２５ミクロン（１ミル）厚の
ポリイミドシートである。接着剤の弾性係数のおかげ
で、接合される材料間の熱膨張係数の大きな不一致にも
耐えることができる。
されたように、図１０と図１１の装置はエポキシ４４中
にカプセル封止されて実装デバイスが完成される。ある
いは、それぞれ図１４と図１５に示したように、導電性
リード１６と反対の誘電層１４の面へ補強材または強化
材料４６を接着、接合、またはウエルディングさせても
よい。補強材または強化材は、温度サイクル中に接合部
に発生する応力を最小化する目的で、パッケージへ接合
されるキャリアの熱膨張係数に一致したものに選ばれる
べきである。もし、デバイス１０をＦＲ−４カードおよ
び基板へ搭載するのであれば、パッケージの熱的および
重量的要求に依存して、錫メッキの銅かＦＲ−４が使用
できる。もし、補強材または強化材料４６を接着するの
であれば、数多くの利用可能な接着剤のうちの１つは圧
力に敏感なシリコーン接着剤の８９ミクロン（３．５ミ
ル）の２つの層に挟まれた２５ミクロン（１ミル）厚の
ポリイミドシートである。接着剤の弾性係数のおかげ
で、接合される材料間の熱膨張係数の大きな不一致にも
耐えることができる。
【００２５】図１４および図１５の装置はそれぞれ、図
１６および図１７に示したように、ここでエポキシ４４
中にカプセル封止することができる。あるいは、図１８
および図１９に示すように、接着、接合、またはウエル
ディングによって半導体デバイス２２および強化材料４
６に対してヒートシンク４８を取り付けることができ
る。この時点でのオプション工程（図示されていない）
は、パッケージ端部に沿ってエポキシのカプセル封止材
を供給して、パッケージ内に残存するすべてのボイドを
埋めることである。
１６および図１７に示したように、ここでエポキシ４４
中にカプセル封止することができる。あるいは、図１８
および図１９に示すように、接着、接合、またはウエル
ディングによって半導体デバイス２２および強化材料４
６に対してヒートシンク４８を取り付けることができ
る。この時点でのオプション工程（図示されていない）
は、パッケージ端部に沿ってエポキシのカプセル封止材
を供給して、パッケージ内に残存するすべてのボイドを
埋めることである。
【００２６】バンプトアレイＴＡＢパッケージ１０は、
図２０に示すように、標準的な表面実装技術、すなわ
ち、赤外線リフローの６３／３７組成の錫／鉛はんだペ
ーストを用いて、基板／カード５０上へ組み立てること
ができる。
図２０に示すように、標準的な表面実装技術、すなわ
ち、赤外線リフローの６３／３７組成の錫／鉛はんだペ
ーストを用いて、基板／カード５０上へ組み立てること
ができる。
【００２７】図２１は本発明の別の１つの実施例に従
う、パターン化され、エッチされた単一金属ＴＡＢテー
プの平面図を示す。図２１に示された単一金属ＴＡＢテ
ープは、更に、試験用パッド５３とスプロケット穴５４
を含んでいる。
う、パターン化され、エッチされた単一金属ＴＡＢテー
プの平面図を示す。図２１に示された単一金属ＴＡＢテ
ープは、更に、試験用パッド５３とスプロケット穴５４
を含んでいる。
【００２８】本発明は例示実施例に関して説明してきた
が、この説明は限定的なものではない。本発明のその他
の実施例とともに、例示実施例に対する各種修正が可能
であることは、本説明を参照することで当業者には明ら
かであろう。従って、特許請求の範囲はそのような修正
や実施例すべてを本発明の真のスコープに含まれるもの
としてカバーするものと解釈すべきである。
が、この説明は限定的なものではない。本発明のその他
の実施例とともに、例示実施例に対する各種修正が可能
であることは、本説明を参照することで当業者には明ら
かであろう。従って、特許請求の範囲はそのような修正
や実施例すべてを本発明の真のスコープに含まれるもの
としてカバーするものと解釈すべきである。
【００２９】以上の説明に関して更に以下の項を開示す
る。 （１）装置であって、１層だけの導電層と１層の絶縁層
とを有するテープであって、前記導電層がアレイ状のパ
ッドとそれにつながるリードとにパターン化されている
テープ、および半導体ダイであって、前記半導体ダイの
ボンドパッドが前記リードへつながれている半導体ダ
イ、を含む装置。 （２）第１項記載の装置であって、前記テープがＴＡＢ
テープである装置。 （３）第１項記載の装置であって、前記導電層が金属層
である装置。 （４）第３項記載の装置であって、前記金属層が銅であ
る装置。 （５）第１項記載の装置であって、前記絶縁層が誘電性
材料である装置。 （６）第５項記載の装置であって、前記誘電性材料がポ
リイミドである装置。 （７）第１項記載の装置であって、更に、前記テープ上
の前記パッドへつながれたはんだボールを含む装置。
る。 （１）装置であって、１層だけの導電層と１層の絶縁層
とを有するテープであって、前記導電層がアレイ状のパ
ッドとそれにつながるリードとにパターン化されている
テープ、および半導体ダイであって、前記半導体ダイの
ボンドパッドが前記リードへつながれている半導体ダ
イ、を含む装置。 （２）第１項記載の装置であって、前記テープがＴＡＢ
テープである装置。 （３）第１項記載の装置であって、前記導電層が金属層
である装置。 （４）第３項記載の装置であって、前記金属層が銅であ
る装置。 （５）第１項記載の装置であって、前記絶縁層が誘電性
材料である装置。 （６）第５項記載の装置であって、前記誘電性材料がポ
リイミドである装置。 （７）第１項記載の装置であって、更に、前記テープ上
の前記パッドへつながれたはんだボールを含む装置。
【００３０】（８）第１項記載の装置であって、更に、
前記導電層の前記リードを覆うはんだマスクを含む装
置。 （９）第８項記載の装置であって、前記導電層の前記導
電性パッドが露出している装置。 （１０）第１項記載の装置であって、更に、前記リード
と反対の前記絶縁層の面につながれた補強材または強化
材料を含む装置。 （１１）第１項記載の装置であって、更に、前記ダイお
よびテープへつながれたパッケージまたはカプセル封止
キャップを含む装置。 （１２）第１項記載の装置であって、更に、前記半導体
ダイの表面につながれたヒートシンクを含む装置。 （１３）第１項記載の装置であって、前記導電層のどの
部分も前記絶縁層を通り抜けていない装置。
前記導電層の前記リードを覆うはんだマスクを含む装
置。 （９）第８項記載の装置であって、前記導電層の前記導
電性パッドが露出している装置。 （１０）第１項記載の装置であって、更に、前記リード
と反対の前記絶縁層の面につながれた補強材または強化
材料を含む装置。 （１１）第１項記載の装置であって、更に、前記ダイお
よびテープへつながれたパッケージまたはカプセル封止
キャップを含む装置。 （１２）第１項記載の装置であって、更に、前記半導体
ダイの表面につながれたヒートシンクを含む装置。 （１３）第１項記載の装置であって、前記導電層のどの
部分も前記絶縁層を通り抜けていない装置。
【００３１】（１４）バンプＴＡＢパッケージであっ
て、１層だけの導電層と、その中に穴またはボイドを有
する１層の誘電性基板とを有する単一金属ＴＡＢテープ
であって、前記導電層がアレイ状のパッドとそれにつな
がれたリードの形にパターン化されているテープ、前記
穴またはボイド中に位置する半導体ダイであって、前記
半導体ダイのボンドパッドが前記リードへつながれてい
る半導体ダイ、および前記テープ上の前記パッドへつな
がれたはんだボール、を含むバンプＴＡＢパッケージ。 （１５）第１４項記載の装置であって、更に、前記リー
ドと反対の前記誘電性基板の面につながれた補強材また
は強化材料を含む装置。 （１６）第１４項記載の装置であって、更に、前記ダイ
とテープとへつながれたカプセル封止キャップまたはパ
ッケージを含む装置。 （１７）第１４項記載の装置であって、更に、前記半導
体ダイの表面へつながれたヒートシンクを含む装置。
て、１層だけの導電層と、その中に穴またはボイドを有
する１層の誘電性基板とを有する単一金属ＴＡＢテープ
であって、前記導電層がアレイ状のパッドとそれにつな
がれたリードの形にパターン化されているテープ、前記
穴またはボイド中に位置する半導体ダイであって、前記
半導体ダイのボンドパッドが前記リードへつながれてい
る半導体ダイ、および前記テープ上の前記パッドへつな
がれたはんだボール、を含むバンプＴＡＢパッケージ。 （１５）第１４項記載の装置であって、更に、前記リー
ドと反対の前記誘電性基板の面につながれた補強材また
は強化材料を含む装置。 （１６）第１４項記載の装置であって、更に、前記ダイ
とテープとへつながれたカプセル封止キャップまたはパ
ッケージを含む装置。 （１７）第１４項記載の装置であって、更に、前記半導
体ダイの表面へつながれたヒートシンクを含む装置。
【００３２】（１８）第１４項記載の装置であって、前
記導電層のどの部分も前記誘電性基板を通り抜けていな
い装置。 （１９）第１４項記載の装置であって、更に、前記導電
層の前記リードを覆うはんだマスクを含む装置。 （２０）バンプＴＡＢパッケージを作製する方法であっ
て、１層だけの導電層と、その中に穴またはボイドを有
する１層の誘電性基板とを有する単一金属ＴＡＢテープ
であって、前記導電層がアレイ状のパッドとそれにつな
がれたリードの形にパターン化されているテープを供給
すること、半導体ダイを前記穴またはボイド中に設置し
て、前記半導体ダイのボンドパッドが前記リードへつな
がれるようにすること、および前記テープ上の前記パッ
ドへはんだボールをつなぐこと、を含む方法。
記導電層のどの部分も前記誘電性基板を通り抜けていな
い装置。 （１９）第１４項記載の装置であって、更に、前記導電
層の前記リードを覆うはんだマスクを含む装置。 （２０）バンプＴＡＢパッケージを作製する方法であっ
て、１層だけの導電層と、その中に穴またはボイドを有
する１層の誘電性基板とを有する単一金属ＴＡＢテープ
であって、前記導電層がアレイ状のパッドとそれにつな
がれたリードの形にパターン化されているテープを供給
すること、半導体ダイを前記穴またはボイド中に設置し
て、前記半導体ダイのボンドパッドが前記リードへつな
がれるようにすること、および前記テープ上の前記パッ
ドへはんだボールをつなぐこと、を含む方法。
【００３３】（２１）バンプトアレイＴＡＢパッケージ
（１０）は、各種電子パッケージ技術を独特のやり方で
組み合わせ、低コスト、ロープロファイルの半導体デバ
イスパッケージを生み出す。単一金属ＴＡＢテープ（１
２）上の導電性リード（１８）が半導体ダイ（２２）か
らのボンドパッド（２０）を単一金属ＴＡＢテープ（１
２）上のテープ−基板間相互接続パッド（２４）のアレ
イへ相互接続する。単一金属ＴＡＢテープ（１２）の設
計は、ＪＥＤＥＣまたはＥＩＡＪ標準設計のものとは違
っており、そこでは集積回路（２２）からのリードをパ
ッケージ周辺のＯＬＢ（アウタリードボンド）エリアへ
引き回す代わりに、リードはパッド（２４）アレイへ引
き回されている。それらのパッドは、標準的な基板組み
立て用”ピック・アンド・プレイス（ｐｉｃｋ ａｎｄ
ｐｌａｃｅ）”装置を用いて、外部の回路基板／カー
ド上のそれらの対応するパッドに対する位置合わせおよ
び接着を許容する間隔を置いて配置される。基板組み立
てに先だって、はんだボール（２６）がパッケージへ接
着される。しかし、この相互接続はその他の電気的に伝
導性の材料を使用して実行することもできる。本発明の
バンプトアレイＴＡＢパッケージ（１０）は、２金属の
ＴＡＢテープを使用した従来技術のエリアアレイＴＡＢ
パッケージよりも優れたロープロファイルのパッケージ
を提供し、しかも、単一金属のＴＡＢテープが現時点で
は８−１０倍程度安価に製造できるため、コストの面で
もかなり優れている。
（１０）は、各種電子パッケージ技術を独特のやり方で
組み合わせ、低コスト、ロープロファイルの半導体デバ
イスパッケージを生み出す。単一金属ＴＡＢテープ（１
２）上の導電性リード（１８）が半導体ダイ（２２）か
らのボンドパッド（２０）を単一金属ＴＡＢテープ（１
２）上のテープ−基板間相互接続パッド（２４）のアレ
イへ相互接続する。単一金属ＴＡＢテープ（１２）の設
計は、ＪＥＤＥＣまたはＥＩＡＪ標準設計のものとは違
っており、そこでは集積回路（２２）からのリードをパ
ッケージ周辺のＯＬＢ（アウタリードボンド）エリアへ
引き回す代わりに、リードはパッド（２４）アレイへ引
き回されている。それらのパッドは、標準的な基板組み
立て用”ピック・アンド・プレイス（ｐｉｃｋ ａｎｄ
ｐｌａｃｅ）”装置を用いて、外部の回路基板／カー
ド上のそれらの対応するパッドに対する位置合わせおよ
び接着を許容する間隔を置いて配置される。基板組み立
てに先だって、はんだボール（２６）がパッケージへ接
着される。しかし、この相互接続はその他の電気的に伝
導性の材料を使用して実行することもできる。本発明の
バンプトアレイＴＡＢパッケージ（１０）は、２金属の
ＴＡＢテープを使用した従来技術のエリアアレイＴＡＢ
パッケージよりも優れたロープロファイルのパッケージ
を提供し、しかも、単一金属のＴＡＢテープが現時点で
は８−１０倍程度安価に製造できるため、コストの面で
もかなり優れている。
【図１】従来技術のエリアアレイＴＡＢパッケージの側
面図。
面図。
【図２】本発明の１つの実施例に従うバンプトアレイＴ
ＡＢパッケージ装置であって、プリントボード／カード
に取り付けられたパッケージ装置の側面図。
ＡＢパッケージ装置であって、プリントボード／カード
に取り付けられたパッケージ装置の側面図。
【図３】本発明の実施例に従うバンプトアレイＴＡＢパ
ッケージを作製するプロセスの各工程のうち、以降で半
導体デバイスを受け入れるために除去された部分を有す
る誘電層の平面図。
ッケージを作製するプロセスの各工程のうち、以降で半
導体デバイスを受け入れるために除去された部分を有す
る誘電層の平面図。
【図４】本発明の実施例に従うバンプトアレイＴＡＢパ
ッケージを作製するプロセスの各工程のうち、未パター
ン化単一金属ＴＡＢテープの側面図。
ッケージを作製するプロセスの各工程のうち、未パター
ン化単一金属ＴＡＢテープの側面図。
【図５】本発明の実施例に従うバンプトアレイＴＡＢパ
ッケージを作製するプロセスの各工程のうち、図４で示
した単一金属ＴＡＢテープの金属層をパターン化し、エ
ッチした後の平面図。
ッケージを作製するプロセスの各工程のうち、図４で示
した単一金属ＴＡＢテープの金属層をパターン化し、エ
ッチした後の平面図。
【図６】本発明の実施例に従うバンプトアレイＴＡＢパ
ッケージを作製するプロセスの各工程のうち、図５に示
した装置の、単一金属ＴＡＢテープのパターン化され、
エッチされた面を覆うはんだマスクを含めた平面図。
ッケージを作製するプロセスの各工程のうち、図５に示
した装置の、単一金属ＴＡＢテープのパターン化され、
エッチされた面を覆うはんだマスクを含めた平面図。
【図７】本発明の実施例に従うバンプトアレイＴＡＢパ
ッケージを作製するプロセスの各工程のうち、図５に示
した装置の、更に、テープ−ボード間接続用パッドに取
り付けられたはんだボールを含めた側面図。
ッケージを作製するプロセスの各工程のうち、図５に示
した装置の、更に、テープ−ボード間接続用パッドに取
り付けられたはんだボールを含めた側面図。
【図８】本発明の実施例に従うバンプトアレイＴＡＢパ
ッケージを作製するプロセスの各工程のうち、図５に示
した装置の、更に、この単一金属ＴＡＢテープのリード
へつながれたボンドパッドを有する半導体デバイスを含
めた平面図。
ッケージを作製するプロセスの各工程のうち、図５に示
した装置の、更に、この単一金属ＴＡＢテープのリード
へつながれたボンドパッドを有する半導体デバイスを含
めた平面図。
【図９】本発明の実施例に従うバンプトアレイＴＡＢパ
ッケージを作製するプロセスの各工程のうち、図６に示
した装置の、更に、この単一金属ＴＡＢテープのリード
へつながれたボンドパッドを有する半導体デバイスを含
めた平面図。
ッケージを作製するプロセスの各工程のうち、図６に示
した装置の、更に、この単一金属ＴＡＢテープのリード
へつながれたボンドパッドを有する半導体デバイスを含
めた平面図。
【図１０】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図８に
示した装置の、参照ライン８−８に沿っての側面図。
パッケージを作製するプロセスの各工程のうち、図８に
示した装置の、参照ライン８−８に沿っての側面図。
【図１１】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図９に
示した装置の、参照ライン１１−１１に沿っての側面
図。
パッケージを作製するプロセスの各工程のうち、図９に
示した装置の、参照ライン１１−１１に沿っての側面
図。
【図１２】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図１１
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
パッケージを作製するプロセスの各工程のうち、図１１
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
【図１３】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図１１
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
パッケージを作製するプロセスの各工程のうち、図１１
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
【図１４】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図１０
に示した装置の、更に、ダイの端部に沿って強化または
補強の層およびオプションのエポキシのカプセル封止材
を含めた装置。
パッケージを作製するプロセスの各工程のうち、図１０
に示した装置の、更に、ダイの端部に沿って強化または
補強の層およびオプションのエポキシのカプセル封止材
を含めた装置。
【図１５】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図１１
に示した装置の、更に、ダイの端部に沿って強化または
補強の層およびオプションのエポキシのカプセル封止材
を含めた装置。
パッケージを作製するプロセスの各工程のうち、図１１
に示した装置の、更に、ダイの端部に沿って強化または
補強の層およびオプションのエポキシのカプセル封止材
を含めた装置。
【図１６】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図１４
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
パッケージを作製するプロセスの各工程のうち、図１４
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
【図１７】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図１５
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
パッケージを作製するプロセスの各工程のうち、図１５
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
【図１８】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図１４
に示した装置の、更に、ヒートシンクキャップを含めた
装置。
パッケージを作製するプロセスの各工程のうち、図１４
に示した装置の、更に、ヒートシンクキャップを含めた
装置。
【図１９】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図１５
に示した装置の、更に、ヒートシンクキャップを含めた
装置。
パッケージを作製するプロセスの各工程のうち、図１５
に示した装置の、更に、ヒートシンクキャップを含めた
装置。
【図２０】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、図１９
に示した装置の、プリント基板／カードへつながれた装
置。
パッケージを作製するプロセスの各工程のうち、図１９
に示した装置の、プリント基板／カードへつながれた装
置。
【図２１】本発明の実施例に従うバンプトアレイＴＡＢ
パッケージを作製するプロセスの各工程のうち、本発明
の別の１つの実施例に従う、パターン化され、エッチさ
れた単一金属ＴＡＢテープの平面図。
パッケージを作製するプロセスの各工程のうち、本発明
の別の１つの実施例に従う、パターン化され、エッチさ
れた単一金属ＴＡＢテープの平面図。
１０ バンプトアレイＴＡＢパッケージ １２ 単一金属ＴＡＢテープ １４ 誘電層 １６ 導電層 １８ リード ２０ Ｉ／Ｏボンドパッド ２２ 半導体ダイ ２４ テープ−基板間相互接続パッド ２６ はんだボール ３４ 半導体デバイスボンドパッド ３８ はんだマスク ４０ 部分 ４２ エポキシ ４４ エポキシ ４６ 強化材料層 ４８ ヒートシンク ５０ プリント基板／カード ５２ 基板／カードの相互接続パッド ５３ 試験用のパッド ５４ スプロケット穴
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年７月２６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (2)
- 【請求項１】 装置であって、 １層だけの導電層と１層の絶縁層とを有するテープであ
って、前記導電層がアレイ状のパッドとそれにつながる
リードとにパターン化されているテープ、および半導体
ダイであって、前記半導体ダイのボンドパッドが前記リ
ードへつながれている半導体ダイ、を含む装置。 - 【請求項２】 バンプＴＡＢパッケージを作製する方法
であって、 １層だけの導電層と、その中に穴またはボイドを有する
１層の誘電性基板とを有する単一金属ＴＡＢテープであ
って、前記導電層がアレイ状のパッドとそれにつながれ
たリードの形にパターン化されているテープを供給する
こと、 半導体ダイを前記穴またはボイド中に設置して、前記半
導体ダイのボンドパッドが前記リードへつながれるよう
にすること、および前記テープ上の前記パッドへはんだ
ボールをつなぐこと、を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US21348894A | 1994-03-15 | 1994-03-15 | |
| US213488 | 1994-03-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851128A true JPH0851128A (ja) | 1996-02-20 |
Family
ID=22795303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5618595A Pending JPH0851128A (ja) | 1994-03-15 | 1995-03-15 | バンプトアレイｔａｂパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046495A (en) * | 1996-08-29 | 2000-04-04 | Nec Corporation | Semiconductor device having a tab tape and a ground layer |
-
1995
- 1995-03-15 JP JP5618595A patent/JPH0851128A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046495A (en) * | 1996-08-29 | 2000-04-04 | Nec Corporation | Semiconductor device having a tab tape and a ground layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3875077B2 (ja) | 電子デバイス及びデバイス接続方法 | |
| JP2825083B2 (ja) | 半導体素子の実装構造 | |
| JP3481444B2 (ja) | 半導体装置及びその製造方法 | |
| KR950012658B1 (ko) | 반도체 칩 실장방법 및 기판 구조체 | |
| JP3262497B2 (ja) | チップ実装回路カード構造 | |
| US6232661B1 (en) | Semiconductor device in BGA package and manufacturing method thereof | |
| JP2982450B2 (ja) | フィルムキャリア半導体装置及びその製造方法 | |
| JPH0888245A (ja) | 半導体装置 | |
| US6201707B1 (en) | Wiring substrate used for a resin-sealing type semiconductor device and a resin-sealing type semiconductor device structure using such a wiring substrate | |
| JP2000022039A (ja) | 半導体装置及びその製造方法 | |
| US7545028B2 (en) | Solder ball assembly for a semiconductor device and method of fabricating same | |
| JP2001250876A (ja) | 半導体装置及びその製造方法 | |
| JP3847602B2 (ja) | 積層型半導体装置及びその製造方法並びに半導体装置搭載マザーボード及び半導体装置搭載マザーボードの製造方法 | |
| JP3686047B2 (ja) | 半導体装置の製造方法 | |
| JPH11135567A (ja) | 異方性導電膜、半導体装置の製造方法 | |
| JPH0851128A (ja) | バンプトアレイｔａｂパッケージ | |
| JP2003264257A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JPH10313167A (ja) | 配線基板 | |
| JPH11186440A (ja) | 半導体装置 | |
| JP3563170B2 (ja) | 半導体装置の製造方法 | |
| JP3623641B2 (ja) | 半導体装置 | |
| JP4175339B2 (ja) | 半導体装置の製造方法 | |
| JP2000294675A (ja) | チップキャリア及び半導体装置並びにチップキャリアの製造方法 | |
| JPH09246416A (ja) | 半導体装置 | |
| JP2000299399A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040420 |