JPH0851128A - バンプトアレイtabパッケージ - Google Patents

バンプトアレイtabパッケージ

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JPH0851128A
JPH0851128A JP5618595A JP5618595A JPH0851128A JP H0851128 A JPH0851128 A JP H0851128A JP 5618595 A JP5618595 A JP 5618595A JP 5618595 A JP5618595 A JP 5618595A JP H0851128 A JPH0851128 A JP H0851128A
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JP
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tape
package
array
tab
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JP5618595A
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Inventor
William K Dennis
ケイ.デニス ウィリアム
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Texas Instruments Inc
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Texas Instruments Inc
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
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    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 低コスト、ロープロファイルの半導体デバイ
スパッケージを得る。 【構成】 本発明のパッケージ装置では、単一金属TA
Bテープ(12)上の導電性リード(18)が半導体ダ
イ(22)からのボンドパッド(20)を単一金属TA
Bテープ(12)上のテープ−基板間相互接続パッド
(24)のアレイへ相互接続している。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、パッケージ化された集
積回路装置の技術分野に関する。更に詳細には、本発明
はバンプトアレイ(bumped array)TAB
パッケージに関する。
【0002】
【従来の技術】電子工業界は常に半導体デバイス用の進
歩したパッケージを要求し続けている。現時点での要求
は、コストと寸法を縮小し、半導体デバイスの動作速度
を最適化できるパッケージである。残念ながら、そのよ
うな要求に応えられるタスクは問題が多い。
【0003】典型的な低コスト、ロープロファイル(l
ow profile)のパッケージについての1つの
問題は、パッケージと回路基板との間の接続がパッケー
ジ周辺にあるリードを介して行われるということである
(QFP[Quad Flat Package]、T
AB[Tape Automated Bondin
g]、SO[Small Outline]等)。それ
らのパッケージが使用される対象の集積回路が複雑さと
密度を増すにつれて、必要なI/Oの数も増大する。そ
のためパッケージを、パッケージ周辺にリードを増やす
ために、寸法的に大きくするか、あるいはリードをより
密に配置することが必要となる。このいずれの処置にも
問題がある。大型のパッケージは製造が困難であり、回
路基板上で広い空間を占めるし、集積回路からパッケー
ジ端までの長いリードは回路動作に対して良くない効果
を与える。リードのピッチを細かくしたパッケージもま
た製造が困難であり、容易に損傷を受けやすいし、更
に、回路基板上へ正確に設置してはんだづけするのが困
難である。
【0004】寸法を縮小して、半導体デバイスの動作速
度の最適化を図った1つの従来のパッケージが図1に示
されている。1993年2月3日から5日にかけて開催
された第5回国際TAB/最新パッケージシンポジウム
(Fifth International TAB/
Advanced Packaging Sympos
ium)において、IBM社のフランク・アンドロス
(Frank Andros)およびリチャード・ハマ
ー(Richard Hammer)が発表した論
文、”エリアアレイTABパッケージ技術(Area
Array TABPackage Technolo
gy)”に提案されているように、ATABまたはエリ
アアレイ(area array)TABは、TABテ
ープをプリント回路カードまたは基板へつなぐためには
んだバンプを利用したボールグリッドアレイパッケージ
である。このパッケージは、ダイI/Oから広がる2レ
ベルの金属TABテープ、完成したパッケージをプリン
ト回路基板/カードへ接続するためにテープに接合され
たはんだボール、およびはんだバンプとテープとの平坦
性を保持する強化板を含んでいる。2レベルの金属TA
Bテープは両側に回路または信号I/Oを含むことがで
き、あるいは片面を信号のために、そして反対側の面を
電力およびアース接続のために使用することができる。
【0005】この2つの導電層は51ミクロン(2ミ
ル)厚のポリイミドまたはUPILEX(宇部工業の商
標)誘電体基板によって分離されており、それはメッキ
されたスルーホール(ビア)によって接続されて基本的
なテープ構造をなしている。直径が102ミクロン(4
ミル)という小さい丸いまたは円形のビアがテープに機
械的手法で開けられる。回路の線幅および間隔性能は、
それぞれ36ミクロン(1.4ミル)および43ミクロ
ン(1.7ミル)にまで達することができる。このテー
プの金属層は、スパッタで成長させたポリイミド基板上
へレジストマスクで定義された電気メッキ銅回路であ
る。銅の厚さは製品側の要求に応じて、13ミクロン
(0.5ミル)から38ミクロン(1.5ミル)まで変
えることができる。典型的には、腐食とマイグレーショ
ンに曝されることを最小限に留めるために、銅回路の上
をNi/Auメッキ層で覆う。
【0006】エリアアレイ・アウタリードボンド(OL
B)接続は、1270ミクロン(50ミル)グリッド上
の635ミクロン(25ミル)の10/90組成の錫/
鉛はんだボールをテープ上のパッドへ抵抗加熱プロセス
によって付着させることで行われる(マイクロサーフェ
スウエルディング:micro surface we
lding)。各ボンドパッドはパッド中央に203ミ
クロン(8ミル)のメッキされたスルービアを有する。
その結果、テープの利用形態に依存して、テープ金属層
のいずれかの層に対して電気的な連続性が達成される。
この接合プロセスではテープに隣接するボールの一部分
のみがリフローしてビアを埋めることが許容されるよう
になっているため、ボールはその球形を保つ。このこと
は、テープ上の金属層を、キャパシティブディスチャー
ジウエルディング(capacitive disch
arge welding)プロセスでの抵抗として使
用して、2つの電極間のテープ上のエリアを局所的に加
熱することで実現される。このプロセスはボールとボー
ルとの間の同一平面性を152ミクロン(6ミル)以下
に保って製品を作ることができると言われる。
【0007】強化材の性質はATAB OLB接合の信
頼性にとって重要であり、パッケージが接合されるべき
キャリアの熱膨張係数(CTE)に一致するように選ば
れる。強化材はまた、パッケージに剛性と平坦性とを与
え、膜接着剤を使用してテープへ固定される。接着性材
料は圧力に敏感なシリコーン接着剤の89ミクロン
(3.5ミル)の2つの層間に挟まれた25ミクロン
(1ミル)のポリイミドまたはUPILEXのシートで
構成される。接着剤の弾性係数のおかげで、接合される
材料間の熱膨張係数の大きな不一致にも耐えることがで
きる。
【0008】ダイとテープとの間の相互接続は従来のペ
リフェラル・インナリードボンディング(ILB)プロ
セス、またははんだ接着テープ技術またはSATTと呼
ぶ修正されたC−4フリップチッププロセスを用いて実
施される。1992年2月に米国カリフォルニア州サン
ノゼ市で開催された第4回ITABシンポジウムでの論
文集頁158−172に記載されているS.W.アンダ
ーソン(Anderson)による論文、”はんだ接着
テープ技術(SATT)インナリードボンドプロセスの
開発(Solder Attach Tape Tec
hnology(SATT)Inner Lead B
ond Process Development)”
を参照。SATTプロセスは、ホットエアサーモード
(HAT:hot air thermode)を用い
てインナリードがバンプへ同時に(一斉に)接合される
ようになった、フラックスを用いない部分的リフローで
ある。フラットで多孔質のノズルから非常に弱い力を加
えてリードをダイ上の予熱されたはんだバンプ中へ押し
つける。加熱された窒素ガスのパルス状の流れがボンダ
ーノズルを通して接合部へ与えられ、リード上にAu/
Pbの共融フィレット(fillet)を形成する。冷
たい窒素ガスのパルス状の流れが次にこのリードをバン
プ中で固化し、その後リードはリリースされる。エポキ
シのカプセル封止材がダイの端部に沿って供給され、ダ
イとテープとの間へ毛細管作用によって流れ込むことを
許容される。カプセル封止材ははんだボール接続を機械
的に保護し、ILBの疲労性能を促進する。
【0009】このプロセスは、典型的には直径102ミ
クロン(4ミル)の97/3組成の錫/鉛C4バンプを
用いて、ダイとTABテープとの間のエリアアレイ相互
接続を許容する。同じ組成の合金がダイをセラミック基
板へ接合するためにも使用される。ダイ上のはんだバン
プを使用することは、能動回路をまたぐボンディングが
実施できるという付加的な特長を有する。これによっ
て、熱圧縮およびワイヤボンドILBの双方に必要なI
/Oボンド位置のための”カラー(collar)”が
不要となる。こうして、ダイ寸法が縮小でき、シリコン
デバイスの生産性が向上する。完成モジュールは標準的
な表面実装技術、すなわち、赤外線リフローの63/3
7組成の錫/鉛はんだペーストを用いてカード上へ組み
立てることができる。
【0010】残念ながら、図1のATABパッケージの
主たる欠点は、高価でしかも大量仕入れが困難な2金属
のTABテープ(2−metal TAB tape)
を必要とすることである。このため廉価な代替品が求め
られている。
【0011】
【発明の概要】ここに開示される本発明は、各種の電子
パッケージ技術を独特のやり方で組み合わせて、低コス
ト、ロープロファイルの半導体デバイスパッケージを生
み出す、バンプトアレイTABパッケージを含む。
【0012】本発明の1つの実施例では、単一金属のT
ABテープ上の導電性リードが、半導体ダイ(集積回
路)からのボンドパッドを単一金属のTABテープ上の
テープ−基板間相互接続パッドのアレイへ相互接続する
ようになっている。単一金属TABテープの設計は、J
EDECまたはEIAJ標準設計のものとは違ってお
り、そこでは集積回路からのリードをパッケージ周辺の
OLB(アウタリードボンド)エリアへ引き回す代わり
に、リードはパッドアレイへ引き回されている。それら
のパッドは、標準的な基板組み立て用”ピック・アンド
・プレイス(pick and place)”装置を
用いて、外部の回路基板/カード上のそれらの対応する
パッドに対する位置合わせおよび接着を許容する間隔を
置いて配置される。基板組み立てに先だって、はんだボ
ールがパッケージへ接着される。しかし、この相互接続
はその他の電気的に伝導性の材料を使用して実行するこ
ともできる。
【0013】本発明のバンプトアレイTABパッケージ
は、2金属のTABテープを使用した従来技術のエリア
アレイTABパッケージよりも優れたロープロファイル
のパッケージを提供し、しかも、単一金属のTABテー
プが安価に製造できるため、コストの面でも優れてい
る。
【0014】本発明に特有であると信ずる新規な特徴点
は特許請求の範囲に提示してある。しかし、本発明それ
自体については、本発明の他の特徴および利点ととも
に、添付された図面を参照した詳細な説明から最も良く
理解できよう。
【0015】
【実施例】図2は本発明の好適実施例に従うバンプトア
レイTABパッケージ10を開示している。パッケージ
10の寸法と形状は本出願の目的のためだけのものであ
る。実際には、バンプトアレイTABパッケージ10は
各種の寸法、形状のものがあり得る。
【0016】バンプトアレイTABパッケージ10は、
誘電層14と導電層16とを有する単一金属のTABテ
ープ12を含む。導電層16のリード18はダイ22の
I/Oボンドパッド20をテープ−基板間相互接続パッ
ド24へ相互接続する。パッケージ10は、更に、導電
層16を覆うはんだマスク38と、単一金属TABテー
プ12の誘電層14とヒートシンク48との間に挟まれ
た強化材の層46とを含む。バンプトアレイTABパッ
ケージ10はプリント基板/カード50への接続に適す
る理想的なものである。はんだボール26は、パッケー
ジ10のテープ−基板間相互接続パッド24をプリント
基板/カード50の基板/カード相互接続パッド52へ
相互接続する。
【0017】バンプトアレイTABパッケージ10を通
る電気的経路は、プリント基板/カード50より到来す
る信号で始まり、その後、信号ははんだボール26を通
り、導電層16のリード18を通って、I/Oボンドパ
ッド20を経て半導体デバイス22へ至る。プリント基
板/カード50へ戻る信号は、これと逆の順序で伝搬す
る。
【0018】バンプトアレイTABパッケージ10を作
製する方法が図3−図21に示されている。本方法は誘
電層14のための誘電性基板材料の選択から始まる。こ
の目的のためにはポリイミド、UPILEXまたはKA
PTONが理想的であり、それらは各種の寸法(16m
m、35mm、70mm等)および各種の厚さ(本出願
では51ミクロン(2ミル)厚のポリイミドシートが選
ばれた)の膜の形で市販されている。次に、図3に示す
ように、誘電層14の一部分40が除去され、そこには
後に半導体デバイスが受け入れられることになってい
る。部分40は誘電体材料を除去する任意の除去技術を
用いて除去することができる。次に、導電性材料(本件
では銅)の層16が接着剤を用いて誘電層14に接着さ
れ、その結果、誘電体(ポリイミド)/接着剤/導電性
(銅)テープができる。ホットローラーを用いてこれら
3層を一緒にラミネート化し、それとともに接着剤を硬
化させる。結果は図4に示されたような単一金属のTA
Bテープ12である。
【0019】次に、導電性材料16の上にフォトレジス
トが塗布される。選択的なパターンが露光され、エッチ
されて、パターン化された単一金属TABテープが得ら
れる。図5は後に設置される半導体デバイスのボンドパ
ッド位置34(10個だけが示されている)から広がっ
て延びるリード18(10個だけを示した)を有する、
単一金属TABテープ12のパターン化された面を示し
ている。テープ−基板間接続用パッド24は、回路基板
/カード上の対応するパッドへの位置合わせと接合を許
容する間隔を置いて配置される。それぞれ36ミクロン
(1.4ミル)および43ミクロン(1.7ミル)にま
で達する回路の線幅および間隔性能はここにおいて達成
できる。もし導電性材料として銅を使用すれば、それの
厚さは、製品側の要求に依存して13ミクロン(0.5
ミル)から38ミクロン(1.5ミル)まで変えること
ができる。この時点で、銅を腐食とマイグレーションに
曝すことを最小限に留めるために、オプション工程とし
て銅回路をNi/Auでメッキすることができる。別の
オプション工程として、図6に示されたように、テープ
−基板間接続用のパッド24は露出するが、リード18
は覆うはんだマスク38を形成する工程がある。はんだ
マスク38はリード18の外部短絡を阻止し、はんだが
リフローした時のウイッキング(wicking)を阻
止する。
【0020】アウタリードボンド(OLB)接続は、図
7に示すように、テープ12上の粗いピッチ(1270
ミクロン(50ミル)グリッド)のパッドへ508−6
35ミクロン(20−25ミル)の10/90(または
同程度)組成の錫/鉛はんだボール26を、マイクロサ
ーフェスウエルディング(またはリフロー)のような抵
抗加熱プロセスを用いて付着させることによって行われ
る(オプションのはんだマスク38は示されていな
い)。
【0021】半導体ダイ22は、図8に示すように、部
分40の除去によって作られた誘電層14中の穴または
ボイド中に設置される。半導体ダイ22のボンドパッド
20(10個だけを示した)は、部分40の除去によっ
て作られた穴またはボイド中へ延びるリード18に対し
て位置合わせされる。半導体ダイ22のボンドパッド2
0と単一金属TABテープ12のリード18との間の相
互接続は、従来のペリフェラルLIBプロセスまたは、
はんだ接合テープ技術またはSATTと呼ばれる修正さ
れたC−4フリップチッププロセスを用いて行うことが
できる。1992年2月に米国カリフォルニア州サンノ
ゼ市で開催された第4回ITABシンポジウムでの論文
集頁158−172に記載されているS.W.アンダー
ソン(Anderson)による論文、”はんだ接着テ
ープ技術(SATT)インナリードボンドプロセスの開
発(Solder Attach Tape Tech
nology(SATT)Inner Lead Bo
nd Process Development)”を
参照。
【0022】SATTプロセスは、ホットエアサーモー
ド(HAT)を用いてインナリードがバンプへ同時に
(一斉に)接合されるようになった、フラックスを用い
ない部分的リフローである。フラットで多孔質のノズル
から非常に弱い力を加えてリードをダイ上の予熱された
はんだバンプ中へ押しつける。加熱された窒素ガスのパ
ルス状の流れがボンダーノズルを通して接合部へ与えら
れ、リード上にAu/Pbの共融フィレットを形成す
る。冷たい窒素ガスのパルス状の流れが次にこのリード
をバンプ中で固化し、その後リードはリリースされる。
【0023】図10および図11(図10と図11とは
それぞれ、図8と図9の装置の側面図である)に示され
たように、この時点でのオプション工程は、ダイの端部
の沿ってエポキシ42を供給することである。エポキシ
42はダイとテープとの間へ毛細管作用によって流れ込
む。エポキシ材料ははんだボール接続を機械的に保護
し、ILBの疲労性能を促進する。このプロセスは、典
型的には直径102ミクロン(4ミル)の97/3組成
の錫/鉛C4バンプを用いて、半導体ダイ22と単一金
属TABテープ12との間の相互接続を許容する。
【0024】この時点で、それぞれ図12と図13に示
されたように、図10と図11の装置はエポキシ44中
にカプセル封止されて実装デバイスが完成される。ある
いは、それぞれ図14と図15に示したように、導電性
リード16と反対の誘電層14の面へ補強材または強化
材料46を接着、接合、またはウエルディングさせても
よい。補強材または強化材は、温度サイクル中に接合部
に発生する応力を最小化する目的で、パッケージへ接合
されるキャリアの熱膨張係数に一致したものに選ばれる
べきである。もし、デバイス10をFR−4カードおよ
び基板へ搭載するのであれば、パッケージの熱的および
重量的要求に依存して、錫メッキの銅かFR−4が使用
できる。もし、補強材または強化材料46を接着するの
であれば、数多くの利用可能な接着剤のうちの1つは圧
力に敏感なシリコーン接着剤の89ミクロン(3.5ミ
ル)の2つの層に挟まれた25ミクロン(1ミル)厚の
ポリイミドシートである。接着剤の弾性係数のおかげ
で、接合される材料間の熱膨張係数の大きな不一致にも
耐えることができる。
【0025】図14および図15の装置はそれぞれ、図
16および図17に示したように、ここでエポキシ44
中にカプセル封止することができる。あるいは、図18
および図19に示すように、接着、接合、またはウエル
ディングによって半導体デバイス22および強化材料4
6に対してヒートシンク48を取り付けることができ
る。この時点でのオプション工程(図示されていない)
は、パッケージ端部に沿ってエポキシのカプセル封止材
を供給して、パッケージ内に残存するすべてのボイドを
埋めることである。
【0026】バンプトアレイTABパッケージ10は、
図20に示すように、標準的な表面実装技術、すなわ
ち、赤外線リフローの63/37組成の錫/鉛はんだペ
ーストを用いて、基板/カード50上へ組み立てること
ができる。
【0027】図21は本発明の別の1つの実施例に従
う、パターン化され、エッチされた単一金属TABテー
プの平面図を示す。図21に示された単一金属TABテ
ープは、更に、試験用パッド53とスプロケット穴54
を含んでいる。
【0028】本発明は例示実施例に関して説明してきた
が、この説明は限定的なものではない。本発明のその他
の実施例とともに、例示実施例に対する各種修正が可能
であることは、本説明を参照することで当業者には明ら
かであろう。従って、特許請求の範囲はそのような修正
や実施例すべてを本発明の真のスコープに含まれるもの
としてカバーするものと解釈すべきである。
【0029】以上の説明に関して更に以下の項を開示す
る。 (1)装置であって、1層だけの導電層と1層の絶縁層
とを有するテープであって、前記導電層がアレイ状のパ
ッドとそれにつながるリードとにパターン化されている
テープ、および半導体ダイであって、前記半導体ダイの
ボンドパッドが前記リードへつながれている半導体ダ
イ、を含む装置。 (2)第1項記載の装置であって、前記テープがTAB
テープである装置。 (3)第1項記載の装置であって、前記導電層が金属層
である装置。 (4)第3項記載の装置であって、前記金属層が銅であ
る装置。 (5)第1項記載の装置であって、前記絶縁層が誘電性
材料である装置。 (6)第5項記載の装置であって、前記誘電性材料がポ
リイミドである装置。 (7)第1項記載の装置であって、更に、前記テープ上
の前記パッドへつながれたはんだボールを含む装置。
【0030】(8)第1項記載の装置であって、更に、
前記導電層の前記リードを覆うはんだマスクを含む装
置。 (9)第8項記載の装置であって、前記導電層の前記導
電性パッドが露出している装置。 (10)第1項記載の装置であって、更に、前記リード
と反対の前記絶縁層の面につながれた補強材または強化
材料を含む装置。 (11)第1項記載の装置であって、更に、前記ダイお
よびテープへつながれたパッケージまたはカプセル封止
キャップを含む装置。 (12)第1項記載の装置であって、更に、前記半導体
ダイの表面につながれたヒートシンクを含む装置。 (13)第1項記載の装置であって、前記導電層のどの
部分も前記絶縁層を通り抜けていない装置。
【0031】(14)バンプTABパッケージであっ
て、1層だけの導電層と、その中に穴またはボイドを有
する1層の誘電性基板とを有する単一金属TABテープ
であって、前記導電層がアレイ状のパッドとそれにつな
がれたリードの形にパターン化されているテープ、前記
穴またはボイド中に位置する半導体ダイであって、前記
半導体ダイのボンドパッドが前記リードへつながれてい
る半導体ダイ、および前記テープ上の前記パッドへつな
がれたはんだボール、を含むバンプTABパッケージ。 (15)第14項記載の装置であって、更に、前記リー
ドと反対の前記誘電性基板の面につながれた補強材また
は強化材料を含む装置。 (16)第14項記載の装置であって、更に、前記ダイ
とテープとへつながれたカプセル封止キャップまたはパ
ッケージを含む装置。 (17)第14項記載の装置であって、更に、前記半導
体ダイの表面へつながれたヒートシンクを含む装置。
【0032】(18)第14項記載の装置であって、前
記導電層のどの部分も前記誘電性基板を通り抜けていな
い装置。 (19)第14項記載の装置であって、更に、前記導電
層の前記リードを覆うはんだマスクを含む装置。 (20)バンプTABパッケージを作製する方法であっ
て、1層だけの導電層と、その中に穴またはボイドを有
する1層の誘電性基板とを有する単一金属TABテープ
であって、前記導電層がアレイ状のパッドとそれにつな
がれたリードの形にパターン化されているテープを供給
すること、半導体ダイを前記穴またはボイド中に設置し
て、前記半導体ダイのボンドパッドが前記リードへつな
がれるようにすること、および前記テープ上の前記パッ
ドへはんだボールをつなぐこと、を含む方法。
【0033】(21)バンプトアレイTABパッケージ
(10)は、各種電子パッケージ技術を独特のやり方で
組み合わせ、低コスト、ロープロファイルの半導体デバ
イスパッケージを生み出す。単一金属TABテープ(1
2)上の導電性リード(18)が半導体ダイ(22)か
らのボンドパッド(20)を単一金属TABテープ(1
2)上のテープ−基板間相互接続パッド(24)のアレ
イへ相互接続する。単一金属TABテープ(12)の設
計は、JEDECまたはEIAJ標準設計のものとは違
っており、そこでは集積回路(22)からのリードをパ
ッケージ周辺のOLB(アウタリードボンド)エリアへ
引き回す代わりに、リードはパッド(24)アレイへ引
き回されている。それらのパッドは、標準的な基板組み
立て用”ピック・アンド・プレイス(pick and
place)”装置を用いて、外部の回路基板/カー
ド上のそれらの対応するパッドに対する位置合わせおよ
び接着を許容する間隔を置いて配置される。基板組み立
てに先だって、はんだボール(26)がパッケージへ接
着される。しかし、この相互接続はその他の電気的に伝
導性の材料を使用して実行することもできる。本発明の
バンプトアレイTABパッケージ(10)は、2金属の
TABテープを使用した従来技術のエリアアレイTAB
パッケージよりも優れたロープロファイルのパッケージ
を提供し、しかも、単一金属のTABテープが現時点で
は8−10倍程度安価に製造できるため、コストの面で
もかなり優れている。
【図面の簡単な説明】
【図1】従来技術のエリアアレイTABパッケージの側
面図。
【図2】本発明の1つの実施例に従うバンプトアレイT
ABパッケージ装置であって、プリントボード/カード
に取り付けられたパッケージ装置の側面図。
【図3】本発明の実施例に従うバンプトアレイTABパ
ッケージを作製するプロセスの各工程のうち、以降で半
導体デバイスを受け入れるために除去された部分を有す
る誘電層の平面図。
【図4】本発明の実施例に従うバンプトアレイTABパ
ッケージを作製するプロセスの各工程のうち、未パター
ン化単一金属TABテープの側面図。
【図5】本発明の実施例に従うバンプトアレイTABパ
ッケージを作製するプロセスの各工程のうち、図4で示
した単一金属TABテープの金属層をパターン化し、エ
ッチした後の平面図。
【図6】本発明の実施例に従うバンプトアレイTABパ
ッケージを作製するプロセスの各工程のうち、図5に示
した装置の、単一金属TABテープのパターン化され、
エッチされた面を覆うはんだマスクを含めた平面図。
【図7】本発明の実施例に従うバンプトアレイTABパ
ッケージを作製するプロセスの各工程のうち、図5に示
した装置の、更に、テープ−ボード間接続用パッドに取
り付けられたはんだボールを含めた側面図。
【図8】本発明の実施例に従うバンプトアレイTABパ
ッケージを作製するプロセスの各工程のうち、図5に示
した装置の、更に、この単一金属TABテープのリード
へつながれたボンドパッドを有する半導体デバイスを含
めた平面図。
【図9】本発明の実施例に従うバンプトアレイTABパ
ッケージを作製するプロセスの各工程のうち、図6に示
した装置の、更に、この単一金属TABテープのリード
へつながれたボンドパッドを有する半導体デバイスを含
めた平面図。
【図10】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図8に
示した装置の、参照ライン8−8に沿っての側面図。
【図11】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図9に
示した装置の、参照ライン11−11に沿っての側面
図。
【図12】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図11
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
【図13】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図11
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
【図14】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図10
に示した装置の、更に、ダイの端部に沿って強化または
補強の層およびオプションのエポキシのカプセル封止材
を含めた装置。
【図15】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図11
に示した装置の、更に、ダイの端部に沿って強化または
補強の層およびオプションのエポキシのカプセル封止材
を含めた装置。
【図16】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図14
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
【図17】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図15
に示した装置の、更に、パッケージの外側のエポキシの
カプセル封止材を含めた装置。
【図18】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図14
に示した装置の、更に、ヒートシンクキャップを含めた
装置。
【図19】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図15
に示した装置の、更に、ヒートシンクキャップを含めた
装置。
【図20】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、図19
に示した装置の、プリント基板/カードへつながれた装
置。
【図21】本発明の実施例に従うバンプトアレイTAB
パッケージを作製するプロセスの各工程のうち、本発明
の別の1つの実施例に従う、パターン化され、エッチさ
れた単一金属TABテープの平面図。
【符号の説明】
10 バンプトアレイTABパッケージ 12 単一金属TABテープ 14 誘電層 16 導電層 18 リード 20 I/Oボンドパッド 22 半導体ダイ 24 テープ−基板間相互接続パッド 26 はんだボール 34 半導体デバイスボンドパッド 38 はんだマスク 40 部分 42 エポキシ 44 エポキシ 46 強化材料層 48 ヒートシンク 50 プリント基板/カード 52 基板/カードの相互接続パッド 53 試験用のパッド 54 スプロケット穴
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成7年7月26日
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図1
【補正方法】変更
【補正内容】
【図1】
【手続補正2】
【補正対象書類名】図面
【補正対象項目名】図8
【補正方法】変更
【補正内容】
【図8】
【手続補正3】
【補正対象書類名】図面
【補正対象項目名】図9
【補正方法】変更
【補正内容】
【図9】

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 装置であって、 1層だけの導電層と1層の絶縁層とを有するテープであ
    って、前記導電層がアレイ状のパッドとそれにつながる
    リードとにパターン化されているテープ、および半導体
    ダイであって、前記半導体ダイのボンドパッドが前記リ
    ードへつながれている半導体ダイ、を含む装置。
  2. 【請求項2】 バンプTABパッケージを作製する方法
    であって、 1層だけの導電層と、その中に穴またはボイドを有する
    1層の誘電性基板とを有する単一金属TABテープであ
    って、前記導電層がアレイ状のパッドとそれにつながれ
    たリードの形にパターン化されているテープを供給する
    こと、 半導体ダイを前記穴またはボイド中に設置して、前記半
    導体ダイのボンドパッドが前記リードへつながれるよう
    にすること、および前記テープ上の前記パッドへはんだ
    ボールをつなぐこと、を含む方法。
JP5618595A 1994-03-15 1995-03-15 バンプトアレイtabパッケージ Pending JPH0851128A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US21348894A 1994-03-15 1994-03-15
US213488 1994-03-15

Publications (1)

Publication Number Publication Date
JPH0851128A true JPH0851128A (ja) 1996-02-20

Family

ID=22795303

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5618595A Pending JPH0851128A (ja) 1994-03-15 1995-03-15 バンプトアレイtabパッケージ

Country Status (1)

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JP (1) JPH0851128A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046495A (en) * 1996-08-29 2000-04-04 Nec Corporation Semiconductor device having a tab tape and a ground layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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