【発明の詳細な説明】
ＪＦＥＴを備えたＣＭＯＳデバイスの製造プロセス
発明の技術分野
本発明は、一般的には半導体デバイス、及びその製造の分野に関する。より詳
しくは、本発明は１つ余分なマスクを用い、極めて低いオフセット・ドリフトを
有するベースライン相補形金属酸化膜半導体（CMOS）技術で、デバイスを製造す
ることに関する。
発明の背景
CMOSデバイス、およびその製造技術は、多年にわたってよく知られている。CM
OSデバイスは極めて低い電力消費等の多くの非常に望ましい特性を有しており、
従ってCMOSデバイスはデジタル回路への使用に非常に適していると共に、集積回
路において広く利用されている。
しかし、半導体産業においては、デジタル、及びアナログ技術の両方を含む混
合信号回路を使用する傾向が高まりつつある。線形、及びデジタル回路を用いた
データ収集、及びデータ処理システム全てが、今や単一チップ上で稼働している
。これらの混合信号回路においては、電圧の安定性がしばしば非常に重要になる
。しかし、電圧の安定性を考慮することが重要である場合にCMOSデバイスは、そ
の高いオフセット・ドリフトによる問題のために、他のトランジスタ技術の競争
相手とはなっていない。
CMOSデバイスは、全てのCMOSデバイスの表面、及びそのすぐ近くを電流が流れ
るため、高いオフセット・ドリフトを被る。従って、表面近くのシリコン基板の
格子構造内の欠陥は、電流に悪影響を及ぼしうる。こうした欠陥は、界面準位、
又は表面準位と呼ばれ、集積回路上の、二酸化シリコン膜とシリコン基板が接触
するところで生じる。界面準位は、異なる格子構造を有するシリコンと二酸化シ
リコン膜の直接の結果である。これら２つの材料の異なる格子構造は、シリコン
、及び二酸化シリコン膜の間で完全な結合を形成することを阻害し、結果的に界
面準位を形成する。この界面準位によって正味の電荷がその界面において形成さ
れ、電流の流れを抑止し、しきい値電圧の予測を困難にする。
オフセット・ドリフトは、回路が単に高電圧レベルと低電圧レベルの区別しか
必要としていないため、純粋なデジタル技術においては厳しい問題ではない。し
かし、オフセット・ドリフトは、差動増幅器、及びアナログ−デジタル変換器の
ような多くのアナログ・アプリケーションにおいてはかなり重要な問題である。
従って歴史的に見て、差動増幅器、及びCMOS内に実装された同様の回路は、バイ
ポーラ技術、又は接合形電界効果トランジスタ（JFET）についての技術のような
他の技術で実装された同様の回路に比べて、不十分な動作となる。
逆に言えば、チップ処理における技術的な進歩の結果、技術的に
世代が進歩するにつれて、界面準位の問題をより多く抱えたCMOSデバイスが生じ
ることとなった。技術的な進歩によって、ますますチップの面積を小さくするこ
とが可能になってきたため、界面準位の問題がより多く生じている。より小さい
面積を達成するために、様々なベースラインCMOSプロセス・ステップの間に、非
常に高いエネルギー・レベルを使用する高度な装置を用いなければならない。こ
の増加したエネルギー・レベルは、より多くの高エネルギー粒子が存在し、プラ
ズマによるより大きなダメージがチップに与えられる結果となる。従って、より
小さい形状サイズでチップを製造するのに必要な、高エネルギーの装置が使用さ
れた場合、二酸化シリコン膜とシリコン基板の間の界面がダメージを受ける傾向
がより強くなる。
第二の問題はCMOSデバイス内の表面準位が予測不能で、かつ制御困難なことで
ある。表面準位が形成される理由の多くは、十分に理解されていない。多くの場
合、製造段階における、小さく、表面上は取るに足らない変更が、表面準位の変
更を引き起こす結果となる。製造のパイロット段階では、表面準位を制御するこ
とは容易であるが、一度製造が始められると、表面準位は重大な問題となってく
る。
発明の概要
本発明は、生産性が高く、極めて良好なオフセット・ドリフトを有する、ベー
スラインCMOS技術で具体化されたデバイスを作成することによって、上述の問題
を克服しようとするものである。本発明
は、ドリフトを減少させるためのJFETトランジスタを含み、ベースラインCMOSの
プロセスに対して標準でない１つのマスクのみを用いてCMOSプロセスを作成する
ことによって、上述の問題を解決する。
本発明のCMOSデバイスの製造は、Ｎウエル、Ｐウエル、フィールド酸化膜領域
、多結晶相互接続、及びＮ+とＰ+ドレイン領域を、ベースラインCMOSプロセスの
標準マスクを使用して、半導体基板上に構成することを含む。デバイスの選択さ
れた表面を露出させる非標準マスクが、JFETトランジスタの一部として利用され
るＮ-領域を形成するのに用いられ、イオンは、これらの選択された表面を介し
て注入され、JFETトランジスタの一部を形成する。本発明のCMOSデバイスの製造
は、最後に、ベースラインCMOSプロセスの標準マスクを用いて完成される。
結果的に本発明のCMOS回路を形成する、ベースラインCMOSプロセスに対する修
正は最小で、１つだけ多いマスクを使用することを要求する。従って、本発明は
、CMOS構造の一部としてJFETデバイスを作成するために、多くの余分なプロセス
・ステップを必要とする従来技術によるデバイスに対し、より簡単な製造プロセ
スと、大幅なコスト削減を考慮している。
本発明に従うCMOSデバイスの特徴、及び利点は、添付の図面に関して行われる
以下の説明によって、一層明確に理解される。
図面の簡単な説明
図１ａないし図１ｐは、JFETトランジスタを含むデバイスの製造、
及び一般的なCMOSデバイスの製造プロセスにも適合可能なデバイスの製造を示す
図である。
図２は、図１ａないし図１ｐで例示されたプロセスに従って製造された差動増
幅器の１実施例の回路図である。
図３は、図２に示した回路の１実施例の平面図である。
好適実施例の説明
内容
Ｉ． CMOSデバイスの製造順序
II． デバイスの詳細Ｉ．
CMOSデバイスの製造順序
図１ａないし図１ｐは、JFETトランジスタを含むデバイスの製造、及び一般的
なCMOSデバイスの製造プロセスにも適合可能なデバイスの製造を示している。図
１ａないし図１ｐに示されたマスク、及びステップの全ては、NJFETトランジス
タを製造するために既に形成されたＰウエル内のＮチャネルの構成を示す図１ｎ
に例示された製造順序を除き、標準のCMOS製造順序において使用される標準のマ
スク、及びステップである。
図１ａは、デバイスの製造の第１段階におけるデバイスの断面を示している。
この段階の前に、Ｐ形ウエハがスクライビングされ、洗浄され、ゲッタリングさ
れる。そこでパッド酸化膜、及び窒化膜がウエハの表面上に形成される。この窒
化膜は次に、Ｎウエルが注入
される領域を露出させるため、エッチングによって取り除かれる。
次に、図１ａに示すようにマスクが選択的にチップ上に配置され、注入Ｎウエ
ル60がリンをドーパントとして用いて、そのマスクで覆われていない領域に形成
される。図１ｂを参照すると、ウエハは次に洗浄され、選択的酸化膜64が、Ｎウ
エル領域上で幾分厚くなるように成長される。窒化膜が次にはがされ、注入Ｐウ
エル66が、図１ｃに示すようにBF2をドーパントとして用いて形成される。
図１ｄに示すように、酸化膜64は次に選択的にエッチングにより削られる。複
合パッド酸化膜68、及び窒化膜70が次にデバイス上に形成される。この膜は次に
、エッチングによって、図１ｅに示すような所望の領域から取り除かれ、デバイ
スは洗浄される。
次に図１ｆに示すように、チャネル・ストッパー形成がデバイス上で、PMOS領
域を覆うマスクを用い、ホウ素のようなＰ形フィールド物質を注入することによ
り行われる。このことは、酸化膜の下に形成される寄生トランジスタのしきい値
電圧を上昇させる。
次にこのデバイスは洗浄され、フィールド酸化膜（F0X）72を図１ｇのように
ウエハ上で成長させる酸化が行われる。その後、図示されていないが、しきい値
電圧注入が基板上に形成されたトランジスタのしきい値を調節するのに用いられ
る。
図１ｈを参照すると、多結晶シリコン膜（Poly）74、及びその多結晶シリコン
を覆っているマスク76が形成され、NMOSゲート、及びPMOSゲートを画定する。多
結晶シリコンのエッチングは、所望のNMOS、及びPMOSゲート領域を覆う領域を除
いた全ての基板の領域から、望
ましくない多結晶シリコンを除去する。このデバイスは次に洗浄される。
次に、酸化ステップによりデバイス上に酸化膜のキャップが成長され、図１ｉ
に示すように、Ｐ形の僅かにドープされたドレイン（LDD）の注入が、BF2のよう
なドーパントを用いて行われる。この注入は、注入が望ましくない全ての領域を
マスクすることによって、デバイスのPMOS領域全体、かつ他の選択された領域に
わたって行われる。この注入によって、PMOSトランジスタのソース領域78とドレ
イン領域80、及びNJFETトランジスタのゲート領域90が構成される。
このデバイスは、次に再び洗浄され、リンのようなドーパントを使用して、図
１ｊに示すようにＮ形LDDの注入が行われる。この注入は、PMOS領域及び他の選
択された領域をマスクして、デバイスのNMOS領域上で行われる。この注入によっ
て、NJFETトランジスタのソース領域92とドレイン領域94が構成される。
図示されていないが、デバイスが洗浄された後で、スペーサ層がウエハ上に形
成され、当業者に周知の手段でエッチングされる。スペーサ層がエッチングされ
て取り除かれた後に、スペーサ酸化膜はソース・コンタクト、及びドレイン・コ
ンタクトの露出された側の上だけに残り、そしてウエハは洗浄される。次にマス
クがデバイス上に配置され、NJFETトランジスタのソース領域、及びドレイン領
域だけを露出する。次にNJFETのソース領域92、及びドレイン領域94が、それぞ
れ更に形成され、図１ｋに示すようにヒ素の注入によってそれらの抵抗が小さく
される。次にウエハは洗浄され、再び、図１Ｌに示
すように多結晶シリコン膜上に酸化膜を成長させる酸化が行われる。
図１ｍにおいて、マスクがデバイスを覆って配置され、PMOSトランジスタのソ
ース領域78、ドレイン領域80、及びNJFETのゲート領域90だけを露出させる。露
出された領域はそこで更に形成され、BF2などの注入によってそれらの抵抗が小
さくされる。
図１ｎは製造プロセスの、より広い範囲を示す図であり、NMOS、PMOS、ラテラ
ルPNP、及びNJFETトランジスタを示している。この図は、これが標準CMOSプロセ
スの中でNJFETデバイスを形成するのに重要なステップであるため、図１ｎとし
て示されている。図１ｎでは、NJFETブロッキング・マスク95が、ＮチャネルJFE
T 96が形成されるＰウエル領域66を除く全てのシリコン・チップにわたって配置
される。ＮチャネルJFET 96は、リンのようなＮ-元素の注入によって形成される
。このステップで使用されるNJFETマスク95は、標準CMOS製造プロセスで使用さ
れていない唯一のマスクである。NJFETブロッキング・マスク95は、Ｐウエル66
にＮ-領域96を形成することを可能にし、Ｎ-注入から他の全てのトランジスタ領
域を保護する。
この段階におけるＰウエル66へのＮチャネルJFET96の形成は、Pウエル66内に
既に形成されているＮ+領域92及び94、又はＰ+領域90に有害な影響を与えない。
本発明の好適実施例においては、NJFETの注入は、濃度レベル約9×1012cm-2、及
びエネルギー・レベル約150keVでリンをドーパントとして用い、濃度レベル約1016
cm-3のＮ-領域96を形成する。
Ｎチャネル96が形成された後、デバイスが洗浄され、図１ｏに示す
ように、当業者に周知の方法で、第１の絶縁層100がチップ上に形成される。次
に金属から成る第１層が、当業者に周知の手段でデバイス上に堆積され、図１ｐ
に示すように所望の位置でエッチングによって取り除かれる。その後、更に金属
化膜が形成され、デバイスが表面保護膜で覆われる。II．
デバイスの詳細
図２は、図１ａないし図１ｐで例示されたプロセスに従って製造された差動増
幅器の一実施例の回路図である。図２に示される差動増幅器は一対のバイポーラ
・トランジスタ120及び122、一対のNJFETトランジスタ124及び126、及びNMOSト
ランジスタ128から成る。図２の差動増幅器はまた、２つの入力140及び142、出
力144、及びバイアス入力146をも備える。図２は単に、差動増幅器を構成するた
めの、当業者に周知の多くの方法のうちの１つを例示したにすぎない。図２で示
されている単一の例に本発明を制限することを意図したものでは決してない。
図２の回路は、それぞれの入力140及び142で入力電圧を受け取り、入力140及
び142から受け取った電圧の差である出力電圧を出力144に生成する。これらの入
力はNJFETトランジスタ124及び126のそれぞれのベースに結合される。差動増幅
器の入力段にNJFETトランジスタ124及び126を使用することにより、極めて低い
オフセット電圧が実現され、従って非常に正確な差動出力が得られる。
NJFETトランジスタ124及び126のドレインは、NMOSトランジスタ1
28のドレインに接続されている。NM0Sトランジスタ128のゲートは、バイアス電
圧をバイアス入力146から受け取るよう結合されている。バイポーラ・トランジ
スタ120及び122のコレクタは、NJFETトランジスタ124及び126のソースにそれぞ
れ接続されている。一方、バイポーラ・トランジスタ120のエミッタ及びベース
はそれぞれ、バイポーラ・トランジスタ122のエミッタ及びベースに結合される
。トランジスタ122のコレクタは、カレント・ミラー方式で、トランジスタ122の
ベースに接続され、差動増幅器の出力は、トランジスタ120のコレクタとトラン
ジスタ124のソース間の出力144で取られる。最後に、NMOSトランジスタ128のソ
ースがＶss148に接続され、Ｖcc150がバイポーラ・トランジスタ120及び122の間
のノードにおいて差動増幅器に接続される。
図３は、図２で示した差動増幅回路の一実施例の平面図である。簡便のため、
図２で使用されたものと同じ参照符号が図３で使用され、同じ要素を指している
。図３では、128がNM0Sトランジスタで、120及び122が一対のバイポーラ・トラ
ンジスタで、124及び126が一対のNJFETトランジスタである。
NJFETトランジスタ124及び126は、機能的構成要素としてソース領域90、ゲー
ト領域92、及びドレイン領域94を備えている。基板接触領域160はNJFETトランジ
スタ124及び126の両方を取り囲む。ピン140及び142はそれぞれJFETトランジスタ
124及び126のゲートへの入力であり、差動増幅器の出力はピン144で取られる。
ピン146はNMOSトランジスタ128のゲートに結合され、バイアス入力を受け取る。
一方、
Ｖssはピン148で入力され、Ｖccはピン150で入力される。
図１ａないし図１ｐの製造順序、及び本明細書において説明された内容によっ
て、図２及び図３で具体化された差動増幅器と同様のものを0.5ミクロンのプロ
セスで作成することができ、このものはマイクロボルトのオーダーのオフセット
・ドリフトを有する。更に、この差動増幅器を、１ボルトのしきい値電圧、１に
対するｗの比が５であるデバイスの場合200マイクロアンペア／ボルトの相互コ
ンダクタンス、及び20ボルト程度の降伏電圧を備えるものとして製造可能である
。
上述の製造順序は差動増幅器に限られるものではない。当業者は、マイクロボ
ルトのオーダーのオフセット・ドリフトを有するJFETデバイスをも製造するCMOS
プロセスを有することによって恩恵を受ける多くの適用例を認識するであろう。
例えば、電流合計を出力するために重み付けられたトランジスタを使用するデジ
タル−アナログ変換器は、適当な比率を有するトランジスタを含んでいることが
重要である。本発明のCMOSプロセスでデジタル−アナログ変換器を具体化するこ
とは、トランジスタが一度適当な比率で製造され、調整されると、その比率は、
オフセット・ドリフトが非常に低いので、ある期間にわたって不変のままである
という点で有利である。従って、本発明に従って製造されたCMOSデジタル−アナ
ログ変換器は、他のCMOSデジタル−アナログ変換器より正確である。
上述の説明は例示を意図するものであって、これに制限されるものではないと
いうことが理解されよう。当業者には、この開示を吟
味することによって、本発明に関する多くの変更が明らかになろう。単に例示と
して、ここで示したデバイスの特定の領域をＰ形、又はＮ形として例示したが、
当業者には、Ｎ形ドーパントとＰ形ドーパントの役割を容易に逆にできることが
理解されよう。更に本発明は、いくつかの例において、特定のドーパント濃度、
及びエネルギー・レベルに関して例示されたが、本発明の範囲から逸脱すること
なしに、広範なドーパント濃度とエネルギー・レベルが、本発明のデバイスの多
くの造作に関して使用可能であることも明らかである。従って、本発明の範囲は
上記説明に関して決定されるのではなく、代わりに、請求の範囲に関してその均
等の全範囲と共に決定されなければならない。BACKGROUND OF THE INVENTION Technical Field of the Invention The manufacturing process invention CMOS devices with JFET is generally a semiconductor device, and relates to the field of manufacturing. More particularly, the present invention relates to manufacturing devices in baseline complementary metal oxide semiconductor (CMOS) technology with one extra mask and with extremely low offset drift. BACKGROUND OF THE INVENTION CMOS devices and their manufacturing techniques have been well known for many years. CM OS devices have many highly desirable characteristics such as extremely low power consumption, so CMOS devices are well suited for use in digital circuits and are widely used in integrated circuits. However, there is an increasing trend in the semiconductor industry to use mixed signal circuits that include both digital and analog technologies. Data acquisition and data processing systems using linear and digital circuits are all now operating on a single chip. In these mixed signal circuits, voltage stability is often very important. However, CMOS devices have not competed with other transistor technologies because of their high offset drift problems when it is important to consider voltage stability. CMOS devices suffer from high offset drift due to current flowing in and near the surface of all CMOS devices. Therefore, defects in the lattice structure of the silicon substrate near the surface can adversely affect the current. Such a defect is called an interface state or a surface state, and occurs when a silicon dioxide film and a silicon substrate are in contact with each other on an integrated circuit. Interface states are a direct result of silicon and silicon dioxide films having different lattice structures. The different lattice structures of these two materials prevent the formation of perfect bonds between silicon and the silicon dioxide film, resulting in the formation of interface states. This interface level creates a net charge at the interface, blocking current flow and making the threshold voltage difficult to predict. Offset drift is not a severe problem in pure digital technology because the circuit only needs to distinguish between high and low voltage levels. However, offset drift is a fairly significant problem in many analog applications such as differential amplifiers and analog-to-digital converters. Therefore, historically, differential amplifiers, and similar circuits implemented in CMOS, have been implemented in bipolar technology, or similar technology implemented in other technologies such as those for junction field effect transistors (JFETs). The operation is insufficient as compared with the circuit. Conversely, technological advances in chip processing have resulted in CMOS devices that have more interface state problems as technological advances progress. As technological advances have made it possible to reduce the chip area even more, more interface level problems have arisen. In order to achieve smaller areas, advanced equipment using very high energy levels must be used during various baseline CMOS process steps. This increased energy level results in the presence of more energetic particles and more damage to the chip by the plasma. Therefore, the interface between the silicon dioxide film and the silicon substrate is more prone to damage when the high energy devices required to manufacture chips with smaller feature sizes are used. The second problem is that surface states in CMOS devices are unpredictable and difficult to control. Many of the reasons why surface states are formed are not well understood. Often, small, seemingly insignificant changes in the manufacturing process result in changes in the surface levels. It is easy to control the surface level in the pilot stage of manufacturing, but once the manufacturing is started, the surface level becomes a serious problem. SUMMARY OF THE INVENTION The present invention seeks to overcome the above-referenced problems by making a device embodied in baseline CMOS technology that is highly productive and has very good offset drift. The present invention solves the above problems by including a JFET transistor to reduce drift and making the CMOS process using only one non-standard mask for the baseline CMOS process. The fabrication of the CMOS device of the present invention is performed on a semiconductor substrate using N-wells, P-wells, field oxide regions, polycrystalline interconnects, and N + and P + drain regions using a standard CMOS process mask. Including configuring. A non-standard mask that exposes selected surfaces of the device is used to form the N - region utilized as part of the JFET transistor, and ions are implanted through these selected surfaces to form the JFET. Form part of a transistor. The fabrication of the CMOS device of the present invention is finally completed using the standard mask of the baseline CMOS process. The modifications to the baseline CMOS process that result in the formation of the CMOS circuit of the present invention are minimal, requiring the use of only one more mask. Therefore, the present invention provides a simpler manufacturing process and significant cost savings over prior art devices that require many extra process steps to create JFET devices as part of a CMOS structure. I am considering. The features and advantages of CMOS devices according to the present invention will be more clearly understood from the following description taken in conjunction with the accompanying drawings. BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1a-1p show the fabrication of devices that include JFET transistors, and those that are also compatible with common CMOS device fabrication processes. FIG. 2 is a schematic diagram of one embodiment of a differential amplifier manufactured according to the process illustrated in FIGS. 1a-1p. FIG. 3 is a plan view of one embodiment of the circuit shown in FIG. Description of the preferred embodiment I. CMOS device manufacturing sequence II. Device Details I. CMOS Device Fabrication Sequence FIGS. 1a-1p illustrate fabrication of devices that include JFET transistors, and devices that are also compatible with common CMOS device fabrication processes. All masks and steps shown in FIGS. 1a-1p are standard except for the fabrication sequence illustrated in FIG. 1n, which shows the configuration of the N-channel in the P-well already formed to fabricate the NJFET transistor. Are standard masks and steps used in the CMOS manufacturing sequence. FIG. 1a shows a cross section of the device at the first stage of device fabrication. Prior to this stage, the P-type wafer is scribed, cleaned and gettered. Then, a pad oxide film and a nitride film are formed on the surface of the wafer. The nitride film is then etched away to expose the N-well implanted regions. A mask is then selectively placed on the chip, as shown in FIG. 1a, and an implant N-well 60 is formed using phosphorus as a dopant in the area not covered by the mask. Referring to FIG. 1b, the wafer is then cleaned and a selective oxide 64 is grown over the N-well region to be somewhat thick. The nitride film is then stripped and an implanted P-well 66 is formed using BF 2 as a dopant, as shown in Figure 1c. As shown in FIG. 1d, the oxide film 64 is then selectively etched away. Composite pad oxide 68 and nitride 70 are then formed on the device. This film is then removed by etching from the desired areas as shown in Figure Ie and the device is cleaned. Next, as shown in FIG. 1f, channel stopper formation is performed on the device by implanting a P-type field material such as boron with a mask over the PMOS region. This raises the threshold voltage of the parasitic transistor formed under the oxide film. The device is then cleaned and oxidation is performed to grow a field oxide (F0X) 72 on the wafer as in FIG. 1g. Then, although not shown, threshold voltage implants are used to adjust the threshold of the transistors formed on the substrate. Referring to FIG. 1h, a polysilicon film (Poly) 74 and a mask 76 covering the polysilicon film are formed to define an NMOS gate and a PMOS gate. The polysilicon etch removes unwanted polysilicon from all regions of the substrate except those that cover the desired NMOS and PMOS gate regions. The device is then washed. Next, an oxidation step grows an oxide cap on the device, and a P-type lightly doped drain (LDD) implant is performed using a dopant such as BF 2 , as shown in Figure 1i. Be seen. This implant is made over the entire PMOS region of the device, as well as other selected regions, by masking all regions where implantation is not desired. This implant forms the source and drain regions 78 and 80 of the PMOS transistor and the gate region 90 of the NJFET transistor. The device is then cleaned again and an N-type LDD implant is made using a dopant such as phosphorus as shown in FIG. 1j. This implant is done on the NMOS region of the device, masking the PMOS region and other selected regions. This implant forms the source region 92 and drain region 94 of the NJFET transistor. Although not shown, after the device has been cleaned, a spacer layer is formed on the wafer and etched by means well known to those skilled in the art. After the spacer layer is etched away, the spacer oxide remains only on the exposed sides of the source and drain contacts and the wafer is cleaned. A mask is then placed over the device, exposing only the source and drain regions of the NJFET transistor. Next, a source region 92 and a drain region 94 of the NJFET are further formed, respectively, to reduce their resistance by implantation of arsenic as shown in FIG. 1k. Next, the wafer is cleaned and again subjected to oxidation to grow an oxide film on the polycrystalline silicon film as shown in FIG. 1L. In FIG. 1m, a mask is placed over the device, exposing only the source region 78, drain region 80 of the PMOS transistor, and gate region 90 of the NJFET. The exposed areas are further formed there and their resistance is reduced by implantation of BF 2 or the like. FIG. 1n shows a broader range of the manufacturing process, showing NMOS, PMOS, lateral PNP, and NJFET transistors. This figure is shown as Figure 1n, as this is an important step in forming an NJFET device in a standard CMOS process. In FIG. 1n, NJFET blocking mask 95 is placed over all silicon chips except P-well region 66 where N-channel JFE T 96 is formed. N-channel JFET 96 is formed by implantation of an N - element such as phosphorus. The NJFET mask 95 used in this step is the only mask not used in standard CMOS manufacturing processes. NJFET blocking mask 95 allows formation of N - region 96 in P-well 66 and protects all other transistor regions from N - implantation. The formation of N channel JFET 96 in P well 66 at this stage does not deleteriously affect N + regions 92 and 94 or P + region 90 already formed in P well 66. In a preferred embodiment of the present invention, the NJFET implant is performed with phosphorus as a dopant at a concentration level of about 9 × 10 12 cm -2 and an energy level of about 150 keV, with a concentration level of about 10 16 cm -3 N - region. Forming 96. After the N-channel 96 is formed, the device is cleaned and a first insulating layer 100 is formed on the chip, as shown in Figure 1o, in a manner well known to those skilled in the art. A first layer of metal is then deposited on the device by means well known to those skilled in the art and etched away at the desired locations as shown in Figure 1p. Then, a metallization film is further formed and the device is covered with a surface protection film. II. Device Details FIG. 2 is a schematic diagram of one embodiment of a differential amplifier manufactured according to the process illustrated in FIGS. 1a-1p. The differential amplifier shown in FIG. 2 comprises a pair of bipolar transistors 120 and 122, a pair of NJFET transistors 124 and 126, and an NMOS transistor 128. The differential amplifier of FIG. 2 also has two inputs 140 and 142, an output 144, and a bias input 146. FIG. 2 merely illustrates one of many ways known to those skilled in the art for constructing a differential amplifier. It is in no way intended to limit the invention to the single example shown in FIG. The circuit of FIG. 2 receives an input voltage at respective inputs 140 and 142 and produces an output voltage at output 144 which is the difference between the voltages received from inputs 140 and 142. These inputs are coupled to the respective bases of NJFET transistors 124 and 126. By using NJFET transistors 124 and 126 in the input stage of the differential amplifier, a very low offset voltage is achieved and thus a very accurate differential output. The drains of NJFET transistors 124 and 126 are connected to the drain of NMOS transistor 128. The gate of NMOS transistor 128 is coupled to receive a bias voltage from bias input 146. The collectors of bipolar transistors 120 and 122 are connected to the sources of NJFET transistors 124 and 126, respectively. On the other hand, the emitter and base of bipolar transistor 120 are coupled to the emitter and base of bipolar transistor 122, respectively. The collector of transistor 122 is connected in current mirror fashion to the base of transistor 122, and the output of the differential amplifier is taken at the output 144 between the collector of transistor 120 and the source of transistor 124. Finally, the source of NMOS transistor 128 is connected to Vss148 and Vcc150 is connected to the differential amplifier at the node between bipolar transistors 120 and 122. FIG. 3 is a plan view of an embodiment of the differential amplifier circuit shown in FIG. For simplicity, the same reference numerals used in FIG. 2 are used in FIG. 3 and refer to the same elements. In FIG. 3, 128 is an NM0S transistor, 120 and 122 are a pair of bipolar transistors, and 124 and 126 are a pair of NJFET transistors. NJFET transistors 124 and 126 include source region 90, gate region 92, and drain region 94 as functional components. Substrate contact region 160 surrounds both NJFET transistors 124 and 126. Pins 140 and 142 are inputs to the gates of JFET transistors 124 and 126, respectively, and the output of the differential amplifier is taken at pin 144. Pin 146 is coupled to the gate of NMOS transistor 128 and receives the bias input. On the other hand, Vss is input at pin 148 and Vcc is input at pin 150. With the fabrication sequence of FIGS. 1a-1p, and what has been described herein, a differential amplifier similar to that embodied in FIGS. 2 and 3 can be made in a 0.5 micron process. Things have offset drifts on the order of microvolts. In addition, the differential amplifier can be manufactured with a threshold voltage of 1 volt, a transconductance of 200 microamps / volt for a device with a 1 to w ratio of 5, and a breakdown voltage of the order of 20 volts. Is. The manufacturing sequence described above is not limited to the differential amplifier. Those skilled in the art will recognize many applications that would benefit from having a CMOS process that also manufactures JFET devices with offset drift on the order of microvolts. For example, a digital-to-analog converter that uses weighted transistors to output the sum of currents, it is important to include the transistors with the appropriate ratios. Embodying a digital-to-analog converter in the CMOS process of the present invention means that once the transistors are manufactured and tuned in proper proportions, the proportions remain constant over time because the offset drift is very low. It is advantageous in that it remains. Therefore, the CMOS digital-to-analog converter manufactured according to the present invention is more accurate than other CMOS digital-to-analog converters. It will be appreciated that the above description is intended to be illustrative and not limiting. Many modifications of this invention will become apparent to those skilled in the art upon reviewing this disclosure. By way of example only, the particular regions of the device shown here are illustrated as P-type or N-type, but those skilled in the art will appreciate that the roles of N-type dopants and P-type dopants can be easily reversed. Further, while the present invention has been illustrated in some instances with respect to specific dopant concentrations and energy levels, a wide range of dopant concentrations and energy levels may be used without departing from the scope of the invention. It is also clear that it can be used for many features of the device. Therefore, the scope of the invention should not be determined with respect to the above description, but instead should be determined with reference to the appended claims along with their full scope of equivalents.
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(51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ
Ｈ０１Ｌ 29/808
7376−4Ｍ Ｈ０１Ｌ 29/80 Ｃ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 6 Identification code Internal reference number FI H01L 29/808 7376-4M H01L 29/80 C