JPH08505022A

JPH08505022A - 電話網の性能監視及び試験システム

Info

Publication number: JPH08505022A
Application number: JP6515340A
Authority: JP
Inventors: イングダール，トーマス，エル．; ティバルスキー，エドワード，エス．; ハートマン，ポール，アール．
Original assignee: アプライドデジタルアクセス，インコーポレイテッド
Priority date: 1992-12-22
Filing date: 1993-12-17
Publication date: 1996-05-28
Anticipated expiration: 2018-12-15
Also published as: EP0912005A3; WO1994015419A1; DE69333499D1; JP3478829B2; ATE265768T1; EP0912005B1; EP0912005A2; DE69333499T2; EP0676106A1

Abstract

(57)【要約】電話網のアクセス、モニタ及びテストシステム（170）。システム（170）は、局所チャネルの何れか、例えばDS1、DS0及び低速チャネルにおいて、信号（134）、例えばDS3において、選択的な及び瞬断のないビット上書きを与える。多重DS0と低速チャネルは、本願発明の再結合器（458）と接続した非同期タイムスロット相互接続を介して試験してよい。本願発明は、さらに、DS3信号（134）にフレーム指定するための先見リフレーマ（reframer）（474）を包含する。また、本願発明は、DS3信号のDS1チャネル毎にFDLチャネルデータを取り込むための機能データリンク（FDL）ハンドラ（254，1068）も包含する。高速ビット対ビット比較（470）は防御経路にインタフェースされ、本願発明のシステムではl：lの故障防御を与える。DS1とDS3信号に対する全時間性能監視は共用資源によって実行される。本願発明のシステムは、同期測定と相対測定に統合した手段を提供し、また、警報相関及び階層事象フィルタリングも与える。相対同期法の一部は、自動探索基準選択シーケンス（1168）である。チャネルの性能監視と試験を相関させるシステムの一部は、警報相関とフィルタ処理である（1270）。

Description

【発明の詳細な説明】電話網の性能監視及び試験システム発明の背景産業上の利用分野本願発明は、電話網に関し、より詳細には、電話網にアクセスし、それを監視し且つ試験するためのシステムと方法に関する。関連技術の説明電話産業は、ベルシステム（Be11 System）の譲渡以来徹底的に変化を遂げた。今日、７地域のベル運用会社（RBOCs）と独立した電話会社が166の地域アクセス転送領域（LATAs）内で地域電話サービスを提供している。これらの会社は、１つのLATAから他へのコール伝送に関しては、AT&T、MCI及びSprintのような中継キャリヤ（転送業者）に頼らざるを得ない。電話回線の品質と性能に対する責任は、従って、地域電話会社と中継キャリヤの間で分担される。 RBOCsは、独立会社として財務履行の圧力をかけられている。ユーティリティ委託によって制限される料金の故に、そして当面するコスト上昇及びLATA境界外へのコール伝送に関する制限との新たな競合のため、電話会社は、新技術、より活発な事業顧客、及び旧式ネットワークの保守システムの早急な導入に直面していることに気付いている。情報伝送の需要は、1980年代の間に劇的に増大した。その10年間の初期の頃は、ほとんどのデータ伝送システムは、主として比較的低速度のモデムを通してアナログネットワークをインタフェースした。”高速”伝送システムを求める所では、一般的に、ディジタル・データシステム（DDS）の56kbpsの速度を選択した。前述の伝送速度の上昇についての少なからぬ圧力は、コンピュータ及び他の事務システムの日々増大する可能性と計算速度を利用したいという要望から生じたものである。その10年間での伝送技術の改善によって、伝送速度上昇のはずみが刺激されたのである。銅ケーブルのガラスファイバとの取替えは、外部施設の伝送容量を何倍も拡大した。同時に、電子技術及びコード化算法（coding algorit hms）の改善によって、光ファイバへの変換を伴う帯域幅の莫大な増加を利用できるように設計された端末装置が作られた。標準がないために、実際上は全ての光波ベンダは、光波端末とそのネットワーク間のインタフェースとしてDS3（44.736 Mbps）を選択した。図１は、DS0（64 kbps）レベル102、DS1（l.544Mbps）レベル104、DS2（6.312Mbps）レベル106及びDS3（44.736Mbps）レベル108を有する従来技術の北米ディジタル階層（North American Digital Hierarchy）を説明するものである。この階層は、米国規格協会（ニューヨーク、1987年）のANSI Tl.102-1987-”ディジタル階層、電気インタフェース”によって定められるものである。DS2は、DS1とDS3間のリンクとして重要である。転送媒体としてのDS2には進展はほとんど無いとはいえ、DS2レベルは、DS1とDS3の信号を仲介しなければならないあらゆるマルデム（muldem）（マルチプレクサ／デマルチプレクサ（multiplexer/demultiplexer））又は他のネットワーク要素に存在する。DS0は、本質的にはディジタル信号に限られるが、アナログ音声周波数信号に対する基準（リファレンス）は、ディジタル・チャネルバンクにより階層のDS1前述の信号を広範にインタフェースするという理由から、図１に包含される。かくして、電気通信の1990年代への切替えは、ネットワーク内のインタフェースにほとんど普遍的に用いられるDS3速度で起こるのである。顧客と運用会社間のDS1の伝送は現在は普通であり、常に増大する多数の顧客は、さらに高速でのサービス提供者との及び他のエンドユーザとのインタフェースを求めている。DS 2速度は、表面上はDS1とDS3間の論理上の中間段階であるが、いくつかの特殊な場合以外は転送には不経済であることが分かっている。従って、DS3は、高帯域幅の光信号に関しては基礎をなすビルディングブロックであると立証されつつある。図２は、従来技術の、光波ネットワークの簡略化モデルであって、４例のネットワーク・キャリヤ（キャリヤA、キャリヤB、キャリヤC及びキャリヤD）を示し、且つ顧客X 140を顧客Y 142に相互接続するのにDS0レベルライン130、DS1レベルライン132、DS3レベルライン134及び光学（光）ファイバライン136がどのように用いられているか、を示すものである。顧客構内又はサイト140及び142での装置は、例えば、電話、ファクシミリモデム又はデータモデムであってよい。マルチプレクサ／デマルチプレクサ又はチャネルバンク144は、ライン130上の 24のDS0レベル信号をライン132上の1つのDS1レベル信号に多重化するのに用いる。このモデル120では、ライン132上の28のDS1レベル信号をライン134上の1つのD S3レベル信号に多重化するのに、M1/3モデムを用いる。ライン134上のDS3レベル信号は、光波転送マルチプレクサ122を使ってキャリヤAによりさらにライン136 上の光ファイバ信号に結合される。このモデル120では、3つの中央局152、154及び156を使い、中間の中央局154は交差接続158の使用によりDS3レベルで交差接続された3つのキャリヤを有する。顧客X 140から顧客Y 142への長距離コールには、多レベルの多重化及び多くのキャリヤ切換え（ハンドオフ）が関係する。キャリヤAは顧客X 140の地域運用会社であり、中央局152及び154を持っている。キャリヤBとキャリヤCは長距離キャリヤであり、キャリヤDは中央局156を有し且つ顧客Y 142にサービスを提供する地域運用会社である。顧客X 140から顧客Y 142へのコールは、3つの中央局と3つの転送キャリヤとに関連する。そのコールがネットワーク120を通過する際、それぞれその要素に特有の監視技術を有するいくつかのネットワーク要素、例えば、チャネルバンク14 4、M1/3モデム146、128、及び光波転送マルチプレクサ122、126、によって処理されてよい。保守及び課金問題は、この相互影響について常に生ずる問題である。ほとんどのネットワーク要素は、それらが処理するデータに関して何らかの形の監視、試験、及び制御機構を組み入れている。しかし、これらのオプションの何れもDS3及び全ての局所チャネル（embedded channels）の連続監視又は試験アクセスを支援しない。帯域幅のコストは、先の10年でそうであったようには設備計画者をもはや悩まさない程度まで急落したとはいえ、DS3への移行はそのコストを免れることはない。これらのうち主なものは、DS3ビットストリームに埋め込まれたレート・チャネルを下げる便利で経済的な試験アクセスの欠如及びDS3定様式信号に埋め込まれた性能データを利用できるよう設計された監視システムの欠如である。 DS3（及びそれほどではないがDS1）信号は単位時間当たり大量のデータを搬送し、これは帯域幅が運用会社の設備計画者にとって安くなったほどエンドユーザにとって安価ではなく、エンドユーザの側でのかなりの金融投資に相当するものである。DS3を用いる運用会社は、前述の高速ディジタル機能の有害な損傷又は全面的故障の場合に事実上停止するという危険を冒すことになる。従って、エンドユーザとサービス提供者の両方のDS3設備を管理する者は、彼らのネットワークにおけるディジタル・リンクの性能に実際に興味を持つことになる。彼らは、彼らが扱うビット・ストリームに埋め込まれた性能情報を、ネットワークを管理する上で及びサービス機能停止という損失の大きい衝撃を極力少なくする上で極めて有用であり得るデータを抽出しないで、ただ単に通過させることには満足しない。 DSX-3の交差接続パネルのモニタジャックのところでDS3信号を得ること及び望まれる補助信号は全てDS3から多重分離することが可能である。その後で、前述の信号を携帯型試験装置に補ってよく、又は分析用試験システムへ経路選択してよい。DS0からDS3までの任意の速度で抽出された信号を分析する多くの試験セットが利用できる。しかし、この技術は、パッチングを実行するには手動アクセスを必要とし、一時に１つのDS3だけに関して試験及び／又は監視装置の使用を可能にするものである。この方式の携帯型試験配置では、一般に試験信号又はデータを同一のDS3で搬送される他のサービスを妨害しないでDS3ビット・ストリームの出接チャネル（outgoing channels）に挿入できない。ディジタル交差接続システム（DCS）はDS3ネットワークにおける試験アクセス車両としての用途を考えることができる。DCSの多用途型で複雑なスイッチング能力では、アクセスに費用がかさむことになる。加えて、ネットワーク全体にわたり、監視又は試験アクセスを要する全ての箇所に前述のシステムを分散させることには適しないDCSの使用に関連した損傷がある。DCSによってもたらされる損傷の中では、その一定量が入接及び出接フレーム構成を同期させるのに必要である遅延、及び奪取ビット書き直し歪み（robbed-bit writeover distortion）があり、後者の障害はDS0の速度へスイッチングダウンを行う時だけ生ずるものである。コストを削減しながらサービスを改善するため、RBOCsは、現場技術者の手元の携帯型試験装置から中央のネットワーク管理センターに接続される永久設置試験システム又は運用支援システム（OSS）に変わり；そして顧客からの障害申告に応ずる修理行為から先行したネットワーク性能監視と予防保守へ変わった。電話会社で使われる現存装置は、電話会社で必要とされる機能性のわずかに小部分を提供するだけであり、しかも非常に費用がかかるものである。電話網においては、同期監視機能により試験中のDS1信号のクロック周波数が基準のDS1信号と比較される。その基準信号は、試験システムにおける（埋め込まれた又は直接インタフェースの）DS1の何れかであってよく、又は試験システムポートを通して受信された外部DS1に基づく基準であってよい。同期測定は、ネットワークの周波数オフセットがDS1の副フレームの追加又は欠失である”スリップ”に帰着し得るという理由から、重要である。もし全てのクロック及び信号遅延が完全に安定であったなら、電話網のタイミングは問題にはならないだろう。その時は、それら全てが同一速度で動作するためにはクロックについての初期校正だけが必要であろう。電話網は、漠然とタイミング障害を免れて同一速度で動作するであろう。しかし、物理的装置は完全ではなく、従って同期技術が用いられるのである。しかし、現在知られている同期法をもってしても、周波数オフセットは、依然として問題を起こすといっても差し支えない。従って、監視機能がネットワークにおけるスリップの発生を正確に且つ迅速に予測することは、大切な長所であろう。また、二方向経路が相互に又は外部基準と同期しているかどうかを決めるために、選択したDS1信号の2つの方向を比較することも望ましいことであろう。さらに、特定の時間中における許容数のスリップに対してしきい値レベルを確立する必要性、及びしきい値を上回る時に適切な行動をとり得るネットワーク管理センターに自律警報メッセージを送る必要性が現存している。性能監視は、二方向の又はDS3の回路又はチャネル及び通常DS2s及びDS1sとして知られているそれらの構成準回路の全てを通して実行される。これらのDS3、D S2及びDS1の回路は、DS3当り７つのDS2s及びDS2当たり４つのDS1sを有する階層構造の形でネットワークに編制される。Bellcore TR-TSY-833及びANSI TlM1.39 １規定に従い、各回路はいくつかのネットワーク妨害条件に対して監視される。妨害は、サービス損失を招来する故障となり、もしくは質低下状態を招く欠陥となり得る。これらの妨害には、信号損失（LOS）、フレーム損失（LOF）、警報表示信号（AIS）、イエロー警報、等があり、Bellcore TL1のプロトコルを使って、自律事象として制御動作支援システム（OSS）に典型的には9600ボー（baud）リンクを介して発せられるものである。 DS3レベルの妨害の場合、従属の又は局所回路が故障する確率が非常に高くなる。このシナリオでは、埋め込んだDS2及びDS1回路からのおびただしい量の”過剰”情報は、0SSへ向かう自律事象の血液の形で生成されるという可能性を有する。本質的に、この構成情報は、最高レベルの欠陥だけが係わるのでほとんど価値がない。故障を識別する上で最も妥当な情報をOSSに供給するためには、より上位（DS3又はDS2）のレベルの故障の場合に発せられる過剰情報量を減らす階層フィルタリング機構は、大いに有用であろう。従って、稼動中のDS3ライン及び経路に本質的に透明であるシステムを使用するDS3の監視及び試験に関する必要性があり、それは非割り込み（non-intrusive ）の監視及び性能モニタリングをもたらすもので、必要なとき割り込み試験アクセスを提供でき且つDS3の監視及び試験アクセスを要するあらゆる箇所に設置するのに十分な経済性を有する。また、DS3ネットワークの運用についての情報に通じた決定をなすために、ネットワーク管理者がDS3フォーマットに埋め込んだ包括的性能データにアクセスする必要性もある。発明の概要本願発明は、会社が彼らの高速電気通信網を効率よく管理するのを支援するための統合したアクセス、性能モニタリング及び試験システムを提供するものである。アクセスシステムによって、電話会社はサービスに影響する停止が起こる以前にサービス品質の低下を確認し、彼らのネットワーク管理センターからの全回路の性能を連続的に監視することが可能となる。システムを通過する全てのDS3 信号は、Bellcoreの伝送要件によって規定された性能指標に関してモニタされる。現在好まれるアクセスシステムは、警報信号を伝送しない限り10マイクロ秒未満の絶対遅延の単射を除いて本質的にはDS3ネットワークに透明である。そのシステムは、前述の任意の回路での発信情報をDS3の他の回路での伝送に影響させずに伝送することによりDS3に埋め込んだ回路と相互作用する。本願発明の一様相では、複数の局所通信チャネルを有する信号用の保守システムがあり、そのシステムは、信号受信装置、１つ以上のチャネル群の何れかに同時にアクセスする装置、及びアクセスしたチャネルを性能監視する装置から構成される。発明の他の様相では、局所チャネルを有する信号に対する性能監視システムがあり、そのシステムは、局所チャネルへのアクセスをもたらすための共用資源、信号に複数の多重化チャネルを有するチャネルを連続的に監視する装置、及びそのチャネルと同時に多重化されたチャネル群を連続的に監視する装置から構成される。発明の他の様相では、１つ以上の信号に埋め込んだ複数のチャネル間の相対同期を測定するシステムがあり、そのシステムは、各局所チャネルが複数ビットから成る局所チャネル群に同時にアクセスするための装置、アクセスした局所チャネルにおけるビットをカウントするための装置、及びその局所チャネルの１つにおけるビットカウント数をその局所チャネルの他のビットカウント数と比較するための装置から構成される。発明の他の様相では、１つの信号の１組のチャネル群の同期を測定する方法があり、その方法は、各チャネルの周波数を測定する操作と、各チャネルの周波数を比較して１つ以上の相対周波数の測定値を得る操作とから成る。さらに発明の他の様相では、１つの信号の１組のチャネル群から内部基準を順応するよう選択する方法があり、その方法は、チャネル群のプールを選択する操作と、他の全てのチャネルに関する周波数測定結果を正規化するためにそのプールから基準チャネルを選ぶ操作と、基準チャネルと比較してその信号の各チャネルの周波数を測定する操作とを含む。本願発明の他の様相では、複数の局所チャネルを有するチャネルについて性能監視と試験を相関させるためのシステムがあり、チャネルの妨害を検出する装置と、局所チャネル群の１つにおける妨害を検出する装置と、チャネルの妨害を局所チャネル群の妨害と相関させる装置と、局所チャネル群の妨害がチャネルの妨害と相関する時に局所チャネル群の妨害の警報を封鎖する手段を含む妨害に対して警報を発する装置から構成される。図面の簡単な説明図１は、本願発明によってアクセスされる電話網に用いられる北米ディジタル階層の線図であり；図２は、模範的な簡略化ネットワークモデルのブロック図であり；図３は、統合転送アクセスユニット（ITAUs）として示される本願発明の１組のDS3信号アクセスシステムを有する模範的な簡略化ネットワークモデルのブロック図であり；図４は、本願発明による現在望まれるアクセスシステム・アーキテクチャの機能的ブロック図であり；図５は、図４に示すアクセスシステムのシステムブロック図であり；図６は、図６に示すDS3のインタフェースモジュールのブロック図であり；図７は、図４及び５に示すアクセスシステムの動作フローチャートであり；図８は、図６に示すドロップ・インサート（DAI）回路の入出力（I/O）線図であり；図９は、図８に示すDAI回路の高レベルブロック図であり；図10aは、図８に示すDAI回路の詳細ブロック図であり；図10bは、図10aに示すDAI M23多重分離副回路のブロック図であり；図10cは、図10aに示すDAI M12多重分離副回路のブロック図であり；図10dは、図10aに示すDAI DS1モニタ副回路のブロック図であり；図10eは、図10aに示すDAI再結合器副回路のブロック図であり；図10fは、図10aに示すDAIプロセッサ・インタフェース副回路のブロック図であり；図11は、図10eに示すDAI再結合器の疑似DS2挿入部分のブロック図であり；図12は、図１に示すDS3レベルに対するDS3フレーム指示フォマットの線図であり；図13は、図１に示すDS3レベルに対するDS3付加ビットの線図であり；図14は、図１に示すDS3レベルに対するDS3 C-ビットパリティ付加ビットの線図であり；図15aは、図10bに示すDAI M23Demuxの先見枠組み部分のブロック図であり、図15bは、図15aのピラミッド・シフトレジスタに関する線図であり；図16は、図４に示すアクセスシステムの一部分の機能的ブロック図であり；図17は、図５に示すパルス符号変調（PCM）ハイウェイのブロック図であり；図18は、１組のPCMハイウェイ・タイムスロットのタイミング／ビットフォマット線図であり；図19は、図18に示す２つのタイムスロットの明細を与えるPCMハイウェイ転送状態タイミングのタイミング／ビットフォマット線図であり；図20は、図６に示す非同期タイムスロット中継（TSI）回路の入出力（I/O）線図であり；図21aは、図20に示す非同期TSI回路のトップレベルのブロック図であり；図21bは、図21aに示すTSI機能データリンク（FDL）副回路のブロック図であり；図21cは、図21aに示すTSI周波数カウンタ副回路のブロック図であり；図21dは、図21aに示すTSI低速ハンドラ副回路のブロック図であり；図22は、TSIとDAI間のインタフェースのタイミング線図であり；図23は、図６に示す機能データリンク（FDL）マイクロコントローラ・インタフェースのブロック図であり；図24は、図23に示すTSI FDLハンドラ論理のブロック図であり；図25は、図23及び24に関連してFDLインタフェース・タイミングのタイミング図であり；図26は、図５に示す１対のDS3インタフェース・モジュールのDS3データ経路のブロック図であり；図27は、図５に示すDS3モニタ・モジュールを含む、アクセスシステムのDS3保護のブロック図であり；図28は、図10aに示すDAI回路のビット対ビット比較部分のブロック図であり；図29は、図６に示すDS3線形インタフェース（LI）回路のDS3データ経路遅延調整部分のブロック図であり；図30a及び30bは、制御スリップの前後のT1ビット・シーケンスを説明するものであり；図31は、図１に示すDS1レベルに対するDS1スーパフレーム・フォマットの線図であり；図32は、基準クロック経路を含む、図４に示すアクセスシステムのシステムブロック図であり；図33は、図32に示す管理プロセッサ・モジュールによって実行される自動探索基準選択シーケンスのフローチャートであり；図34は、図４及び５に示すアクセスシステムの事象及び性能監視階層フィルタリング処理の高レベル・ブロック図であり；図35は、図34に示す警報相関及びフィルタ処理に対応する警報当りの走査シーケンスのフローチャートであり；そして図36は、図34に示す警報相関及びフィルタ処理に対応する回路当りの走査シーケンスのフローチャートである。好ましい実施例の詳細な説明図面全体を通じて、同等の部品には同じ参照番号が用いるものとする。便宜上、以下の説明は次の主要な６セクションに分けて概説するものとする。即ち、システムの概観、ＤＳ３ドロップ及びインサート（ＤＡＩ）回路、非同期タイムスロット相互接続（ＴＳＩ）回路、保護パス（通路）、相対同期化、及び、警報の相互関係である。Ｉ．システムの概観図３に示すように、統合移送アクセスユニット（ＩＴＡＵ）とも呼ばれるＤＳ３信号アクセス、モニタ、及び、テストシステム１７０は、ＲｅｇｉｏｎａｌＢｅｌｌＯｐｅｒａｔｉｎｇ社（ＲＢＯＣ）、及び、長距離キャリアのファイバ光およびマイクロ波無線伝送システムの必須部品として、設置される。図２に示す簡素化されたネットワークモデル１２０は、ネットワークモデル１６８に例として示す数箇所にＤＳ３信号アクセスシステム１７０を追加することによって図３に示すように強化される。中央局１５２において、ＤＳ１信号１３２は、Ｍ１／３マルデム１４６により、アクセスシステム１７０ａ用入力になるＤＳ３信号１３４に多重化される。アクセスシステム１７０は、１つのＤＳ３信号から最大９６のＤＳ３信号までの範囲に亙って、入力として受け入れ可能であり、出力ＤＳ３信号の個数は入力信号の個数と同じである。実際、アクセスシステム１７０は、双方向性であり、そして、２方向音声またはデータ通信を扱うためにネットワーク自体が双方向性である。ＤＳ３レベルライン１３４’を含むアクセスシステム１７０ａ出力は、キャリアＡにより、光波輸移送マルチプレクサ１２２を用いて、ライン１３６上のファイバ光信号に結合するか、或いは、その代わりに、中央局１５４に送信されるべき他の既知の手段をもちいて、マイクロ波信号に結合される。中央局１５４において、例えば、キャリアＡは、デマルチプレックサ１２２を介し、てファイバ光信号１３６を、別のアクセスシステム１７０ｂへの入力として用いられる多重ＤＳ３レベル信号に非多重化する。同様に、キャリアＢ、及び、キャリアＣは、ＤＳ３レベル信号を、それぞれ、アクセスシステム１７０ｃ、及び、１７０ｄに供給することができる。３つのアクセスシステム１７０ｂ、１７０ｃ、及び、１７０ｄの出力は、点１５８において相互接続される。最後のアクセスシステム１７０ｅは、中央電話局１５６内に示すように、キャリアＣとキャリアＤとの間に取り付けられる。ＤＳ３レートにおいてインタフェースすることにより、アクセスシステム１７０は、ＤＳ３データを再生することが可能であり、そして、以下に説明するように高い信頼性を保証するために、保護パス計画を用いて、１対１保護が可能である。アクセスシステム１７０を通ることに起因する遅延は公称値（１０マイクロセカンド未満）であり、従って、図３に示すように、システムは、終端間ＤＳ３パス遅延に対して殆ど影響を及ぼすことなしに複数のネットワークロケーション（場所）において使用可能である。アクセスシステム１７０は、ＤＳ３チャネル１４６及び全ての埋め込みＤＳ１回路１３２を監視する連続的性能を提供する。埋め込みメンテナンス（保守整備）システムとして、性能情報は、データ崩壊を引き起こすことなしに、監視され、そして、収集される。アクセスシステム１７０は、他のチャネルへのサービス崩壊を引き起こすことなく、即ち、ヒットレスアクセスとして、ＤＳ３ビットストリーム内の任意の埋め込みチャネルへのアクセスを提供する。アクセスシステム１７０は、高容量デジタルサービス（ＨＩＣＡＰ）または、ＨＣＤＳ）テスト用多重ＤＳＩ信号；音声周波数（ＶＦ）、デジタルデータサービス（ＤＤＳ）、及び、信号発信のテスト及び測定を行うための多重埋め込みＤＳ０、及び、サブレートチャネル、及び、テストアクセスダイグループ（ＴＡＤ）、及び、ファシリティアクセスダイグループ（ＦＡＤ）のためのＤＳ１及びＤＳ０職人（コラフトパースン）インタフェースへの同時ヒットレスアクセスをサポートする。サブレートチャネルは、例えばモデムのようなデータアプリケーション用としてのＤＳ０ＤＤＳネットワークのサブチャネルである。使用するデータレートに応じて、サブレートＤＳ０Ａは１つのサブカスタマを持つことが可能であり、他方、サブレートＤＳ０Ｂは複数のカスタマを持つことができる。例えばキャリア１２２、１２４、１２６、及び、１２８のような移送キャリアは、アクセスシステム１７０をネットワーク内の任意の場所に自由に置くことができる。アクセスシステム１７０の応用としては、特殊サービス及びＤＤＳハブを対象とする２つのキャリアの間の境界における使用、及び、有人、無人、或いは、遠隔電話局における使用が含まれる。アクセスシステム１７０との管理センタインタフェースは、以下において説明するように、産業標準オペレーション支援システム通信プロトコルを介して提供される。オペレーション支援システム（ＯＳＳ）は、オペレーションシステム（ＯＳ）とも呼ばれる。図４は、現時点において好ましいとされるアクセスシステム１７０のアーキテクチャを示す機能ブロック図である。本発明のアクセスシステム１７０は、ＤＳ３及び埋め込みＤＳ１チャネルを監視する連続的な非侵入的性能；要求に応じてＤＳ０及び埋め込みチャネルの非侵入的性能；多重化されたＤＳ１、ＤＳ０、及び、サブレートチャネルへのヒットレスアクセス；ＤＳ１、ＤＳ０、及び、サブレートチャネルの侵入的或いは非侵入的なテスト；及び、報告、及び、制御のためのＯＳインタフェースを提供するために、４８の双方向性ＤＳ３信号、または、９６の例えば、ライン１３４を介して供給されるＤＳ３のような一方向性ＤＳ３信号にインライン接続する。一般に、性能監視機能は、注目に値するイベントを記憶し、そして、例えばエラーレートのような統計値を計算する。アクセスシステム１７０によりＤＳ３レベルにおいて監視されるパラメータ及びイベントに含まれる項目には、特に、フレームフォーマット、バイポーラ（二極式）侵害（ＢＰＶ）、及び、信号喪失（ＬＯＳ）が含まれる。例えばフレームフォーマット状態、Ｆビットエラーカウント、及び、フレームパリティエラーカウントを含むＤＳ３レベル統計結果は、記憶され、そして、報告される。同様に、ＤＳ１レベル性能監視および統計、及び、ＴＡＤ／ＦＡＤ性能監視は、システム１７０によってメモリに記憶される。更に、アクセスシステム１７０は、サービス前テスト、故障の確認或いは故障の隔離、及び、修理の確認を支援する形において、全てのＤＳ１、ＤＳ０、及び、サブレートチャネルへのヒットレスモニタ又はスプリットアクセスを提供する。モニタアクセスは、混乱を起こすことなくシステムを通過する際に、アクセスされたチャネルをシステム１７０が「聞く」ことを可能にする。モニタアクセスを確立すること、或いは、破壊することは、チャネル、或いは、ビットストリームの他の構成要素にとって、崩壊を引き起こす原因にはならない。スプリットアクセスは、チャネルの正常通路を破壊しそして、各方向から受信したデータは、出送信チャネルに挿入されたデータを有する。最後に、アクセスシステム１７０は、システムを通る同一情報の伝達に影響を及ぼすことなしに、受信されたＤＳ３及びＤＳ１ビットストリームからＤＳ１、ＤＳ０、及び、サブレートチャネルを抽出するための非侵入的テスト能力を提供する。侵入的テストは、出ＤＳ１、ＤＳ０、及び、ＤＳ３ビットストリームに埋め込まれたサブレートチャネルへの情報記入を可能にする。例えば、侵入的テストは、ＨＣＤＳ及びＤＤＳ再構成コマンド、ルーピングコマンド、テストパターン及び音声周波数テストトーン、及び、例えばＰ／ＡＲのために必要な波形のような複雑な波形を含む。再度、図４において、ライン１３４において受信されたＤＳ３信号は、同じデジタル情報を有するＤＳ３信号を出力する受信機または再生機（リジェネレータ）１７２を介して供給され、次に、コンバイナ１７４と通り、そして、送信機または、再生機１７６を通って供給される。閉じた状態で図示される一次パスリレー１７８は、ＤＳ３信号が、出力ライン１３４’を通ってこの一次パスから出力されることを可能にする。同時に、入来ＤＳ３信号は、２つの再生機１７２’、１７６’を通って供給されるが、しかし、保護パスリレー１７８’と呼ばれる二次リレーは開いているので、この保護パスがそのＤＳ３信号を出力ライン１３４に供給することを防止する。以下において更に説明されるように、リレー１７８、１７８’は、協同作動し、２つのパス（通路）のうちの１つからの信号を出力ライン１３４’に供給し、従って、ＤＳ３信号がアクセスシステム１７０を通ってフェールセーフトランスミッション（伝達）されることを可能にする。既に説明したように、アクセスシステムの性能監視機能は一次パスからのＤＳ３信号を受け取る１８０において図４に示される機能ブロックに導入される。アクセス及びテスト機能は、一次パスからのＤＳ３信号を、埋め込まれたチャネルデータを１つ又は複数のＤＳ１テスト資源１８４、または、ＤＳ０テスト資源１８６に選択的にルートするＤＳ１／ＤＳＯルータ１８２に供給することによって達成される。ＤＳ１及びＤＳ０テストシステムは周知であるので、テスト資源１８４、１８６の機能については、ここでは、これ以上説明しないこととする。ＤＳ１信号を伝達するためのＴＡＤ／ＦＡＤインタフェースライン１８８は、遠隔テストユニットとして、或いは、外部のテスト装置によって入来ＤＳ３信号から非多重化されたビットストリームのための１つのローカルテストユニットとして、アクセスシステム１７０が使用できるように、ルータ１８２に接続される。ビットの重ね書きを必要とするテストはルータ１８２を介してコンバイナ１７４にデータを伝達し、ここにおいて、ビットは選択的にＤＳ３信号に重ね書きされることに注意されたい。性能監視、アクセス、及び、テストは、高レベルデータリンク制御（ＭＤＬＣ）バス、或いは、性能モニタ１８０、ＤＳ１／ＤＳ０ルータ１８２、及び、ＤＳ１、及び、ＤＳ０テスト資源１８４、１８６に接続されたリンク１９２を介してシステムコントローラ１９０によって制御される。更に、システムコントローラ１９０は、遠隔場所からの制御のためにライン１９６を通ってＯＳ（図示せず）への通信を提供するユーザーインタフェースサブシステム１９４と交信する。ユーザーインタフェースは、一般に、現代の機械化されたシステム、または、プログラム文書化システム（ＰＤＳ）フォーマットによって用いられるトランザクション言語１（ＴＬ１）において送信されたメッセージを解読する。マンマシン言語（ＭＭＬ）は、技巧専門家とインターフェイスするために使われる。従って、例えばＢｅｌｌＳｏｕｔｈのようなローカル（市内）電話会社、或いは、例えばＭＣＩのような交換キャリアは、本発明のアクセスシステム１７０を用いてＤＳ３、及び、埋め込みチャネルへの即刻アクセスが可能である。図５は、現時点において好ましいアクセスアクセスシステム１７０のシステム構成図である。アクセスシステム１７０は、モニタ、アクセス、及び、テスト機能を金属製品の３つのシェルフ（棚）を有する１つのシステムに統合する。４８のＤＳ３をサポートする完全に構成されたアクセスシステム１７０は２つの装置ベイ内に格納され、各ベイは５つのシェルフをサプートする、即ち、１つの管理シェルフ２００、８つの高速インタフェースシェルフ２０２、及び、１つのテスト資源シェルフ棚２０４である。アクセスシステム１７０は、電話局環境における動作用に設計されている。アクセスシステム１７０は設計上はモジュール式であり、展開するとネットワークをサポートし、そして、ハードウェア及びソフトウェア能力の容易な統合を可能にする。各ハードウェアモジュールは、以下に説明するように、中央管理プロセッサ１９０にデータ収集、制御、及び、通信を供給するプロセッサコンプレックス（複合体）を有する。アクセスシステム１７０の設計は、ネットワークお保守整備要素の追加によってネットワークの信頼度を低下させてはならないと言う哲学に基づく。この目標を達成するために、アクセスシステム１７０は、その回路及びソフトウェアの機能性を注意深く監視する。アクセスシステム１７０は、システムにネットワーク信頼性に関する工業的目標を実質的に越えさせるような程度の冗長性によって保護されている。アクセスシステム１７０の信頼度を更に高めるために、各ＤＳ３パス（通路）は、一対一の冗長性を提供するバイパスリピータ（中継器）によって保護され、アクセスシステム１７０を通る正常なパス（通路）が幾つかの厳しい内部診断テストのうちのいずれかに合格出しなかった場合には、リピータが自動的にサービス状態に切り替えられる。管理シェルフ（棚）図５に示すように、管理シェルフ２００は、中央演算エレメント及び、メモリ記憶資源を有する。更に、このシェルフ（棚）は、シェルフ間交信、及び、サポートおよび管理センタとの交信のための資源を提供する。内部交信は、多重直列通信プロトコル「電子産業協会（ＥＩＡ）２３２」及び「ＥＩＡ４２３」による。外部インタフェース言語フォーマットは、ＴＬ１、ＰＤＳ、及び、ＭＭＬを含む。管理シェルフ２００は、可聴、可視、遠隔測定並びにディスプレイを含むシステム生成オフィスアラームの供給源（ソース）である。管理シェルフ２００は、以下に示すように、４つのハードウェアモジュールを有する。管理プロセッサモジュール１９０は、中央システムコントローラであり、ＨＤＬＣリンク１９２を介してシェルフ間交信、及び、以下に説明する通信プロセッサモジュールを１９４を介して外部インタフェースとの通信を提供する。管理プロセッサモジュールは、内部システム制御のための直列インタフェースを用いる、即ち、例えばハードディスクドライブ（図示せず）のような周辺装置の制御のための小型コンピュータシステムインタフェース（ＳＣＳＩ）インタフェース２０８、及び、他のＶＮＥ標準モジュールと交信するためのＶｅｒｓａＭｏｄｕｌｅＥｕｒｏｃａｒｄ（ＶＭＥ）データバスインタフェース２１０である。ＳＣＳＩインタフェース２０８は、管理プロセッサモジュール１９０を周辺サブシステム２１２に接続し、そして、ＶＭＥインタフェースは、モジュール１９０を通信プロセッサモジュール１９４及びオフィスアラームインタフェースモジュール２１４に接続する。周辺サブシステム２１２は、１．４４メガバイのトフロッピーディスクドライブ、１０５メガバイトのハードディスクドライブ、６０メガバイトの任意装備（オプション）のテープドライブ、及び、図５には一切図示されていない周辺モジュールを有する。これらの部品は、監視データを記憶し、そして、レコードユーザーの活動を記録する。通信プロセッサモジュール１９４は、外部のオペレーションズシステム（ＯＳ）、または、テストシステム制御センタ（図示せず）に通信インタフェース１９６を提供する。インタフェースはＴＬ１又はＰＤＳを介する。電気プロトコルは、直列「ＥＩＡ２３２」、または、「ＥＩＡ４２３」である。クラフトインタフェースは、ユーザーの友好オーバレイを用いるＭＭＬである。システムに対して外部の他の通信１９６’は、国際電信電話諮問委員会（ＣＣＩＴＴ）規格Ｘ．２５に基づく直列インタフェース電気プロトコルを用いて、ＴＬ１及びＰＤＳにより行われる。オフィスアラームインタフェースモジュール２１４は、重要、主要、そして、些細なオフィスアラーム用に、可聴２１６ａ、視覚的２１６ｂ、及び、遠隔測定２１６ｃアラームを生成し、更に、ビルディング統合タイミングソース（ＢＩＴＳ）クロック（図示せず）に基づくＤＳ１を受信して変換し、内部同期のためのクロック及びフレームを提供する。ＢＩＴＳクロックは、中央電話局全体ののためのクロック基準である。高速インタフェースシェルフ各高速インタフェースシェルフ（棚）２０２は、最大６つまでの双方向性ＤＳ３信号ライン１３４とインターフェイスする能力をサポートする。システム当たり合計４８のＤＳ３をサポートするために、８つまでのシェルフが装備可能である。各ＤＳ３パス（通路）１３４には、一対一防護が提供されている。ＤＳ３及びＤＳ１パラメータ、ＤＳ１及び全ての埋め込みＤＳ０チャネルへのヒットレスアクセス、及び、ＤＳ３ビットストリームに対するＤＳ１及びＤＳ０チャネルのドロップ及びインサートのＤＳ３レートにおける連続的な性能監視が提供される。プロプラエタリ（所有権主張可能）にフォーマットされた利用可能なＤＳ１データ用として、ＨＣＤＳテスト能力が備えられる。フォーマットされたＤＳ０データは、テストのために、ＰＣＭハイウェイ２２０経由で、テスト資源シェルフ２０４まで移送可能である。次に説明するように、高速インタフェースシェルフ２０２は、４つのハードウェアモジュールを有する。１組のＤＳ３インタフェースモジュール（図５には２つのモジュールを示す）１７１および１７１’は、デジタルＤＳ３ビットストリーム１３４うインターフェイスし、そして、ＤＳ３を部分ＤＳ１、ＤＳ０、及び、サブレートチャネルにデマルチプレックス（非多重化）するための資源を提供する。ＤＳ３インターフェイスモジュール１７１及び１７１’ＰＣＭハイウェイ２２０を経てシェルフモニタモジュール２３２及びＤＳ３モニタモジュール２２４に接続される。ＤＳ３インタフェースモジュールは、ＤＳ１、ＤＳ０、及び、サブレートデジタルレベルにおけるドロップ及びインサート入能力により、ＤＳ３再生回路をサポートする。完全なフレーミング及び連続的性能監視情報は、ＤＳ３及びＤＳ１レベルにおいて収集され、そして、報告される。モジュール１７１はＤＳ３保護及び再生回路を有し、隣接モジュール１７１’のＤＳ３ビットストリームに対して一対一の次カード保護を提供する。シェルフモニタモジュール２３２は、ＨＤＬＣリンク１９２を用いて、ＤＳ３インタフェースモジュール１７１及び１７１’、ＤＳ３モニタモジュール２２４及びＤＳ１アクセス及びテストモジュール１８４を相互接続する。シェルフモニタモジュール２３２は、ＨＤＬＣリンク１９２を介して管理プロセッサ１９０へのイントラシェルフ通信インタフェースとして機能する。更に、モジュール２３２は、ＰＣＭハイウエイ２２０経由で、テスト資源シェルフ２０４上のシェルフモニタモジュール２３２’へ接続される。シェルフモニタモジュール２３２は、再タイミング、バッファリング、及び、差をデータ及び制御ラインの単一終終了変換に対する微分を提供する。ＤＳ３モニタモジュール２２４は、モニタバス２２６及び２２６’を経て、各々、ＤＳ３インタフェースモジュール１７１及び１７１’へ接続される。ＤＳ３モニタモジュール２２４は、ビットの比較用として１つのビットを用いることによりＤＳ３インタフェースモジュール１７１及び１７１’の故障管理を行う。エラー状況は、ＨＤＬＣリンク１９２を用いて報告される。ＤＳ１アクセス／テストモジュール１８４は、疑似ＤＳ２（ＰＤＳ２）バス２３０経由でＤＳ３インタフェースモジュール１７１及び１７１’に接続される。同様に、モジュール１８４は、ＰＤＳ２バス２３０（リンクは図示せず）経由でＤＳ３モニタ２２４へ接続される。ＤＳ１アクセス／テストモジュール１８４は、埋め込みＤＳ１にＨＣＤＳテストを提供する。このモジュールは２つのＤＳ１チャネルの同時ＨＣＤＳテストをサポートする。ＤＳ１チャネルは、疑似ＤＳ１（ＰＤＳ１）バス２３４を経て、テストのために、テスト資源シェルフ２０４にルート可能である。高速インタフェースシェルフ２０２当たり１つのＤＳ１アクセス／テストモジュールが用いられる。テスト資源シェルフテスト資源シェルフ２０４は、ＤＳ１、及び、ＤＳ０及びサブＤＳ０テストの全範囲に対してテスト資源機能性をサポートする。同様に、ＴＡＤ１８８及びＦＡＤ１８８’ポートは、ＤＳ１アクセスを介して、ＤＳ１及びＤＳ０をテストするためのインタフェースを提供する。次に説明するように、テスト資源シェルフ２０４は４つのモジュールを有する。ＤＳ１インタフェースモジュール２３８は、ＴＡＤ或いはＦＡＤポートのいずれかとして構成可能なＤＳ１レートにおいてアクセスシステムネットワークインタフェースを提供する。ＴＡＤインターフェイス１８８として、ＤＳ１インタフェースモジュール２３８は、入来ＤＳ１チャネル非多重化し、そして、テスト用として選定されたＤＳ０回路を抽出する。ＦＡＤインターフェイス１８８’として構成された場合、このモジュール２３８は、完全なＤＳ１ファシリティを受信し、送信し、そして、ループする。ＦＡＤを介して入力されたＤＳ１のＨＣＤＳのために、性能監視およびテストアクセス管理が、同様に提供される。ＤＳ１インタフェースモジュール２３８は、ＤＳ１アクセス及びテストモジュール１８４及び１８４’、ＤＳ０アクセス及びテストモジュール１８６、及び、シェルフモニタモジュール２３２に接続される。ＤＳ１アクセス／テストモジュール１８４’は、埋め込まれたＤＳ１にＨＣＤＳテストを提供する。このモジュールは２つのＤＳ１チャネルの同時ＨＣＤＳテストをサポートする。ＤＳ０アクセス／テストモジュール１８６は、ＤＤＳ、及び、ＤＳ０およびＤＳ３またはＤＳ１ビットストリームに埋め込まれたサブレートチャネルのＶＦテストのために、ディジタル信号処理（ＤＳＰ）を組み込む。各モジュールは６つまでの同時テストをサポートする。シェルフモニタモジュール２３２’は、イントラシェルフ通信インタフェースとして役立ち、そして、データ及び制御ラインの単一終端変換に対して再タイミング、バッファリング、及び、微分機能を提供する。ＤＳ３インタフェースモジュール図６は、アクセスシステム１７０において、ＤＳ３モジュールとも呼ばれる、ＤＳ３インタフェースモジュール１７１に関する構成図である。各ＤＳ３モジュール１７１は、１つの単一ＤＳ３信号１３４に対して完全な受信および送信機能を提供する。アクセスシステム１７０は、４８の完全ＤＳ３用サービスを提供する最大９６までのＤＳ３モジュール用キャパシティを提供する。一対一保護計画は、ＤＳ３モジュールペア１７１及び１７１’の隣接ＤＳ３モジュール用の冗長通路を有する各ＤＳ３モジュールによって実現される。ＤＳ３モジュールは、ＤＳ３からＤＳ０Ｂまでの全てのレートにおいて、ドロップ及びインサート能力を提供する。特に、４つまでのＤＳ０Ｂまでサブレートチャネルまたは２４までの完全ＤＳ０チャネルが、ＤＳ１ｓ又はＤＳ２ｓの入来源に関する一切の制約条件なしに挿入可能である。全ての挿入はヒットレスであり、その結果、挿入の開始、挿入期間中、或いは、挿入終了に際して、他のチャネルに一切影響を及ぼさない。更に、ＤＳ３モジュールは、ＤＳ２ビットのドロップ及びインサート機能を提供する。個々のＤＳ１チャネル１３２を含む全ＤＳ２ビットストリーム又はビットストリームの任意の部分集合のいずれかには重ね書き可能である。ＤＳ３制御ビットの重ね書きに関しても同様に能力がある。全ての挿入はＤＳ３レートで行われるので、挿入されないあらゆるビットは、影響を受けないモジュールを簡単に通過する。更に、ＤＳ３モジュール１７１は、ＤＳ３信号１３４’、７つの埋め込まれた全てのＤＳ２、及び、２８全ての埋め込まれたＤＳ１１３２の性能を絶えず監視する。サポートされる様々なフレームフォーマットには、ＤＳ３レートにおけるＣ‐ビットパリティ、スーパーフレーム（ＳＦ）、拡張されたスーパーフレーム（ＥＳＦ）、Ｔ１データマルチプレクサ（Ｔ１ＤＭ）、及び、ＤＳ１レートにおけるＳＬＣ−９６が含まれる。ＤＳ３モジュール１７１は、次のサブシステムに分類できる、即ち、ＤＡＩ回路２５０、ＴＳＩ回路２５２、ＦＤＩハンドラー２５４、ＤＳ１フレーマ２５６、保護サブシステム２５８、ＤＳ２ハンドラー２６０、及び、そのエキステンション２６４に沿ったＣＰＵコンプレックス（複合体）２６２である。これらのサブシステムの各々について次に説明する。全てのＤＳ３モジュールサブシステム、及び、インタフェースの概観については、図６の構成図を参照されたい。主ＤＳ３入力１３４及び保護ＤＳ３入力２６８は、ＤＳ３アナログインタフェースブロック２７０においてＤＳ３モジュール１７０に入る。ＤＳ３アナログインタフェースブロック２７０内には、主ＤＳ３線形インタフェース（Ｌ１）回路２７２、及び、保護ＤＳ３ＬＩ回路２７２が含まれる。ＬＩ回路２７２及び２７２’は、入力信号１３４及び２６８に関してはアナログからデジタル（ＴＴＬ規格論理レベル）への変換を実施し、そして、出力信号１３４’及び２６８に関してはデジタルからのアナログレベル変換を実施する。ＤＳ３アナログインタフェースブロック２７０は、保護コントロール２５８へ接続され、更に、隣接モジュール１７１の保護コントロールへ接続される。同様に、ブロック２７０は、ＤＳ３レベルにおいて、ＤＡＩ回路２５０に双方向性接続される。ＤＡＩ回路２５０は、ＤＳ１レベルにおいて、ＤＳ１フレーマサブシステム２５６に双方向的に接続される。警報指示信号（ＡＩＳ）クロックソース２７４は、ＤＡＩ回路２５０へ供給する。更に、ＤＡＩ回路２５０は、ＤＳ２ハンドラー２６０内のＤＳ２グルーロジック２７６のブロックに双方向的に接続される。ＤＳ２グルーロジック２７６は、同じく更にバッファ２８０に接続されるＤＳ２ハンドラー２６０内の、７ｘ７交差点アレイ２７８に双方向的に接続される。バッファ２８０は、ＤＳ３モジュール１７１を離れる７つの双方向的ＤＳ２リンク２８２を提供する。同様に、ＤＳ２グルーロジック２７６は、ＴＳＩ回路２５２への双方向性接続を持ち、この回路は、更に、双方向性ＤＳ０レベルにおいてバッファ２８４に接続される。次に、バッファ２８４は、双方向性ＰＣＭハイウェイ２２０に接続される。ＴＳＩ回路２５２は、ＦＤＬハンドラー２５４への双方向性接続を持ち、ハンドラーは、標準ＣＰＵコンプレックス（複合体）２６２へ双方向的に接続される。同様に、ＨＤＬＣリンク１９２は、コンプレックス２６２への双方向性接続を持つ。ＣＰＵ複合体エキステンション２６４は、付加的Ｉ／Ｏ能力を提供するために、コンプレックス２６２と結合される。ＤＳ３モジュールサブシステム機能性について、次に説明する。ＤＡＩ回路ＤＡＩ回路２５０は、ＤＳ３並びに全ての埋め込みＤＳ２及びＤＳ１の連続的な性能監視を遂行する。更に、ＤＡＩは、ＰＤＳ２インタフェースを介して、任意のＤＳ２ビットのドロップ及びインサートをＤＳ２ハンドラー２６０に提供する。同様に、ＤＡＩ２５０は、任意のＤＳ３制御ビットのドロップ及びインサートを可能にする。第２のＤＳ３インタフェースは、次に説明するように当該ＤＳ３信号フローの確認を可能にするためのビット比較回路のための構成可能なビットと共に装備される。ＤＡＩ２５０は、次に説明するようにＤＳ３レベルにおいて、非同期マルデム）ＤＳ１／ＤＳ３（Ｍ１３）及びＣ‐ビットパリティフレームフォーマットの双方をサポートする。ＤＡＩ２５０については、「ＤＳ３ドロップ及びインサート（ＤＡＩ）回路」首題の下に後で更に詳細に説明される。非同期ＴＳＩ回路非同期ＴＳＩ回路２５２の主な機能は、ＤＳ１信号を多重化／非多重化し、そして、非同期ＤＳ０信号の交換（スイチング）及び経路指示（ルーティング）を遂行することである。ＴＳ１２５２は、最大２４までのＤＳ０チャネルに対してドロップ及びインサートをサポートする。ＴＳＩ２５２の他の機能には、周波数カウンタ、ＤＳ０Ｂサブレートハンドラー（４ＤＳ０Ｂチャネル）、ＤＳ０に関するＰＤＳ２重ね書き制御、そして、ＥＳＦフォーマットされたＤＳ１に対するファシリティデータリンク（ＦＤＬ）が含まれる。同様に、ＴＳＩ２５２は、最大２４までのＤＳ０のドロップ及びインサートを可能にすることにより、ＤＤＳ第２チャネルに対してサポートを提供する。ＴＳＩ２５２については、「非同期タイムスロット交換（ＴＳＩ）回路」の首題の下に以下に更に詳細に説明する。ファリティデータリンク（ＦＤＬ）サブシステムＤＳ３モジュール１７１は、ＴＳＩ２５２上の専用回路を介して、ＦＤＬサポートを提供し、外部のマイクロコントローラ（図２３参照）と関連して作動する。ＦＤＬは、ＥＳＦフォーマットされたＤＳ１信号に埋め込まれた４Ｋｂデータストリームである。ＴＳＩ２５２は、２８のＤＳ１の各々からＦＤＬビットを連続的に抽出し、そして、これらを内部バッファに記憶する。バッファは、各ＤＳ１当たり７つまでのＦＤＬビットを保持することが出来る。バッファのオーバフローを防止するためには、ＦＤＬマイクロコントローラ（ｕＣ）２５４は、最大７つまでのＦＤＬビットがポーリングサイクルの間に記憶されるような頻度においてＴＳＩをポーリングしなければならない。最悪の場合にも速いＤＳ１は１．７４９８ｍｓ内に７つのＦＤＬビットを生成するので、１．７ｍｓの公称ポーリングサイクルを用いれば、これが達成される。ＦＤＬｕＣ２５４は、２０ＭＨｚにおいてランする工業用標準８０５２である。８０５２は、８ＫバイトのＲＯＭ、２５６バイトのＲＡＭ、クロックオッシレータ、３つのタイマカウンタ、割込みコントローラ、及び、１．６６Ｍｂ直列ポートを有する。ＴＳＩ２５２からＦＤＬｕＣ２５４へのデータ転送を始めるためには、ＦＤＬｕＣは、ＦＤＬＤＩＲ信号を表明し、そして、最小限２マイクロセカンド待つ。これによって、ＴＳＩ２５２は記憶されているＦＤＬビットをオンラインバッファから出力バッファに移動させる。ＴＳＩ２５２の出力バッファからデータを抽出するためには、ＦＤＬｕＣ２５４は、８０５２直列ポートから２８の連続したバイト読取り動作を実施する。各バイトは、＃１によって開始し、そして、＃２８によって終了するＤＳ１チャネルに対応する。全てのＦＤＬチャネルが、わずかに異なるレートにおいてランできるので、２８のＦＤＬバイトは、有効なＦＤＬビットと同数でなくても差し支えない。各バイトに含まれる有効ＦＤＬビットの数を決定するためには、ＦＤＬｕＣは、最下位のビットにおいて開始し、そして、ゼロを含む第１ビット位置を探す。バイト内の残りの全てのビットは有効である。例えば、７つの有効なデータビットがある場合には、最下位ビット（ｌｓｂ）はゼロであり、そして、残りの７ビットは、有効なＦＤＬデータビットと解釈される。最下位ビットが１であり、そして、次のビットがゼロである場合には、６つの有効なＦＤＬビットがある。ＦＤＬｕＣ２５４は、スケジュールされるか、又は、スケジュールされないか両方の性能メッセージに関して、ＴＳＩ２５２から受け取った各４ＫｂｓのＦＤＬビットストリームを解釈する。毎秒発生するスケジュールされた性能報告メッセージに関しては、ＦＤＬｕＣ２５４は、現行秒（ｔ０）と関連した情報の１６ビット（２バイト）を抽出する。メッセージの残りの１３バイトのは廃棄される。スケジュールされないメッセージに関しては、ただ１つだけの黄色警報が認識され、他の全てのメッセージは廃棄される。標準ＣＰＵコンプレックス（複合体）２６２内にふくまれるＤＳ３モジュール６８０００プロセッサ（モトローラ社から入手可能）は、１０ｍｓ毎に、ＦＤＬｕＣ２５４から１６ビットのワードを読む。１６ビットのワードは、ＤＳ１チャネル、メッセージタイプ（スケジュール済み／未スケジュール）、及び、８０５２の内部バッファ状態を確認するために、ヘッダ情報と共に抽出されたＦＤＬメッセージを含む。同様に、６８０００は、コンフィギュレーションデータを必要とする将来のアプリケーションに関して、ＦＤｂｕＣ２５４に、８ビットの値を記入することが出来る。６８０００と８０５２との間のインタフェースは、２つの８ビット３状態バッファ、及び、１つの８ビットレジスタによって実現される。標準のＣＰＵコンプレックス２６２内の６８０００は、プログラム制御の下でＦＤＬｕＣ２５４をリセットすることが可能であり、そして、ウォッチドッグ低速クロック信号が、健全さの指示を提供するために、ｕＣから６８０００に送られる。ＤＳ１フレーミングサブシステムＤＳ３モジュール１７１は、ＳＦ、ＥＳＦ、ＴｌＤＭ、または、ＳＬＣ−９６フォーマットにおける２８全てのＤＳ１のフレーミングにサポートを提供する。ＤＳ１レベルにおけるフレーミングは、ＤＳ１フレーマサブシステム２５６内において、ＤＡＩと関連して作動する外部のマイクロコントローラによって遂行される。フレーマｕＣは、１６ＭＨｚにおいてランする８０５２（ＦＤＬｕＣ２５４と同じ）である。ＤＳＩフレーミングサブシステム２５６は、一時に１つのＤＳ１信号によって作動する。全体のＤＳ１データストリーム（７２フレームまで）は、ＤＡＩ２５０により、外部の１６ＫＸ１ＲＡＭにロードされる。次に、フレーマｕＣは、フレーミングパターンの所在を決定するために、ＲＡＭを調査する。次に、フレーマｕＣは、フレーミングパターンが発見された場所を指示するために、ＤＡＩにオフセットを供給する。ＤＡＩのＲＡＭアドレス発生機は、１４ビットのカウンタを有する。このカウンタは、或る種のグルーロジックと共に、小型の消去可能プログラム可能な論理装置（ＥＰＬＤ）、インテル５Ｃ６０／アルテラＥＰ６ＯＯとして実現されている。ＤＳ２ハンドラーサブシステムＤＳ２ハンドラーサブシステム２６０は、ＤＡＩ２５０、ＴＳＩ２５２、及び、バックプレーンとの間において流れるＤＳ２レベル信号を処理する回路を有する。ＤＡＩ２５０とＴＳＩ２５２との間のインタフェースは、疑似ＤＳ２（ＰＤＳ２）信号のグループを含む。「疑似」とは、信号はＤＳ２レートにおいてランするが、クロックは非ＤＳ１データビットの期間中間隙が設けられ、そして、全てのＤＳ１フレーミング情報が提供されると言う事実を意味する。７つのグループは、ＤＳ３に埋め込まれた７つのＤＳ２ｓを表す。ＤＡＩ２５０は、反転されたＤＳ２データストリームを直接ＴＳＩ２５２に供給する。更に、ＤＡＩ２５０は、ＤＳ２付加（オーバヘッド）ビットの位置を示すためにサイクル「ブロック」信号と共にＤＳ２クロックを送信する。クロックをブロック信号によってゲートし、その結果として、間隙のあるＤＳ２クロックをＴＳＩ２５２に供給するために外部回路が備えられる。更に、ＤＡＩ２５０は、ＤＳ２データストリーム内のＤＳ１データビット及びフレームビットの位置を特定するために使われる信号を供給する。ＤＳ２データライン上の現行ビットがどのＤＳ１と関係があるかを示すために、１つの２ビット値がＤＡＩ２５０からＴＳＩ２５２に供給されるＤＳ１マルチフレームの第１ＦビットがＤＳ２データライン上において実際に作動化されている時を示すためにＤＳ１マルチフレーム信号は、同様に、ＴＳＩに供給される。ＴＳＩ２５２は、ＴＳＩ２５２から入来するビットのうちのどのビットが出ＤＳ３データストリームに重ね書きされるべきかをＤＡＩ２５０に示すためにＤＳ２レートにおいて、重ね書き信号と共に反転データをＤＡ１２５０に送り返す。ＴＳＩ２５２の出力データ及び重ね書き信号は、これらの信号が、ＤＡＩ２５０に送られる以前に、ＤＳ２付加ビットの期間中、非作動化されるように外部回路によって処理される。交差点スイッチアレイ２７８は、ＤＡＩ２５０とバックプレーン上のＤＳ２リンク２８２との間のインタフェースとしての装備される。この方法により、ＤＡＩ２５０からの７つのＤＳ２信号のうちの任意の信号を、バックプレーン上の７つのＤＳ２リンク２８２のうちの任意のリンクに接続することができる。７つのＤＳ２の各々と関連した５つの信号は、スイッチ機能を提供するために、５つの７Ｘ７交差点アレイ２７８を必要とする。指定されたＤＳ２のための信号のグループは常に一緒にルートされるので５つ全ての交差点アレイ２７８は、作動化されている同じ交差点によって構成される。ＤＡＩ２５０から入来したＤＳ２データは、交差点アレイ２７８を通過した後で、反転バッファ２８０を通って、バックプレーンに供給される。ＤＳ２クロック及びＤＡＩ２５０から入来したフレーム信号は、７ｘ７交差点アレイ２７８を通って送られ、そして、非反転バッファ２８０’（図示せず）を通過し、バックプレーンに供給供給される。バックプレーンから入来したＤＳ２データは、ＴＳＩ２５２から入来するデータによって「オアされ（論理和され）」、そして、ＤＡＩ２５０に送られる以前に、反転され、そして、７Ｘ７交差点アレイ２７８を通って送信される。バックプレーンか入来する同伴ＤＳ２重ね書き信号は、同様に、ＴＳＩ２５２から入来するデータによって「オアされ（論理和され）」、そして、ＤＡＩ２５０に送られる以前に、７Ｘ７交差点アレイ２７８を通って送信される。交差点アレイ２７８は、ディジタル信号を扱うように設計された８Ｘ８アナログスイッチ装置（ＭｉｔｅｌＭＴ８８０９）によって実現される。ＤＳ２信号は７つのグループに配列されているので、装置の７Ｘ７部分のみが実際に用いられる。ＤＳ３保護サブシステムアクセスシステム１７０は一対一保護計画を提供する。各々の主要ＤＳ３パス（通路）１３４は、隣接DＳ３モジュール上に当該パスと関連した保護パス２６８を有する。主要パス１３４上に故障状態が発生した場合には、ＤＳ３信号は保護パス２６８に切り替えられる。故障が除かれると、信号は、メインパス１３４戻される。幾つかの条件により、保護パスへの切り替えが引き起こされる。保護コントロール２５８によるハードウエア制御の下において、停電が起きるか、或は、ＤＳ３ＬＩ回路２７２の出力が作動しない場合には、保護パス２６８への切り替えが行われる。６８０００ＣＰＵコンプレックスドッグウオッチがタイムアウトした場合には、保護パスへの切り替えが強制される。更に、ソフトウェア制御の下で、ＣＰＵは保護切り替えを強制することが出来る。更に、ＣＰＵは、隣接基板上のメインパスの保護スイッチを強制的にオフの状態にする能力を備える。保護切り替えを発生させる条件のいすれかかが除去されると、ＤＳ３信号は、再びメインパス１３４を通ってルートされる。ソフトウェアによって制御された保護スイッチを作動させる時点の決定を支援すＣＰＵは幾つかの状態信号を利用できる。これらの信号には、メインパスの非作動化、隣接ＤＳ３用メインパスの非作動化、メインパス上の信号の喪失、隣接ＤＳ３信号用保護パス上の信号の喪失、及び、隣接基板用メインパス上の信号の喪失が含まれる。保護切り替えが呼び出される場合、イベント（出来事）が次の順序で起きるように、信号のタイミングが決定される。１．保護通路リレーを閉じる。２．１５ｍｓ遅延する。３．保護通路ＤＳ３ＬＩ２７２’の作動化とメインパス（主通路）ＤＳ３ＬＩ２７２の無能化が同時に起きる。４．メインパス（主通路）リレーを開く。ＤＳ３信号がメインパスに戻される（スイッチバックされる）場合、出来事は、次の順序で起きる。１．メインパス（主通路）リレーを閉じる。２．１５ｍｓ遅延する。３．保護パスＬＩ２７２’の無能化とメインパス（主通路）ＬＩ２７２の作動化が同時に起きる。４．保護パスリレーを開く。一度、保護スイッチが呼び出されると、ＣＰＵは、メインパスＬＩ２７２出力の作動化を強制し、活動検出器が機能を回復し、そして、活動が再び検出された場合には、メインパス１３４への復帰を可能にしなければならない。メインパスＬＩ出力の作動化が再度検出された場合には、ＣＰＵは、ＬＩ出力作動化（イネイブル）の制御を放棄しなければならない（この結果として、ＬＩ出力は無能化される）。活動検出器が、活動の喪失を即座にフラグ（表示）出来ず、そして、メインパス（主通路）１３４へのスイッチバックを阻止する場合には、活動喪失検出時間を最小３０ｍｓだけ遅延させなければならない。こうすれば、メインパス（主通路）ＬＩ２７２作動化のための十分な時間（メインパスへのスイッチバック開始後１５ｍｓ）が得られる。従って、保護スイッチが再度即座に呼び出されることがなく、活動検出器は、活動化されていることを表明する前に、最大５ｍｓ遅延しなければならない。保護通路については、「保護通路」の首題の下に後で更に詳しく説明する。ＤＳ３通路遅延の調整アクセスシステム１７０におけるＤＳ３信号は、ＤＳ３ＬＩ２７２及びＤＡＩ２５０を通過する。保護切り替え画においては、ＤＳ３信号が通過する２つの並列通路が設けられる、即ち、主通路（メインパス）１３４、及び、防護通路（パス）２６８である。一方の通路に故障が起きると、ＤＳ３はもう一方の通路を通るようにルートされる（導かれる）。ネットワーク下流における混乱を最小限にするために、アクセスシステム１７０は、２つのＤＳ３通路の間で切り替えを行う場合、ヒットレス（衝撃の無い）切り替え能力を提供する。製造上の通常の許容範囲は、主通路と保護通路との間に潜在的な遅延差をもたらすので、ヒットレス切り替えは不可能である。この問題に対する対策としては、モジュールを作動させる以前に、全てのＤＳ３通路を通ることに起因する遅延が絶対基準に適合するように調節される。ＤＳ３ＬＩ２７２及び２７２’の一部を構成する遅延調整回路１１２０を図２９に示す。回路１１２０は、伝送方向に弾力のある（エラスチック）８ビット記憶装置１１２２（先入れ先出し、または、ＦＩＦＯ構造）を有する。入力ＤＳ３データは、回復されたデータクロック１１２４を用いて、弾力のある記憶装置１１２２内にクロックされる。回復されたデータクロック１１２４は、ＤＳ３ＬＩ回路（図示せす）の他の部分において４４．７３６ＭＨｚＬＣタンク回路に導かれる電流パルスを生成する信号処理回路を介して入力ＤＳ３データストリームから抽出される。タンク回路はインダクタンス及びキャパシタンスを持ち、１つの単一周波数の周りに連続的に配分された１つの周波数帯に亙って電気エネルギーを蓄えることが可能である。当該回路は、前記の１つの単一周波数に共振または同調する。出力ＤＳ３データは、電圧制御された水晶発振器（ＶＯＸＯ）１１２６によって生成される出力クロックを用いてクロックアウトされる。ＶＣＸＯ１１２６の周波数は、分散が＋／−２０ｐｐｍであるような入来データの周波数にマッチするまで自動的に調節される。自動周波数調整は、弾力のある記憶装置１１２２及びループ増幅器１１３０の状態を監視する位相コンパレータ１１２８を用いて実現される。状態信号には、半分未満充満した弾力のある記憶装置、半分以上充満した弾力のある記憶装置、最後のビットから読み取った弾力のある記憶装置、及び、最初のピットから読み取った弾力のある記憶装置が含まれる。位相コンパレータ１１２８、ループ増幅器１１３０、及び、ＶＣＸＯ１１２６は、位相ロックループ回路として一緒に用いられる。位相コンパレータ１１２８出力は、ループ増幅器１１３０に接続された平滑化されたアナログ遅延エラー信号である。ループ増幅器出力は、ＶＣＸＯ１１２６に瞬時周波数及び位相情報を提供するＤＣ制御信号である。位相コンパレータ１１２８及びループ増幅器１１３０は、弾力のある記憶装置１１２２が公称的に半分充満位置にとどまるようにＶＣＸＱ１１２６の周波数を調節する。更に、ＶＣＸＯクロック１１２６の位相は、ＤＳ３通路全体を通る遅延が厳密に９８０＋／−１ナノセカンドになるまで手動で調節される。ＶＣＸＯオフセット位相調整は、ＤＳ３モジュール１７１の製造時に、出力ＤＳ３遅延への入力が、弾力のある記憶装置において要求される公称ビット数に概略等しいことを保証するように手動で調節されるポテンショメータ１１３２によって制御される。ヒトレス（無衝撃の）保護機能は、全てのＤＳ３モジュール１７１をこの方法によって調節することにより、保証される。６８０００ＣＰＵコンプレックス再び図６において、ＤＳ３モジュール上のＣＰＵコンプレックスは、ＤＳ３モジュールに特有の機能によって必要とされるいくらかの付加的回路２６４と共に「標準ＣＰＵコンプレックス」２６２を有する。ＤＳ３モジュールに完全に含まれた「標準ＣＰＵコンプレックス」２６２は、次の項目を有する。即ち、１．クロック発生機を有する６８ＨＣ０００マイクロプロセッサ２．電気的にプログラム可能な１２８Ｋバイト読取り専用記憶装置（ＥＰＲＯＭ）３．２５６Ｋバイトフラッシュメモリ４．オートリフッレシュ付き２５６Ｋバイト疑似静的ＲＡＭ５．電気的に消去可能な２ＫバイトＰＲＯＭ（ＥＥＰＲＯＭ）６．待ち状態発生機／バスエラー発生機７．割込みコントローラ８．電源入れリセット回路９．ウォッチドッグタイマ１０．ＨＤＬＣ直列リンクコントローラ１１．多重機能Ｉ／Ｏポート − ４カウンタ − 汎用非同期受信機送信機（ＵＡＲＴ） − ８ビットＩ／Ｏポート次の条件を示すために、ＤＳ３モジュール上には４つの発光ダイオード（ＬＥＤ）が設置される。１．ユニット故障（赤）２．ＣＰＵ作動中（緑）３．ＤＳ３メインオンライン（緑）４．ＤＳ３保護オンライン（琥珀）ＣＰＵコンプレックスエキステンションＤＳ３モジュールは、標準ＣＰＵコンプレックス装備の外に付加的Ｉ／Ｏ機能を必要とする。この付加的能力は、ＣＰＵコンプレックスエキステンション２６４によって提供される。標準ＣＰＵコンプレックス２６２は利用可能な５つのＩ／Ｏラインを有する。ただし、フレーママイクロコントローラ（１状態、３制御）用として必要とされる付加的Ｉ／Ｏ、ＦＤＬマイクロコントローラ２５４（４状態、１制御）、ＤＡＩ２５０（２状態）、ＤＳ３ＬＩ保護回路（１３状態、１１制御）ＤＳ２リンク３状態イネイブル（７制御）、及び、２つの付加的発光ダイオードである。標準ＣＰＵコンプレックス２６２によって規制される条件以外には、付加的なチップ選定必要条件は一切無い。ピンを節約するために、ＤＡＩ２５０は、多重化されたアドレス／データバスを必要とする。ＤＡＩ２５０に供給する以前に６８０００アドレスの下位８ビット及びデータバスを一緒に多重化するための回路を備える。ＤＳ３モジュールインタフェースＤＳ３モジュール１７１とアクセスシステム１７０の残りの部分との間の全てのインタフェースは、１つの１４０ピンエッジコネクタを介してルートされる。一時インタフェースには、ＤＳ３インターフェイス１３４、ＰＣＭハイウェイインタフェース２２０、７つのＤＳ２インターフェイス２８２、及び、ＨＤＬＣインターフェイス１９２が含まれる。以下に説明するような幾つかの付加的インタフェースがある。ＤＳ３アナログインタフェースＤＳ３モジュールを通過するＤＳ３信号用には２つの通路がある、即ち、主通路１３４及び保護通路２６８である。全性能監視およびドロップ及びインサート機能は主通路ＤＳ３１３４用として存在し、他方、保護通路２６８は、基本的に、主通路にマッチするように挿入された遅延を伴った中継器として機能する。ＤＳ３モジュール上のＤＳ３アナログインタフェースには３つのタイプがある、即ち、線路受信機（ラインレシーバ）、線路送信機（ライントランスミッタ）、及び、モニタ出力である。線路受信機は、ＤＳ３ライン１３４から入力を取り、そして、それをＴＴＬレベルディジタル信号正クロックに変換する。線路送信機は、ＴＴＬ信号正クロックを取り、そして、それをアナログ二極式ＤＳ３信号１３４に変換する。モニタ出力は、送信機出力と同様であり、そして、バックプレーンを介してモニタカードへ送られる。ＰＣＭハイウェイインタフェースＰＣＭハイウェイインタフェース２２０は、アクセスシステム１７０全体に亙ってＤＳ０をルーティングするためのメカニズムを提供する。ＰＣＭハイウェイ２２０は、１２８タイムスロットを備え、最大１２８までの双方向性非同期ＤＳ０チャネルの伝達をサポートする。ＰＣＭハイウェイ２２０は、マスター／スレーブ様式において配列される。この場合、例えばＤＳ３モジュール１７１のようなマスターは、それぞれ３２のタイムスロットをサポートする４つのＴｘラインを介して送信し、そして、それぞれ３２のタイムスロットをサアポートする４つのＲｘラインから受信する。更に、マスターは、関連タイムスロットが現行フレーム内に有効なデータ又はスタッフデータを含むかどうかを示す付加的な送信状態ラインをドライブする。スタッフデータ及びビットスタッフィングについては、あとで説明する。例えばＤＳＰモジュールのようなＰＣＭハイウェイスレーブ装置は、Ｔｘラインから受信し、そして、Ｒｘラインに送信し、同時に、ＤＳ０タイミングを抽出するために送信状態ラインを監視する。ＰＣＭハイウェイ２２０のアービトレーション（調停機能）は、システム全体に亙って所在する種々のマスター又はスレーブ装置の間において、タイムスロットを適切に割り当てることにより、ソフトウェアによって制御される。１つの単一クロック及びフレーム同期化信号は、同期化のために、ＰＣＭハイウェイ２２０の全ての装置に供給される。正常な作動状態においては、任意の所定タイムスロット期間中、ただ１つの装置がＰＯＭハイウェイ２２０をドライブする。ただし、クロックスキュー、及び、ドライバーとレシーバのバッファ遅延の差に起因して、タイムスロット遷移の近辺において短期間（約５０ｎｓ）だけバスコンテンション（回線競合）が起きる可能性がある。このコンテンションを解決するには、ＰＯＭハイウェイ２２０による送信のためにオープンコレクタードライバー（例えば７４ＡＬＳ１００５／７４ＡＬＳ１０３５）が用いられる。オープンコレクターバッファを用いると、バッファは論理「０」の状態において電流を吸入し、そして、論理「０」の状態においては通信中でないので、コンテンションは問題ない。２つ以上のドライバーが同時に通信中である場合には、バックドライブが起きることなしに、全てノドライバーが、回線を同一の論理「０」レベルにしようと試みる。ＰＣＭハイウェイ２２０における集中化されたプルアップ抵抗器は、通話中でない回線にデフォルト論理「１」レベルを供給する。同様に、ＤＳ３モジュール１７１は、５つの送信作動化信号を出力し、そのうちの１つは４つのＴｘ回線の各々用であり、そして、１つは送信状態回線用である。これらの信号は、特定のＤＳ３モジュール１７１がＰＣＭハイウェイ２２０上の関連回線をドライブしていることを示す。図７は、好ましいアクセスシステム１７０に関する操作上の流れ図である。システムソフトウェアの第１の部分は、メッセージ駆動され、従って、状態３５０において、通信プロセッサ１９４においてＴＬ１メッセージを待つ（図５）。ＯＳリンク１９６を介してＯＳ（図示せず）から送信されたメッセージは、命令機能及び状態３５２において確認されるアクセス識別（ＡＩＤ）を含む。状態３５２までの進行過程において、命令機能は、テストコマンドが要求されたかどうかに関してチェックされ、そして、要求済みである場合には、状態３５６において、当該テストがＤＳ１、または、ＤＳ０レベルいずれのテストであるかに関して決定が行われる。ＤＳ１レベルテストが要求済みである場合には、テスト情報は、管理プロセッサ１９０に送られ、その結果、管理プロセッサは、ＨＤＬＣバス１９２を介してＤＳ３インタフェース１７１の１つ、及び、ＤＳ１テスト資源１８４の１つに通信し、ルーティング（経路指示）、及び、資源を割当てる（状態３５８、及び、３６０）。この段階において、アクセスシステム１７０は、ＤＳ１テストを始める準備が整う。状態３６２及び３６４まで継続して、アクセスシステム１７０は、ＤＡＩ回路２５０に、イネイブル（作動化）バイト及び安全バイトを送り、入力ライン１３４から受信したＤＳ３ビットストリームからの要求済みＤＳ１チャネルを非多重化する。要求されたＤＳ１チャネルは、疑似ＤＳ１バス２３４を介して、割当てられたＤＳ１テスト資源（Ａ／Ｔモジュール）１８４に送られ、状態３６６においてテストが行われる。状態３６８に移動し、テストの結果は、ＨＤＬＣバス１９２を介して管理プロセッサ１９０に送られる、ここで、テスト結果は周辺サブシステム２１２のディスクに記憶され、状態３７０において、テスト結果を含めた出力メッセージが、アクセスシステム１７０によって作られる。状態の最終シーケンスは、テスト結果をＯＳに送り返すことが必要である。管理プロセッサ１９０は、フォーマットされていない出力メッセージを通信プロセッサ１９４に伝達し、ここにおいて、メッセージはＴＬ１フォーマットにされる（状態３７２）。次に、メッセージは、出力を待って列を作り（状態３７４）、そして最終的に、状態３７６において、ＯＳリンク１９６を介してＯＳに伝達される。次に、アクセスシステム１７０は状態３７６まで戻って、他の命令メッセージを待つ。状態３５６において命令機能がＤＳ０レベルテストを要求することが決定された場合には、処理フローに別の分岐が起きる。状態３７７及び３７８において、ＰＣＭハイウェイスロット、及び、ＤＳ０マルチプレクサ／デマルチプレックサ回路は、管理プロセッサ１９０からＤＳ３インターフェイス１７１のＴＳ１回路２５２に送られた命令によって割当てられる。状態３７９に移動して、ＤＤＳサブレートテストが要求された場合には、管理プロセッサ１９０は、ＴＳ１回路２５２（状態３８０）においてＤＳ０サブレートフレーマを割当てる。次に、状態３８１−３８６は、ＤＳ０インサートは状態３８３におけるＴＳ１２５２において作動可能化されねばならないということを除けば、状態３６２−３７０と同様に実行され、そして、ＤＳ０テスト資源１８６は、ＰＣＭハイウェイ２２０を介してＤＳ０チャネルを受け取る。状態３７２から、ＤＳ０テストの結果は、ＤＳ１テスト結果と同じ方法においてＯＳに送られる。図７の状態３５４を決定するための討論に戻って、命令機能がテスト命令でない場合には、プロセッサ１９４は、命令が性能監視（ＰＭ）データ検索を要求するかどうかをテストするために状態３８７に移動する。ＰＭデータは、ＤＳ３信号並びに全ての埋め込まれたＤＳ２及びＤＳ１チャネルに関して連続ベースにおいて維持される。命令がＰＭ命令でない場合には、他の命令がチェックされ、そして、それに応じて（図示せず）処理される。ＯＳから受信された命令がＰＭ統計の検索であるものと仮定すると、状態３８８において、現行またはヒストリいずれの統計が要求されたかを決定するためのテストが行われる。現行ＰＭ統計の要請は、管理プロセッサ１９０からＤＳ３インターフェイス１７１への要請によって扱われる。次に、ＤＳ３インタフェース１７１は、メモリから現行ＰＭ統計を検索し、そして、プロセッサ１９０（状態３８９）へ送り返す。ここに、現行ＰＭ統計を含む出力メッセージが組み立てられ（状態３９０）、そして、状態３７２から進行する以前に、ＯＳに後方伝達される。一方、ヒストリＰＭ統計が要求された場合には、管理プロセッサ１９０は、周辺サブシステム２１２の部分をこうせいする（状態３９１）ディスクからＰＭ統計を検索する。ヒストリＰＭ統計を含む出力メッセージは状態３９２において組み立てられ、そして、状態３７２から進行する以前にＯＳに後方伝達される。更に、アクセスシステム１７０のソフトウェアは、ＤＳ３インターフェイス１７１（図４）において定期的に実施される性能監視（ＰＭ）プロセス３９３を含む。プロセス３９３は、ＤＡＩ回路２５０内に設置された性能監視（ＰＭ）レジスタを読むことにより状態３９４において始まる。ＰＭ統計は、蓄積され、そして、状態３９５においてオンボード半導体メモリに記憶される。状態３９６に移動して、何等かのスレショルドを超過したかどうかに関して、統計結果がテストされる。スレショルドを超過していた場合には、警報／出来事メッセージが状態３９７において組み立てられ、管理プロセッサ１９０に送られる。そして、状態３７２から進行する以前に、ＯＳに後方伝送される。スレショルドに一切到達していない場合、または、警報／出来事メッセージが既に送られた場合には、ＰＭプロセス３９３は終了する。状態３９８によって示されるように、いったん、ＰＭインタバルが満了すると、ＰＭプロセス３９３は再開される。ＩＩ．ＤＳ３ドロップ及びインサート（ＤＡＩ）回路Ａ．インタフェース図８は、ＤＡＩ回路２５０用入力／出力図である。各Ｉ／Ｏピングループについて以下に説明する。ＤＳ３プロセッサインタフェースＤＳ３プロセッサインタフェース４００は、ＤＡＩ２５０を構成することを可能にするため、及び、ＤＡＩによって報告されるために生成される状態のためにに装備される。ＤＳ３トランシーバインタフェースＤＳ３トランシーバインタフェース４０２は、ＤＳ３クロックを回復し、そして、ＤＳ３信号１３４を受信方向における２つのレール非ゼロ復帰（ＮＲＺ）データに変換し、そして、ＤＡＩからの２つのレールＮＲＺデータ及びクロックを送信方向におけるＤＳ３信号１３４’に変換するＤＳ３ラインインタフェース装置に対してＤＡＩ２５０をインタフェース可能にするために装備される。疑似ＤＳ２インタフェース疑似ＤＳ２インタフェース４０４は、ＤＳ３信号１３４におけるあらゆる情報ビットを重ね書きする能力を外部装置に対して与えるために装備される。ＤＳ１フレーマインタフェースＤＳ１フレーマインタフェース４０６は、ＤＡＩ２５０の内部ＤＳ１状態カウンタを内部的に生成された２８本の構成要素ＤＳ１チャネルに同期させる能力を外部装置に対して与えるために装備される。交互ＤＡＩインタフェース交互ＤＡＩインタフェース４０８（図８におけるシステムインタフェース４１２の一部として図示）は、西から東ＤＳ３信号内のパリティエラーに応答して東から西ＤＳ３信号に遠端ブロックエラー（ＦＥＢＥ）を挿入する能力を、交互ＤＡＩに対して、与えるために装備される。制御ビットインタフェース制御ビットインタフェース４１０（システムインターフェイス４１２の一部として図示される）は、ＤＳ３信号１３４内のあらゆる制御ビットを重ね書きする能力を外部装置に対して与えるために装備される。システムインタフェースシステムインタフェース４１２は、例えばクロック、リセット、イネーブル、電源供給、接地、及び、警報のような種々の雑信号用に装備される。Ｂ．機能性ＤＡＩ回路２５０のトップレベル構成図を図９に示す。ＤＳ３アナログインタフェース２７０（図６）からの二次ＤＳ３入力は、固定遅延４２２を通って二極式３ゼロ代用（Ｂ３ＺＳ）デコーダ４２０に供給され、そして、Ｂ３ＺＳエンコーダ４２３によって符号化された後でデコーダから出る。ＤＳ３アナログインタフェース２７０からの一次ＤＳ３入力は、Ｂ３ＺＳデコーダ４２４に供給され、そして、遅延４２２と異なる値を持つ固定遅延４２６を通る。遅延４２６に接続されたマルチプレクサ４２８は、更にＢ３ＺＳエンコーダ４２９に接続され、信号は、ここから、ＤＡＩ回路２５０を放れる。Ｂ３ＺＳデコード４２４の出力からの信号ラインは、ＤＳ３性能モニタ４３０に接続され、更に、ＤＳ３からＤＳ２までのデマルチプレックサ４３２に接続される。ＤＳ３：ＤＳ２デマルチプレックサ４３２は、７つの出力ラインを有する。図９に、そのうちの最初４３３及び最後（第７）４３３’のみを示す。第１の出力ライン４３３は、ＤＳ２性能モニタ４３４およびＤＳ２からＤＳ１までのデマルチプレックサ４３６に接続される。最後の出力ライン４３３’は、ＤＳ２性能モニタ４３４’およびＤＳ２からＤＳ１までのデマルチプレックサ４３６に接続される。ＤＡＩ回路２５０は、モニタ４３４のような７つのＤＳ２性能モニタ、及び、デマルチプレックサ４３６のような７つのＤＳ２：ＤＳ１デマルチプレクサを有する。ＤＳ２：ＤＳ１デマルチプレックサ４３６は４つの出力信号を持ち、各出力信号は、ＤＳ１性能モニタ４３８ａ−ｄに接続される。ＤＳ２：ＤＳ１デマルチプレックサ４３６’は４つの出力信号を持ち、各出力信号は、ＤＳ１性能モニタ４３８ｅ−ｈに接続される。７つのＤＳ２：ＤＳ１デマルチプレクサ４３６の各々の４つの出力信号は、ＤＳ１性能モニタ４３８に接続される。ＤＡＩ回路２５０には、合計２８のＤＳ１性能モニタを備える。ＤＡＩ回路２５０は、ＤＳ３信号及びその構成チャネルの単一方向における性能を監視する。サポートされたフレームフォマットには、Ｍ１３非同期、Ｃ-ビットパリティ、ＳＦ、ＥＳＦ、Ｔ１ＤＭ、及び、ＳＬＣ−９６が含まれる。ＤＳ３フレームフォーマットとも呼ばれるＭ１３非同期フォーマット、及び、ＤＳ３Ｃ‐ビットパリティフォーマットについては、図１２−１４と関連して以下に説明する。ＤＡＩ回路２５０は、ＤＳ２インターフェイス４０４（図８）を介してＤＳ３信号における４７０４情報ビットのうちの任意のビット、及び、制御ビットインターフェイス４１２（図８）を介してＤＳ３信号における５６の制御ビットのうちの任意のビットのドロップ及びインサートを提供する。ＤＡＩ回路２５０は、同じに構成された他のＤＡＩ回路の動作の検査、又は、ヒットレスな切り替え動作を保証するために２つのＤＳ３信号の循環配列を可能にするビット比較回路（図１０ａ、４７０）用の構成可能なビットと共に第２のデジタルＤＳ３インタフェースを提供する。図１０ａに示すように、ＤＡＩ回路の詳細レベル機能ブロック図は６つの異なる回路のサブグループに分割される。 −１．ＤＳ３データ通路４５０ −２．Ｍ２３デマックス４５２（図１０ｂ） −３．Ｍ１２デマックス４５４（図１０ｃ） −４．ＤＳ１モニタ４５６（図１０ｄ） −５．レコンバイナ４５８（図１０ｅ） −６．プロセッサインタフェース４６０（図１０ｆ）１．ＤＳ３データ通路ＤＡＩ回路２５０のＤＳ３データ通路セクション４５０は２つの回路のグループを含む。そのうちの一方は一次通路４６２用であり、いま一方は二次通路４６４用である。一次通路４６２は、ＤＳ３データ及び制御ビットを重ね書きする能力を持つ通路であり、二次通路４６４は重ね書き能力を持たない。ＤＳ３データ通路セクションにおいて行われる４つの主要機能を次に示す。 − Ｂ３ＺＳの符号化／復号 − ビット比較用ビット − ＤＳ３データ遅延 − ＤＳ３データ及び制御ビットの重ね書きａ．Ｂ３ＺＳ符号化／復号ＤＳ３レベルにおいて使われるゼロコード抑制は、電話ネットワーク技術においては周知の３ゼロの代用（Ｂ３ＺＳ）フォーマットによるバイポーラである。Ｂ３ＺＳフォーマットにおいて、３つの連続したゼロの各ブロックが除去され、そして、Ｂ０Ｖ又は００Ｖによって交換される。ここに、Ｂはバイポーラ規定に適合するパルスを表し、０はゼロ（パルスなし）であり、そして、Ｖはバイポーラ規定に違反するパルスを表す。連続するＶパルスの間のＢパルスの数が奇数であるようにＢ０Ｖ又は００Ｖが選定される。Ｂ３ＺＳデコーダ４２０及び４２４は、入来する正のレールデータ及び負のレールデータをとり、そして、情報を単一ＮＲＺチャネルに変換する。Ｂ３ＺＳエンコーダ４２３及び４２９は、単一ＮＲＺチャネルをとり、そして、情報を正レール及び負レールの２つのＮＲＺチャネルに変換する。ｂ．ビット比較用ビットビット比較回路４７０用ビットは、遅延４２２の出力、及び、遅延４２６の入力に接続される。ビット比較回路４７０用ビットは、作動中におけるＤＡＩ２５０の機能性を検査し、、そして、「ヒットレスな」切り替えを行う前に一次通路４６２、及び、二次或いは冗長通路４６４の配列を検査する能力を提供する。ビット比較回路４７０用ビットについては、図２８に関連して更に検討することとする。ｃ．ＤＳ３データ遅延ＤＳ３データ遅延回路４２２及び４２６は、個々のビットの重ね書きに際してリコンバイナ４５８によって使用されるＤＳ３ストリーム内のデータに対するポインタを計算するために、Ｍ２３デマルチプレックサ４５２及びＭ１２デマルチプレックサ４５４に対して十分な処理時間を提供する。ｄ．７：１マルチプレクサブロック７：１マルチプレクサ回路４２８は、６つの供給源のうちの任意のソースからのデータによって一次通路４６２内のＤＳ３データを重ね書きする能力をリコンバイナ４５８に提供する。このマルチプレクサ用の選定ラインは、リコンバイナによって生成される。２．Ｍ２３デマルチプレックサ図１０ｂにおいて、ＤＳ３一次データ通路４６２は、ＤＳ３からＤＳ２までのデマルチプレックサ４５２に対する主要入力である。ＤＳ３からＤＳ２デマルチプレックサ４５２内のＤＳ３性能モニタ４３０出力リコンバイナへ４５８（図１９ｅ）へ接続され、一方、図９及び１０においてＤＳ３：ＤＳ２デマルチプレックサと呼ばれるＤＳ２データ発生機４３２の出力の各々は、７つのＭ１２デマルチプレクサ４５４（図１０ｃ）の１つに接続される。図１０ａに示すように、デマルチプレックサ４５２の他の出力は、ＤＡＩＩ／Ｏピンへ接続される。ＤＳ３からＤＳ２デマルチプレックサ４５２は、関連した間隙を持つクロックと共にＤＳ３信号をその７つの構成ＤＳ２チャネルへ非多重化する。Ｍ１３非同期フレームフォーマットに関しては図１２及び１３を参照し、そして、Ｃ‐ビットパリティフレームフォーマットに関しては図１４を参照されたい。ＤＳ３からＤＳ２デマルチプレックサセクションの４つの主要機能を次に示す。 − ＤＳ３フレーミング − ＤＳ２クロック生成 − ＤＳ２データ生成 − ＤＳ３性能監視ａ．ＤＳ３フレーミングＤＳ３フレーマ４７４は、ＤＳ３状態カウンタ４７２を入来ＤＳ３信号に同期させる。ＤＳ３状態カウンタ４７２は、入来ＤＳ３データビットがどちらのＤＳ３Ｍ‐フレームのビットと関連するかを示すポインタを提供する。ＤＳ３フレーマ４７４及びＤＳ３状態カウンタ４７２については、図１５ａ及び１５ｂを参照しながら更に検討することとする。ｂ．ＤＳ２クロック生成ＤＳ２クロック発生機４７６は、間隙のある７つの６．３１２ＭＨｚクロックを生成するために、ＤＳ３状態カウンタ４７２からのタイミング情報を使用する。特定のデータビットと関連したクロックパルスは、クロックの供給先に応じた幾つかの条件によって削除されるか、或いは、間隙が設けられる。ｃ．ＤＳ２データ生成ＤＳ２データ発生機４３２は、７つの６．３１２ＭＨｚ直列データストリームを生成するために、ＤＳ３状態カウンタ４７２からのタイミング情報を使用する。ＤＳ２データチャネルは、間隙を持つ関連するＤ５２クロックと同期する。ＤＳ３からＤＳ２へ非多重化する際には、一切のビット反転を必要としない。ｄ．ＤＳ３性能監視ＤＡＩ回路２５０は、ＢｅｌｌｃｏｒｅＴＲ−ＴＳＹ−０００００９に規定された標準Ｍ１３非同期信号フォーマット、及び、ＡＴ＆ＴＰＵＢ５４０１４に規定されたＤＳ３Ｃ‐ビットパリティ信号フォーマット双方の性能を監視する。モニタ４３０によって連続的に監視されるＤＳ３性能監視パラメータを次に示す。 − 二極式違反カウント − 信号状態の喪失 − ラインＡクロック状態の喪失 − ラインＢクロック状態の喪失 − Ｆビットエラーカウント − フレーム外れ状態 − フレーム配列状態の変化 − ラインパリティエラーカウント − Ｃ‐ビットパリティエラーカウント − 遠端ブロックエラー（ＦＥＢＥ）カウント − 入来Ｃ‐ビットパリティフレームフォーマット状態 − 入来全１状態 − 入来黄色警報状態 − 入来警報指示信号（ＡＩＳ）検出状態 − 入来積み重ねスタッフィング検出状態 − 入来アイドル信号状態３．Ｍ１２デマルチプレックサＤＡＩ回路２５０上には構成ＤＳ２チャネル１つにつき１つずつ合計７つのＤＳ２からＤＳ１デマルチプレクサが有る。各ＤＳ２からＤＳ１デマルチプレックサは類似し、そして、同じ機能を遂行する。第１のＤＳ２からＤＳ１デマルチプレックサ４５４、及び、最後の（第７）ＤＳ２からＤＳ１デマルチプレックサ４５４’を図１０ａに示す。既に述べたように、各ＤＳ２からＤＳ１デマルチプレックサは、ＤＳ２データ発生機４３２（図１０ｂ）の出力によってドライブされる。図１０ｃにおいて、ＤＳ２からＤＳ１デマルチプレックサ４５４の出力は、ＤＳ１データ発生機４３６によってドライブされる。同様に、図９及び１０に示すＤＳ２：ＤＳ１デマルチプレックサはＤＳ１クロック発生機４８２によりドライブされる。各ＤＳ１データ発生機４３６は、４つのＤＳ１モニタ４５６（図１０ｄ）に接続され、そして、マルチプレクサ４８４（図１０ａ）に接続される４つの出力を供給する。各ＤＳ１クロック発生機４８２は、４８６（図１０ａ）をマルチプレクサへ接続する４出力を供給し、そして、マルチプレクサ４８８に接続される。マルチプレクサ４８４、４８６、及び、４８８の各々は、７つのＤＳ２からＤＳ１デマルチプレクサからの２８の入力を持つ。ＤＳ２からＤＳ１デマルチプレックサ４５４は、関した間隙を持つクロックと共にＤＳ２チャネルを４つの構成ＤＳ１チャネルに非多重化する。ＤＳ２からＤＳ１デマルチプレックサセクションの４つの主要機能を次に示す。 − ＤＳ２フレーミング − ＤＳ１クロック生成 − ＤＳ１データ生成 − ＤＳ２性能監視ａ．ＤＳ２フレーミングＤＳ２フレーマ４８０は、ＤＳ２状態カウンタ４７８を入来ＤＳ２チャネルに同期させる。フレーム同期化は、その中の０１０１０１．．．フレーミングパターンが連続した９つのＦビットに亙って観察される１つのビット位置を発見することによって獲得される。ＤＳ２フレームフォーマットは、ＢｅｌｌｃｏｒｅＴＲ−ＴＳＹ−０００００９に規定される。ＤＳ２フレームにつき４つのサブフレームが有り、そして、各サブフレームは、４９ビットの６つのブロック又はグループを含む。各グループの第１のビットは、制御ビット、または、付加ビットである。グループ３および６と関連した制御ビットはＦビットである。一時に１ビットの位置を検索する直列法（アプローチ）における最大平均再フレーム時間（ＭＡＲＴ）は、ＤＳ２フレーミングパターンの場合に約６．８５ｍｓｅｃである。ビット位置の最大数がフレーミングパターンに対して調査されなければならない場合において、最大平均再フレーム時間は再フレームするための平均時間である。この時間は統計的に到達されなければならず、そして、計算に際しては、非フレームビットは等しい確率で１及びゼロであるものと仮定される。ＤＳ２レートのための必要条件は、ＭＡＲＴが７．０ｍｓｅｃ未満であることであり、従って、直列サーチアルゴリズムが用いられる。使用されたアルゴリズムのＭＡＲＴは約６．８５ｍｓｅｃである。アルゴリズムは、最初、状態カウンタ４７８の現行状態が正しく、そして、Ｆビット位置として状態カウンタによって現在識別されたビット位置においてフレーミングパターンを発見しようと試行するものと仮定する。１つの単一ビットがフレーミングパターンと相関関係がないことが発見された場合には、状態カウンタの状態は１サイクルだけ遅らせられる。状態カウンタを一時に１サイクルだけ遅らせ、そして、観察されたビットの妥当性をチェックすることにより、ＤＳ２フレーマ４８０は、最終的にサブフレームに同期する。フレーミングプロセスにおける次の過程は、マルチフレーム配列を獲得することである。シフトレジスタ（図示せず）は、４つの第１コラム（グループ１）制御ビットの全ての値を記憶するために用いられる。これらの制御ビットは、Ｍ１、Ｍ２、Ｍ３、及び、Ｍ４ビットである。ただし、フレーミングプロセス内のこの時点においては、シフトレジスタ内のビットがどの制御ビットに対応するかは未知である。シフトレジスタは、Ｍビットの０１１パターンに関して検索される。多重０１１パターンが発見されるか、或いは、０１１パターンが存在しない場合には、フレーミングプロセスが再び始まる。１つの単一０１１パターンが発見された場合には、状態カウンタは、Ｍ−フレーム配列を獲得するために、サブフレームの正しい数だけ進めるか、又は、遅らせる。ｂ．ＤＳ１クロック生成ＤＳ１クロック発生機４８２は、間隙を持つ４つの１．５４４ＭＨｚクロックを生成するために、ＤＳ２状態カウンタ４７８からのタイミング情報を使用する。特定のデータビットと関連するクロックパルスは、クロックの供給先に応じた幾つかの条件により、削除されるか、或いは、間隙が設けられる。ｃ．ＤＳ１データ生成ＤＳ１データ発生機４３６は、４つの１．５４４ＭＨｚ直列データストリームを生成するために、ＤＳ２状態カウンタ４７８からのタイミング情報を使用する。ＤＳ１データチャネルは、間隙を持つ関連ＤＳ１クロックと同期する。第１及び第３のＤＳ１チャネルは反転され、他方、チャネル２及び４は反転の必要がない。ｄ．ＤＳ２性能監視ＤＡＩ回路２５０は、ＢｅｌｌｃｏｒｅＴＲ−ＴＳＹ−０００００９に規定されるように、標準ＤＳ２チャネルフォーマットの性能を監視する。モニタ４３４によって連続的に監視されるＤＳ２性能監視パラメータを次に示す。 − 信号状態の喪失 − Ｆビットエラーカウント − フレーム外れ状態 − フレーム配列状態の変化 − 入来黄色警報状態 − 入来警報指示信号（ＡＩＳ）状態４．ＤＳ１モニタ各ＤＳ１モニタ４５６（図１０ａ）は、ＤＳ１データ発生機４３６（図１０ｃ）の４つの出力の１つに接続される。ＤＡ１２５０には合計７つのＤＳ１データ発生機が有るので、合計２８のＤＳ１モニタが有るが、図１０ａには、第１のモニタ４５６及び最後の（第２８）モニタ４５６’のみを示す。図１０ｄを参照しながら、次のＤＳ１モニタ機能について説明する。ａ．ＤＳ１状態カウンタＤＳ１状態カウンタ５２０は、図８に示すように、インタフェース４０４の一部分をドライブする。ＤＳ１状態カウンタ５２０は、外部のＤＳ１フレーマサブシステム２５６（図６）の使用範囲全体に亙って同期化される。ｂ．ＤＳ１性能監視ＤＡ１回路２５０は、ＢｅｌｌｃｏｒｅＴＲ−ＴＳＹ−０００００９、及び、Ｔ１Ｃ１．２／８７−００１Ｒ３の規定に従ったスーパーフレームフォーマットにおいて、ＢｅｌｌｃｏｒｅＴＲ−ＴＳＹ−０００１９４、及び、Ｔ１Ｃ１．２／８７−００１Ｒ３の規定に従った拡張スーパーフレームフォーマットにおいて、ＢｅｌｌｃｏｒｅＴＡ−ＴＳＹ−０００２７８の規定に従ったＴ１ＤＭフォーマットにおいて、及び、ＢｅｌｌｃｏｒｅＴＲ−ＴＳＹ−０００００８の規定に従ったＳＬＣ−９６フォーマットにおいて、ＤＳ１チャネルの性能を監視する。モニタ４３８によって連続的に監視されるＤＳ１性能パラメータを次に示す。信号状態の喪失 − Ｆビットエラーカウント − フレーム外れ状態 − フレーム配列状態の変化 − フレームフォーマット状態 − 入来黄色警告状態 − 入来警告指示信号（ＡＳＩ）状態 − 周期的冗長性チェックエラーカウント５．リコンバイナ図１０ｅにおいて、リコンバイナ４５８は、ＤＳ３データストリーム、或いは、あらゆる構成的ＤＳ２又はＤＳ１チャネルに、こっらをブロッキングすることなしに、データを挿入することを可能にする。データを重ね書きする様々な方法を可能にするために、幾つのインタフェースが提供される。ＤＳ３データストリームに挿入可能な全てのタイプのデータは、ソフトウェア構成を介して、個々に作動可能にされる。リコンバイナ４５８への入力は、疑似ＤＳ２インタフェース４０４（図８）のＤＡＩ入力ピン、及び、Ｍ２３デマルチプレックサ４５２から供給される。疑似ＤＳ２挿入回路４９０、制御ビット挿入回路４９２、ラインパリティ挿入回路４９４、Ｃ‐ビットパリティ挿入回路４９６、遠端ブロックエラー回路４９８、及び、警報表示信号挿入回路５００は、全て、７：１マルチプレクサ４２８（図１０ａ）の入力へ接続される出力を提供する。ａ．疑似ＤＳ２インサート疑似ＤＳ２挿入回路４９０は、個別ビットベースにおいてあらゆる所定のＤＳ３情報ビットを重ね書きする能力を提供する。この能力の用途には、個々のＤＳ１チャネル、ＤＳ０チャネル、サブレートチャネル、または、二次チャネルのヒットレスな重ね書きが含まれる。ＰＤＳ２挿入ブロック４９０については、図１１を参照しながら更に検討することとする。ｂ．制御ビットインサート制御ビット挿入回路４９２は、あらゆるＤＳ３制御ビットを重ね書きする能力を提供する。ｃ．ラインパリティインサートラインパリティ挿入回路４９４は、ラインパリティを訂正するか、或いは、受信したパリティをパスさせる能力を提供する。ｄ．Ｃ−ｂｉｔパリティインサートＣ‐ビットパリティ挿入回路４９６は、重ね書きが実施される場合にＣ‐ビットパリティを修正するか、或いは、受信したパリティをパスさせる能力を提供する。ｅ．遠端ブロックエラーインサート遠端ブロックエラー（ＦＥＢＥ）挿入回路４９８は、交互方向においてパリティエラーが検出された場合に、ＤＳ３の一方向にＦＥＢＥを挿入する能力を提供する。ｆ．警報表示信号インサート警報表示信号（ＡＩＳ）挿入回路５００は、ＤＳ３性能監視回路によって検出されたある種の故障条件に応答してＡＩＳを挿入する能力を提供する。６．プロセッサインタフェース図１０ｆにおいて、ＤＳ３プロセッサインタフェース回路４６０は、ＤＡＩの溝成、及び、ＤＡＩによって生成された状態情報の報告を可能にする。このインタフェースは、一般目的設計であり、そして、様々な異なるプロセッサファミリと共に使用することができる。プロセッサインタフェースのためには２つの個別モードが存在する。ＡＳＹＮＣＭＤ非同期モードにおいて、周辺装置は、データ転送肯定応答信号を生成する。ＳＥＣＭＤ安全モードにおいて、プロセッサは、あらゆる記入に先立って、次の記入イネイブルレジスタと関連しているアドレスに記入しなければならない。この特徴は、無効な書込み試行の濾過を可能にする。ａ．構成（コンフィギュレーション）ＤＡＩは、ＤＳ３プロセッサインタフェースを介して構成されることが可能である。構成（コンフィギュレーション）データは、１組の特定の構成レジスタ５１０、５１２、及び、５１４に記入される。正しいデータが記入されたことを確認するためにデータを読み戻すことが可能である。ＤＡＩ２５０をリセットすると、チップの構成をデフォルトモードに強制し、全て重ね書き能力を不能化する。ｂ．状態ＤＡＩ２５０によって内部的に生成された状態は、ＤＳ３プロセッサインターフェイス５１６とを介して、ＤＳ３プロセッサによって読み取られる。ＤＳ３プロセッサ２６２（図６）が、転送するために複数のワード（例えば或るカウントのような）を必要とするＤＡＩ２５０によって生成された状態情報を読みつつある場合には、最初に最下位のワードが読取らせ、その直後に最上位のワードが読まれなければならない。ｃ．ＤＳＩフレーミングプロセッサインタフェースＤＳＩフレーミングプロセッサインタフェース５１８は、例えば状態カウンタ５２０のような２８個の内部ＤＳＩ状態カウンタを同期化する能力をそれぞれのＤＳＩチャネルに提供するために、ＤＳ１フレーミングプロセッサ回路２５６（図６）に接続される。ＤＳ１フレーミングプロセッサ２５６は、２８個のＤＳ１チャネルを巡回し、そして、ＤＡＩ２５０によってＯＯＦであると識別されたチャネルを同期化することにより独立して作動する。ＤＳ３プロセッサ２６２は、構成要素としての全てのＤＳ１チャネルのフレームフォーマットを、プロセッサインターフェイス４６０を介してダウンロードすることによってＤＡＩ２５０を構成する。ＤＡＩ２５０は、全てのＤＳ１チャネルのフレーミング状態を継続的に監視する。特定のＤＳ１チャネル上のＯＯＦ条件が検出されると、直ちに、対応する状態ビットがセットされる。疑似ＤＳ２挿入回路４９０（図１０ｅ）がどのようにしてＤＡＩ回路２５０の他の回路に接続されるかを図１１に示す。ＣＰＵコンプレックス２６２（図６）内のマイクロプロセッサは、読み取ろうとする構成レジスタ５１０、５１２、及び、５１４を作動化するためにＤＡＩ２５０のマイクロプロセッサインタフェース５１６に相互接続される。構成レジスタ５１０、５１２、及び、５１４の出力は、比較回路５３０に接続される。状態カウンタ４７２（図１０ｂ）、４７８（図１０ｃ）、及び、５２０（図１０ｄ）、サブ回路４５２、４５４、及び、４５６（図１０ａ）から、各々、デコード回路５３２をドライブする。デコード５３２の出力は、第２の入力を比較回路５３０に供給する。比較回路の出力は、選定ライン入力として７：１マルチプレクサ４２８（図１０ａ）に接続される。マルチプレクサ４２８への２つのデータ入力は、遅延４２６（図１０ａ）の出力からのＤＳ３データ、及び、ＰＤＳ２インターフェイス４０４（図８）からのＰＤＳ２データである。遅延回路４２６からの入力以外の入力が選定された場合には、マルチプレクサ４２８の出力は重ね書きされたＤＳ３データである。疑似ＤＳ２挿入回路４９０は、個別ビットベースにより、あらゆる所定のＤＳ３情報ビットを重ね書きする能力を提供する。この能力を使用する用途には、個々のＤＳ１チャネル、ＤＳ０チャネル、サブレートチャネル、または、第２のチャネルのヒットレスな重ね書きが含まれる。リコンバイナ４５８は、非多重化されたチャネルのタイミングが、多重化されたチャネルのタイミングと同じであるという事実を利用する。このタイミング関係は、完全なＤＳ１からＤＳ２、及び、ＤＳ２からＤＳ３マルチプレクサを提供する必要性を排除する。ＤＳ３の構成要素としての各ＤＳ２及びＤＳ１チャネルは、非多重化されたデータと同期化された状態カウンタを有する。これらの状態カウンタ４７８及び５２０は、ＤＳ３データストリーム内の所定のビットがＤＳ２又はＤＳ１のどちらのチャネルと関連するかを示すポインタとして使われる。ＣＰＵコンプレックス２６２内のマイクロプロセッサは、例えば所定のＤＳ１チャネルを重ね書きする能力をＤＡＩ回路２５０に提供する。状態カウンタの値は、ビットがどのＤＳ１チャネルと関連するかを決定するために、デコードブロック５３２によって、全てのＤＳ３サイクル毎に解読される。状態カウンタの復号が、比較ブロック５３０を使用し、マイクロプロセッサインタフェース５１Ｃを介して、作動化された値にマッチした場合、マルチプレクサ４２８の選択ラインが作動化され、ＰＤＳ２インタフェースからのデータを特定のＤＳ３データビットに重ね書き可能にする。ＤＡＩ回路２５０は、出力として、それぞれの間隙を持ったクロック７つのＤＳ２データチャネルを提供する。更に、３ビット幅データバスは、ＤＳ１フレーミングビットの位置、及び、ＤＳ２データストリーム内のあらゆる所定のビットがどのＤＳ１チャネルと関連するかを示すために、それぞれＤＳ２を備える。この情報が与えられれば、外部回路は、所定の用途に対して、どのビットが重ね書きされるべきかを正確に決定することが出来る。７つの重ね書き信号と共に７つの疑似ＤＳ２データ入力を入力としてＤＡＩ回路２５０供給することにより、ＤＳ３データストリーム内の任意情報ビットを重ね書きすることが可能である。重ね書き信号は、疑似ＤＳ２入力内のどのビットがＤＳ３データストリームに挿入されるべきかを示すために使われる。制御ビットインサート制御ビット挿入回路４９２（図１０ｅ）は、任意のＤＳ３制御ビットを重ね書きする能力を提供する。制御ビットが、制御ビットドロップ回路を介して、ＤＡＩ回路２５０からクロックされてから１７ＤＳ３サイクル後に、ＤＳ３データストリーム内の同一制御ビットは、外部的に供給された制御ビットによって重ね書きされる。ＤＳ３制御ビットのこの重ね書き機能は、ソフトウェア構成によって作動化される。ラインパリティインサートラインパリティ挿入回路４９４（図１０ｅ）は、ラインパリティを訂正し、或いは、受信したパリティをパスさせる能力を提供する。ラインパリティ挿入には、３つのモードが存在する。モードＡラインパリティは、パリティが正しいかどうかに無関係に、また、挿入が行われつつあるかどうかにも無関係に、ＤＡＩ回路２５０をパスされる。モードＢ入来信号のラインパリティが間違っている場合には、挿入が行われつつある場合であっても、出信号のラインパリティは間違いである。モードＣ入来パリティが間違っているとしても、また、挿入が行われつつあるとしても、出信号のラインパリティは正しい。各モードは、２つのビット構成ワードによって作動化される。Ｃ‐ビットパリティインサートＣ‐ビットパリティ挿入回路４９６（図１０ｅ）は、重ね書きが行われつつある場合であっても、Ｃ‐ビットパリティを修正し、或いは、受信したパリティをパスする能力を提供する。通路パリティ挿入には２つのモードが存在する。モードＡパリティが正しいかどうかには無関係に、また、挿入が行われつつあるかどうかには無関係に、Ｃ‐ビットパリティは、ＤＡＩ回路２５０をパスされる。モードＢ挿入が行われつつあり、そして、入来Ｃ‐ビットパリティが間違っている場合には、出Ｃ‐ビットパリティは間違っている。挿入が行われつつあり、入来がＣ‐ビットパリティが正しい場合には、出Ｃ‐ビットパリティは正しい。モードは、構成ビットを介して選定される。遠端ブロックエラーインサート遠端ブロックエラー（ＦＥＢＥ）挿入回路４９８（図１０ｅ）は、交互方向においてパリティエラーが検出された場合に、ＦＥＢＥをＤＳ３の１つの方向に挿入する能力を提供する。パリティエラーは、Ｆビットエラー、Ｍビットエラー、または、ラインパリティエラーとして定義される。更に、一層の詳細については、ＢｅｌｌｃｏｒｅＴＩＸ１．４／８９−０１７を参照されたい。ＦＥＢＥは、Ｃ‐ビットパリティＭ‐フレーム構造の第４サブフレーム内の３つのＣ‐ビットを全てゼロにセットすることによって生成される。ＤＳ３信号の非同期的関係により、パリティエラーが検出された時点とＦＥＢＥが反対方向に挿入される時点との間の待ち時間が全てＭ‐フレームであることが可能である。警報表示信号インサート警報表示信号（ＡＩＳ）挿入回路５００（図１０ｅ）は、ＤＳ３性能監視回路によって検出された特定の故障条件に応答してＡＩＳを挿入する能力を提供する。ＬＯＳまたはＯＯＦの宣言は、ＤＳ３ヅタックスタッフィング警報信号（ＡＩＳ）を随意に生成する能力を持つ。ＤＳ３ＡＩＳは、約２．５５ｍｓｅｃから２．６６ｍｓｅｃ継続する約２４から２５Ｎフレームの遅延の後で作動化される。必要条件は、最大平均再フレーム時間の１．５から２倍である。最大平均再フレーム時間は、パターンをフレーミングするためにビット位置の最大数を調査されなければならない場合における、再フレームするための平均時間ある。この時間は統計的に決定され、そして、計算に際しては、「非フレーム」ビットは、等しい確率を以て１およびゼロであるものと仮定されなければならない。ＤＳ３に関する最大平均再フレーム時間のための所要上限は１．５ｍｓｅｃである。ＬＯＳ、または、ＯＯＦの後において、有効なフレーミング、及び、ラインパリティが発見された場合、そして、平均１密度がは少なくとも３３％である場合に、ＤＳ３良好信号が宣言される。３３％未満の１密度は、ＤＳ３制御ビットの発生する間におけるＢＰＶの数をカウントすることによって実測される。ＢＰＶの数が８を越えた場合には、１密度は３３％未満であるものと決定される。ＤＳ３良好信号検出時間は、最大平均再フレーム時間の１．５倍を超過しない。ＤＳ３良好信号が識別された後において、ＡＩＳは、遅延なしに非作動化される。ＬＯＳ状態の期間中、適切な機能性を保証するために、有効なＤＳ３クロックがＤＡＩ２５０に供給される。ＤＳ３ＡＩＳクロックレートは、外部的に生成され、そして、４４．７３６Ｍｂｉｔ／ｓ＋／−２０ｐｐｍのクロック周波数を持つ入力としてＤＡＩに供給される。図１２は、ＤＳ３Ｎ‐フレーム、または、Ｍ１３フレームと呼ばれ、７つのサブフレームを有するＤＳ３フレームのフォーマットを示す。各サブフレームは、８つのグループ、または、ブロック５５０を持つ。この場合、各ブロックは、最初のオーバーヘッド（ＯＨ）ビット５５２とこれに続く８４のＤＳ２入力１専用のタイムスロットを表すビット５５４のようなＤＳ２情報ビットを有する。図１３は、図１２と同様である、ただし、各サブフレーム、及び、各ブロック用の特定付加ビット、サブフレーム、非同期ＤＳ３フレームフォーマットの１組を示す。例えば、第１サブフレームのブロック１５５０の付加（オーバーヘッド）ビットはＸ‐ビット５５２’である。図１４は、図１２と同様であるが、各サブフレーム及び各ブロック用の特定の付加ビット、サブフレームの、Ｃ‐ビットパリティＤＳ３フレームフォーマットの１組を示す。例えば、第４サブフレームのブロック３の付加ビットはＦＥＢＥ５５４である。図１５ａは、ＤＳ３フレーマ４７４及びＤＳ３状態カウンタ４７２の構成図であり、両者共、図１０ｂに示すＭ２３デマルチプレクサ４５２の一部である。ＤＳ３データ４６２は、ピラミッド型シフトレジスタ５９４、及び、ＤＳ３フレーマ４７４内のＮ‐ビットシフトレジスタ５９６に接続される。ピラミッド型シフトレジスタ５９４の出力は比較回路５９８に接続される。比較５９８のＥｑｕａｌ（同等）出力は、ＤＳ３状態カウンタ４７２のグループカウンタ６０４をドライブするＭｘ１７０サイクルブロック６０２によりスリップに接続されるカウンタ６００に接続される。Ｎ‐ビットシフトレジスタ５９６の出力は、比較回路６０８に接続される。比較回路６０８のＥｑｕａｌ（同等）出力は、ＤＳ３状態カウンタ４７２のサブフレームカウンタ６１４をドライブするためにＭサブフレームブロック６１２によりスリップに接続されたカウンタ６１０に接続される。比較５９８のＮｏｔＥｑｕａｌ（不同等）出力及び比較６０８は双方共に、ＤＳ３状態カウンタ４７２の１つのビットカウンタ６０６に相互接続される。ＤＳ３フレーマ４７４は、入来ＤＳ３信号４６２にＤＳ３状態カウンタ４７２を同期化する。ＤＳ３状態カウンタ４７２は、入来ＤＳ３データビットがＤＳ３Ｍフレームのどちらのビットと関連するかを示すポインタを提供する。ＤＳ３フレーマ４７４によって実施される同期化プロセスは、状態カウンタ４７２とデータストリームのＤＳ３Ｍ‐フレーム構造とをアライン（配列）する。非同期ＤＳ３フレームフォーマットに関しては図１３を参照し、そして、Ｃ‐ビットパリティＤＳ３フレームフォーマットに関しては図１４を参照されたい。ＤＳ３フレームにつき７つのサブフレームが有り、そして、各サブフレームは、８５ビットの８ブロック又グループを有する。各グループの第１のビットは、制御ビット、または、付加ビットである。グループ２及び８と関連する制御ビットはＦ１ビットであり、そして、グループ４及び６と関連する制御ビットはＦ０ビットである。Ｆ１ビットは１に、そして、Ｆ０ビットは０に等しいので、フレーミングパターン１００１．．．は、全ての第１７０番目の位置を観察することにより発見できる。このビットパターンへの同期化は、ＤＳ３ストリームへの同期化全体の第１の過程であるサブフレームに配列を構成する。サブフレーム同期化への標準的な方法は直列アプローチである。フレーミングへの直列アプローチは、当該位置が有効または無効であると決定されるまで１つのビット位置を観察する。当該ビット位置が無効であると決定されると、１クロックサイクルの期間中状態カウンタは一定に保たれ、その結果、状態カウンタを１サイクルまたはビット位置だけ効果的に遅らせる。前の位置に隣接する新しいビット位置は、有効或いは無効であると決定される時までフレーミングパターンに関して観察される。ビット位置が有効であると判断されるまで、このサイクルは継続する。一時に１つのビッの位置を検索するこの直列アプローチの最大平均再フレーム時間（ＭＡＲＴ）はＤＳ３フレーミングパターンに関して約１．９ｍｓｅｃである。最大平均再フレーム時間は、ビット位置の最大数がフレーミングパターンに関して調査された場合におけるリフレームするための平均時間である。この時間は統計的に求められ、そして、計算に際しては、非フレームビットは同一確率を以て１及びゼロであるものと仮定される。ＤＳ３レートのための必要条件は、ＭＡＲＴが１．５ｍｓｅｃ未満であることであり、従って、実施された直列アプローチは、必要とされるＭＡＲＴに適合しない。好ましい実施例において実行されるサブフレーム同期化への強化されたアプローチは、直列予見アプローチである。１７０ビット毎に１つの単一ビット位置を観察する代りに、必要に応じて、将来使用するために、Ｎ隣接ビットが記憶され、一方、現在位置は以前と同様に評価される。必要とされる時に先立って、隣接ビット位置の値を記憶しておくことにより、フレーマ４７４は、ＭＡＲＴの短縮について実質的に予見する。１７０ビット毎の後で、現行ビット位置の妥当性に関しては判定が行われる。直列アプローチにおいて、現行ビット位置が無効であると判定された場合には、少なくとも３ｘ１７０ビットの期間中は、（フレーミングパターン１００１．．．においては、００、０１、１０、及び、１１は全て有効なパターンであるので）他の判定は実施不可能である。ただし、直列予見アプローチにおいては、新しいビット位置の前の２つの値は前以て記憶されているので、１７０ビット内に別の判定を行うことが可能であることもあり得る。将来の使用のめに記憶されている隣接ビット数Ｎを増大すると、ＭＡＲＴは減少するが、フレーミング回路のゲートカウントが増大する。速度またはサイズ寸法のいずれかに関して回路を最適化するためにＮが選定される。好ましい実施例においてはＮ＝３の値が実現し、そして、次の説明用に用いられる。この値は、１．５ｍｓｅｃの仕様に適合するＭＡＲＴを提供する。図１５ｂに示すピラミッド５８０は、異なる基準に基づいてシフトアップ又はシフトダウンするシフトレジスタの形を示し、現行ビット位置の値並びに現行フレーミング位置に隣接するビット位置の値を記憶するために使われるメカニズムである。ピラミッドの各方形は記憶エレメントを表す。あらゆる所定の時点において、ピラミッド５８０に対応するピラミッド型シフトレジスタ５９４は、ＤＳ３データストリームに対する状態カウンタ４７２の現行配列と関連した３つの連続したフレーミングビットの値を有する。状態カウンタ４７２が新しいフレーミングビット位置、即ち、１７０サイクルに到達すると、最後のフレーミングビット位置Ｐ１５８４はＰ２５８６にシフトされるので、Ｐ０５８２はＰ１５８４にシフトされ、そして、新しいフレーミングビットは、Ｐ０５８２にシフトされる。Ｑ０５８８である前回のフレーミングビット位置−１は、Ｑ１５９０にシフトされ、そして、現行フレーミングビット位置−１はＱ０５８８にシフトされる。現行フレーミングビット位置−２は、Ｒ０５９２にシフトされる。この時点において、Ｐ０５８２はＰ２５８６と比較される。これらが異なる場合には、現行位置は、依然として、有効なフレーミングビット位置であり得る（フレーミングパターンは、１００１１００１．．．である）。別の１７０サイクルの後で、Ｐ０５８２からＰ２５８６まで連続した７つの比較が同じでないと判定されるまで前述の手順が繰り返される。同じでないと判定された時点において、状態カウンタをグループに配列するために、状態カウンタ４７２の状態は、１７０の倍数だけ進むか、或いは、遅れる。この時点において、サブフレーム同期化が宣言され、そして、全同期化への第１の過程が完了する。ただし、比較の結果、Ｐ０ビットとＰ２ビットが同じ値であることが示された場合には、現行ビット位置は、無効のフレーミング位置として宣言され、そして、新しいフレーミング位置として、隣接ビット位置が選定される。ＤＳ３データストリームに対する状態カウンタ４７２の関係は、状態カウンタを１サイクルだけ遅らせることによって修正される。Ｑ０は、通常、現行フレーミングビット位置−１の値を含むが、状態カウンタ４７２を調整することにより、実際には、Ｑ０は、現行フレーミングビット位置の値を含む。Ｑ０はＰ０にシフトされ、Ｑ１はＰ１にシフトされ、そして、Ｒ０はＱ０にシフトされる。状態カウンタ４７２が新しいフレーミングビット位置、即ち、１７０サイクルに到達すると、最後のフレーミングビット位置Ｐ１がＰ２にシフトされるので、Ｐ０はＰ１にシフトされ、そして、新しいフレーミングビットはＰ０にシフトされる。Ｑ０である前回のフレーミングビット位置−１はＱ１にシフトされ、そして、現行フレーミングビット位置−１はＱ０にシフトされる。現行フレーミングビット位置−２はＲ０にシフトされる。この時点において、Ｐ０はＰ２と比較される。両者が異なる場合には、現行位置は依然として有効なフレーミングビット位置である。別の１７０サイクルの後で、ＰＯとＰ２との連続した７つの比較結果が異なると判断されるまで、前述の手順が繰り返される。異なると判断された時点において、状態カウンタをグループに対して正しく配列するために、状態カウンタ４７２は、１７０の倍数だけ進めるか、或いは、遅らされる。この時点において、サブフレーム同期化が宣言され、そして、全同期化への第１の過程が完了する。同期化プロセスの第２の過程は、マルチフレームのアラインメント（配列）を発見することである。サブフレーム５及び７のグループ１と関連した制御ビットはＭ０ビットであり、そして、サブフレーム６のグループ１と関連した制御ビットはＭ１ビットである。Ｍ１ビットは１に等しく、また、Ｍ０ビットは０に等しいので、フレーミングパターン０１０は、各サブフレームの第１制御ビットを観察することによって発見できる。このビットパターンへの同期化は、マルチフレーム配列を構成し、これは、ＤＳ３ストリームへの全同期化における第２のそして最後の過程である。マルチフレーム配列は、各サブフレームのグループ１関連している制御ビットを、Ｍ−ビットシフトレジスタ５９６にシフトすることによって遂行される。７つのサブフレームがあるので、シフトレジスタ５９６は長さ７ビットである。Ｍビットと結合したマルチフームフレーミングパターン０１０が２つの有効な連続したマルチフレームであると考えられる場合には、状態カウンタ４７２の状態は、状態カウンタをサブフレームに調整するために、６８０の倍数だけ進めるか、或いは、遅らせる。この時点において、状態カウンタ４７２は、フレーム内にあること、及び、完全同期化の最後の過程として宣言される。Ｆビットエラーが検出される、或いは、Ｍビット配列パターンが無効であると考えられるならば、マルチフレーム配列プロセスの期間、フレーマ４７４は、状態カウンタ４７２の状態を遅らせ、そして、サブフレーム同期化プロセスはもう一度スタートする。ＩＩＩ．非同期タイムスロット交換（ＴＳＩ）回路図１６は、ライン１３４を介して供給されたＤＳ３信号に埋め込まれたＤＳ０チャネルをＤＳ０テスト資源１６に、そして、ライン１３４を介して切り替えるための非同期ＤＳ０スイッチ１０００の機能ブロックダイアグラムである。その最大構成において好ましいアクセスシステム１７０は、その９６のＤＳ３インタフェースモジュール1７１（９６Ｘ６７２＝６４，５１２）を介して６４，５１２のＤＳＯにアクセスできる。更に、アクセスされたＤＳ０チャネルをテストするために使われるアクセスシステム１７０には最大２４までのＤＳ０テスト資源１８６がある。共有されたテスト資源１８６へのアクセスを可能にするために、交換機能１０００が必要とされる。スイッチアーキテクチャは、６４，５１２のアクセスされたＤＳ０チャネルのうちのどれでもと２４のＤＳ０テスト資源のうちのどれでもの間で２方向接続を確立することが可能でなければならない。ＡＴ＆Ｔによって実行されたタイムスロット交換のような従来のスイッチアーキテクチャは、全てのアクセスされたＤＳＯチャネルが共通基準（例えば、ストレイタム１クロック）に同期することを必要とする。ＤＳ０チャネルのうちの任意のチャネルが基準に同期していない場合には、スリップ、即ち、１つのビットが喪失されることが発生し、そうすれば、ＤＳ０信号が歪められ、たとえば、可聴クリック、または、データパケットの喪失が起きる。従って、機能的な非同期スイッチ１０００は、ひずみを導入せずに非同期ＤＳ０チャネルを収容するためにアクセスシステム１７０に含まれる。図１７を参照して、非同期交換機能１０００の要諦は、非同期タイムスロット交換（ＴＳＩ）回路２５２にある。ＴＳＩ２５２は、所定のＤＳ３信号の中で全ての６７２ＤＳ０チャネルにアクセスすることができ、そして、ＤＳ１またはＤＳ２チャネルがＤＳ０チャネルを埋め込むと言う拘束条件なしに最大２４までの６７２ＤＳ０チャネルの交換能力を提供する。アクセスシステム１７０における全てのＴＳＩ２５２は、ＰＣＭハイウェイ、または、ＰＣＭバス２２０として参照される各ＤＳ０テスト資源１８６におけるディジタル信号プロセッサ（ＤＳＰ）１００１と共に、一緒に接続される。アクセスシステム１７０内の最大１２８までのＤＳＯチャネルを扱うためにＴＳＩ２５２は交換機能を供給し、そして、ＰＣＭハイウエイ２２０は経路指示機能を提供する。ＰＣＭハイウェイ２２０は、アクセスシステム１７０全体に亙ってＤＳＯチャネルを経路指示するためのメカニズムを提供する。ＰＣＭハイウェイ２２０は、イントラシェルフ部分１００２、及び、インターシェルフ部分１００４を持つ。これらは、シェルフモニタモジュール２３２、２３２’上の１組のバッファ１００６に接続される。１２８タイムスロットを備えたＰＣＭハイウェイ２２０は、２方向性非同期ＤＳ０チャネルの最大１２８までの伝達をサポートする。ＰＣＭハイウェイ２２０は、マスター／スレーブ様式において配列される。ここに、ＴＳＩ２５２のようなマスターは、それぞれ３２のタイムスロットをサポートする４つの伝送ライン（図示せず）により送信し、そして、それぞれ３２のタイムスロットをサポートする４つの受信ライン（図示せず）により受信する。図１８は、ＰＣＭハイウェイ２２０のタイムスロットの間の関係を示すタイミング／ビット位置ダイアグラムである。ＰＣＭフレーム同期化信号（ＰＦＲＭ）１００８は、１２８本のスロットを１つの単一フレームに並べる。同様に、図１８は、４つの信号ＴＸＡ１０１０、ＴＸＢ１０１２、ＴＸＣ１０１４、及び、ＴＸＤ１０１６、及びＴＸＳＴＡＴ信号１０１８の各々のための３２の送信タイムスロット、及び、４つの信号ＲＸＡ１０２０、ＲＸＢ１０２２、ＲＸＣ１０２４、及び、ＲＸＤ１０２６の各々のための３２の受信タイムスロットを示す。各タイムスロットは直列送信されるＤＳ０の８ビットを表す。非同期ＤＳ０チャネルを扱うために、ＰＣＭハイウェイ２２０は、あらゆる入来ＤＳ０チャネルのレート（約８ｋＨｚ）より高い或るレート（好ましくは１１．１６ｋＨｚ）でランする。ＰＣＭハイウェイ２２０は伝送中のデータより高いレートにおいてランするので、「スタッフィング」技法が実行されている。この場合、選定済みタイムスロットがバス２２０上で利用可能であるとしても、伝送する有効なデータは無い。スタッフィング技法は、関連しているタイムスロットが、現行フレーム内に有効データ、または、スタッフデータを含むかどうかを示すために使われる伝送状態ラインを使うことによって達成される（ＴＸＳＴＡＴ信号１０１８によって示す）。ＰＣＭハイウェイ２２０のアービトレーション（調停）は、アクセスシステム１７０の至る所に配置された種々のマスター、または、スレーブ装置の間にタイムスロットを適当に割当てることによってソフトウェアによって制御される。単一クロック、及び、フレーム同期化信号は、ＰＣＭハイウェイ２２０を同期化するために全ての装置に供給される。ＴＳＩ２５２は、後で説明する内部走査方法に基づいて、伝送状態ライン（ＴＸＳＴＡＴ信号１０１８）をドライブする。例えばＤＳ０テスト資源１８６（図１７）のＤＳＰ１００１のようなＰＣＭハイウェイスレーブディバイス装置は、ＴＳＩ２５２が喪心に使用するラインから受信し、そして、ＴＳＩ２５２が受信するラインにより送信する。更に、ＤＳ０テスト資源１８６内のＤＳＰ１００１は、ＤＳ０タイミングを抽出するために、送信状態信号１０１８を監視する。ＤＳ０ビットが送信状態信号１０１８と共にどのようにしてマップされるかを示す共有ＰＣＭコロック信号（ＰＣＬＫ）を含む特定のタイムスロットの詳細を図１９に示す。ＴＸＳＴＡＴ信号１０１８は、マークされたデータビットを含むタイムスロットＮ１０３２以前にタイムスロットＮ−１１０３０に有効なビット及びフレームコードを提供することに注意されたい。タイムスロットＮ１０３２内のバイトのような１つのバイトをスタッフするためには、バイトが有効でないことを示すためにタイムスロットＮ−１１０３０におけるＴＸＳＴＡＴ１０１８のＶＡビット１０３６は「１」にセットされる。ＴＳＩ２５２へのインタフェースについては、図２０のＩ／Ｏダイアグラムに示す。好ましいアクセスシステム１７０において、ＴＳＩ２５２は、は、ＤＳ０交換機能を提供し、ＤＳ３信号とＰＣＭハイウェイ２２０との間にタイムスロット交換機能を提供できるようにＤＳ３側の６７２ＤＳ０チャネル、及び、ＰＣＭハイウェイ２２０上の１２８タイムスロットにインターフェイスする。ＴＳＩは、周波数カウンタ、ＤＳ０サブレートハンドラー、ＣＲＣ生成、ファシリティデータリンク（ＦＤＬ）ハンドラー、二次チャネルのサポート、及び、ＤＳ１スーパーフレーム配列のためのサポートを含むＤＳ０交換機能を越えた付加的機能を含む。マイクロプロセッサインタフェースマイクロプロセッサインタフェース１０２７は、ＴＳＩ２５２とＣＰＵコンプレックス２５６（図６）におけるマイクロプロセッサとの間で制御及び状態情報をパスするために使われる。マイクロプロセッサインタフェース１０２７は、８ビットアドレスバス、８ビットの２方向性データバス、チップセレクト、読み／書き制御信号、及び、アドレスラッチ作動化信号を含む。ＴＳＩ２５２は、読み／書きサイクルが完了可能であることをマイクロプロセッサに通告するたに、データ転送肯定応答を表明する。更に、「安全な」書込み動作を可能にし、そして、多種多様な標準マイクロプロセッサのインターフェイスを可能にするために２つのモード制御ピンがある。ＰＣＭハイウェイインタフェースＰＣＭハイウェイインタフェース１０２９は、ＰＣＭハイウェイ２２０（図１７）にＴＳＩ２５２を接続するために使われる。受信したデータ用の４ライン、及び、送信データ用４ラインがある。各一対のＴｘ／Ｒｘ信号は、４つの３２タイムスロットＰＣＭハイウェイライン２２０の１つに接続される。送信状態ラインは、有効なデータが出力されつつあることを示す。各送信ラインは、ＰＣＭハイウェイ２２０がヅライブされつつあることを示す関連イネイブル作動化信号を持つ。更に、全てのＴＳＩ２５２、及び、ＰＣＭハイウェイ２２０上のＤＳ０テスト資源１８６（図１７）を同期化するために。クロック、及び、フレーム同期化信号は、ＴＳＩ２５２に送られるＤＡＩ回路インタフェース疑似ＤＳ２（ＰＤＳ２）バスインタフェース１０３１は、ＴＳＩ２５２をＤＡＩ２５０（図６）にインターフェイスするために使われる。ＤＡＩ２５０は、ＤＳ１レベルにおけるビットの識別を可能にするために、関連しているクロック、及び、ＤＳＩ同期化状態と共に７つのＤＳ２データストリームをＴＳＩ２５２に送る。ＴＳＩ２５２は、ＤＡＩ２５０へ重ね書き制御と共にＤＳ２データをパスする。重ね書き制御は、ＤＡＩ２５０によってどちらのＤＳ３におけるビットが重ね書きされるべきであるかを決定するために使われる。ＦＤＬマイクロ‐コントローラインタフェースファシリティデータリンク（ＦＤＬ）インタフェース１０３３は、ＦＤＬデータを処理するために外部のマイクロ‐コントローラ２５６（図６）にＴＳＩ２５２を接続するために使われる。マイクロコントローラ２５６は、ストロボスコープ、及び、クロックラインをドライブする。ＴＳＩ２５２は、２８のＥＳＦフォーマットされたＤＳＩの各々のからＦＤＬデータビットをシフトアウトする。システムインタフェースシステムインタフェース１０３５は、ＤＳＩ周波数カウンタ測定のための基準クロック、ＴＳＩ初期化のためのリセット信号、及び、全ＴＳＩオペレーションのためのクロックを含む種々雑多なＴＳＩ２５２信号を含む。テストインタフェーステストインタフェース１０３７は、故障対策としての可制御性、及び、可観測性を提供する。更に、制御信号は、基板レベルテストを容易にするために、全てのＴＳＩ出力を無能にするために利用可能である。電源（パワー）パワーインタフェース１０３９は、電源及び接地用のピンを含む。図２１ａは、非同期ＴＳＩ回路２５２の構成図である。送信方向において、ＴＳＩ２５２は、疑似ＤＳ２（ＰＤＳ２）インタフェースを介して入力デマックス１０４０においてＤＡＩ回路２５０からＤＳ０データを受信し、そして、ＰＣＭハイウェイ送信機１０４５において、ＰＣＭハイウェイ２２０（図１７）にＤＳ０データを送信する。送信方向において、ＴＳＩ２５２の全体的な機能は、入来ＤＳ０データを送信サンプルバッファ１０４４にロード化、到着し次第ＤＳ０データを送信機サンプルバッファ１０４４から抽出し、そして、以前に割り当てられたタイムスロットにおいて、ＰＣＭハイウェイ２２０に配置する。ＤＡＩ２５０（図６）からのＤＳ２データは、入力デマックス１０４０によってＴＳＩ２５２に入力される。図２２は、ＴＳＩ／ＤＡＩＰＤＳ２インタフェースの詳細を示すタイミングダイアグラムである。図２１ａにおいて、入力デマックスは、７つのインタフェース１０３１（図２０）の部分であるＤＳ２データ、及び、クロックラインから２８のＤＳＩデータストリームを抽出する。２つのＤＳＩＮＵＭ信号（インタフェース１０３１…図２０）は、２ビット２進数を形成するそれは、ＤＳＩが広く４のどちらであるかがＤＳ２ライン上の活性データを持つことを指定する。ＴＳＩ２５２は、これらの信号を多重化に使う個々のＤＳＩラインへの活性のＤＳ２そして続き物として各々の入来ＤＳＩ信号（２８）をＤＳＩ入力シフトレジスタ１０４１に供給する。一旦、８ビットのＤＳ０チャネルバイトが変えられたならば所定のＤＳＩのために、ＤＳ０バイトは、レジスタ登録１０４２を保持するＤＳ０に載せられる。２８保持レジスタ登録１０４２がある各ＤＳ１チャネルのための１つ保持レジスタ登録１０４２は、幅１０ビットであり、ＤＳ０バイトの８ビット、マルチフレーム同期化状態のための１ビットは、「親」ＤＳ１チャネルと結合、及び、ビット使われる同じくらい有効なデータフラグ新しいＤＳ０バイトが入り、そして、今なお処理されない。ＴＳＩ２５２は、処理ＤＳ０チャネルに利用可能な２４本の内部の「チャネルスロット」を持つ。チャネルスロットは、中間のメカニズムを供給するＰＣＭハイウェイ２２０に入来ＤＳ０チャネル、及び、タイムスロットの間の接続を確立する。外部のマイクロプロセッサ（ｕＰ）インタフェース１０６０は、図２１ａにおいて示される。２４本のチャネルスロットが割当てられる。ｕＰは、所定のチャネルスロットの２つのアサインメントを行うことによって変えられた接続を始める。第１のアサインメントは、チャネルスロットをＰＣＭハイウェイタイムスロットに結び付け、アサインメントがチャネルスロットを特定のＤＳ０チャネルに結び付ける第２ＤＳ３の特定のＤＳ１チャネルの中で結び付ける。ＰＣＭハイウェイタイムスロットアサインメントは、行われる「書込み」の上方で二つのタイムスロットアサインメントに、メモリ（１２８Ｘ８）１０５９を向けなさい。ＤＳ０アサインメントは、ｕＰがＤＳ０の精選された内容アドレス可能なメモリ（ＣＡＭ）１０４９に記入する。ＤＳ０数（１−２４）のためのＤＳＩ数（１−２８）、及び、１つの書込みのための１つの書込みである。いったん、適切なアサインメントが進まれたならば、ＤＳ０は、ＣＡＭ１０４９、及び、タイムスロットアサインメントメモリ１０５９を選択する。更なるｕＰ訴訟は、必要とされないＤＳ０チャネルは、頻繁に処理され、そして、構成かｕＰによって変えられる時まで接続は維持される。ＤＳ０バイトが保持レジスタ登録１０４２にロードされた後で、それらは、それらが送信サンプルバッファ１０４４へ移されるべきであるかどうかを決定するために、スキャンされる。ＴＳＩ２５２は、５ビットＤＳＩ走査スキャンカウンタ１０４８を含むそれは、順々に２８保持レジスタ登録各々の１０４２を走査するために使われる。保持レジスタ登録各々の１０４２と関連しているＤＳ０チャネルカウンタ１０４７であるＤＳ０チャネルのＤＳ０数を記憶格納するそれは、現在保持レジスタ登録１０４２にある。ＤＳ１走査スキャンカウンタの間にマッチがあるならば、１０４８／ＤＳ０走査スキャンカウンタ１０４７、及び、ＤＳ０の内容は、ＣＡＭ１０４９を選択する。ＣＡＭの２４ＤＳ０チャネルスロット「マッチ」信号の１つを作動化する。マッチ信号は、アドレスエンコーダ１０５０に５ビット送信サンプルバッファアドレスにおいてコード化される。マッチが活性であると同時に。ＤＳ０バイトは、保持レジスタ登録１０４２から送信サンプルバッファ１０４４に移される。既にアドレスされた保持レジスタ登録１０４２におけるＤＳ０バイトが処理されたならば、有効なデータは、衰える。マルチプレクサ１０４３を通る装備された「無効の」データ、及び、保持レジスタ登録１０４２から送信サンプルバッファ１０４４への伝送は起こらない。ＰＣＭハイウェイ側において、タイムスロットカウンタ１０５８は、トラックを保持するタイムスロットは、現在ＰＣＭハイウェイ２２０に活性であるタイムスロットカウンタ１０５８の内容は、タイムスロットアサインメント（ＴＳＡ）メモリ１０５９にアドレスとして使われる各々の１２８タイムスロットのためのロケーションが用いられる。チャネルスロットがタイムスロットに割り当てられたならば、ＴＳＡメモリ１０５９出力チャネルスロット数そのタイムスロットが来るとき出力する。チャネルスロット数は、その時選定済みＤＳ０バイトの回復のために送信サンプルバッファ１０４４のＰＣＭハイウェイ辺へのアドレスとして使われる。送信サンプルバッファ１０４４における有効なデータフラグは、有効なデータを示す場合にはＤＳ０バイトは、ＰＣＭハイウェイ２２０に続き物として送られるＰＣＭハイウェイ送信機レジスタ１０４５を通って送られる。有効なデータフラグ自体、送信状態ライン（インタフェース１０２９、図２０）経由でＰＣＭハイウェイ２２０に同様に送信される。依然として図２１ａを参照する事とし、ＤＳ０データは、殺到する方向を受け取る送信方向におけるタイミング派生で駆動するこれは、支払われるべきである列をなしてアクセスシステム１７０のアーキテクチャを下げ、そして、挿入する。特定のＴＳＩ２５２は、送信を扱い、そして、データ双方共受け取るの同じＤＳ３信号と関連する。このアーキテクチャは、それを口述する辺タイミングを受け取る送信辺タイミングと同じである挿入が降下が得られたのと同じＤＳ３信号に起こるので異なるタイミングによってＤＳ０バイトを挿入することは可能ではない。修正するための方法がないので関連しているＤＳ１タイミングＤＳ０ビットのみが全ての他のＤＳ３ビットをパスしてＤＳ３に挿入されつつあるとき透明である。受信方向において、ＴＳＩ２５２は、ＰＣＭハイウェイ２２０（図１７）からＤＳ０データを受け取り、そして、ＰＤＳ２インタフェースを介してＤＡＩ２５０（図６）までＤＳ０データを送る。ＴＳＩ２５２の全体の機能方向を受け取る入来ＤＳ０バイトを載せることであるその割り当てられたタイムスロットの間の見本のバッファ１０６２を受け取り。ＤＳ０バイトを抽出する見本のバッファ１０６２を受け取り、そして、関連している送信ＤＳ０バイトは、ＴＳＩ２５２に載せられつつある同じタイムでそれをＤＡＩ２５０に送る。更に、外部のマイクロプロセッサ（図示せず）によってそのように共同‐計算されたならはＴＳＩ２５２は、重ね書き信号（インタフェース１０３１…図２０）を生成する。重ね書き信号は、関連しているＰＤＳ２ライン上のデータビットは、ＤＳ３信号に過度の‐書かれるべきであるＤＡＩ２５０を信号で知らせるために使われる。ＰＣＭハイウェイから入来し、そしてＰＣＭハイウェイ受信機レジスタ１０６１に入るデータの直列から並列への変換と共に受信側におけるデータフローが開始する。データは、取り去られるデータがＰＣＭハイウェイに置かれるのと同じタイムにおけるＰＣＭハイウェイ送信側に配置される。ＰＣＭハイウェイ受信機レジスタからのデータ、ロケーションに見本のバッファ１０６２を受け取るＴＳＡメモリ１０５９によって指定されるタイムスロットに1０５８によってアドルスされたとき、ロードされる。次に、ＤＳ０データは、受信側ＤＳ０保持レジスタ１０６３にロードされる。保持レジスタ登録１０６３からＤＳ０バイトは、ＤＳ１出力シフトレジスタ１０６４に供給されるそれらが出力マルチプレクサ１０６７をパスされ、そして、ＤＡＩ２５０まで先に送られる所でＰＤＳ２のセットは、データラインを受け取る（インタフェース１０３１、図２０）。更に、ＴＳＩ２５２は３つの付加的サブ回路を含む、即ち、ＴＳＩＦＤＬハンドラー１０６８（図２１ｂ）、周波数カウンタ１０６９（図２１ｃ）、及び、サブレートハンドラー１０５６（図２１ｄ）である。ＴＳＩＦＤＬハンドラー１０６８は、ＴＳＩデマルチプレックサ１０４０の出力からその入力を獲得し、そして外部のＦＤＬマイクロ‐コントローラ２５４からのクロック信号を獲得する。データは、マイクロ‐コントローラ２５４まで、そして、ＴＳＩシフトレジスタ１０４１まで出力である。周波数カウンタサブーサーキット１０６９は、ＴＳＩデマルチプレックサ１０４０の出力からその入力を獲得する及び、ＴＳＩシステムインタフェース１０３５標準クロックから獲得される。サブレートハンドラー１０５６は、その入力をレジスタ１０４２及びＤＳ０チャネルマッチ信号を保持するＴＳＩＤＳ０から獲得する。サブレートハンドラー１０５６の出力は、ＡＮＤゲート１０５７への入力の１つをドライブする。ＤＳ１ファシリティデータリンク（ＦＤＬ）ハンドラー図２３は、非同期タイムスロット交換（ＴＳＩ）回路２５２のＦＤＬハンドラーサブ回路１０６８と好ましいアクセスシステム１７０におけるＦＤＬマイクロコントローラ（ｕＣ）２５４との間のファシリティデータリンク（ＦＤＬ）インタフェースの構成図である。ＴＳＩインタフェース１０３３の３つのＩ／Ｏピン（図２０）２５４をマイクロコントローラに相互接続するＦＤＬＤＩＲ、ＦＤＬＣＬＫ、及び、ＦＤＬＤＡＴである。ＦＤＬは、４Ｋｂｉｔ／ｓデータリンクであるそれは、フォーマットされるたＳ１信号拡張の極上のフレーム（ＥＳＦ）に埋め込まれる。アクセスシステム１７０において、ＤＳ３インタフェース１７１（図５）は全てがDＳ２、及び、ＤＳ１信号を埋め込んだのと同様に、ＤＳ３信号の性能動作監視を提供する。ＥＳＦの性能動作モニタリングの部分は、ＤＳ１チャネルをフォマットされたＦＤＬ上でアクセスシステム１７０に送られるメッセージを解釈することを必要とする。所定のＤＳ３インタフェースモジュール１７１において、以下を通過する少なくとも２８のＤＳ１チャネルが存在可能であり、それらの各々は４Ｋｂｉｔ／ｓｅｃ独立したＦＤＬチャネルを含むことができる。ＦＤＬ様データリンクを扱うための従来の技法（例えばＨＤＬＣ）は、マイクロプロセッサ、及び、１つまたは２つのデータリンクの間のインタフェース（例えばＵＳＡＲＴチップッ、ＤＬＣチップ、等。）の棚外集積回路（ＩＣ）の使用を含む。。好まれたアクセスシステム１７０において、この技法は、実用的ではないＩＣの必要とされた数が単一にフィットしないので、ボード基板、及び、コストの点において禁止的である。本発明は、アクセスシステム１７０において、単一ＤＳ３インターフェイスモジュール１７１上の２８の４Ｋｂｉｔ／ｓｅｃデータリンクを、過度のコストを導入せずに収容する多重非同期データリンクを扱うための新奇なアプローチを含む。このアプローチは、ＣＰＵコンプレックス２６２（図６）における基板マイクロプロセッサ（ｕＰ）に高水準のメッセージインタフェースを提供するために外部マイクローコントローラ（ｕＣ）２５４と共に作動するＴＳＩ２５２におけるサンプリング／パッキングサブ回路（ＦＤＬハンドラー１０６８）を包含する。図２１ｃ及び２４を参照して、ＴＳＩ２５２のＦＤＬハンドラーサブ回路１０６８は、ＦＤＬビットを絶えす抽出する各々の２８からＤＳＩは、入力シフトレジスタ（ＩＳＲ）１０７０と呼ばれる内部のバッファにそれらにチャネルを開き、そして、記憶する。ＩＳＲ１０７０は、各ＤＳ１チャネルのための７ＦＤＬビットに耐え得る。各々として、新しいビットは、中に変えられる。ＦＤＬビットカウンタ１０７１は、インクレメントされる。外部のｕＣ２５４がＴＲＡＮＳＦＥＲ信号（ＦＤＬＤＩＲから派生、図２３）を表明するときＦＤＬフラグロジック１０７２は、ＦＤＬビットカウンタ１０７１をサンプルし、そして、入力シフトレジスタ１０７０から出力シフトレジスタ１０７３（２８のうちの１つだけを図示）に有効なＦＤＬデータビットをパスする。フラグロジック論理１０７２は、その時未使用のビットの状態を決定する出力シフトにおいて、以下に示すように出力シフトレジスタ１０７３を決定する。全てのＦＤＬチャネルはわずかずつ異なるレートでランすることができるので、２８のＦＤＬバイトは、有効なＦＤＬビットと同数でなくても差し支えない。ただし、出力シフトレジスタ１０７３のサイズは、８ビットであり、有効なＦＤＬデータビットの数は７或いはそれよりも小さい。ＦＤＬビットカウンタ１０７１に基づいて、フラグロジックは、出力シフトレジスタ１０７３内の有効なＦＤＬビットの数を決定し、そして、次のビットを「０」にセットし、そして、未使用のビットが残っている場合には、それら全てが「１」にセットされる。次に、外部ＦＤＬｕＣ２５４（図２３）は、最下位のビット（ＬＳＢ―ビット０）において開始し、そして、ゼロを有する最初のビット位置を探すことにより各バイトに含まれる有効なＦＤＬビットの数を決定することが出来る。バイトにおける全ての残っているビットは有効なである。例えば７つの有効なデータビットがあるならばＬＳＢ（ビット０）は、ゼロ、そして、残っている７つのビットは、有効なＦＤＬデータビットと解釈される。最下位のビットが１であり、そして、次のビット（ビット１）は、ゼロである場合、６つの有効なＦＤＬビットがある。ＦＤＬデータビットの到着の順序は、最下位ビットから最上位ビットまでである。これは、ＴＳＩ２５２に載せられたために最上位ビット（ビット７）が最も最近のビットであることを意味する。２８の出力シフトレジスタ１０７３は、ＴＳＩ２５２のＦＤＬハンドラーサブ回路１０６８内においてビット長（２８Ｘ８）のシフトレジスタ２２４を形成するために、一緒に接続される。これは、直列インタフェースを介してＴＳＩ２５２から抽出されるために、全ての２８ＤＳ１チャネルのためにＦＤｂテータを見込む。図２５は、ＴＳＩ２５２から、そして、外部のｕＣ２５４（図２３）にシフトされた状態のＦＤＬデータのフォーマットを示す。バッファのオーバフローを回避するために、ＦＤＬｕＣ２５４は、例えば最大７つのＦＤＬビットがポーリングサイクルの間に記憶されるような周波数でＴＳＩ２５２をポーリングしなければならない最悪の場合、高速ＤＳ１が１．７４９８ｍｓに７つのＦＤＬビットを生成するので、これは、公称１．７ｍｓのポーリングサイクルを用いて達成される。ＩＶ．保謹通路（プロテクトパス）図２６は、アクセスシステム１７０における正常なＤＳ３信号通路および保護ＤＳ３信号通路を示す。ＤＳ３チャネルは、防護のための２一次必要条件を持つ。第１は、通路のアクセスシステム１７０の故障に関係し、そして、第２は、専門家を必要とするスイッチに関係する。第１のケーシングにおいて、ＤＳ３通路は、故障したユニット単位から第２の防護通路まで動かされなければならない。装置は故障しているので、ＤＳ３チャネルに主要な影響が発生するものと仮定される。第２の必要条件は、専門家によって要求される保護スイッチに関係する。この種のスイッチ種は、ＤＳ３インターフェイスモジュール上のサービス（業務）に直接影響のない故障（例えば、発光ダイオードの焼損）を修正するために必要とされる。この情況の下では、ＤＳ３チャネルのメジャーなヒットは、許されない。同期化が喪失されることのない、２、３のビットエラーではあるが、装置の下流に発生するものと仮定する。これら両方のシナリオは、アクセスシステム１７０を通るＤＳ３信号の保護を取扱う。ＤＳ３信号入力１３４は、正常なそして防護通路モジュール１７１ａ，１７１ｂに電報で知らせられる。ＤＳ３信号がＤＳ３モジュールからの伝達された済みであるとき、１７１は、１７８を中継する１７８’は、双方共に使われる正常な、そして、防護出力通路わずかその１ＤＳ３モジュールを保証するために、１７１ａ，ｂは、ライン１３４’をあらゆる所定の時点にドライブする。特別なオン／オフ順序はヒットレス（衝撃無し）必要条件を満たすことを要求される。これらの必要条件の下の、アクセスシステム１７０の保護計画を以下に述べる。ＤＳ３通路の防護は、次のカード防護アプローチを用いて達成される。図２６に示すように、ＤＳ３インタフェースモジュール１７１ａ，ｂは、機能的ペアにきつく連結される。各モジュール１７１は、正常な通路１０８０ａ、ＤＳ３チャネルのための１０８０ｂを持つ。更にモジュール１７１は、第２の通路１０８２ａ、利用可能な１０８２ｂを持つそれは、その相手モジュールを保護するために使われる。すなわち、「１Ａ」モジュール１７１ａは、ＤＳ３チャネル１ＢのためにＤＳ３チャネル１Ａ、及び、防護通路１０８２ａのために正常な通路１０８０ａを持つ。同じ方法において、「１Ｂ」モジュール１７１ｂは、ＤＳ３チャネル１ＡのためにＤＳ３チャネル１Ｂ、及び、防護通路１０８２ｂのために正常な通路ｌＯＳＯｂを持つ。同じカップリングは、シェルフにおいて他の５つの組のＤＳ３モジュール各々の１７１で発生する。このように、交互の通路は、全てのＤＳ３チャネルに利用可能である。２つの通路１０８０、１０８２の差は、２つのカテゴリに分類される、即ち、チャネル統計及び重ね書き能力である。正常な通路１０８０は、ＤＳ３チャネルに関する全統計情報を集める。ＤＳ３の十分な範囲ＤＳ２、及び、ＤＳ１統計がとられる。更に、全ＤＳ１及びＤＳ０チャネルは、入来ＤＳ３チャネルから抽出可能であり、そして、出チャネルに置き換えることができる。一方、保護通路１０８２は基本的にチャネル中継器である。ＤＳ３信号は、受信された済みであり、遅延は、正常な通路１０８０とマッチさせられ、そして、信号は、再伝達される。信号（ＬＯＳ）喪失のような統計敵に極めて稀な場合だけが、保護通路１０８２により検出され、そして、報告される。一切の挿入は行われない。保護通路１０８２の一次目的である正常な通路のモジュールにおける故障の場合にはＤＳ３チャネルを保護する。図２７に示すように、他のＤＳ３インタフェースモジュール１７１ｃが、ＤＳ３シェルフ２０２（図５）上の別のモジュール１７１ａ，ｂのモニタとして使われる。信号は、ＤＳ３ＬＩ回路２７２ａのモニタポート、２７２ａ、２７２ｂから掘られるＤＳ３ＬＩ回路２７２ｃへの２７２ｂ、モニタモジュール１７１ｃに関する２７２ｃである。ＬＩ回路２７２のモニタ出力は、２結線の１つに結び付けられ、ＤＳ３へのインタフェースは、モジュール1７１ｃを監視する。ＬＩ回路２７２ａからのＤＳ３ＲＣＶＭＯＮライン１０８４ＤＳ３の正常な通路への入力として、モジュールを監視するために正常な通路１０８０ａ，ｂ上の２７２ｂ（図２６）が使われる。モジュール１７１ａを用いて比較を行う２つの例を次に示す。１．ライン１３４ａ上の入力信号をライン１３４ａ’上の正常なデータ通路出力と比較する。２．ライン１３４ａ上の入力信号をライン１０８２ｂ（図２６）上の保護通路出力と比較する。ＤＳ３「１Ａ」モジュール１７１ａを例として使用するイベントのシーケンスによって比較が行われる状況を示す。このテストの準備、及び、制御はシェルフモニタモジュール２３２によって達成されることに注意されたい。監視通路に対して正當な通路出力を比較するためのシーケンス１．先ず、シェルフモニタモジュール２３２は、ＤＳ３インタフェースモジュール１７１ａのＤＳ０／ＤＳ１挿入パラメータをＤＳ３モニタモジュール１７１ｃにパスする。２．次に、シェルフモニタモジュール２３２は、ＤＳ３インタフェースモジュール＃１Ａ１７１ａに、ライン１０８４上のＤＳ３ＲＣＶＭＯＮＯＵＴ信号用の出力ドライバーをオンするように正常な通路ＬＩ２７２ａから命令（コマンド）する。これは、ライン１０８４にＤＳ３１Ａ入力信号の増幅されたイメージを置く。このラインは、ＤＳ３モニタモジュール１７１ｃに関して正常な通路ＬＩ２７２ｃに電報で知らせられる。同様に、シェルフモニタ２３２は、例えば１７１ｂ、ライン１０８４までそれらのドライバーを無能にするために全ての他のモジュールに命令する。３．次に、シェルフモニタ２３２は、ＤＳ３インターフェイスモジュール＃＃１Ａ１７１ａに命令して、ＤＳ３ＸＭＴＭＯＮＯＵＴのためのその出力ドライバー上の正常な通路ＬＩ２７２ａからのライン１０８６をオンする。これは、ＤＳ３１Ａ出力信号のイメージをライン１０８６上に置く。ライン１０８６は、ＤＳ３モニタモジュール１７１ｃに関して保護通路ＬＩ２７２ｃに電報で知らせられる。同様にシェルフモニタ２３２は、例えば１７１ｂ、ライン１０８６までそれらのドライバーを無能にするために全ての他のモジュールに命令する。４．最後に、シェルフモニタ２３２は、ライン１０８８にＤＳ３インタフェースモジュール＃１Ａ１７１ａをＦＥＢＥＭＯＮＯＵＴ信号のためのその出力ドライバーをオンするように命令する。図２７に示すように、この信号は、ＤＳ３モニタモジュール１７１ｃに関してＤＡ１回路２５０ａからＤＡ１２５０ｃのＦＥＢＥ入力まで生成する。同様にシェルフモニタ２３２は、例えば１７１ｂ、ライン１０８８までそれらのドライバーを無能にするために全ての他のモジュールに命令する。５．この時点において、物理的リンクがモニタモジュールに確立されたので、テストが開始できる。ＤＳ３モニタモジュール１７１ｃに関して正常な通路ＬＩ２７２ｃに来る信号は、＃１Ａモジュール１７１ａによって見られる効果的に同じ入力１３４ａである。性能データ全ては、ＤＡＩ２５０ｃによって、そして、＃１Ａモジュール１７１ａに関して発見されたそれと比べると集められる。この比較は、シェルフモニタ２３２によって行われる。主要な差異、即ちフレーム喪失、等々、が発見されると、故障が検出される。６．ＤＳ３モニタモジュール１７１ｃは、例えば１７１ｂのような他のモジュール上で同じテストをすることによって前の機能を保証するために、最初に検査されねばならない。問題がＤＳ３と共に発見されないならば、モニタモジュール１７１ｃ、そして、シェルフモニタ２３２は、故障は、発見されたかどうかその後＃１Ａモジュール１７１ａを命令する或いは＃１Ｂモジュール１７１ｂ、＃１Ａモジュールの正常なＤＳ３通路１０８０ａ（図２６）の保護変更を行うために決定しなければならない。７．ＤＳ３処理の間、遠端ビットエラー（ＦＥＢＥ）信号が、ＤＡＩ２５０ｃによって生成される。このＦＥＢＥ信号は、＃１Ａモジュール１７１ａからライン１０８８に１受信された済みと比較されなければならない。ミスマッチが発生した場合には、スイッチが必要であるかどうかを決定するために、過程６に示された手順に従う。８．次の過程は、＃１Ａモジュール１７１ａに関して発生したＤＳ０／ＤＳ１データの挿入を遂行することである。一旦これが達成されると、正常な通路１０８０に関するＤＡＩ２５０ｃにおけるデータ信号は、保護通路１０８２にはいることであるものと同じである。９．ＤＳ３モニタモジュール１７１ｃの保護通路１０８２は、その上に＃１Ａモジュール１７１ａの出力のイメージを持つことを想起されたい。信号がＤＡＩ２５０ｃに着くと、それは、既知の数のクロックサイクルだけ遅れる。調整は、これらのサイクルにマッチするために、このモジュール上でＤＡＩ２５０ｃの正常な通路１０８０に行われる。ＤＡＩの個別差による変動があるので、追加クロックサイクルは、必要とされるかもしれない。ＤＡＩ２５０ｃは、最大３ビットの分散が許容される。１０．遅延分散が補償されると、２つの信号（ライン１０８６からの＃１Ａ出力、及び、ＤＳ３モニタ出力）のビット対ビット比較がＤＡＩ２５０ｃにおいて行われる。１１．モジュール＃１Ａ１７１ａが警告状態にないものと仮定すると、一切の性能故障は、ＤＳ３モニタモジュール１７１ｃによって検出されず、そして、比較に失敗し、次の２つのうちのいずれかが起きる。即ち、モジュール＃１Ａ１７１ａが故障したか、或いは、ＤＳ３モニタモジュール１７１ｃが故障した。故障したのはモニタモジュール１７１ｃであることを決定するためには、例えば１７１ｂのような他のＤＳ３インタフェースモジュールに対して同じテストが行われる。１２．故障がＤＳ３モニタモジュール１７１ｃに発見されない場合には、故障が検出され、そして、シェルフモニタ２３２は、＃１ＡＤＳ３通路１３４ａの保護切り替えを行うためにモジュール＃１Ａ１７１ａ、または、＃１Ｂ１７１ｂにコマンドを出す。更に、＃１ＡＤＳ３モジュール1７１ａは、そのユニット故障ランプを点灯する。保護通路出力をモニタ通路に対して比較するためのシーケンス１．シェルフモニタ２３２は、ＤＳ３インタフェースモジュール＃１Ａ１７１ａに対し、正常な通路ＬＩ２７２ａからのライン１０８４上のＤＳ３ＲＣＶＭＯＮＯＵＴ信号の出力ドライブをオンするように命令する。以前に述べたように、これは、ＤＳ３１Ａ入力信号の増幅されたイメージをライン１０８４上に置く。ライン１０８４は、ＤＳ３モニタモジュール１７１ｃに関して正常な通路ＬＩ２７２ｃに電報で知らせる。同様に、シェルフモニタ２３２は、ライン１０８４までそれらのドライバーを無能にするために全ての他のモジュール例えば１７１ｂに命令する。２．次に、シェルフモニタ２３２は、ＤＳ３インタフェースモジュール＃１Ｂ１７１ｂに対して、ＤＳ３ＸＭＴＭＯＮＯＵＴ信号１０８６の出力ドライブをオンするように保護通路ＬＩ２７２ｂから命令する。これは、ＤＳ３１Ａ保護出力信号のイメージ画像をライン１０８６に置く。ライン１０８６は、ＤＳ３モニタモジュール１７１ｃに関して保護通路ＬＩ２７２ｃに電報で知らせる。同様に、シェルフモニタ２３２は、例えば１７１ａにライン１０８６それらのドライバーをこれに無能にするために、全ての他のモジュールを命令する。３．この段階において、モニタモジュール１７１ｃへの物理的リンクが確立され、テストの開始が可能である。以前のテストと同様に、正常な通路ＬＩ２７２ｃに来る信号ＤＳ３上でモニタモジュール１７１ｃは、効果的に同じ入力１３４ａであるそれは、＃１Ａモジュール１７１ａによって見られる。性能データ全ては、そして、それと比べると、＃１Ａモジュール１７１ａに基づいて、ＤＡＩ２５０ｃによって集められる。この比較は、シェルフモニタ２３２により行われる。主要な差異が発見される（即ちフレーム喪失、等々）ならばそして、故障が検出される。４．ＤＳ３モニタモジュール１７１ｃは、先ず、◇他のモジュール例えば１７１ｂに同じテストを行うことにより、正しい機能を保証するたに、検査されなければならない。ＤＳ３モニタモジュール１７１ｃに問題が発見されないならば、その時シェルフモニタ２３２は、決定する＃１ＡＤＳ３の正常な通路の保護変更を行うために１０８０ａ（図２６）故障は、発見されたか、その後、＃１Ｂモジュール１７１ｂを命令するかどうかを決定する。５．保護通路１０８２ｂ（図２６）は、一切のＤＳ０／ＤＳ１データの挿入を許さないので、このテストのために挿入は必要とされない。更に、ＤＳ３モニタモジュール１７１ｃの保護通路１０８２は、それに＃１ＢＤＳ３保護通路１０８２ｂの出力のイメージを持つことを想起されたい。この信号は、更生させられた＃１ＡＤＳ３信号である。信号がＤＡＩ２５０ｃに着くとき、それは、既知の数のクロックサイクルによって遅れる。早期に示された同じサイクル調整は、再び行われる。６．一旦、遅延分散が補償されると、２つの信号のビット対ビットの比較（ライン１０８６、及び、ＤＳ３モニタ出力からの＃１Ｂ保護出力）がＤＡＩ２５０ｃにおいて行われる。７．＃１Ｂ保護通路が警報状態にないものと仮定すると、一切の性能故障は、ＤＳ３モニタモジュール１７１ｃによって検出されず、そして、比較は失敗イルする。そして、次の２つのいずれか１つが可能である。どちらのモジュール＃１Ｂ１７１ｂでも、失敗したか、或いは、ＤＳ３モニタモジュール１７１ｃは、失敗した。それがモニタモジュール１７１ｃであるかどうかを決定するために、例えば１７１ａのような他のＤＳ３インタフェースモジュールに対して同じテストが行われる。８．ＤＳ３モニタモジュール１７１ｃに故障が発見されない場合には、故障は＃１ＢＤＳ３モジュール１７１ｂ上の保護通路に検出され、そして、シェルフモニタ２３２は、モジュール＃１Ａ１７１ａに対し＃１ＢＤＳ３正常通路１０８０ｂの保護切り替えを命令する。これは、除去のために＃１Ｂモジュール１７１ｂを分離するために、必要とされる。更に、＃１ＢＤＳ３モジュール１７１ｂは、そのユニット故障ランプを点灯する。図２８は、ＤＡＩ構成図（図１０ａ）に示し、正常通路出力テストの過程１０及び保護通路出力テストの過程６において既に検討したビット対ビットＢｉｔ比較回路４７０の構成図である。正常なデータ入力（入力Ａ）は、遅延１１００まで更にシフトレジスタ１１０２を７ビットへ接続するものを接続する。シフトレジスタ１１０２の出力は比較ブロック１１０４に接続される。比較ブロック１１０４に接続される保護データ入力（入力Ｂ）は、シフトレジスタ１１０６を４ビットへ接続する。その時適切にブロック１１０４を比較回路４７０の出力である信号を生成する。ビット対ビット比較回路４７０は、ＤＡＩ２５０の機能性を検査するため、及び、サービス中においては、「ヒットレスな（衝撃の無い）」切り替えを行う前に正常通路と保護通路との配列を検査するための能力を提供する。ＤＡＩ２５０（図２６）の機能性を検査するために、正常入力（入力Ａ）上の同じ入力を有する全く同じに構成された２つのＤＡＩが必要である。第１のＤＡＩ２５０ａの正常な出力は、（挿入の後で）第２のＤＡＩ２５０ｂの保護入力（入力Ｂ）に供給される。この入力は、正常な出力と内部で比較される。回路は、２つのストリーム間に最大３サイクルまでの待ち時間がある場合であっても比較を検出できる。機能性、及び、ＤＡＩ２５０ａの正常な通路と第２のＤＡＩ２５０ｂの保護通路との間における相対的配列をチェックするために図２７に示すような第３のＤＡＩ２５０ｃが必要とされる。保護通路には挿入能力が存在しないので、正常な通路がチェックされつつあるＤＡＩ２５０ａは、重ね書きが許されないように構成されることに注意されたい。第１のＤＡＩ２５０ａの正常な出力は、第３のＤＡＩ２５０ｃの保護通路に接続する。第２のＤＡＩ２５０ｂの保護出力が第３のＤＡＩ２５０ｃの正常な入力に接続する。第１及び第２のＤＡＩ２５０ａ，ｂは、正常入力上に同じ入力信号を持たねばならない。第３のＤＡＩ２５０ｃのビット対ビット比較回路４７０は２つのストリームを比較し、そして、３ビット以内の関係のある配列を報告する。Ｖ．相対的同期化ＤＳ１同期化の監視ＤＳ１同期化モニタは、アクセスシステム１７０（図３２）における、全ての（埋め込み、或いは、直接インタフェース）ＤＳ１信号の同期化を絶えず監視する。同期化の監視は、基準ＤＳ１信号へのテストの下のＤＳ１のクロック周波数の比較によって行われる。基準信号は、好ましいアクセスシステム１７０におけるあらゆる（埋め込み、或いは、直接インタフェース）ＤＳ１信号、或いは、ＤＳ１は、局内警報インタフェースモジュール２１４（図３２）上のアクセスシステム１７０に装備されたポートを介して受信された基準信号に基づくＤＳ１であっても差し支えない。基準からの周波数偏差は、所定期間中における全ＤＳ１サブフレームの「スリップ」の数として観察され、そして、報告される。例えば、１．５４４Ｘ１０ヘルツ（Ｈｚ）のクロックレートを用いると、１秒測定期間、及び、毎秒約１６ビット又はクロックサイクルは、毎分５スリップの予測結果となる。この場合、１分間に９６０ビットの周波数エラーが予測され、５つの１９３ビットＤＳ１サブフレームスリップを必要とする。制御されたスリップについては、図３０ａ、及び、３０ｂに関連して、後で、更に詳しく検討する。クロックサイクル、クロックパルス、及び、ビットと言う用語は、１つのＴ１ビットの期間（タイムインタバル）である１つの単一Ｔ１クロックサイクル（１／１．５４４ＭＨｚ)または、０．６４８マイクロセカンド）を示すために使われる。スリップは、例えば、端末装置（図示せず）のような外部装置（アクセスシステム１７０に対して外部）におけるタイミング発生機、及び、通路遅延の不安定性に起因する。端末装置は、ごく小さい周波数逸脱を収容するためのメモリバッファを含む。これらの逸脱は、ジッタ及びワンダを含む。ジッタは、連続するパルスの周波数における短期の、突発的な、スプリアス変動として定義され、そして、１０Ｈｚレート以上の全ての変動値を含む。ワンダはジッタと同様であるが、連続するパルスの周波数における長期の変動であり、そして、１０Ｈｚレート以下の全ての変動値を含む。システムにおいては、変動値がバッファの容量を越えない限りジッタもワンダも共に問題ない。ただしバッファは、周波数逸脱または過度の変動に応答してオーバーフローまたはアンダーフローし、その結果としてスリップを生じる。端末装置は、離れて投げるか、或いは、１９２データビットのブロックを削除する（即ち、フレーミングビットより１つのＴ１サブフレームだけ少ない）オーバフローの間のそのバッファにおいて発生するデータがそれより速いバッファに来るとき、除去される、発生する。バッファは、アンダーフローの期間中、１９２データビットのブロックを繰り返す。外部の装置は、バッファを持ち、そして、データビットの現実の削除、または、繰返す。本発明のアクセスシステム１７０は、スリップが発生しようとしていることを判定ないし予測する。Ｔ１制御されたスリップは、Ｔ１サブフレームバッファがオーバフローまたはアンダフローする場合に起きる。１つのＴ１サブフレームにおける全１９２データビットは、サブフレームバッファがスリップする場合に、削除される（オーバーフロー）か、或いは、繰り返される（アンダーフロー）。すなわち、制御されたスリップ中に、１バイト（８ビット）が、各ＤＳ０信号から削除られるか、或いは、繰り返される。図３０ａは、制御されたスリップが発生しようとしている前における、Ｔ１ビットシーケンスを示す。Ｔ１サブフレームＳ１１１３６は、１９２データビット１１３８が後続するフレーミングビットＦ１１３７とともに始まる。図３１と共に次に説明するように、このパターンは、サブフレームの残りの期間中（Ｆ／Ｓ２、Ｆ／Ｓ３、Ｆ／Ｓ４、Ｆ／Ｓ５，．．とラベル付された）繰り返される。図３０ｂは、制御されたスリップの原因となるバッファフローの後におけるＴ１ビットシーケンスを示す。図に示す制御されたスリップにおいて、サブフレーム５３１１３９における全ての１９２データビットが削除される。図３２において、スリップを報告するためのメカニズムは、オペレーション支援システム（ＯＳＳ）からインタフェース１９６を経てアクセスシステム１７０に専門家によって送られる監視されたパラメータタイプの「ＳＬＩＰＣ」を用いるトランザクション言語１（ＴＬ１）コマンド「ＲＴＲＶ−ＰＭ−Ｔ１」である。通信プロセッサモジュール１９４は、外部のＯＳＳ、または、ネットワーク管理センタに通信インタフェース１９６を提供する。ＴＬ１コマンド「ＳＥＴ−ＴＨ−Ｔ１」は、許された数のためにスレショルドをセットするために指定された時限におけるスリップののために、ＯＳＳにおけるクラフトパーソンによって使われる。スレショルドを超過した場合、独立メッセージは、アクセスシステム１７０からＯＳＳに出力される。ＤＳ１相対同期化監視スリップを識別するための手段として、アクセスシステム１７０は、ＤＳ１スーパーフレーム（ＳＦ）フォーマット、或いは、ＤＳ１拡張スーパーフレーム（ＥＳＦ）フォーマットを用いる。図３１は、ＢｅｌｌｃｏｒｅＴＲ−ＴＳＹ− ０００４９９に規定されているＤＳ１スーパー‐フレームフォーマットを示す。ＤＳ１スーパーフレームにつき１２のＴ１サブフレームがある。各サブフレームは、１９２のＤＳ０データ、または、情報ビットによって後続される第１のオーバーヘッド、または、制御ビット（Ｆ‐ビット）を有する。１９２のデータビットは、それぞれ８ビットの２４チャネルに分割される。ここに、ビットは、漏話問題を最小限にするために、標準化されたパターンである。ＤＳ１スーパー‐フレームフォーマットにおける制御ビット２つのタイプのＦ‐ビットの１つである。端末フレーミング（Ｆｔ）ビットは、サブフレームの境界を確認するために使われる。信号フレーミング（Ｆｓ）ビットは、スーパーフレームの境界を確認するために使われる。ＤＳ１ＥＳＦフォーマットは、図３１に示すように、１２のサブフレームでなくて、２４のサブフレームを持つこと以外はＤＳ１ＳＦフォーマットと同じである。アクセスシステム１７０の好ましい実施例において、スリップレートを予測するために基準ＤＳ１及びテストＤＳ１のクロックパルスが比較されるが、いかし、代替実施例においては他の方法を用いても差し支えない。Ｆ‐ビットでないクロックパルスを用いると、アクセスシステム１７０は、Ｆ‐ビットを用いるよりも１９３倍速いスリップレートを予測することが可能である。これは、フレーミング（Ｆ−ｂｉｔ）レートがクロック周波数を１９３で割った値に等しいことに因る。他の方法で表現すれば、ＤＳ１レベルでフレームスリップを監視するためにクロックパルスを使うことによってアクセスシステム１７０は、１秒において同じ精度を達成し得るもう一方は、Ｆ‐ビットを用いた他の監視機能によれば１９３秒を要する精度を１秒で達成する。相対同期化コンセプトに戻って、アクセスシステム１７０によって使われる基準ソースは、システム１７０によって受信されるＤＳ１を生成するために用いられるクロックよりも安定性くても差し支えない。基準供給源ソースがこの程度に不安定である場合、全てのＤＳ１信号に亙って組織的な周波数エラーが導入され得る。この可能性としてのエラーを要素として摘出するために、標準信号に関しての複合的なＤＳ１信号の同期化は、調査されなければならない。本発明の機能関数を監視する関係のある同期化は、２方向上の通路の各方向が同じ基準へ同時性をもたれるならばＯＳＳにおけるクラフトパースンによって決定するために、選定済みＤＳ１チャネルの２つの方向を比較するために使用できる。付加的特徴として、基準ソースがユーザーによって既に定義済みでない場合、アクセスシステム１７０は、相対同期化の使用に際して基準を自動的に選ぶことが可能である。図３２において、ライン１１４０によりアクセスシステム１７０に入力される同期化基準に優先位が与えられるが、しかし任意のＤＳ１（埋め込み、或いは、直接インタフェース、例えばライン１３４に埋め込まれるか、或いは、ライン１８８に直接）を選定することが可能である。基準ソースは、以下に示すように、管理プロセッサモジュール１９０上でランするオートサーチプログラムによって選定される。アクセスシステム能力全般的に図３２を参照することとし、ここに示す好ましいアクセスシステム１７０は、同期化基準として、任意の単一（埋め込まれるか、或いは、直接インタフェース）ＤＳ１を使用する能力を持つ。更に、ビルディング統合タイミングソースクロック（ＢＩＴＳＣＬＫ）インタフェースに対するＤＳ１に基づく基準は、ライン１１４０におけるシステム１７０及び、基準信号として使われるクロックパルスにより受信可能である。このインタフェースは、オフィスアラームインタフェースモジュール２１４に位置している。各ＤＳ３インタフェースモジュール１７１は、基準を受信し、そして、埋め込まれた任意のＤＳ１を、一時に１つ監視するためにそれを使うことが可能である。図２１ａ、及び、２１ｃにおいて、周波数カウンタサブ回路１０６９は、ＤＳ３モジュール１７１にＴＳＩ回路２５２（図６）の部分であり、そして、１１ビット周波数カウンタ１０５４を符号ビットに入れる。以前に選定なＤＳ１基準クロックは周波数カウンタ１０５４をインクリメントテストの下のＤＳ１のクロックの間に、２８クロック回路１０５２の１による選定済みカウンタ１０５４をデクリメントする。タイムを介して結果的な値は、周波数差異に変えられ得る。例えば、基準クロックが１，５４４，０００Ｈｚ（Ｔ１指定周波数）でランしており、そして、テストされているＤＳ１クロックが１，５４４，０１６Ｈｚでランしている場合、エラーレートまたは周波数差は１．０４Ｘ１０^-5であり、１分に５スリップに相当する。ここに示すアクセスシステム１７０の好ましい実施例は、各ＤＳ３インターフェイスモジュール１７１上のカウンタサブ回路１０６９の１つを含むので、同期化のための全ての２８ＤＳ１回路を監視するために量子化アルゴリズムが使われる。すなわち、定期的に、各ＤＳ１回路は、選定済み時限のために周波数カウンタ１０６９を動かす。このアプローチは、有意義な統計を達成し、そして、ＤＳ１、ＤＳ２、及び、ＤＳ３レートにおける信号の喪失（ＬＯＳ）に対処するために、２８全てのＤＳ１回路に関して監視されたインタバルを蓄積することが要求される。各ＤＳ１回路のための周波数差異の測定は、データベースに蓄えられる。各ＤＳ３インターフェイスモジュール１７１に加えて、ＤＳ１インタフェースモジュール２３８は、それが受信するＤＳ１信号の同期化監視を遂行する能力を持つ。基準ソース図３２において、同期化基準のための一次供給源（ソース）は、オフィス警報インタフェースモジュール２１４へのビルディング統合タイミングソース（ＢＩＴＳ）入力１１４０である。ＢＩＴＳクロック信号は、モジュール２１４において組み込み式のクロック位相／周波数固定化及び平滑化を持つＤＳ１インタフェースチップ（図示せず）によって受信される。基準クロック（ＲＥＦＣＬＫ）は、ライン１１４２経由でシェルフモニタモジュール２３２までオフィスアラームインタフェースモジュール２１４を接続する。ここに、ＲＥＦＣＬＫインタフェース回路（図示せず）は、ＲＥＦＣＬＫ上で中継器機能を遂行する。ＲＥＦＣＬＫは、シェルフ監視モジュール２３２からＲＥＦＣＬＫバス１１４４に置かれ、高速のインタフェースシェルフ２０２上の例えば１７１，１７１’のような全てのＤＳ３インタフェースモジュールに送られる。一次ソースの状態、即ち、ＢＩＴＳクロック（及び、二次ソース）は、次に示すタイプの状態にあるＴＬ１コマンド「ＲＴＲＶ−ＣＯＮＤ」を使用し、ＯＳＳにおいて、クラフトパースンにより獲得される。ＳＦＩ同期化故障表示が検出されたＳＹＮＣ同期化リンクのタイミングが喪失ＳＹＮＣＯＯＳ一次および二次両同期化リンク上のタイミングが喪失ＳＹＮＣＰＲＩ一次同期化リンクのタイミングが喪失ＳＹＮＣＳＥＣ二次同期化リンク上のタイミングが喪失基準の二次ソースは、アクセスシステム１７０によってアクセスされ任意のＤＳ１（埋め込まれるか、或いは、直接インタフェース）であって差し支えない。各ＤＳ３インタフェースモジュール１７１に関する各ＤＡＩ回路２５０（図６）は、すでに述べたように、図１０ａのマルチプレクサ回路４８６を介して２８のＤＳ１クロック（ＲＥＦＣＬＫとして）のうちの１つを選定することが可能である。同様にこの選定済みクロック（ＲＥＦＣＬＫ）は、ＲＥＦＣＬＫバス１１４４で接続する。以前に示されたように、管理プロセッサモジュール１９０は、同期化基準クロックであるべきＢＩＴＳクロックかＤＡＩ２５０（図１０）によって生成されたクロックの１つのいずれかを選択する。例えば、ＤＳ３モジュール１１７１によって制御されるＤＳ３の第３のＤＳ１は選定可能である。埋め込まれたＤＳ１が基準として使われる場合、内部バス上で出される信号は、間隙を持つＤＳ１クロックであることに注意されたい。間隙を持つクロックは、期間を通じて正しい数のパルスを持つが、しかし、瞬間的には、等しいパルス幅を持つとは限らない。この信号は平滑化されない。管理プロセッサモジュール１９０による平滑化は、クロックパルス幅を、間隙を持つ状態から正規の状態に復元させる。更に、ここに示す好ましいアクセスシステム１７０は、基準を見付けるための特別なアルゴリズムを必要とする自動探索機能を有する。ＤＳ１またはチャネル基準プール使用の創造あ、以下の原理、ネットワークにおけるいくらかの監視されたチャネルの過半数票は、最も良い利用可能な基準タイミング供給源ソースを示す。所定のレート（この場合はＤＳ１）における全てのチャネルは、基準クロックとして使われるための候補者として扱われる。この好ましい実施例における自動探索機能のためのソフトウェアは、「Ｃ」言語において書かれた。ここに示されたソフトウェアは、ＭｉｃｒｏｔｅｃＲｅｓｅａｒｃｈから入手可能な最適化ＭＣＣ６ＢＫ「Ｃ」クロスコンパイラバージョン３．３を用いてソースコードから目的コードへ翻訳されたものである。ただし、当該技術分野における熟達者であれば、添付流れ図に示す過程は、多数の異なる言語、言語翻訳プログラムコンピュータ、及び、回路言語を用いて実行可能であることが理解できる筈である。チャネルタイミング基準の自動選択用シーケンス１１６８の流れ図を図３３に示す。順次的なＤＳ１チャネル走査は状態１１７０において始まる。判定状態１１７２において、可能性を持つ測定されつつある各チャネルは、接続されたファシリティ（設備）が「サービス中」、または、有効であることを保証するために、先ず、サービス状態に関してチエックされる。一旦、チャネルが有効な候補者であることに決定されると、前以て決定済みの期間、例えば、状態１１７６、及び、決定状態１１７８における５秒間に亙る測定が、状態１１７４において開始される。測定結果が獲得された後で、状態１１７８によって決定されるように、シーケンス１１６８は、判定状態１１８０に動く。測定結果は、測定期間に亙り差のビットカウントとして表現される。この場合、ＤＳ１チャネルの公称ビットレートは１．５４４メガビット／秒である。状態１１８０において、結果の妥当性、即ち、チャネルは、安定した状態を維持し、そして、測定期間中サービス状態に保たれることがチェックされる。測定期間中に信号の喪失が検出された場合、測定結果は、無効であるとみなされ、シーケンス１１６８は状態１１８２に移動し、次のＤＳ１チャネルを選定し、そして、状態１１７２において継続する。状態１１８０において結果が有効であると決定された場合には、基準としてチャネルの活力を決定する際のデータポイントとして１平均秒が使われる。２つの非同期チャネル間の周波数差を測定するために周波数カウンタ１０６９（図２１）を使用する場合、この平均値算出方法は、固有の＋／−１カウント不確定性をキャンセルするために役立つ。状態１１８４において、この１平均秒は、後のポスト処理のために、データベースに、ＤＳ１チャネル番号と共に保存される。決定状態１１８６において、システム１７０内の全てのＤＳ１チャネルが測定済みであるかどうかについて決定が行われる。測定済みでない場合には、シーケンス１１６８は、次のチャネルを選択する状態１１８２に戻る。この測定ループは、システム１７０に全ての次のＤＳ１チャネルのために繰り返される。一旦、全てのチャネルが測定されれば、システムに亙る平均は、状態１１８８に計算される。状態１１９０に、そして、各チャネルは、他のチャネルを備えるの同じ差異カウントによって分類される。結果的配電、または、増量は、その時全ての一意的差異カウント結果のために獲得される差異につきＤＳ１チャネルの数に関して、増量値をカウントする。前述の分散配置は差カウントベースにより走査される。決定状態１１９２において、差カウントが全体の平均差カウントの＋／−７カウント内にあるかどうかに関して決定が行われる。この判定基準に適合する全ての差カウントから、適合チャネルの最大数の差カウントは、状態１１９４、及び、１１９６において、「正規化標準」としてマークされる。全ての結果が走査済みかどうかが決定状態１１９８において行われる。走査済みでない場合には、シーケンス１１６８は状態１２００に移動し、次のＤＳ１チャネルを選定し、そして、状態１１９２において継続する。全ての結果が走査されると、状態１１９８において決定されたように、全てのチャネルを正規化標準に適合するプールに組み込むことによって状態１２０２において、基準プールが獲得される。（次に述べるように、必要に応じて）状態１２０４において、正規化標準から許容偏差内の全てのＤＳ１チャネルは基準プールのメンバーになる。識別状態１２０６において、基準プールに少なくとも１０チャネルがあるに拘らず、決定は、行われる。獲得された正規化標準に適合するチャネル数が未満である場合には、適合基準は、プール内に最小１０チャネルが獲得されるまで、ループ状態１２０６、１２０８、及び、１２０４による正規化標準から増分的に拡大された＋／−１の差カウントである。同様にこの基準プール選択メカニズムは、状態１２１０、及び、１２１２にプールにおける全てのチャネルが例えばＤＳ３チャネルのような同じ高位チャネルの埋め込まれたチャネルであることを妨げるために選択フィルタを組み込む。この選択フィルタは、高位チャネルが信号喪失（ＬＯＳ）に遭遇した場合、基準プールが使い果たされないことを保証する。有効な基準プールは、このように状態１２１４において獲得される。この自動基準プール選択は、基準プールの長期の妥当性を保証するために、定期的に、例えば１時間毎に繰り返される。一旦、初期基準プールが選定されると、次の２つの状況の１つが発生するまで、適合チャネルは、基準プール内に残る。１．適合チャネル、または、更に高位のチャネルにおいて信号の喪失が検出された場合、適合チャネルがプールから削除される。プールから選定された基準チャネルにおいて信号喪失が検出された場合には、当該チャネルは、基準として除去され、そして、随意のチャネルが基準プールから選定される。２．前述のシーケンス１１６８による定期的な再評価により、適合チャネルが新しいプール内に所在しないということを決定する。これは、時間が経つと安定性が低下するか、または、ドリフトするような一時的に有効な基準チャネルを濾過して取り除くことに役立つ。自動探索基準アルゴリズムの本実施例は、アクセスシステム１７０によって受信されたＤＳ３チャネルに埋め込まれた、ＤＳ１チャネルの連続的な同期化監視を提供する。基準ソースは、主としてＢＩＴＳ入力からとられるそれは、オフィスアラームインタフェースモジュール２１４（図３２）に受信される。既に述べたように、単一周波数カウンタ１０６９（図２１）の資源分割のために他の実施例は複数のカウンタを有する場合もあるが量子化アルゴリズムは、ＤＳ３インタフェースモジュール１７１に使われる。このアルゴリズムは、各ＤＳ３インタフェースモジュール１７１のＣＰＵコンプレックス２６２（図６）において遂行される。自動探索基準アルゴリズムにおいては、測定時間への２レベルアプローチが利用される。第１のレベルは、（例えば１秒間の）短期間に亙って２８のＤＳ１の各々を監視することを必要とする。第２のレベルは、更に長い期間に亙り特定のＤＳ１を監視する。２つのレベルの間の周期的方法は、更に長い期間に亙り特定のＤＳ１を監視する。２つのレベルの間の周期的方法は、結果として、特定の周波数差、更に、スリップレートに特別な相互関係を持つデータポイントをもたらす。表１は、ＤＳ１チャネルの監視時間の分ベースによる分類を示す。チャネル番号の実際の順序は重要ではない。例えば、或る期間に亙ってチャネル番号が減少する順位であっても差し支えない。表１に定義されたレートを用いて、各ＤＳＩに関し次の監視時間が保証される。テスト中のＤＳ１信号の同期化レベル規定するためにこれらの時間が十分であるかどうかを決定するためには、２つの主要要素が関係する。第１は、ＤＳ１クロック周波数の予測された精度である。このパラメータは、監視されているＤＳ１のソースにおけるストラタムクロックの使用に関係する。ＢｅｌｌＣｏｍｍｕｎｉｃａｔｉｏｎＳＲｅｓｅａｒｃｈＴＡ‐ＮＰＬ−０００４２６（第１版、１９８６年１１月）の記述に従い、各々のストラタムクロックの精度を次に示す。同期化レベル定義に影響する第２のパラメータに関しては、ジッタ及びカウント値精度を考慮しなければならない。このパラメータの持つ３つのサブパラメータを次に示す。１．計数値精度は、カウンタの瞬間的な指示値、及び、２つのクロックの位相に依存する。カウンタ指示時点における時間の非同期性に起因して、カウンタから得られる値には常に±１ビットの不確定性がある。或る期間に亙る場合には、この差はゼロビットに平均化されるが、しかし、瞬時値の使用には不確定性を加味しなければならない。２．同期化測定には、平滑化されないＤＳ１クロックが用いられるので、±１ビットの待合せ時間ジッタが導入される。カウント値の場合と同様に、或る期間に亙れば、このジッタはゼロに平均化される。しかし、瞬間的なカウント値が使われる場合には、不確性を考慮しなければならない。３．ＤＳ１信号自体は、瞬間的な計数値に影響するピークツーピークジッタの ±５ビットまで許容される。他の場合と同様に、このジッタは或る期間に亙ってゼロビットに平均化される。不確定性のこれら３つの原因の累積を次に示す。従って、周波数またはスリップのあらゆる定義が可能である以前に＋７から− ７までの範囲において受信されたあらゆるカウントは、複数のタイムサンプルに亙って統合されなければならない。判定基準が定義された場合、量子化アルゴリズムを用いて次の結果が得られる。収隻データの使用１分報告時間に利用可能な唯一のデータポイントは１秒蓄積であることが表４から明白である。代表的な分に関するスリップカウント計算するために使用するアルゴリズムを次に示す。１分報告注１スリップの小数部分が０．５より小さい場合は切り捨てる。スリップの小数部分≧０．５であれば切り上げる。注２スリップ数＜３であれば、スリップ数＝０。注３報告されたスリップ数が常に正であるように、カウントの数の絶対値を使用すること。注４スリップ数の精度は、±７であるカウント数の精度に依存する。時間報告のためにどちらのデータポイントを使うかを決定する際には、２つのソースが利用可能である。１秒データポイント及び１５秒データポイントの精度は、両方とも±７ビットである。１時に亙る場合には、６０の１秒サンプル及び４つの１５秒（即ち、１分）サンプルが採取される。各々のサンプルに対する監視時間量が同じであるものとすれば、不確定係数は４サンプル分累積対１秒サンプルの６０サンプル分累積であるので、１５秒サンプルの方がより正確である。従って、１時間計算ならびに１日計算には１５秒サンプルのみを使用すべきである。１５秒サンプリング基準に基づき、新しいスリップカウント結果は、１５分毎にのみ報告して差し支えない。時間のうちの１分から１４分までは、利用可能なデータは一切報告しないか、或いは、１分サンプルの平均を報告することができる。同期化に関する報告使用した”ＲＴＲＶ−ＰＭ−Ｔ１”監視パラメータのタイプは”ＳＬＩＰＣ” である。不確定値を係数化した後において、カウントは、ＤＳ１サブフレームの期間（即ち、分、時間、日）当たりのスリップ数に変換される。次に、このスリップ値は、ＴＬ１コマンド”ＲＴＲＶ−ＰＭ−Ｔ１”に応答してＯＳＳにおけるクラフトパースンに報告される。特定のスリップ数に関して独立した応答を得るためには、ＴＬ１コマンド”ＳＥＴ−ＴＨ−Ｔ１”が使用される。ユーザーは、所定の期間を対象として、”ＳＥＴ−ＴＨ−Ｔ１”のＴＬ１”ＳＬＩＰＣ”パラメータタイプにスリップのスレショルド数を指定し、スレショルドを超過した場合には独立メッセージ出力を得ることができる。ＶＩ．警報の相関性アクセスシステムの階級イベント、及び、ＰＭ濾過アクセスシステム１７０は、最大４８までの２方向性、或いは、全ＤＳ３回路、または、チャネル、及び、それらの構成要素としてのＤＳ２及びＤＳ１サブ回路の全てを全時間（フルタイム）性能監視することができる。各回路は、種々のネットワーク妨害条件に関して、アクセスシステム１７０によって監視される。好ましい本実施例においては、ＢｅｌｌｃｏｒｅＴＬ１プロトコルを使用し、９６００ボーリンクを介して、これらの条件状態は、独立事象として、制御オペレーションサポートシステム（ＯＳＳ）に送られる。ＤＳ３レベルが欠陥または故障の場合には、下位回路、或いは、埋め込まれた回路が故障する確率が非常に高く、そして、多量の「冗長」情報がＯＳＳに向かって独立イベントの洪水の形で生成される可能性が大きい。故障の識別に最も関係のある情報をＯＳＳに提供するために、アクセスシステム１７０は、高い方の（ＤＳ３、または、ＤＳ２）レベル故障に際して発行される冗長情報の量を減少するための階級的濾過メカニズムを有する。重度の故障はサービス喪失の原因となり、軽度の故障はサービス低下の原因となる。軽度の故障は、所定期間に亙るユーザー指定のデータエラー数の累積によって分類される。この種の軽度の故障の検出は、以下に説明する”ＳＴＡＴＳ” サブシステムによるポストプロセスとして行われる。図３４に示す高レベル構成図において、アクセスシステム１７０（図５）の階層的フィルタの基本部分は、パーＤＳ３／ＤＳ２／ＤＳ１レベルベースに基づくハードウエアレジスタサンプリングタスク１２６０、１２６２、１２６４の階層的区分である。ＤＡＩ性能モニタ４３０、４３４、及び、４３８（図１０ｂ、１０ｃ、１０ｄ、及び、３４）の各々ＤＳ３、ＤＳ２、及び、ＤＳ１レベル用レジスタは、マイクロプロセッサインタフェース４００（図８及び１０ａ）を介して、ＤＳ３インターフェイス１７１でランするタスク１２６０、１２６２、１２６４によってアクセスされ、そして、重度故障情報が検索される。（マイクロプロセッサアクセスは、性能監視プロセス３９３の状態３９４（図７）に対応する。）引き続き図３４において、ＤＳ３レベルは、高優先位タスク１２６０により、約５０ｍｓのレートにおいてサンプルされる。ＤＳ２レベルは、ＤＳ３レベルより低く、ＤＳ１レベルより高い優先位のタスク１２６２によってサンプルされる。更に、ＤＳ２サンプリングレートは、ＤＳ３レートのレートの半分より大きくないレートにセットされることが好ましい。ＤＳ１レベルは、ＤＳ２レートよりも大きくないレートにおいて、最低優先位タスク１２６４により、サンプルされる。タスク１２６０、１２６２、１２６４は、重度故障を識別する。（ＰＭＩＳＲ）１２６６と分類された最高優先位タスクは、約３ｍｓのレートにおいて、性能モニタ（ＰＭ）割り込みサブルーティン（ＩＳＲ）によって遂行される。ＰＭＩＳＲタスク１２６６は、ＤＳ３、ＤＳ２、及び、ＤＳ１性能モニタ４３０、４３４、４３８から性能監視データを検索し、そして、ＰＭデータを、ＰＭ弾性バッファ１２６８、例えばメモリエレメントに記憶する。バッファ１２６８内のＰＭデータは、軽度故障を識別するために用いられる。ＰＭＩＳＲタスク１２６６は、性能監視プロセス３９３の状態３９５（図７）に対応する。欠陥または故障がＤＳ３またはＤＳ２レベルにおいて検出されるので、この情報は、外部ＯＳＳへの最終的な報告のために、イベントサンプラ１２６０、１２６２により、警報相関およびフィルタプロセス１２７０にキューされる。更に、１組のＤＳ２イベントフラグ１２７４の中のＤＳ３イベントフラグ１２７２、または、ＤＳ２イベントフラグ１２７５が揚げられる。例えば、ＤＳ３イベントフラグ１２７２用１２６２のような構成要素的レベルのタスクは、揚げられたイベントフラグを読み取ると、イベント処理を中断し、そして、あらゆる既存の警報をスケルチする。更に、これらのイベントフラグ１２７２、１２７５は、「オフ遷移」ヒステリシスまたは遅延の公称量を用いて、構成要素的レベルが高い方のレベルのイベントの発生を確認する機会を持つことを保証する。イベントフラグ１２７２、１２７５は、イベントを追跡するが、それを報告はしないために用いられることに注意されたい。ＰＭ弾性バッファ１２６Ｓ及びイベントフラグ１２７２、１２７５の両方は、ＣＰＵコンプレックス２６２（図６）のＲＡＭメモリ内に維持される。階層イベント濾過に関しては、全ての性能モニタ（ＰＭ）データ収集は、各下位回路のＰＭデータが上位イベント条件を反映するように維持される。冗長な独立警報イベントを減少させ、そして、アクセスシステム１７０をＯＳＳリンク１９６（図５）バンド幅に保持するための最後の手順としての、警報統合状態マシン１２７６は、ＡＮＳＩＴＩＭ１．３の勧告に従って実現される。既に述べた警報相関およびフィルタプロセス１２７０、及び、状態マシン１２７６は、図７に示す性能監視プロセス３９３の状態３９６及び３９７に、機能的に、対応することに注意されたい。アラーム統合状態マシン１２７６は、ユーザーが、例えば０から１５秒の期間に亙って、その期間中は外部警報レポートが出される以前に回路指向ベース（パーサーキットベース）でイベントが存在するような統合継続期間を指定することを可能にする。すなわち、状態マシン１２７６は、プロセス１２７０まで更に濾過するためのポストプロセスであり、そして、故障が報告される以前に当該故障の「重度」を決定する。従って、状態マシン１２７６は、重度故障のみを報告し、そして、軽度故障の原因である不調を無視する。再度、図３４において、状態マシン１２７６は、警報及び例外報告（ＡＥＲＥＰ）サブシステム（図示せず）から、故障コードの形で、１２７７として示されたフィードバックを受け取る。故障コードは、内部メッセージバッファプール完全消耗の検出手段によって、状態マシン１２７６によって呼び出される警報および例外報告ユーティリティを用いて受信される。バッファプールは、弾性バッファ（図示せず）を利用する。このフィードバックは、警告レポートの抑圧、及び、イベント喪失の防止を助ける。警報および例外報告サブシステムは、管理プロセッサモジュール１９０（図５）の一部分ある。パーセカンド（秒当たり）ＰＭ量子化、相互関係、及び、フィルタプロセス１２７８はプロセス１２７０からのイベントデータ及びＰＭ弾性１２６８バッファからの未加工ＰＭデータを受け取る。次に、プロセス１２７８は、故障を重度および軽度故障に分類し、そして、更に、重度故障を、回路及び警報のタイプによって階層的に分類する。プロセス１２７８は、パーセカンドベースで、工業規格（Ｂｅｌｌｃｏｒｅ、または、ＡＮＳＩ）エラーカウントを提供する。１２７９として示される結果は、分散型データベースを含むＳＴＡＴＳサブシステムに送られる。ＳＴＡＴＳサブシステムは、主とし管理プロセッサモジュール１９０（図５）に存在するが、ＤＳ３インターフェイスモジュール１７１にも存在する。次に、ＯＳＳは、ＯＳＳリンク１９６を介して、ＰＭ統計レポートに関して、ＳＴＡＴＳサブシステム下に問い合わせることも可能である。イベント及び図３４に示すＰＭ階層濾過と関連したタスクは、例えばＳａｎＪｏｓｅ所在のＳｏｆｔｗａｒｅＣｏｍｐｏｎｅｎｔｓＧｒｏｕｐから入手可能なＰＳＯＳプログラムのようなリアルタイムのオペレーティングシステムによって制御されることが好ましい。プロセス１２７０、及び、プロセス１２７８は、ＤＳ３インターフェイスモジュール１７１上のＣＰＵコンプレックス２６２（図６）によって実行される。典型的シナリオの一例を示せば、一旦、警報統合状態マシン１２７６が重度故障についてＯＳＳに報告すると、クラフトパースンは、埋め込まれたあらゆる回路と共に当該回路上のトラヒックをリルート（再経路指定）する。次に、クラフトパーソンは、埋め込まれた回路と共に当該回路を、警報相関およびフィルタプロセス１２７０による処理から一時的に除外する。次に、クラフトパーソンは、故障を分離するために割り込みテストを使用しても差し支えない。例えばＤＳ３のような特定のレベルにおける当該回路の割り込みテストは、原因が識別されるまで、継続しても差し支えない。ただし、超上位回路が間欠的或いは継続的な重度故障を持つものと推測される場合には、回路のテストは、中止、或いは、中断される。重度故障の原因が識別され、そして、訂正された場合には、当該回路は、プロセス１２７０による取り扱いのために、埋め込まれた回路と共に復元される。階層的イベントの濾過および警報相互関係ＤＳ３またはＤＳ２レベルの故障が発生した場合、ＯＳＳに送られる「冗長な」イベント発行または情報を濾過して除去するために、幾つかのシーケンス又機能が、アクセスシステムソフトウェアにおいて、用いられる。図３５及び３６において、濾過機能性は、所定の回路指向走査シーケンス１２９２の部分を構成する多数の警報指向走査シーケンス１２９０に分割される。すなわち、回路シーケンス１２９２は幾つか警報シーケンス１２９０（ワンパーアラームタイプ）から成る。双方のシーケンス１２９０、１２９２は、図３４の警報相互関係及びフィルタプロセス１２７０の構成部分である。好ましい本実施例において、シーケンス１２９０、１２９２のためのソフトウェアは「Ｃ」言語で書かれている。ここに示されたソフトウェアは、ＭｉｃｒｏｔｅｃＲｅｓｅａｒｃｈから入手可能な最適化ＭＣＣ６８Ｋ”Ｃ”クロスコンパイラバージョン３．３を用いて、ソースコードから目的コードへ翻訳された。ただし、技術的な熟達者であれば、添付流れ図における過程は、多数の別の言語、言語トランスレータ、コンピュータ、及び、回路を用いて実現可能であることが理解出来るはずである。パーアラーム（警報指向）走査シーケンス１２９０（図３５）は、スタート状態１３００において開始し、そして、状態１３０２まで進行する。この場合、例えばＤＳ３のような処理されつつある回路に関するサンプルデータは、ビット地図バッファから読取られる。バッファにおいて、例えば信号喪失のような所定の警報タイプの故障状態は個々のビットによって示される。ビット地図バッファは、ＤＡＩ性能モニタレジスタ４３０、４３４、４３８（図３４）内にデータのイメージを有する。決定状態１３０４に移動して、所定の警報シーケンス１２９０の例示に対応するビットは、故障が警報タイプに相当するかどうか決定するためにテストされる。故障が状態１３０４に存在することが判明した場合には、サンプルデータバッファは、状態１３０６において、クリアされ、その結果、当該回路に対する全ての後続的に走査された警報に関する故障表示をクリアする。イベントフラグ１２７２、１２７５（図３４）は階層的故障フラグとも呼ばれる。階層的故障フラグの１つは、例えば、図３６の状態１３４９によってセットされるように、状態１３０８においてセットされ、埋め込まれた回路にとって、超上位の故障が検出されたことを示す。状態１３１０に進行して、故障フラグがセットされたままであることを保証するために、対応する階層的故障タイマ（図示せず）が初期化され、下位、或いは、埋め込まれた回路が超上位の故障を認識することを可能にする。次に、状態マシン１２７６（図３４）の一部である重み付けされた故障インジケータが、状態１３１２においてインクレメントされ、そして、決定状態１３１４において、複数の故障が重度の故障条件に統合されたかどうかを決定するためにテストが行われる。故障統合器は、種々の妨害を分類し、そして、当該故障がＯＳＳに報道する必要のある程度に重大であるかどうかを決定する。状態１３１４において故障状態に達した場合には、故障状態が既に活動的であったかどうか決定するために、決定状態１３１６においてテストが行われる。状態１３１６において故障状態が未だ活動的でなかった場合には、状態１３１８において独立メッセージか、外部のＯＳＳ、或いは、制御ポートに対して開始され、故障状態が活動的であることを示す。状態１３０４に故障が存在しない場合には、重み付けされた故障統合器が、状態１３２２においてデクリメントされる。決定状態１３２４に移動し、統合器がゼロまでデクリメント済みである場合には、故障状態が活動的であるかどうかを決定するために、決定状態１３２６においてテストが行われる。状態１３２６における故障状態が活動的である場合には、独立メッセージは、外部のＯＳＳに対して状態１３２８において開始され、現行警報に関する故障状態がクリアされたことを示す。状態１３１８または１３２８が完了するか、或いは、決定状態１３１４、１３１６、１３２４、または、１３２６のいずれかが誤りである場合には、警報シーケンス１２９０は状態１３３０において終了し、そして、回路指向走査シーケンス１２９２は、次の走査期間中、別の例の警報シーケンス１２９０を用いて次の警報タイプを走査する。図３６において、回路指向走査シーケンス１２９２は、ＤＳ３回路に対して約５０ｍｓのインタバルＤＳ２回路に対しては１２５ｍｓのインタバル、及び、ＤＳ１回路に対しては２５０ｍｓのインタバルにおいてリアルタイムオペレーティングシステムによって実行されるようにスケジュールされる。シーケンス１２９２は、状態１３４２において始まり、そして、状態１３４０に進行する。この場合、性能モニタ４３０、４３４、または、４３８の一部である当該ＤＡＩ警報状態レジスタは、ＣＰＵコンプレックス２６２（図６）のメモリ内に位置する警報サンプルバッファにおいて当該回路に関してサンプルおよび緩衝される。関連する階層レベル故障フラグのテストにより超高位の故障が存在するかどうかを見るために決定状態１３４４においてチェックが行われる。超高位故障が状態１３４４に存在すると判定される場合には、警報サンプルバッファが状態１３４６においてクリアされ、その結果、その次の警報シーケンス１２９０において故障「クリア」プロセスが効果的に開始する。次に、状態１３４８、１３５０、１３５２、及び、１３５４においてＬＯＳ、ＡＩＳ、ＯＯＦ、及び、他の警報として指定された所定の進行順序において警報シーケンス１２９０が進行する。状態１３４８、１３５０、及び、１３５２は、階層レベル故障フラグがセットされることを示すために、それぞれ関連した状態１３４９、１３５１、及び、１３５３を持つ。このシーケンスは、特定の回路内において、警報のヒエラルキーを割り当てる。例えば、警報指示信号（ＡＩＳ）故障は活動的なアウトオブフレーム（ＯＯＦ）欠陥／故障をスケルチする、等々。一旦、全ての警報が状態１３５６において走査されると、走査されたレベルに対する階層レベル故障タイマがデクリントされる。次に、決定状態１３５８に移動し、この関連した故障タイマが満期になった（ゼロに等しい）かどうかを決定するためにテストが行われる。故障タイマが状態１３５８において満期になった場合には、この走査された回路と関連した階層レベル故障フラグが、状態１３６０において、クリアされ、そして、シーケンス１２９２は、状態１３６２において終了する。適切な時点において、ＤＳ３、ＤＳ２、または、ＤＳ１回路のいずれかにおいて実行するために、オペレーティングシステムは、回路シーケンス１２９２をスケジュールする。ＶＩＩ．要約ＤＳ３信号アクセスシステム１７０に関してここに開示された実施例は、他の電話および通信ネットワークまで拡張可能である。本発明は、特定の実施例に関して開示されたが、記述内容は、本発明の例証を意図したものであり、制限することを意図するものではない。当該技術分野に熟練した者であれば、添付特許請求の範囲に定義済みであるような本発明の真の精神および有効範囲から逸脱することなしに種々の修正および応用を実施することが可能なはずである。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号０８／１５７，９００ (32)優先日 1993年11月23日 (33)優先権主張国米国（ＵＳ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ (72)発明者ティバルスキー，エドワード，エス. アメリカ合衆国，92130 カリフォルニア, サンディエゴ，カミニートカーメルランディング 3653番地 (72)発明者ハートマン，ポール，アール. アメリカ合衆国，92025 カリフォルニア, エスコンディード，リッチリンリッジロード 2720番地【要約の続き】ステムの一部は、警報相関とフィルタ処理である（127 0）。

Claims

【特許請求の範囲】１．各局所チャネルが複数のビットから成る局所チャネル群に同時にアクセスする装置と；アクセスした局所チャネル群におけるビットを計数する装置と；局所チャネル群の１つのビットカウントを局所チャネル群の他のビットカウントと比較する装置とから成る、１つ以上の信号における複数の局所チャネル間の相対同期を測定するシステム。２．計数装置がアクセスした局所チャネル群においてビットを同時に計数する請求項１記載のシステム。３．比較装置が、比較結果がしきい値より大きい時に、警報信号を発する装置を包含する請求項１記載のシステム。４．各ビットはクロックパルスから成る請求項１記載のシステム。５．ビットがフレム指示ビットから成る請求項１記載のシステム。６．各チャネルの周波数を測定することと；各チャネルの周波数を比較して１つ以上の相対周波数の測定値を得ることから成る、信号の１組のチャネル群の同期を測定する方法。７．さらに、比較結果がしきい値より大きい時に警報信号を発する操作から成る請求項６記載の方法。８．チャネル群のプールを選択することと；他の全てのチャネル群に関する周波数測定結果を正規化するためにそのプールから基準チャネルを選ぶことと；基準チャネルと比較してその信号の各チャネルの周波数を測定することから成る、信号の１組のチャネル群から内部基準を順応できるよう選択する方法。９．基準チャネルがもはや適切な基準でないと決められた時に基準プールから新基準をダイナミックに選択する追加操作を包含する請求項８記載の方法。 10．チャネルにおける妨害を検出する装置と；局所チャネルの１つにおける妨害を検出する装置と；チャネルにおける妨害を局所チャネルにおける妨害と相関するための装置と；局所チャネルの妨害がチャネルの妨害と相関する時、局所チャネルの妨害の警報を封鎖する手段を含む妨害に対して警報を発する装置とから成ることを特徴とする、複数の局所チャネル群を有するチャネルについて性能監視と試験を相関させるシステム。 11．チャネル試験ができないとき局所チャネルの試験が中断される請求項10記載のシステム。 12．さらに、相関手段がフィルタした妨害に与えられるところの、検出装置から受ける各妨害をろ波（フィルタリング）する装置から成る請求項10記載のシステム。 13．検出装置が事象サンプラを包含する請求項10記載のシステム。 14．検出装置が事象フラグを包含する請求項10記載のシステム。 15．さらに、未使用の性能監視データを記憶する装置から成る請求項10記載のシステム。 16．さらに、記憶装置から受けた性能監視データを報告する装置から成る請求項 15記載のシステム。