JP3478829B2 - 電話網の性能監視及び試験システム - Google Patents

電話網の性能監視及び試験システム

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JP3478829B2 JP51534094A JP51534094A JP3478829B2 JP 3478829 B2 JP3478829 B2 JP 3478829B2 JP 51534094 A JP51534094 A JP 51534094A JP 51534094 A JP51534094 A JP 51534094A JP 3478829 B2 JP3478829 B2 JP 3478829B2
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Description

【発明の詳細な説明】 発明の背景 産業上の利用分野 本願発明は、電話網に関し、より詳細には、電話網に
アクセスし、それを監視し且つ試験するためのシステム
と方法に関する。
関連技術の説明 電話産業は、ベルシステム（Bell System）の譲渡以
来徹底的に変化を遂げた。今日、７地域のベル運用会社
（RBOCs）と独立した電話会社が166の地域アクセス転送
領域（LATAs）内で地域電話サービスを提供している。
これらの会社は、１つのLATAから他へのコール伝送に関
しては、AT＆Ｔ、MCI及びSprintのような中継キャリヤ
（転送業者）に頼らざるを得ない。電話回線の品質と性
能に対する責任は、従って、地域電話会社と中継キャリ
ヤの間で分担される。
RBOCsは、独立会社として財務履行の圧力をかけられ
ている。ユーティリティ寄託によって制限される料金の
故に、そして当面するコスト上昇及びLATA境界外へのコ
ール伝送に関する制限との新たな競合のため、電話会社
は、新技術、より活発な事業顧客、及び旧式ネットワー
クの保守システムの早急な導入に直面していることに気
付いている。
情報伝送の需要は、1980年代の間に劇的に増大した。
その10年間の初期の頃は、ほとんどのデータ伝送システ
ムは、主として比較的低速度のモデムを通してアナログ
ネットワークをインタフェースした。“高速”伝送シス
テムを求める所では、一般的に、ディジタル・データシ
ステム（DDS）の56kbpsの速度を選択した。
前述の伝送速度の上昇についての少なからぬ圧力は、
コンピュータ及び他の事務システムの日々増大する可能
性と計算速度を利用したいという要望から生じたもので
ある。その10年間での伝送技術の改善によって、伝送速
度上昇のはずみが刺激されたのである。銅ケーブルのガ
ラスファイバとの取替えは、外部施設の伝送容量を何倍
も拡大した。同時に、電子技術及びコード化算法（codi
ng algorithms）の改善によって、光ファイバへの変換
を伴う帯域幅の莫大な増加を利用できるように設計され
た端末装置が作られた。
標準がないために、実際上は全ての光波ベンダは、光
波端末とそのネットワーク間のインタフェースとしてDS
3（44.736Mbps）を選択した。図１は、DS0（64kbps）レ
ベル102、DS1（1.544Mbps）レベル104、DS2（M.312Mbp
s）レベル106及びDS3（44.736Mbps）レベル108を有する
従来技術の北米ディジタル階層（North American Digit
al Hierarchy）を説明するものである。この階層は、米
国規格協会（ニューヨーク、1987年）のANSI T1.102−1
987−“ディジタル階層、電気インタフェース”によっ
て定められるものである。DS2は、DS1とDS3間のリンク
として重要である。転送媒体としてのDS2には進展はほ
とんど無いとはいえ、DS2レベルは、DS1とDS3の信号を
仲介しなければならないあらゆるマルデム（muldem）
（マルチプレクサ／デマルチプレクサ（multiplexer/de
multiplexer））又は他のネットワーク要素に存在す
る。DS0は、本質的にはディジタル信号に限られるが、
アナログ音声周波数信号に対する基準（リファレンス）
は、ディジタル・チャネルバンクにより階層のDS1に前
述の信号を広範にインタフェースするという理由から、
図１に包含される。
かくして、電気通信の1990年代への切替えは、ネット
ワーク内のインタフェースにほとんど普遍的に用いられ
るDS3速度で起こるのである。顧客と運用会社間のDS1の
伝送は現在は普通であり、常に増大する多数の顧客は、
さらに高速でのサービス提供者との及び他のエンドユー
ザとのインタフェースを求めている。DS2速度は、表面
上はDS1とDS3間の理論上の中間段階であるが、いくつか
の特殊な場合以外は転送には不経済であることが分かっ
ている。従って、DS3は、高帯域幅の光信号に関しては
基礎をなすビルディングブロックであると立証されつつ
ある。
図２は、従来技術の、光波ネットワークの簡略化モデ
ルであって、４例のネットワーク・キャリヤ（キャリヤ
Ａ、キャリヤＢ、キャリヤＣ及びキャリヤＤ）を示し、
且つ顧客X 140を顧客Y 142に相互接続するのにDS0レベ
ルライン130、DS1レベルライン132、DS3レベルライン13
4及び光学（光）ファイバライン136がどのように用いら
れているか、を示すものである。顧客構内又はサイト14
0及び142での装置は、例えば、電話、ファクシミリモデ
ム又はデータモデムであってよい。
マルチプレクサ／デマルチプレクサ又はチャネルバン
ク144は、ライン130上の24のDS0レベル信号をライン132
上の１つのDS1レベル信号に多重化するのに用いる。こ
のモデル120では、ライン132上の28のDS1レベル信号を
ライン134上の１つのDS3レベル信号に多重化するのに、
M1/3モデムを用いる。ライン134上のDS3レベル信号は、
光波転送マルチプレクサ122を使ってキャリヤＡにより
さらにライン136上の光ファイバ信号に結合される。こ
のモデル120では、３つの中央局152、154及び156を使
い、中間の中央局154は交差接続158の使用によりDS3レ
ベルで交差接続された３つのキャリヤを有する。
顧客X 140から顧客Y 142への長距離コールには、多レ
ベルの多重化及び多くのキャリヤ切換え（ハンドオフ）
が関係する。キャリヤＡは顧客X 140の地域運用会社で
あり。中央局152及び154を持っている。キャリヤＢとキ
ャリヤＣは長距離キャリヤであり、キャリヤＤは中央局
156を有し且つ顧客Y 142にサービスを提供する地域運用
会社である。
顧客X 140から顧客Y 142へのコールは、３つの中央局
と３つの転送キャリヤとに関連する。そのコールがネッ
トワーク120を通過する際、それぞれのその要素に特有
の監視技術を有するいくつかのネットワーク要素、例え
ば、チャネルバンク144、M1/3モデム146、128、及び光
波転送マルチプレクサ122、126、によって処理されてよ
い。保守及び課金問題は、この相互影響について常に生
ずる問題である。
ほとんどのネットワーク要素は、それらが処理するデ
ータに関して何らかの形の監視、試験、及び制御機構を
組み入れている。しかし、これらのオプションの何れも
DS3及び全ての埋め込みチャネル（embedded channels）
の連続監視又は試験アクセスを支援しない。
帯域幅のコストは、先の10年でそうであったようには
設備計画者をもはや悩まさない程度まで急落したとはい
え、DS3への移行はそのコストを免れることはない。こ
れらのうち主なものは、DS3ビットストリームに埋め込
まれたレート・チャネルを下げる便利で経済的な試験ア
クセスの欠如及びDS3定様式信号に埋め込まれた性能デ
ータを利用できるよう設計された監視システムの欠如で
ある。
DS3（及びそれほどではないがDS1）信号は単位時間当
たり大量のデータを搬送し、これは帯域幅が運用会社の
設備計画者にとって安くなったほどエンドユーザにとっ
て安価ではなく、エンドユーザの側でのかなりの金融投
資に相当なものである。DS3を用いる運用会社は、前述
の高速ディジタル機能の有害な損傷又は全面的故障の場
合に事実上停止するという危険を冒すことになる。従っ
て、エンドユーザとサービス提供者の両方のDS3設備を
管理する者は、彼らのネットワークにおけるディジタル
・リンクの性能に実際に興味を持つことになる。彼ら
は、彼らが扱うビット・ストリームに埋め込まれた性能
情報を、ネットワークを管理する上で及びサービス機能
停止という損失の大きい衝撃を極力少なくする上で極め
て有用であり得るデータを抽出しないで、ただ単に通過
させることには満足しない。
DSX−３の交差接続パネルのモニタジャックのところ
でDS3信号を得ること及び望まれる補助信号は全てDS3か
ら多重分離することが可能である。その後で、前述の信
号を携帯型試験装置に補ってよく、又は分析用試験シス
テムへ経路選択してよい。DS0からDS3までの任意の速度
で抽出された信号を分析する多くの試験セットが利用で
きる。しかし、この技術は、パッチングを実行するには
手動アクセスを必要とし、一時に１つのDS3だけに関し
て試験及び／又は監視装置の使用を可能にするものであ
る。この方式の携帯型試験配置では、一般に試験信号又
はデータを同一のDS3で搬送される他のサービスを妨害
しないでDS3ビット・ストリームの出接チャネル（outgo
ing channels）に挿入できない。
ディジタル交差接続システム（DSC）はDS3ネットワー
クにおける試験アクセス車両としての用途を考えること
ができる。DCSの多用途型で複雑なスイッチング能力で
は、アクセスに費用がかさむことになる。加えて、ネッ
トワーク全体にわたり、監視又は試験アクセスを要する
全ての箇所に前述のシステムを分散させることには適し
ないDCSの使用に関連した損傷がある。DCSによってもた
らされる損傷の中では、その一定量が入接及び出接フレ
ーム構成を同期させるのに必要である遅延、及び奪取ビ
ット書き直し歪み（robbed−bit writeover distortio
n）があり、後者の障害はDS0の速度へスイッチングダウ
ンを行う時だけ生ずるものである。
コストを削減しながらサービスを改善するため、RBOC
sは、現場技術者の手元の携帯型試験装置から中央のネ
ットワーク管理センターに接続される永久設置試験シス
テム又は運用支援システム（OSS）に変わり；そして顧
客からの障害申告に応ずる修理行為から先行したネット
ワーク性能監視と予防保守へ変わった。電話会社で使わ
れる現存装置は、電話会社で必要とされる機能性のわず
かに小部分を提供するだけであり、しかも非常に費用が
かかるものである。
電話網においては、同期監視機能により試験中のDS1
信号のクロック周波数が基準のDS1信号と比較される。
その基準信号は、試験システムにおける（埋め込まれた
又は直接インタフェースの）DS1の何れかであってよ
く、又は試験システムポートを通して受信された外部DS
1に基づく基準であってよい。
同期測定は、ネットワークの周波数オフセットがDS1
の副フレームの追加又は欠失である“スリップ”に帰着
し得るという理由から、重要である。もし全てのクロッ
ク及び信号遅延が完全に安定であったなら、電話網のタ
イミングは問題にはならないだろう。その時は、それら
全てが同一速度で動作するためにはクロックについての
初期校正だけが必要であろう。電話網は、漠然とタイミ
ング障害を免れて同一速度で動作するであろう。しか
し、物理的装置は完全ではなく、従って同期技術が用い
られるのである。しかし、現在知られている同期法をも
ってしても、周波数オフセットは、依然として問題を起
こすといっても差し支えない。従って、監視機能がネッ
トワークにおけるスリップの発生を正確に且つ迅速に予
測することは、大切な長所であろう。
また、二方向経路が相互に又は外部基準と同期してい
るかどうかを決めるために、選択したDS1信号の２つの
方向を比較することも望ましいことであろう。さらに、
特定の時間中における許容数のスリップに対してしきい
値レベルを確立する必要性、及びしきい値を上回る時に
適切な行動をとり得るネットワーク管理センターに自立
警報メッセージを送る必要性が現存している。
性能監視は、二方向の又はDS3の回路又はチャネル及
び通常DS2s及びDS1sとして知られているそれらの構成準
回路の全てを通して実行される。これらのDS3、DS2及び
DS1の回路は、DS3当り７つのDS2s及びDS2当たり４つのD
S1sを有する階層構造の形でネットワークに編制され
る。Bellcore TR−TSY−833及びANSI T1M1.391規定に従
い、各回路はいくつかのネットワーク妨害条件に対して
監視される。妨害は、サービス損失を招来する故障とな
り、もしくは質低下状態を招く欠陥となり得る。これら
の妨害には、信号損失（LOS）、フレーム損失（LOF）、
警報表示信号（AIS）、イエロー警報、等があり、Bellc
ore TL1のプロトコルを使って、自律事象として制御動
作支援システム（OSS）に典型的には9600ボー（baud）
リンクを介して発せられるものである。
DS3レベルの妨害の場合、従属の又は局所回路が故障
する確率が非常に高くなる。このシナリオでは、埋め込
んだDS2及びDS1回路からのおびただしい量の“過剰”情
報は、OSSへ向かう自律事象の血液の形で生成されると
いう可能性を有する。本質的に、この構成情報は、最高
レベルの欠陥だけが係わるのでほとんど価値がない。故
障を識別する上で最も妥当な情報をOSSに供給するため
には、より上位（DS3又はDS2）のレベルの故障の場合に
発せられる過剰情報量を減らす階層フィルタリング機構
は、大いに有用であろう。
従って、稼動中のDS3ライン及び経路に本質的に透明
であるシステムを使用するDS3の監視及び試験に関する
必要性があり、それは非割り込み（non−intrusive）の
監視及び性能モニタリングをもたらすもので、必要なと
き割り込み試験アクセスを提供でき且つDS3の監視及び
試験アクセスを要するあらゆる箇所に設置するのに十分
な経済性を有する。また、DS3ネットワークの運用につ
いての情報に通じた決定をなすために、ネットワーク管
理者がDS3フォーマットに埋め込んだ包括的性能データ
にアクセスする必要性もある。
発明の概要 本願発明は、会社が彼らの高速電気通信網を効率よく
管理するのを支援するための統合したアクセス、性能モ
ニタリング及び試験システムを提供するものである。ア
クセスシステムによって、電話会社はサービスに影響す
る停止が起こる以前にサービス品質の低下を確認し、彼
らのネットワーク管理センターからの全回路の性能を連
続的に監視することが可能となる。システムを通過する
全てのDS3信号は、Bellcoreの伝送要件によって規定さ
れた性能指標に関してモニタされる。
現在好まれるアクセスシステムは、警報信号を伝送し
ない限り10マイクロ秒未満の絶対遅延の単射を除いて本
質的にはDS3ネットワークに透明である。そのシステム
は、前述の任意の回路での発信情報をDS3の他の回路で
の伝送に影響させずに伝送することによりDS3に埋め込
んだ回路と相互作用する。
本願発明の一様相では、電話網において時間分割多重
信号における複数の埋め込みチャネルを有する信号用の
保守システムがあり、そのシステムは、信号受信手段、
１つ以上の埋め込みチャネルの何れかに同時にアクセス
する手段、及びアクセスした埋め込みチャネルを性能監
視する手段から構成される。
発明の他の様相では、電話網において時間分割多重信
号における複数の埋め込みチャネルを有する信号に対す
る性能監視システムがあり、そのシステムは、埋め込み
チャネルへのアクセスをもたらすための共用資源、信号
に複数の多重化された信号を有するチャネルを連続的に
監視する手段、及びそのチャネルと同時に多重化された
埋め込みチャネルを連続的に監視する手段から構成され
る。
発明の他の様相では、電話網において時間分割多重信
号における複数の埋め込みチャネル間の相対的な同期測
定を行うシステムがあり、そのシステムは、それぞれが
複数のビットを含む埋め込みチャネルに同時にアクセス
する手段と；アクセスした複数の前記埋め込みチャネル
における前記ビットを計数する手段と;1つの前記埋め込
みチャネル内で計数されたビット数と、他の前記埋め込
みチャネル内のビット数とを比較する手段とから構成さ
れる。
発明の他の様相では、電話網において時間分割多重信
号における１組の埋め込みチャネルの同期測定を行う方
法があり、その方法は、前記１組の埋め込みチャネルに
同時にアクセスするステップと；それぞれの前記埋め込
みチャネルの周波数を測定するステップと；測定された
各埋め込みチャネルの周波数の測定値と獲得された１つ
以上の相対的な周波数の測定値とを比較するステップ
と；から成る。
さらに発明の他の様相では、電話網において時間分割
多重信号における１組の埋め込みチャネルから内部基準
を適用可能に選択する方法があり、その方法は、前記１
組の埋め込みチャネルに同時にアクセスするステップ
と；アクセスされた前記埋め込みチャネルからチャネル
のプールを選択するステップと；他の全ての前記チャネ
ルに関する周波数を測定し、測定した結果を基準化する
ために選択された前記プールから基準チャネルを選ぶス
テップと；選ばれた前記基準チャネルと比較して前記信
号における１組のチャネルの周波数を測定するステップ
と；から成る。
本願発明の他の様相では、電話網において複数の埋め
込みチャネルを有するチャネルについて性能監視と試験
を相関させるシステムがあり、そのシステムは、前記埋
め込みチャネルの１つにおける妨害を検出する手段と；
前記チャネルにおける妨害を前記埋め込みチャネルにお
ける妨害と相関させるための手段と；前記埋め込みチャ
ネルの妨害が前記チャネルの妨害と相関する時、前記埋
め込みチャネルの妨害の警報を阻止する手段を含む、妨
害警報発生手段と；から構成される。
図面の簡単な説明 図１は、本願発明によってアクセスされる電話網に用
いられる北米ディジタル階層の線図であり； 図２は、模範的な簡略化ネットワークモデルのブロッ
ク図であり； 図３は、統合転送アクセスユニット（ITAUs）として
示される本願発明の１組のDS3信号アクセスシステムを
有する模範的な簡略化ネットワークモデルのブロック図
であり； 図４は、本願発明による現在望まれるアクセスシステ
ム・アーキテクチャの機能的ブロック図であり； 図５は、図４に示すアクセスシステムのシステムブロ
ック図であり； 図６は、図６に示すDS3のインタフェースモジュール
のブロック図であり； 図７は、図４及び５に示すアクセスシステムの動作フ
ローチャートであり； 図８は、図６に示すドロップ・インサート（DAI）回
路の入出力（I/O）線図であり； 図９は、図８に示すDAI回路の高レベルブロック図で
あり； 図10aは、図８に示すDAI回路の詳細ブロック図であ
り； 図10bは、図10aに示すDAI M23多重分離副回路のブロ
ック図であり； 図10cは、図10aに示すDAI M12多重分離副回路のブロ
ック図であり； 図10dは、図10aに示すDAI DS1モニタ副回路のブロッ
ク図であり； 図10eは、図10aに示すDAI再結合器副回路のブロック
図であり； 図10fは、図10aに示すDAIプロセッサ・インタフェー
ス副回路のブロック図であり； 図11は、図10eに示すDAI再結合器の疑似DS2挿入部分
のブロック図であり； 図12は、図１に示すDS3レベルに対するDS3フレーム指
示フォマットの線図であり； 図13は、図１に示すDS3レベルに対するDS3付加ビット
の線図であり； 図14は、図１に示すDS3レベルに対するDS3 C−ビット
パリティ付加ビットの線図であり； 図15aは、図10bに示すDAI M23 Demuxの先見枠組み部
分のブロック図であり、 図15bは、図15aのピラミッド・シフトレジスタに関す
る線図であり； 図16は、図４に示すアクセスシステムの一部分の機能
的ブロック図であり； 図17は、図５に示すパルス符号変調（PCM）ハイウェ
イのブロック図であり； 図18は、１組のPCMハイウェイ・タイムスロットのタ
イミング・ビットフォマット線図であり； 図19は、図18に示す２つのタイムスロットの明細を与
えるPCMハイウェイ転送状態タイミングのタイミング／
ビットフォマット線図であり； 図20は、図６に示す非同期タイムスロット中継（TS
I）回路の入出力（I/O）線図であり； 図21aは、図20に示す非同期TSI回路のトップレベルの
ブロック図であり； 図21bは、図21aに示すTSI機能データリンク（FDL）副
回路のブロック図であり； 図21cは、図21aに示すTSI周波数カウンタ副回路のブ
ロック図であり； 図21dは、図21aに示すTSI低速ハンドラ副回路のブロ
ック図であり； 図22は、TSIとDAI間のインタフェースのタイミング線
図であり； 図23は、図６に示す機能データリンク（FDL）マイク
ロコントローラ・インタフェースのブロック図であり； 図24は、図23に示すTSI FDLハンドラ論理のブロック
図であり； 図25は、図23及び24に関連してFDLインタフェース・
タイミングのタイミング図であり； 図26は、図５に示す１対のDS3インタフェース・モジ
ュールのDS3データ経路のブロック図であり； 図27は、図５に示すDS3モニタ・モジュールを含む、
アクセスシステムのDS3保護のブロック図であり； 図28は、図10aに示すDAI回路のビット対ビット比較部
分のブロック図であり； 図29は、図６に示すDS3線形インタフェース（LI）回
路のDS3データ経路遅延調整部分のブロック図であり； 図30a及び30bは、制御スリップの前後のT1ビット・シ
ーケンスを説明するものであり； 図31は、図１に示すDS1レベルに対するDS1スーパフレ
ーム・フォマットの線図であり； 図32は、基準クロック経路を含む、図４に示すアクセ
スシステムのシステムブロック図であり； 図33は、図32に示す管理プロセッサ・モジュールによ
って実行される自動探索基準選択シーケンスのフローチ
ャートであり； 図34は、図４及び５に示すアクセスシステムの事象及
び性能監視階層フィルタリング処理の高レベル・ブロッ
ク図であり； 図35は、図34に示す警報相関及びフィルタ処理に対応
する警報当りの走査シーケンスのフローチャートであ
り；そして 図36は、図34に示す警報相関及びフィルタ処理に対応
する回路当りの走査シーケンスのフローチャートであ
る。
好ましい実施例の詳細な説明 図面全体を通じて、同等の部品には同じ参照番号が用
いるものとする。
便宜上、以下の説明は次の主要な６セクションに分け
て概説するものとする。即ち、システムの概観、DS3ド
ロップ及びインサート（DAI）回路、非同期タイムスロ
ット相互接続（TSI）回路、保護パス（通路）、相対同
期化、及び、警報の相互関係である。
I. システムの概観 図３に示すように、統合移送アクセスユニット（ITA
U）とも呼ばれるDS3信号アクセス、モニタ、及び、テス
トシステム170は、Regional Bell Operating社（RBO
C）、及び、長距離キャリアのファイバ光およびマイク
ロ波無線伝送システムの必須部品として、設置される。
図２に示す簡素化されたネットワークモデル120は、ネ
ットワークモデル168に例として示す数箇所にDS3信号ア
クセスシステム170を追加することによって図３に示す
ように強化される。中央局152において、DS1信号132
は、M1/3マルデム146により、アクセスシステム170a用
入力になるDS3信号134に多重化される。アクセスシステ
ム170は、１つのDS3信号から最大96のDS3信号までの距
離に亙って、入力として受け入れ可能であり、出力DS3
信号の個数は入力信号の個数と同じである。実際、アク
セスシステム170は、双方向性であり、そして、２方向
音声またはデータ通信を扱うためにネットワーク自体が
双方向性である。
DS3レベルライン134'を含むアクセスシステム170a出
力は、キャリアＡにより、光波輸移送マルチプレクサ12
2を用いて、ライン136上のファイバ光信号に結合する
か、或いは、その代わりに、中央局154に送信されるべ
き他の既知の手段をもちいて、マイクロ波信号に結合さ
れる。中央局154において、例えば、キャリアＡは、デ
マルチプレックサ122を介し、てファイバ光信号136を、
別のアクセスシステム170bへの入力として用いられる多
重DS3レベル信号に非多重化する。同様に、キャリア
Ｂ、及び、キャリアＣは、DS3レベル信号を、それぞ
れ、アクセスシステム170c、及び、170dに供給すること
ができる。３つのアクセスシステム170b、170c、及び、
170dの出力は、点158において相互接続される。最後の
アクセスシステム170eは、中央電話局156内に示すよう
に、キャリアＣとキャリアＤとの間に取り付けられる。
DS3レートにおいてインタフェースすることにより、
アクセスシステム170は、DS3データを再生することが可
能であり、そして、以下に説明するように高い信頼性を
保証するために、保護パス計画を用いて、１対１保護が
可能である。アクセスシステム170を通ることに起因す
る遅延は公称値（10マイクロセカンド未満）であり、従
って、図３に示すように、システムは、終端間DS3パス
遅延に対して殆ど影響を及ぼすことなしに複数のネット
ワークロケーション（場所）において使用可能である。
アクセスシステム170は、DS3チャネル146及び全ての
埋め込みDS1回路132を監視する連続的性能を提供する。
埋め込みメンテナンス（保守整備）システムとしては、
性能情報は、データ崩壊を引き起こすことなしに、監視
され、そして、収集される。アクセスシステム170は、
他のチャネルへのサービス崩壊を引き起こすことなく、
即ち、ヒットレスアクセスとして、DS3ビットストリー
ム内の任意の埋め込みチャネルへのアクセスを提供す
る。
アクセスシステム170は、高容量デジタルサービス（H
ICAP、または、HCDS）テスト用多重DS1信号；音声周波
数（VF）、デジタルデータサービス（DDS）、及び、信
号発信のテスト及び測定を行うための多重埋め込みDS
0、及び、サブレートチャネル、及び、テストアクセス
ダイグループ（TAD）、及びファシリティアクセスダイ
グループ（FAD）のためのDS1及びDS0職人（コラフトパ
ースン）インタフェースへの同時ヒットレスアクセスを
サポートする。サブレートチャネルは、例えばモデムの
ようなデータアプリケーション用としてのDS0 DDSネッ
トワークのサブチャネルである。使用するデータレート
に応じて、サブレートDS0Aは１つのサブカスタマを持つ
ことが可能であり、他方、サブレートDS0Bは複数のカス
タマを持つことができる。
例えばキャリア122、124、126、及び、128のような移
送キャリアは、アクセスシステム170をネットワーク内
の任意の場所に自由に置くことができる。アクセスシス
テム170の応用としては、特殊サービス及びDDSハブを対
象とする２つのキャリアの間の境界における使用、及
び、有人、無人、或いは、遠隔電話局における使用が含
まれる。アクセスシステム170との管理センタインタフ
ェースは、以下において説明するように、産業標準オペ
レーション支援システム通信プロトコルを介して提供さ
れる。オペレーション支援システム（OSS）は、オペレ
ーションシステム（OS）とも呼ばれる。
図４は、現時点において好ましいとされるアクセスシ
ステム170のアーキテクチャを示す機能ブロック図であ
る。本発明のアクセスシステム170は、DS3及び埋め込み
DS1チャネルを監視する連続的な非侵入的性能；要求に
応じてDS0及び埋め込みチャネルの非侵入的性能；多重
化されたDS1、DS0、及び、サブレートチャネルへのヒッ
トレスアクセス;DS1、DS0、及び、サブレートチャネル
の侵入的或いは非侵入的なテスト；及び、報告、及び、
制御のためのOSインタフェースを提供するために、48の
双方向性DS3信号、または、96の例えば、ライン134を介
して供給されるDS3のような一方向性DS3信号にインライ
ン接続する。
一般に、性能監視機能は、注目に値するイベントを記
憶し、そして、例えばエラーレートのような統計値を計
算する。アクセスシステム170によりDS3レベルにおいて
監視されるパラメータ及びイベントに含まれる項目に
は、特に、フレームフォーマット、バイポーラ（二極
式）侵害（BPV）、及び、信号喪失（LOS）が含まれる。
例えばフレームフォーマット状態、Ｆビットエラーカウ
ント、及び、フレームパリティエラーカウントを含むDS
3レベル統計結果は、記憶され、そして、報告される。
同様に、DS1レベル性能監視および統計、及び、TAD/FAD
性能監視は、システム170によってメモリに記憶され
る。
更に、アクセスシステム170は、サービス前テスト、
故障の確認或いは故障の隔離、及び、修理の確認を支援
する形において、全てのDS1、DS0、及び、サブレートチ
ャネルへのヒットレスモニタ又はスプリットアクセスを
提供する。モニタアクセスは、混乱を起こすことなくシ
ステムを通過する際に、アクセスされたチャネルをシス
テム170が「聞く」ことを可能にする。モニタアクセス
を確立すること、或いは、破壊することは、チャネル、
或いは、ビットストリームの他の構成要素にとって、崩
壊を引き起こす原因にはならない。スプリットアクセス
は、チャネルの正常通路を破壊しそして、各方向から受
信したデータは、出送信チャネルに挿入されたデータを
有する。
最後に、アクセスシステム170は、システムを通る同
一情報の伝達に影響を及ぼすことなしに、受信されたDS
3及びDS1ビットストリームからDS1、DS0、及び、サブレ
ートチャネルを抽出するための非侵入的テスト能力を提
供する。侵入的テストは、出DS1、DS0、及び、DS3ビッ
トストリームに埋め込まれたサブレートチャネルへの情
報記入を可能にする。例えば、侵入的テストは、HCDS及
びDDS再構成コマンド、ルーピングコマンド、テストパ
ターン及び音声周波数テストトーン、及び、例えばP/AR
のために必要な波形のような複雑な波形を含む。
再度、図４において、ライン134において受信されたD
S3信号は、同じデジタル情報を有するDS3信号を出力す
る受信機または再生機（リジェネレータ）172を介して
供給され、次に、コンバイナ174と通り、そして、送信
機または、再生機176を通って供給される。閉じた状態
で図示される一次パスリレー178は、DS3信号が、出力ラ
イン134'を通ってこの一次パスから出力されることを可
能にする。同時に、入来DS3信号は、２つの再生機17
2'、176'を通って供給されるが、しかし、保護パスリレ
ー178'と呼ばれる二次リレーは開いているので、この保
護パスがそのDS3信号を出力ライン134に供給することを
防止する。以下において更に説明されるように、リレー
178、178'は、協同作動し、２つのパス（通路）のうち
の１つからの信号を出力ライン134'に供給し、従って、
DS3信号がアクセスシステム170を通ってフェールセーフ
トランスミッション（伝達）されることを可能にする。
既に説明したように、アクセスシステムの性能監視機
能は一次パスからのDS3信号を受け取る180において図４
に示される機能ブロックに導入される。アクセス及びテ
スト機能は、一次パスからのDS3信号を、埋め込まれた
チャネルデータを１つ又は複数のDS1テスト資源184、ま
たは、DS0テスト資源186に選択的にルートするDS1/DSO
ルータ182に供給することによって達成される。DS1及び
DS0テストシステムは周知であるので、テスト資源184、
186の機能については、ここでは、これ以上説明しない
こととする。DS1信号を伝達するためのTAD/FADインタフ
ェースライン188は、遠隔テストユニットとして、或い
は、外部のテスト装置によって入来DS3信号から非多重
化されたビットストリームのための１つのローカルテス
トユニットとして、アクセスシステム170が使用できる
ように、ルータ182に接続される。ビットの重ね書きを
必要とするテストはルータ182を介してコンバイナ174に
データを伝達し、ここにおいて、ビットは選択的にDS3
信号に重ね書きされることに注意されたい。
性能監視、アクセス、及び、テストは、高レベルデー
タリンク制御（MDLC）バス、或いは、性能モニタ180、D
S1/DS0ルータ182、及び、DS1、及びDS0テスト資源184、
186に接続されたリンク192の介してシステムコントロー
ラ190によって制御される。更に、システムコントロー
ラ190は、遠隔場所からの制御のためにライン196を通っ
てOS（図示せず）への通信を提供するユーザーインタフ
ェースサブシステム194と交信する。ユーザーインタフ
ェースは、一般に、現代の機械化されたシステム、また
は、プログラム文書化システム（PDS）フォーマットに
よって用いられるトランザクション言語１（TL1）にお
いて送信されたメッセージを解読する。マンマシン言語
（MML）は、技巧専門家とインターフェイスするために
使われる。従って、例えばBellSouthのようなローカル
（市内）電話会社、或いは、例えばMCIのような交換キ
ャリアは、本発明のアクセスシステム170を用いてDS3、
及び、埋め込みチャネルへの即刻アクセスが可能であ
る。
図５は、現時点において好ましいアクセスシステム17
0のシステム構成図である。アクセスシステム170は、モ
ニタ、アクセス、及び、テスト機能を金属製品の３つの
シェルフ（棚）を有する１つのシステムに統合する。48
のDS3をサポートする完全に構成されたアクセスシステ
ム170は２つの装置ベイ内に格納され、各ベイは５つの
シェルフをサプートする、即ち、１つの管理シェルフ20
0、８つの高速インタフェースシェルフ202、及び、１つ
のテスト資源シェルフ棚204である。アクセスシステム1
70は、電話局環境における動作用に設計されている。
アクセスシステム170は設計上はモジュール式であ
り、展開するとネットワークをサポートし、そして、ハ
ードウェア及びソフトウェア能力の容易な統合を可能に
する。各ハードウェアモジュールは、以下に説明するよ
うに、中央管理プロセッサ190にデータ収集、制御、及
び、通信を供給するプロセッサコンプレックス（複合
体）を有する。アクセスシステム170の設計は、ネット
ワークおよび保守整備要素の追加によってネットワーク
の信頼度を低下させてはならないと言う哲学に基づく。
この目標を達成するために、アクセスシステム170は、
その回路及びソフトウェアの機能性を注意深く監視す
る。アクセスシステム170は、システムにネットワーク
信頼性に関する工業的目標を実質的に越えさせるような
程度の冗長性によって保護されている。アクセスシステ
ム170の信頼度を更に高めるために、各DS3パス（通路）
は、一対一の冗長性を提供するバイパスリピータ（中継
器）によって保護され、アクセスシステム170を通る正
常なパス（通路）が幾つかの厳しい内部診断テストのう
ちのいずれかに合格出しなかった場合には、リピータが
自動的にサービス状態に切り替えられる。
管理シェルフ（棚） 図５に示すように、管理シェルフ200は、中央演算エ
レメント及び、メモリ記憶資源を有する。更に、このシ
ェルフ（棚）は、シェルフ間交信、及び、サポートおよ
び管理センタとの交信のための資源を提供する。内部交
信は、多重直列通信プロトコル「電子産業協会（EIA）2
32」及び「EIA 423」による。外部インタフェース言語
フォーマットは、TL1、PDS、及び、MMLを含む。管理シ
ェルフ200は、可聴、可視、遠隔測定並びにディスプレ
イを含むシステム生成オフィスアラームの供給源（ソー
ス）である。管理シェルフ200は、以下に示すように、
４つのハードウェアモジュールを有する。
管理プロセッサモジュール190は、中央システムコン
トローラであり、HDLCリンク192を介してシェルフ間交
信、及び、以下に説明する通信プロセッサモジュールを
194を介して外部インタフェースとの通信を提供する。
管理プロセッサモジュールは、内部システム制御のため
の直列インタフェースを用いる、即ち、例えばハードデ
ィスクドライブ（図示せず）のような周辺装置の制御の
ための小型コンピュータシステムインタフェース（SCS
I）インタフェース208、及び、他のVNE標準モジュール
と交信するためのVersaModule Eurocard（VME）データ
バスインタフェース210である。SCSIインタフェース208
は、管理プロセッサモジュール190を周辺サブシステム2
12に接続し、そして、VMEインタフェースは、モジュー
ル190を通信プロセッサモジュール194及びオフィスアラ
ームインタフェースモジュール214に接続する。
周辺サブシステム212は、1.44メガバイのトフロッピ
ーディスクドライブ、105メガバイトのハードディスク
ドライブ、60メガバイトの任意装備（オプション）のテ
ープドライブ、及び、図５には一切図示されていない周
辺モジュールを有する。これらの部品は、監視データを
記憶し、そして、レコードユーザーの活動を記録する。
通信プロセッサモジュール194は、外部のオペレーシ
ョンズシステム（OS）、または、テストシステム制御セ
ンタ（図示せず）に通信インタフェース196を提供す
る。インタフェースはTL1、又はPDSを介する。電気プロ
トコルは、直列「EIA 232」、または、「EIA 423」で
ある。クラフトインタフェースは、ユーザーの友好オー
バレイを用いるMMLである。システムに対して外部の他
の通信196'は、国際電信電話諮問委員会（CCITT）規格
X.25に基づく直列インタフェース電気プロトコルを用い
て、TL1及びPDSにより行われる。
オフィスアラームインタフェースモジュール214は、
重要、主要、そして、些細なオフィスアラーム用に、可
聴216a、視覚的216b、及び、遠隔測定216cアラームを生
成し、更に、ビルディング統合タイミングソース（BIT
S）クロック（図示せず）に基づくDS1を受信して変換
し、内部同期のためのクロック及びフレームを提供す
る。BITSクロックは、中央電話局全体ののためのクロッ
ク基準である。
高速インタフェースシェルフ 各高速インタフェースシェルフ（棚）202は、最大６
つまでの双方向性DS3信号ライン134とインターフェイス
する能力をサポートする。システム当たり合計48のDS3
をサポートするために、８つまでのシェルフが装備可能
である。各DS3パス（通路）134には、一対一防護が提供
されている。DS3及びDS1パラメータ、DS1及び全ての埋
め込みDS0チャネルへのヒットレスアクセス、及び、DS3
ビットストリームに対するDS1及びDS0チャネルのドロッ
プ及びインサートのDS3レートにおける連続的な性能監
視が提供される。プロプラエタリ（所有権主張可能）に
フォーマットされた利用可能なDS1データ用として、HCD
Sテスト能力が備えられる。フォーマットされたDS0デー
タは、テストのために、PCMハイウェイ220経由で、テス
ト資源シェルフ204まで移送可能である。次に説明する
ように、高速インタフェースシェルフ202は、４つのハ
ードウェアモジュールを有する。
１組のDS3インタフェースモジュール（図５には２つ
のモジュールを示す）171および171'は、デジタルDS3ビ
ットストリーム134うインターフェイスし、そして、DS3
を部分DS1、DS0、及び、サブレートチャネルにデマルチ
プレックス（非多重化）するための資源を提供する。DS
3インターフェイスモジュール171及び171'PCMハイウェ
イ220を経てシェルフモニタモジュール232及びDS3モニ
タモジュール224に接続される。DS3インタフェースモジ
ュールは、DS1、DS0、及び、サブレートデジタルレベル
におけるドロップ及びインサート入能力により、DS3再
生回路をサポートする。完全なフレーミング及び連続的
性能監視情報は、DS3及びDS1レベルにおいて収集され、
そして、報告される。モジュール171はDS3保護及び再生
回路を有し、隣接モジュール171'のDS3ビットストリー
ムに対して一対一の次カード保護を提供する。
シェルフモニタモジュール232は、HDLCリンク192を用
いて、DS3インタフェースモジュール171及び171'、DS3
モニタモジュール224及びDS1アクセス及びテストモジュ
ール184を相互接続する。シェルフモニタモジュール232
は、HDLCリンク192を介して管理プロセッサ190へのイン
トラシェルフ通信インタフェースとして機能する。更
に、モジュール232は、PCMハイウェイ220経由で、テス
ト資源シェルフ204上のシェルフモニタモジュール232'
へ接続される。シェルフモニタモジュール232は、再タ
イミング、バッファリング、及び、差をデータ及び制御
ラインの単一終終了変換に対する微分を提供する。
DS3モニタモジュール224は、モニタバス226及び226'
を経て、各々、DS3インタフェースモジュール171及び17
1'へ接続される。DS3モニタモジュール224は、ビットの
比較用として１つのビットを用いることによりDS3イン
タフェースモジュール171及び171'の故障管理を行う。
エラー状況は、HDLCリンク192を用いて報告される。
DS1アクセス／テストモジュール184は、疑似DS2（PDS
2）バス230経由でDS3インタフェースモジュール171及び
171'に接続される。同様に、モジュール184は、PDS2バ
ス230（リンクは図示せず）経由でDS3モニタ224へ接続
される。DS1アクセス／テストモジュール184は、埋め込
みDS1にHCDSテストを提供する。このモジュールは２つ
のDS1チャネルの同時HCDSテストをサポートする。DS1チ
ャネルは、疑似DS1（PDS1）バス234を経て、テストのた
めに、テスト資源シェルフ204にルート可能である。高
速インタフェースシェルフ202当たり１つのDS1アクセス
／テストモジュールが用いられる。
テスト資源シェルフ テスト資源シェルフ204は、DS1、及び、DS0及びサブD
S0テストの全範囲に対してテスト資源機能性をサポート
する。同様に、TAD188及びFAD188'ポートは、DS1アクセ
スを介して、DS1及びDS0をテストするためのインタフェ
ースを提供する。次に説明するように、テスト資源シェ
ルフ204は４つのモジュールを有する。
DS1インタフェースモジュール238は、TAD或いはFADポ
ートのいずれかとして構成可能なDS1レートにおいてア
クセスシステムネットワークインタフェースを提供す
る。TADインターフェイス188として、DS1インタフェー
スモジュール238は、入来DS1チャネル非多重化し、そし
て、テスト用として選定されたDS0回路を抽出する。FAD
インターフェイス188'として構成された場合、このモジ
ュール238は、完全なDS1ファシリティを受信し、送信
し、そして、ループする。FADを介して入力されたDS1の
HCDSのために、性能監視およびテストアクセス管理が、
同様に提供される。DS1インタフェースモジュール238
は、DS1アクセス及びテストモジュール184及び184'、DS
0アクセス及びテストモジュール186、及び、シェルフモ
ニタモジュール232に接続される。
DS1アクセス／テストモジュール184'は、埋め込まれ
たDS1にHCDSテストを提供する。このモジュールは２つ
のDS1チャネルの同時HCDSテストをサポートする。
DS0アクセス／テストモジュール186は、DDS、及び、D
S0およびDS3またはDS1ビットストリームに埋め込まれた
サブレートチャネルのVFテストのために、ディジタル信
号処理（DSP）を組み込む。各モジュールは６つまでの
同時テストをサポートする。
シェルフモニタモジュール232'は、イントラシェルフ
通信インタフェースとして役立ち、そして、データ及び
制御ラインの単一終端変換に対して再タイミング、バッ
ファリング、及び、微分機能を提供する。
DS3インタフェースモジュール 図６は、アクセスシステム170において、DS3モジュー
ルとも呼ばれる、DS3インタフェースモジュール171に関
する構成図である。各DS3モジュール171は、１つの単一
DS3信号134に対して完全な受信および送信機能を提供す
る。アクセスシステム170は、48の完全DS3用サービスを
提供する最大96までのDS3モジュール用キャパシティを
提供する。一対一保護計画は、DS3モジュールペア171及
び171'の隣接DS3モジュール用の冗長通路を有する各DS3
モジュールによって実現される。
DS3モジュールは、DS3からDS0Bまでの全てのレートに
おいて、ドロップ及びインサート能力を提供する。特
に、４つまでのDS0Bまでサブレートチャネルまたは24ま
での完全DS0チャネルが、DS1s又はDS2sの入来源に関す
る一切の制約条件なしに挿入可能である。全ての挿入は
ヒットレスであり、その結果、挿入の開始、挿入期間
中、或いは、挿入終了に際して、他のチャネルに一切影
響を及ぼさない。
更に、DS3モジュールは、DS2ビットのドロップ及びイ
ンサート機能を提供する。個々のDS1チャネル132を含む
全DS2ビットストリーム又はビットストリームの任意の
部分集合のいずれかには重ね書き可能である。DS3制御
ビットの重ね書きに関しても同様に能力がある。全ての
挿入はDS3レートで行われるので、挿入されないあらゆ
るビットは、影響を受けないモジュールを簡単に通過す
る。
更に、DS3モジュール171は、DS3信号134'、７つの埋
め込まれた全てのDS2、及び、28全ての埋め込まれたDS1
132の性能を絶えず監視する。サポートされる様々な
フレームフォーマットには、DS3レートにおけるＣ−ビ
ットパリティ、スーパーフレーム（SF）、拡張されたス
ーパーフレーム（ESF）、T1データマルチプレクサ（TID
M）、及び、DS1レートにおけるSLC−96が含まれる。
DS3モジュール171は、次のサブシステムに分類でき
る、即ち、DAI回路250、TSI回路252、FDlハンドラー25
4、DS1フレーマ256、保護サブシステム258、DS2ハンド
ラー260、及びそのエキステンション264に沿ったCPUコ
ンプレックス（複合体）262である。これらのサブシス
テムの各々について次に説明する。全てのDS3モジュー
ルサブシステム、及び、インタフェースの概観について
は、図６の構成図を参照されたい。
主DS3入力134及び保護DS3入力268は、DS3アナログイ
ンタフェースブロック270においてDS3モジュール170に
入る。DS3アナログインタフェースブロック270内には、
主DS3線形インタフェース（L1）回路272、及び、保護DS
3 LI回路272が含まれる。LI回路272及び272'は、入力
信号134及び268に関してはアナログからデジタル（TTL
規格論理レベル）への変換を実施し、そして、出力信号
134'及び268に関してはデジタルからのアナログレベル
変換を実施する。
DS3アナログインタフェースブロック270は、保護コン
トロール258へ接続され、更に、隣接モジュール171の保
護コントロールへ接続される。同様に、ブロック270
は、DS3レベルにおいて、DAI回路250に双方向性接続さ
れる。
DAI回路250は、DS1レベルにおいて、DS1フレーマサブ
システム256に双方向的に接続される。警報指示信号（A
IS）クロックソース274は、DAI回路250へ供給する。更
に、DAI回路250は、DS2ハンドラー260内のDS2グルーロ
ジック276のブロックに双方向的に接続される。DS2グル
ーロジック276は、同じく更にバッファ280に接続される
DS2ハンドラー260内の、7x7交差点アレイ278に双方向的
に接続される。バッファ280は、DS3モジュール171を離
れる７つの双方向的DS2リンク282を提供する。
同様に、DS2グルーロジック276は、TSI回路252への双
方向性接続を持ち、この回路は、更に、双方向性DS0レ
ベルにおいてバッファ284に接続される。次に、バッフ
ァ284は、双方向性PCMハイウェイ220に接続される。TSI
回路252は、FDLハンドラー254への双方向性接続を持
ち、ハンドラーは、標準CPUコンプレックス（複合体）2
62へ双方向的に接続される。同様に、HDLCリンク192
は、コンプレックス262への双方向性接続を持つ。CPU複
合体エキステンション264は、付加的I/O能力を提供する
ために、コンプレックス262と結合される。
DS3モジュールサブシステム機能性について、次に説
明する。
DAI回路 DAI回路250は、DS3並びに全ての埋め込みDS2及びDS1
の連続的な性能監視を遂行する。更に、DAIは、PDS2イ
ンタフェースを介して、任意のDS2ビットのドロップ及
びインサートをDS2ハンドラー260に提供する。同様に、
DAI250は、任意のDS3制御ビットのドロップ及びインサ
ートを可能にする。第２のDS3インタフェースは、次に
説明するように当該DS3信号フローの確認を可能にする
ためのビット比較回路のための構成可能なビットと共に
装備される。DAI250は、次に説明するようにDS3レベル
において、非同期マルデム）DS1/DS3（M13）及びＣ−ビ
ットパリティフレームフォーマットの双方をサポートす
る。DAI250については、「DS3ドロップ及びインサート
（DAI）回路」首題の下に後で更に詳細に説明される。
非同期TSI回路 非同期TSI回路252の主な機能は、DS1信号を多重化／
非多重化し、そして、非同期DS0信号の交換（スイチン
グ）及び経路指示（ルーティング）を遂行することであ
る。TS1252は、最大24までのDS0チャネルに対してドロ
ップ及びインサートをサポートする。TSI252の他の機能
には、周波数カウンタ、DS0Bサブレートハンドラー（４
DS0Bチャネル）、DS0に関するPDS2重ね書き制御、そ
して、ESFフォーマットされたDS1に対するファシリティ
データリンク（FDL）が含まれる。同様に、TSI252は、
最大24までのDS0のドロップ及びインサートを可能にす
ることにより、DDS第２チャネルに対してサポートを提
供する。TSI252については、「非同期タイムスロット交
換（TSI）回路」の首題の下に以下に更に詳細に説明す
る。
ファシリティデータリンク（FDL）サブシステム DS3モジュール171は、TSI252上の専用回路を介して、
FDLサポートを提供し、外部のマイクロコントローラ
（図23参照）と関連して作動する。FDLは、ESFフォーマ
ットされたDS1信号に埋め込まれた4Kbデータストリーム
である。
TSI252は、28のDS1の各々からFDLビットを連続的に抽
出し、そして、これらを内部バッファに記憶する。バッ
ファは、各DS1当たり７つまでのFDLビットを保持するこ
とが出来る。バッファのオーバフローを防止するために
は、FDLマイクロコントローラ（uC）254は、最大７つま
でのFDLビットがポーリングサイクルの間に記憶される
ような頻度においてTSIをポーリングしなければならな
い。最悪の場合にも速いDS1は1.7498ms内に７つのFDLビ
ットを生成するので、1.7msの公称ポーリングサイクル
を用いれば、これが達成される。
FDLuC254は、20MHzにおいてランする工業用標準8052
である。8052は、8KバイトのROM、256バイトのRAM、ク
ロックオッシレータ、３つのタイマカウンタ、割込みコ
ントローラ、及び、1.66Mb直列ポートを有する。TSI252
からFDLuC254へのデータ転送を始めるためには、FDLuC
は、FDLDIR信号を表明し、そして、最小限２マイクロセ
カンド待つ。これによって、TSI252は記憶されているFD
Lビットをオンラインバッファから出力バッファに移動
させる。TSI252の出力バッファからデータを抽出するた
めには、FDLuC254は、8052直列ポートから28の連続した
バイト読取り動作を実施する。各バイトは、＃１によっ
て開始し、そして、＃28によって終了するDS1チャネル
に対応する。
全てのFDLチャネルが、わずかに異なるレートにおい
てランできるので、28のFDLバイトは、有効なFDLビット
と同数でなくても差し支えない。各バイトに含まれる有
効FDLビットの数を決定するためには、FDLuCは、最下位
のビットにおいて開始し、そして、ゼロを含む第１ビッ
ト位置を探す。バイト内の残りの全てのビットは有効で
ある。例えば、７つの有効なデータビットがある場合に
は、最下位ビット（lsb）はゼロであり、そして、残り
の７ビットは、有効なFDLデータビットと解釈される。
最下位ビットが１であり、そして、次のビットがゼロで
ある場合には、６つの有効なFDLビットがある。
FDLuC254は、スケジュールされるか、又は、スケジュ
ールされないか両方の性能メッセージに関して、TSI252
から受け取った各4KbsのFDLビットストリームを解釈す
る。毎秒発生するスケジュールされた性能報告メッセー
ジに関しては、FDLuC254は、現行秒（0t）と関連した情
報の16ビット（２バイト）を抽出する。メッセージの残
りの13バイトのは廃棄される。スケジュールされないメ
ッセージに関しては、ただ１つだけの黄色警報が認識さ
れ、他の全てのメッセージは廃棄される。
標準CPUコンプレックス（複合体）262内にふくまれる
DS3モジュール68000プロセッサ（モトローラ社から入手
可能）は、10ms毎に、FDLuC254から16ビットのワードを
読む。16ビットのワードは、DS1チャネル、メッセージ
タイプ（スケジュール済み／未スケジュール）、及び、
8052の内部バッファ状態を確認するために、ヘッダ情報
と共に抽出されたFDLメッセージを含む。同様に、68000
は、コンフィギュレーションデータを必要とする将来の
アプリケーションに関して、FDbuC254に、８ビットの値
を記入することが出来る。68000と8052との間のインタ
フェースは、２つの８ビット３状態バッファ、及び、１
つの８ビットレジスタによって実現される。
標準のCPUコンプレックス262内の68000は、プログラ
ム制御の下でFDLuC254をリセットすることが可能であ
り、そして、ウォッチドッグ低速クロック信号が、健全
さの指示を提供するために、uCから68000に送られる。
DS1フレーミングサブシステム DS3モジュール171は、SF、ESF、TlDM、または、SLC−
96フォーマットにおける28全てのDS1のフレーミングに
サポートを提供する。DS1レベルにおけるフレーミング
は、DS1フレーマサブシステム256内において、DAIと関
連して作動する外部のマイクロコントローラによって遂
行される。フレーマuCは、16MHzにおいてランする8052
（FDLuC254と同じ）である。
DS1フレーミングサブシステム256は、一時に１つのDS
1信号によって作動する。全体のDS1データストリーム
（72フレームまで）は、DAI250により、外部の16KX1RAM
にロードされる。次に、フレーマuCは、フレーミングパ
ターンの所在を決定するために、RAMを調査する。次
に、フレーマuCは、フレーミングパターンが発見された
場所を指示するために、DAIにオフセットを供給する。D
AIのRAMアドレス発生機は、14ビットのカウンタを有す
る。このカウンタは、或る種のグルーロジックと共に、
小型の消去可能プログラム可能な論理装置（EPLD）、イ
ンテル5C60/アルテラEP6OOとして実現されている。
DS2ハンドラーサブシステム DS2ハンドラーサブシステム260は、DAI250、TSI252、
及び、バックプレートとの間において流れるDS2レベル
信号を処理する回路を有する。
DAI250とTSI252との間のインタフェースは、疑似DS2
（PDS2）信号のグループを含む。「疑似」とは、信号は
DS2レートにおいてランするが、クロックは非DS1データ
ビットの期間中間隙が設けられ、そして、全てのDS1フ
レーミング情報が提供されると言う事実を意味する。７
つのグループは、DS3に埋め込まれた７つのDS2sを表
す。DAI250は、反転されたDS2データストリームを直接T
SI252に供給する。更に、DAI250は、DS2付加（オーバヘ
ッド）ビットの位置を示すためにサイクル「ブロック」
信号と共にDS2クロックを送信する。クロックをブロッ
ク信号によってゲートし、その結果として、間隙のある
DS2クロックをTSI252に供給するために外部回路が備え
られる。更に、DAI250は、DS2データストリーム内のDS1
データビット及びフレームビットの位置を特定するため
に使われる信号を供給する。DS2データライン上の現行
ビットがどのDS1と関係があるかを示すために、１つの
２ビット値がDAI250からTSI252に供給されるDS1マルチ
フレームの第1FビットがDS2データライン上において実
際に作動化されている時を示すためにDS1マルチフレー
ム信号は、同様に、TSIに供給される。
TSI252は、TSI252から入来するビットのうちのどのビ
ットが出DS3データストリームに重ね書きされるべきか
をDAI250に示すためにDS2レートにおいて、重ね書き信
号と共に反転データをDA1250に送り返す。TSI252の出力
データ及び重ね書き信号は、これらの信号が、DAI250に
送られる以前に、DS2付加ビットの期間中、非作動化さ
れるように外部回路によって処理される。
交差点スイッチアレイ278は、DAI250とバックプレー
ン上のDS2リンク282との間のインタフェースとしての装
備される。この方法により、DAI250からの７つのDS2信
号のうちの任意の信号を、バックプレーン上の７つのDS
2リンク282のうちの任意のリンクに接続することができ
る。７つのDS2の各々と関連した５つの信号は、スイッ
チ機能を提供するために、５つの7X7交差点アレイ278を
必要とする。指定されたDS2のための信号のグループは
常に一緒にルートされるので５つ全ての交差点アレイ27
8は、作動化されている同じ交差点によって構成され
る。
DAI250から入来したDS2データは、交差点アレイ278を
通過した後で、反転バッファ280を通って、バックプレ
ーンに供給される。DS2クロック及びDAI250から入来し
たフレーム信号は、7x7交差点アレイ278を通って送ら
れ、そして、非反転バッファ280'（図示せず）を通過
し、バックプレーンに供給供給される。
バックプレーンから入来したDS2データは、TSI252か
ら入来するデータによって「オアされ（論理和さ
れ）」、そして、DAI250に送られる以前に、反転され、
そして、7X7交差点アレイ278を通って送信される。バッ
クプレーンか入来する同伴DS2重ね書き信号は、同様
に、TSI252から入来するデータによって「オアされ（論
理和され）」、そして、DAI250に送られる以前に、7X7
交差点アレイ278を通って送信される。
交差点アレイ278は、ディジタル信号を扱うように設
計された8X8アナログスイッチ装置（Mitel MT8809）に
よって実現される。DS2信号は７つのグループに配列さ
れているので、装置の7X7部分のみが実際に用いられ
る。
DS3保護サブシステム アクセスシステム170は一対一保護計画を提供する。
各々の主要DS3パス（通路）134は、隣接DS3モジュール
上に当該パスと関連した保護パス268を有する。主要パ
ス134上に故障状態が発生した場合には、DS3信号は保護
パス268に切り替えられる。故障が除かれると、信号
は、メインパス134戻される。
幾つかの条件により、保護パスへの切り替えが引き起
こされる。保護コントロール258によるハードウェア制
御の下において、停電が起きるか、或は、DS3LI回路272
の出力が作動しない場合には、保護パス268への切り替
えが行われる。68000CPUコンプレックスドッグウオッチ
がタイムアウトした場合には、保護パスへの切り替えが
強制される。更に、ソフトウェア制御の下で、CPUは保
護切り替えを強制することが出来る。更に、CPUは、隣
接基板上のメインパスの保護スイッチを強制的にオフの
状態にする能力を備える。保護切り替えを発生させる条
件のいずれかかが除去されると、DS3信号は、再びメイ
ンパス134を通ってルートされる。
ソフトウェアによって制御された保護スイッチを作動
させる時点の決定を支援すCPUは幾つかの状態信号を利
用できる。これらの信号には、メインパスの非作動化、
隣接DS3用メインパスの非作動化、メインパス上の信号
の喪失、隣接DS3信号用保護パス上の信号の喪失、及
び、隣接基板用メインパス上の信号の喪失が含まれる。
保護切り替えが呼び出される場合、イベント（出来
事）が次の順序で起きるように、信号のタイミングが決
定される。
1. 保護通路リレーを閉じる。
2. 15ms遅延する。
3. 保護通路DS3LI272'の作動化とメインパス（主通
路）DS3LI272の無能化が同時に起きる。
4. メインパス（主通路）リレーを開く。
DS3信号がメインパスに戻される（スイッチバックさ
れる）場合、出来事は、次の順序で起きる。
1. メインパス（主通路）リレーを閉じる。
2. 15ms遅延する。
3. 保護パスLI272'の無能化とメインパス（主通路）LI
272の作動化が同時に起きる。
4. 保護パスリレーを開く。
一度、保護スイッチが呼び出されると、CPUは、メイ
ンパスLI272出力の作動化を強制し、活動検出器が機能
を回復し、そして、活動が再び検出された場合には、メ
インパス134への復帰を可能にしなければならない。メ
インパスLI出力の作動化が再度検出された場合には、CP
Uは、LI出力作動化（イネイブル）の制御を放棄しなけ
ればならない（この結果として、LI出力は無能化され
る）。活動検出器が、活動の喪失を即座にフラグ（表
示）出来ず、そして、メインパス（主通路）134へのス
イッチバックを阻止する場合には、活動喪失検出時間を
最小30msだけ遅延させなければならない。こうすれば、
メインパス（主通路）LI272作動化のための十分な時間
（メインパスへのスイッチバック開始後15ms）が得られ
る。従って、保護スイッチが再度即座に呼び出されるこ
とがなく、活動検出器は、活動化されていることを表明
する前に、最大5ms遅延しなければならない。保護通路
については、「保護通路」の首題の下に後で更に詳しく
説明する。
DS3通路遅延の調整 アクセスシステム170におけるDS3信号は、DS3LI272及
びDAI250を通過する。保護切り替え画においては、DS3
信号が通過する２つの並列通路が設けられる、即ち、主
通路（メインパス）134、及び、防護通路（パス）268で
ある。一方の通路に故障が起きると、DS3はもう一方の
通路を通るようにルートされる（導かれる）。
ネットワーク下流における混乱を最小限にするため
に、アクセスシステム170は、２つのDS3通路の間で切り
替えを行う場合、ヒットレス（衝撃の無い）切り替え能
力を提供する。製造上の通常の許容範囲は、主通路と保
護通路との間に潜在的な遅延差をもたらすので、ヒット
レス切り替えは不可能である。この問題に対する対策と
しては、モジュールを作動させる以前に、全てのDS3通
路を通ることに起因する遅延が絶対基準に適合するよう
に調節される。
DS3LI272及び272'の一部を構成する遅延調整回路1120
を図29に示す。回路1120は、伝送方向に弾力のある（エ
ラスチック）８ビット記憶装置1122（先入れ先出し、ま
たはFIFO構造）を有する。入力DS3データは、回復され
たデータクロック1124を用いて、弾力のある記憶装置11
22内にクロックされる。回復されたデータクロック1124
は、DS3LI回路（図示せず）の他の部分において44.736M
HzLCタンク回路に導かれる電流パルスを生成する信号処
理回路を介して入力DS3データストリームから抽出され
る。タンク回路はインダクタンス及びキャパシタンスを
持ち、１つの単一周波数の周りに連続的に配分された１
つの周波数帯に亙って電気エネルギーを蓄えることが可
能である。当該回路は、前記の１つの単一周波数に共振
または同調する。出力DS3データは、電圧制御された水
晶発振器（VOXO）1126によって生成される出力クロック
を用いてクロックアウトされる。
VCXO1126の周波数は、分散が＋／−20ppmであるよう
な入来データの周波数にマッチするまで自動的に調節さ
れる。自動周波数調整は、弾力のある記憶装置1122及び
ループ増幅器1130の状態を監視する位相コンパレータ11
28を用いて実現される。状態信号には、半分未満充満し
た弾力のある記憶装置、半分以上充満した弾力のある記
憶装置、最後のビットから読み取った弾力のある記憶装
置、及び、最初のピットから読み取った弾力のある記憶
装置が含まれる。
位相コンパレータ1128、ループ増幅器1130、及び、VC
XO1126は、位相ロックループ回路として一緒に用いられ
る。位相コンパレータ1128出力は、ループ増幅器1130に
接続された平滑化されたアナログ遅延エラー信号であ
る。ループ増幅器出力は、VCXO1126に瞬時周波数及び位
相情報を提供するDC制御信号である。位相コンパレータ
1128及びループ増幅器1130は、弾力のある記憶装置1122
が公称的に半分充満位置にとどまるようにVCXQ1126の周
波数を調節する。更に、VCXOクロック1126の位相は、DS
3通路全体を通る遅延が厳密に980＋／−１ナノセカンド
になるまで手動で調節される。VCXOオフセット位相調整
は、DS3モジュール171の製造時に、出力DS3遅延への入
力が、弾力のある記憶装置において要求される公称ビッ
ト数に概略等しいことを保証するように手動で調節され
るポテンショメータ1132によって制御される。ヒトレス
（無衝撃の）保護機能は、全てのDS3モジュール171をこ
の方法によって調節することにより、保証される。
68000CPUコンプレックス 再び図６において、DS3モジュール上のCPUコンプレッ
クスは、DS3モジュールに特有の機能によって必要とさ
れるいくらかの付加的回路264と共に「標準CPUコンプレ
ックス」262を有する。DS3モジュールに完全に含まれた
「標準CPUコンプレックス」262は、次の項目を有する。
即ち、 1. クロック発生機を有する68HC000マイクロプロセッ
サ 2. 電気的にプログラム可能な128Kバイト読取り専用記
憶装置（EPROM） 3. 256Kバイトフラッシュメモリ 4. オートリフッレシュ付き256Kバイト疑似静的RAM 5. 電気的に消去可能な2KバイトPROM（EEPROM） 6. 待ち状態発生機／バスエラー発生機 7. 割込みコントローラ 8. 電源入れリセット回路 9. ウォッチドッグタイマ 10. HDLC直列リンクコントローラ 11. 多重機能I/Oポート − ４カウンタ − 汎用非同期受信機送信機（UART） − ８ビットI/Oポート 次の条件を示すために、DS3モジュール上には４つの
発光ダイオード（LED）が設置される。
1.ユニット故障（赤） 2.CPU作動中（緑） 3.DS3メインオンライン（緑） 4.DS3保護オンライン（琥珀） CPUコンプレックスエキステンション DS3モジュールは、標準CPUコンプレックス装備の外に
付加的I/O機能を必要とする。この付加的能力は、CPUコ
ンプレックスエキステンション264によって提供され
る。標準CPUコンプレックス262は利用可能な５つのI/O
ラインを有する。ただし、フレーママイクロコントロー
ラ（１状態、３制御）用として必要とされる付加的I/
O、FDLマイクロコントローラ254（４状態、１制御）、D
AI250（２状態）、DS3LI保護回路（13状態、11制御）DS
2リンク３状態イネイブル（７制御）、及び、２つの付
加的発光ダイオードである。標準CPUコンプレックス262
によって規制される条件以外には、付加的なチップ選定
必要条件は一切無い。
ピンを節約するために、DAI250は、多重化されたアド
レス／データバスを必要とする。DAI250に供給する以前
に68000アドレスの下位８ビット及びデータバスを一緒
に多重化するための回路を備える。
DS3モジュールインタフェース DS3モジュール171とアクセスシステム170の残りの部
分との間の全てのインタフェースは、１つの140ピンエ
ッジコネクタを介してルートされる。一時インタフェー
スには、DS3インターフェイス134、PCMハイウェイイン
タフェース220、７つのDS2インターフェイス282、及
び、HDLCインターフェイス192が含まれる。以下に説明
するような幾つかの付加的インタフェースがある。
DS3アナログインタフェース DS3モジュールを通過するDS3信号用には２つの通路が
ある、即ち、主通路134及び保護通路268である。全性能
監視およびドロップ及びインサート機能は主通路DS3134
用として存在し、他方、保護通路268は、基本的に、主
通路にマッチするように挿入された遅延を伴った中継器
として機能する。
DS3モジュール上のDS3アナログインタフェースには３
つのタイプがある、即ち、線路受信機（ラインレシー
バ）、線路送信機（ライントランスミッタ）、及び、モ
ニタ出力である。線路受信機は、DS3ライン134から入力
を取り、そして、それをTTLレベルディジタル信号正ク
ロックに変換する。線路送信機は、TTL信号正クロック
を取り、そして、それをアナログ二極式DS3信号134に変
換する。モニタ出力は、送信機出力と同様であり、そし
て、バックプレーンを介してモニタカードへ送られる。
PCMハイウェイインタフェース PCMハイウェイインタフェース220は、アクセスシステ
ム170全体に亙ってDS0をルーティングするためのメカニ
ズムを提供する。PCMハイウェイ220は、128タイムスロ
ットを備え、最大128までの双方回性非同期DS0チャネル
の伝達をサポートする。PCMハイウェイ220は、マスター
／スレーブ様式において配列される。この場合、例えば
DS3モジュール171のようなマスターは、それぞれ32のタ
イムスロットをサポートする４つのTxラインを介して送
信し、そして、それぞれ32のタイムスロットをサアポー
トする４つのRxラインから受信する。
更に、マスターは、関連タイムスロットが現行フレー
ム内に有効なデータ又はスタッフデータを含むかどうか
を示す付加的な送信状態ラインをドライブする。スタッ
フデータ及びビットスタッフィングについては、あとで
説明する。例えばDSPモジュールのようなPCMハイウェイ
スレーブ装置は、Txラインから受信し、そして、Rxライ
ンに送信し、同時に、DS0タイミングを抽出するために
送信状態ラインを監視する。
PCMハイウェイ220のアービトレーション（調停機能）
は、システム全体に亙って所在する種々のマスター又は
スレーブ装置の間において、タイムスロットを適切に割
り当てることにより、ソフトウェアによって制御され
る。１つの単一クロック及びフレーム同期化信号は、同
期化のために、PCMハイウェイ220の全ての装置に供給さ
れる。
正常な作動状態においては、任意の所定タイムスロッ
ト期間中、ただ１つの装置がPOMハイウェイ220をドライ
ブする。ただし、クロックスキュー、及び、ドライバー
とレシーバのバッファ遅延の差に起因して、タイムスロ
ット遷移の近辺において短期間（約50ns）だけバスコン
テンション（回線競合）が起きる可能性がある。このコ
ンテンションを解決するには、POMハイウェイ220による
送信のためにオープンコレクタードライバー（例えば74
ALS1005/74ALS1035）が用いられる。オープンコレクタ
ーバッファを用いると、バッファは論理「０」の状態に
おいて電流を吸入し、そして、論理「０」の状態におい
ては通信中でないので、コンテンションは問題ない。２
つ以上のドライバーが同時に通信中である場合には、バ
ックドライブが起きることなしに、全てノドライバー
が、回線を同一の論理「０」レベルにしようと試みる。
PCMハイウェイ220における集中化されたプルアップ抵抗
器は、通話中でない回線にデフォルト論理「１」レベル
を供給する。
同様に、DS3モジュール171は、５つの送信作動化信号
を出力し、そのうちの１つは４つのTx回線の各々用であ
り、そして、１つは送信状態回線用である。これらの信
号は、特定のDS3モジュール171がPCMハイウェイ220上の
関連回線をドライブしていることを示す。
図７は、好ましいアクセスシステム170に関する操作
上の流れ図である。システムソフトウェアの第１の部分
は、メッセージ駆動され、従って、状態350において、
通信プロセッサ194においてTL1メッセージを待つ（図
５）。OSリンク196を介してOS（図示せず）から送信さ
れたメッセージは、命令機能及び状態352において確認
されるアクセス識別（AID）を含む。状態352までの進行
過程において、命令機能は、テストコマンドが要求され
たかどうかに関してチェックされ、そして、要求済みで
ある場合には、状態356において、当該テストがDS1、ま
たは、DS0レベルいずれのテストであるかに関して決定
が行われる。DS1レベルテストが要求済みである場合に
は、テスト情報は、管理プロセッサ190に送られ、その
結果、管理プロセッサは、HDLCバス192を介してDS3イン
タフェース171の１つ、及び、DS1テスト資源184の１つ
に通信し、ルーティング（経路指示）、及び、資源を割
当てる（状態358、及び、360）。
この段階において、アクセスシステム170は、DS1テス
トを始める準備が整う。状態362及び364まで継続して、
アクセスシステム170は、DAI回路250に、イネイブル
（作動化）バイト及び安全バイトを送り、入力ライン13
4から受信したDS3ビットストリームからの要求済みDS1
チャネルを非多重化する。要求されたDS1チャネルは、
疑似DS1バス234を介して、割当てられたDS1テスト資源
（A/Tモジュール）184に送られ、状態366においてテス
トが行われる。状態368に移動し、テストの結果は、HDL
Cバス192を介して管理プロセッサ190に送られる、ここ
で、テスト結果は周辺サブシステム212のディスクに記
憶され、状態370において、テスト結果を含めた出力メ
ッセージが、アクセスシステム170によって作られる。
状態の最終シーケンスは、テスト結果をOSに送り返す
ことが必要である。管理プロセッサ190は、フォーマッ
トされていない出力メッセージを通信プロセッサ194に
伝達し、ここにおいて、メッセージはTL1フォーマット
にされる（状態372）。次に、メッセージは、出力を待
って列を作り（状態374）、そして最終的に、状態376に
おいて、OSリンク196を介してOSに伝達される。次に、
アクセスシステム170は状態376まで戻って、他の命令メ
ッセージを待つ。
状態356において命令機能がDS0レベルテストを要求す
ることが決定された場合には、処理フローに別の分岐が
起きる。状態377及び378において、PCMハイウェイスロ
ット、及び、DS0マルチプレクサ／デマルチプレックサ
回路は、管理プロセッサ190からDS3インターフェイス17
1のTS1回路252に送られた命令によって割当てられる。
状態379に移動して、DDSサブレートテストが要求された
場合には、管理プロセッサ190は、TS1回路252（状態38
0）においてDS0サブレートフレーマを割当てる。次に、
状態381−386は、DS0インサートは状態383におけるTS12
52において作動可能化されねばならないということを除
けば、状態362−370と同様に実行され、そして、DS0テ
スト資源186は、PCMハイウェイ220を介してDS0チャネル
を受け取る。状態372から、DS0テストの結果は、DS1テ
スト結果と同じ方法においてOSに送られる。
図７の状態354を決定するための討論に戻って、命令
機能がテスト命令でない場合には、プロセッサ194は、
命令が性能監視（PM）データ検索を要求するかどうかを
テストするために状態387に移動する。PMデータは、DS3
信号並びに全ての埋め込まれたDS2及びDS1チャネルに関
して連続ベースにおいて維持される。命令がPM命令でな
い場合には、他の命令がチェックされ、そして、それに
応じて（図示せず）処理される。OSから受信された命令
がPM統計の検索であるものと仮定すると、状態388にお
いて、現行またはヒストリいずれの統計が要求されたか
を決定するためのテストが行われる。
現行PM統計の要請は、管理プロセッサ190からDS3イン
ターフェイス171への要請によって扱われる。次に、DS3
インタフェース171は、メモリから現行PM統計を検索
し、そして、プロセッサ190（状態389）へ送り返す。こ
こに、現行PM統計を含む出力メッセージが組み立てられ
（状態390）、そして、状態372から進行する以前に、OS
に後方伝達される。
一方、ヒストリPM統計が要求された場合には、管理プ
ロセッサ190は、周辺サブシステム212の部分をこうせい
する（状態391）ディスクからPM統計を検索する。ヒス
トリPM統計を含む出力メッセージは状態392において組
み立てられ、そして、状態372から進行する以前にOSに
後方伝達される。
更に、アクセスシステム170のソフトウェアは、DS3イ
ンターフェイス171（図４）において定期的に実施され
る性能監視（PM）プロセス393を含む。プロセス393は、
DAI回路250内に設置された性能監視（PM）レジスタを読
むことにより状態394において始まる。PM統計は、蓄積
され、そして、状態395においてオンボード半導体メモ
リに記憶される。状態396に移動して、何等かのスレシ
ョルドを超過したかどうかに関して、統計結果がテスト
される。スレショルドを超過していた場合には、警報／
出来事メッセージが状態397において組み立てられ、管
理プロセッサ190に送られる。そして、状態372から進行
する以前に、OSに後方伝送される。スレショルドに一切
到達していない場合、または、警報／出来事メッセージ
が既に送られた場合には、PMプロセス393は終了する。
状態398によって示されるように、いったん、PMインタ
バルが満了すると、PMプロセス393は再開される。
II. DS3ドロップ及びインサート（DAI）回路 A.インタフェース 図８は、DAI回路250用入力／出力図である。各I/Oピ
ングループについて以下に説明する。
DS3プロセッサインタフェース DS3プロセッサインタフェース400は、DAI250を構成す
ることを可能にするため、及び、DAIによって報告され
るために生成される状態のためにに装備される。
DS3トランシーバインタフェース DS3トランシーバインタフェース402は、DS3クロック
を回復し、そして、DS3信号134を受信方向における２つ
のレール非ゼロ復帰（NRZ）データに変換し、そして、D
AIからの２つのレールNRZデータ及びクロックを送信方
向におけるDS3信号134'に変換するDS3ラインインタフェ
ース装置に対してDAI250をインタフェース可能にするた
めに装備される。
疑似DS2インタフェース 疑似DS2インタフェース404は、DS3信号134におけるあ
らゆる情報ビットを重ね書きする能力を外部装置に対し
て与えるために装備される。
DS1フレーマインタフェース DS1フレーマインタフェース406は、DAI250の内部DS1
状態カウンタを内部的に生成された28本の構成要素DS1
チャネルに同期させる能力を外部装置に対して与えるた
めに装備される。
交互DAIインタフェース 交互DAIインタフェース408（図８におけるシステムイ
ンタフェース412の一部として図示）は、西から東DS3信
号内のパリティエラーに応答して東から西DS3信号に遠
端ブロックエラー（FEBE）を挿入する能力を、交互DAI
に対して、与えるために装備される。
制御ビットインタフェース 制御ビットインタフェース410（システムインターフ
ェイス412の一部として図示される）は、DS3信号134内
のあらゆる制御ビットを重ね書きする能力を外部装置に
対して与えるために装備される。
システムインタフェース システムインタフェース412は、例えばクロック、リ
セット、イネーブル、電源供給、接地、及び、警報のよ
うな種々の雑信号用に装備される。
B.機能性 DAI回路250のトップレベル構成図を図９に示す。DS3
アナログインタフェース270（図６）からの二次DS3入力
は、固定遅延422を通って二極式３ゼロ代用（B3ZS）デ
コーダ420に供給され、そして、B3ZSエンコーダ423によ
って符号化された後でデコーダから出る。DS3アナログ
インタフェース270からの一次DS3入力は、B3ZSデコーダ
424に供給され、そして、遅延422と異なる値を持つ固定
遅延426を通る。遅延426に接続されたマルチプレクサ42
8は、更にB3ZSエンコーダ429に接続され、信号は、ここ
から、DAI回路250を放れる。
B3ZSデコード424の出力からの信号ラインは、DS3性能
モニタ430に接続され、更に、DS3からDS2までのデマル
チプレックサ432に接続される。DS3:DS2デマルチプレッ
クサ432は、７つの出力ラインを有する。図９に、その
うちの最初433及び最後（第７）433'のみを示す。第１
の出力ライン433は、DS2性能モニタ434およびDS2からDS
1までのデマルチプレックサ436に接続される。最後の出
力ライン433'は、DS2性能モニタ434'およびDS2からDS1
までのデマルチプレックサ436に接続される。DAI回路25
0は、モニタ434のような７つのDS2性能モニタ、及び、
デマルチプレックサ436のような７つのDS2:DS1デマルチ
プレクサを有する。DS2:DS1デマルチプレックサ436は４
つの出力信号を持ち、各出力信号は、DS1性能モニタ438
a−ｄに接続される。DS2:DS1デマルチプレックサ436'は
４つの出力信号を持ち、各出力信号は、DS1性能モニタ4
38e−ｈに接続される。７つのDS2:DS1デマルチプレクサ
436の各々の４つの出力信号は、DS1性能モニタ438に接
続される。DAI回路250には、合計28のDS1性能モニタを
備える。
DAI回路250は、DS3信号及びその構成チャネルの単一
方向における性能を監視する。サポートされたフレーム
フォマットには、M13非同期、Ｃ−ビットパリティ、S
F、ESF、T1DM、及び、SLC−96が含まれる。DS3フレーム
フォーマットとも呼ばれるM13非同期フォーマット、及
び、DS3 Ｃ−ビットパリティフォーマットについて
は、図12−14と関連して以下に説明する。
DAI回路250は、DS2インターフェイス404（図８）を介
してDS3信号における4704情報ビットのうちの任意のビ
ット、及び、制御ビットインターフェイス412（図８）
を介してDS3信号における56の制御ビットのうちの任意
のビットのドロップ及びインサートを提供する。
DAI回路250は、同じに構成された他のDAI回路の動作
の検査、又は、ヒットレスな切り替え動作を保証するた
めに２つのDS3信号の循環配列を可能にするビット比較
回路（図10a、470）用の構成可能なビットと共に第２の
デジタルDS3インタフェースを提供する。
図10aに示すように、DAI回路の詳細レベル機能ブロッ
ク図は６つの異なる回路のサブグループに分割される。
−1.DS3データ通路450 −2.M23デマックス452（図10b） −3.M12デマックス454（図10c） −4.DS1モニタ456（図10d） −5.レコンバイナ458（図10e） −6.プロセッサインタフェース460（図10f） 1.DS3データ通路 DAI回路250のDS3データ通路セクション450は２つの回
路のグループを含む。そのうちの一方は一次通路462用
であり、いま一方は二次通路464用である。一次通路462
は、DS3データ及び制御ビットを重ね書きする能力を持
つ通路であり、二次通路464は重ね書き能力を持たな
い。DS3データ通路セクションにおいて行われる４つの
主要機能を次に示す。
− B3ZSの符号化／復号 − ビット比較用ビット − DS3データ遅延 − DS3データ及び制御ビットの重ね書き a. B3ZS符号化／復号 DS3レベルにおいて使われるゼロコード抑制は、電話
ネットワーク技術においては周知の３ゼロの代用（B3Z
S）フォーマットによるバイポーラである。B3ZSフォー
マットにおいて、３つの連続したゼロの各ブロックが除
去され、そして、B0V又は00Vによって交換される。ここ
に、Ｂはバイポーラ規定に適合するパルスを表し、０は
ゼロ（パルスなし）であり、そして、Ｖはバイポーラ規
定に違反するパルスを表す。連続するＶパルスの間のＢ
パルスの数が奇数であるようにB0V又は00Vが選定され
る。
B3ZSデコーダ420及び424は、入来する正のレールデー
タ及び負のレールデータをとり、そして、情報を単一NR
Zチャネルに変換する。B3ZSエンコーダ423及び429は、
単一NRZチャネルをとり、そして、情報を正レール及び
負レールの２つのNRZチャネルに変換する。
b. ビット比較用ビット ビット比較回路470用ビットは、遅延422の出力、及
び、遅延426の入力に接続される。ビット比較回路470用
ビットは、作動中におけるDAI250の機能性を検査し、そ
して、「ヒットレスな」切り替えを行う前に一次通路46
2、及び、二次或いは冗長通路464の配列を検査する能力
を提供する。ビット比較回路470用ビットについては、
図28に関連して更に検討することとする。
c. DS3データ遅延 DS3データ遅延回路422及び426は、個々のビットの重
ね書きに際してリコンバイナ458によって使用されるDS3
ストリーム内のデータに対するポインタを計算するため
に、M23デマルチプレックサ452及びM12デマルチプレッ
クサ454に対して十分な処理時間を提供する。
d. 7:1マルチプレクサブロック 7:1マルチプレクサ回路428は、６つの供給源のうちの
任意のソースからのデータによって一次通路462内のDS3
データを重ね書きする能力をリコンバイナ458に提供す
る。このマルチプレクサ用の選定ラインは、リコンバイ
ナによって生成される。
2.M23デマルチプレックサ 図10bにおいて、DS3一次データ通路462は、DS3からDS
2までのデマルチプレックサ452に対する主要入力であ
る。DS3からDS2デマルチプレックサ452内のDS3性能モニ
タ430出力リコンバイナへ458（図19e）へ接続され、一
方、図９及び10においてDS3:DS2デマルチプレックサと
呼ばれるDS2データ発生機432の出力の各々は、７つのM1
2デマルチプレクサ454（図10c）の１つに接続される。
図10aに示すように、デマルチプレックサ452の他の出力
は、DAII/Oピンへ接続される。
DS3からDS2デマルチプレックサ452は、関連した間隙
を持つクロックと共にDS3信号をその７つの構成DS2チャ
ネルへ非多重化する。M13非同期フレームフォーマット
に関しては図12及び13を参照し、そして、Ｃ−ビットパ
リティフレームフォーマットに関しては図14を参照され
たい。
DS3からDS2デマルチプレックサセクションの４つの主
要機能を次に示す。
− DS3フレーミング − DS2クロック生成 − DS2データ生成 − DS3性能監視 a. DS3フレーミング DS3フレーマ474は、DS3状態カウンタ472を入来DS3信
号に同期させる。DS3状態カウンタ472は、入来DS3デー
タビットがどちらのDS3M−フレームのビットと関連する
かを示すポインタを提供する。DS3フレーマ474及びDS3
状態カウンタ472については、図15a及び15bを参照しな
がら更に検討することとする。
b. DS2クロック生成 DS2クロック発生機476は、間隙のある７つの6.312MHz
クロックを生成するために、DS3状態カウンタ472からの
タイミング情報を使用する。特定のデータビットと関連
したクロックパルスは、クロックの供給先に応じた幾つ
かの条件によって削除されるか、或いは、間隙が設けら
れる。
c. DS2データ生成 DS2データ発生機432は、７つの6.312MHz直列データス
トリームを生成するために、DS3状態カウンタ472からの
タイミング情報を使用する。DS2データチャネルは、間
隙を持つ関連するD52クロックと同期する。DS3からDS2
へ非多重化する際には、一切のビット反転を必要としな
い。
d. DS3性能監視 DAI回路250は、Bellcore TR−TSY−000009に規定さ
れた標準M13非同期信号フォーマット、及び、AT＆Ｔ P
UB 54014に規定されたDS3 Ｃ−ビットパリティ信号フ
ォーマット双方の性能を監視する。モニタ430によって
連続的に監視されるDS3性能監視パラメータを次に示
す。
− 二極式違反カウンタ − 信号状態の喪失 − ラインＡクロック状態の喪失 − ラインＢクロック状態の喪失 − Ｆビットエラーカウント − フレーム外れ状態 − フレーム配列状態の変化 − ラインパリティエラーカウント − Ｃ−ビットパリティエラーカウント − 遠端ブロックエラー（FEBE）カウント − 入来Ｃ−ビットパリティフレームフォーマット状態 − 入来全１状態 − 入来黄色警報状態 − 入来警報指示信号（AIS）検出状態 − 入来積み重ねスタッフィング検出状態 − 入来アイドル信号状態 3.M12デマルチプレックサ DAI回路250上には構成DS2チャネル１つにつき１つず
つ合計７つのDS2からDS1デマルチプレクサが有る。各DS
2からDS1デマルチプレックサは類似し、そして、同じ機
能を遂行する。第１のDS2からDS1デマルチプレックサ45
4、及び、最後の（第７）DS2からDS1デマルチプレック
サ454'を図10aに示す。既に述べたように、各DS2からDS
1デマルチプレックサは、DS2データ発生機432（図10b）
の出力によってドライブされる。図10cにおいて、DS2か
らDS1デマルチプレックサ454の出力は、DS1データ発生
機436によってドライブされる。同様に、図９及び10に
示すDS2:DS1デマルチプレックサはDS1クロック発生機48
2によりドライブされる。各DS1データ発生機436は、４
つのDS1モニタ456（図10d）に接続され、そして、マル
チプレクサ484（図10a）に接続される４つの出力を供給
する。各DS1クロック発生機482は、486（図10a）をマル
チプレクサへ接続する４出力を供給し、そして、マルチ
プレクサ488に接続される。マルチプレクサ484、486、
及び、488の各々は、７つのDS2からDS1デマルチプレク
サからの28の入力を持つ。
DS2からDS1デマルチプレックサ454は、関した間隙を
持つクロックと共にDS2チャネルを４つの構成DS1チャネ
ルに非多重化する。
DS2からDS1デマルチプレックサセクションの４つの主
要機能を次に示す。
− DS2フレーミング − DS1クロック生成 − DS1データ生成 − DS2性能監視 a. DS2フレーミング DS2フレーマ480は、DS2状態カウンタ478を入来DS2チ
ャネルに同期させる。フレーム同期化は、その中の0101
01...フレーミングパターンが連続した９つのＦビット
に亙って観察される１つのビット位置を発見することに
よって獲得される。DS2フレームフォーマットは、Bellc
ore TR−TSY−000009に規定される。DS2フレームにつ
き４つのサブフレームが有り、そして、各サブフレーム
は、49ビットの６つのブロック又はグループを含む。各
グループの第１のビットは、制御ビット、または、付加
ビットである。グループ３および６と関連した制御ビッ
トはＦビットである。一時に１ビットの位置を検索する
直列法（アプローチ）における最大平均再フレーム時間
（MART）は、DS2フレーミングパターンの場合に約6.85m
secである。ビット位置の最大数がフレーミングパター
ンに対して調査されなければならない場合において、最
大平均再フレーム時間は再フレームするための平均時間
である。この時間は統計的に到達されなければならず、
そして、計算に際しては、非フレームビットは等しい確
率で１及びゼロであるものと仮定される。DS2レートの
ための必要条件は、MARTが7.0msec未満であることであ
り、従って、直列サーチアルゴリズムが用いられる。使
用されたアルゴリズムのMARTは約6.85msecである。
アルゴリズムは、最初、状態カウンタ478の現行状態
が正しく、そして、Ｆビット位置として状態カウンタに
よって現在識別されたビット位置においてフレーミング
パターンを発見しようと試行するものと仮定する。１つ
の単一ビットがフレーミングパターンと相関関係がない
ことが発見された場合には、状態カウンタの状態は１サ
イクルだけ遅らせられる。状態カウンタを一時に１サイ
クルだけ遅らせ、そして、観察されたビットの妥当性を
チェックすることにより、DS2フレーマ480は、最終的に
サブフレームに同期する。
フレーミングプロセスにおける次の過程は、マルチフ
レーム配列を獲得することである。シフトレジスタ（図
示せず）は、４つの第１コラム（グループ１）制御ビッ
トの全ての値を記憶するために用いられる。これらの制
御ビットは、M1、M2、M3、及び、M4ビットである。ただ
し、フレーミングプロセス内のこの時点においては、シ
フトレジスタ内のビットがどの制御ビットに対応するか
は未知である。シフトレジスタは、Ｍビットの011パタ
ーンに関して検索される。多重011パターンが発見され
るか、或いは、011パターンが存在しない場合には、フ
レーミングプロセスが再び始まる。１つの単一011パタ
ーンが発見された場合には、状態カウンタは、Ｍ−フレ
ーム配列を獲得するために、サブフレームの正しい数だ
け進めるか、又は、遅らせる。
b. DS1クロック生成 DS1クロック発生機482は、間隙を持つ４つの1.544MHz
クロックを生成するために、DS2状態カウンタ478からの
タイミング情報を使用する。特定のデータビットと関連
するクロックパルスは、クロックの供給先に応じた幾つ
かの条件により、削除されるか、或いは、間隙が設けら
れる。
c. DS1データ生成 DS1データ発生機436は、４つの1.544MHz直列データス
トリームを生成するために、DS2状態カウンタ478からの
タイミング情報を使用する。DS1データチャネルは、間
隙を持つ関連DS1クロックと同期する。第１及び第３のD
S1チャネルは反転され、他方、チャネル２及び４は反転
の必要がない。
d. DS2性能監視 DAI回路250は、Bellcore TR−TSY−000009に規定さ
れるように、標準DS2チャネルフォーマットの性能を監
視する。モニタ434によって連続的に監視されるDS2性能
監視パラメータを次に示す。
− 信号状態の喪失 − Ｆビットエラーカウント − フレーム外れ状態 − フレーム配列状態の変化 − 入来黄色警報状態 − 入来警報指示信号（AIS）状態 4.DS1モニタ 各DS1モニタ456（図10a）は、DS1データ発生機436
（図10c）の４つの出力の１つに接続される。DA1250に
は合計７つのDS1データ発生機が有るので、合計28のDS1
モニタが有るが、図10aには、第１のモニタ456及び最後
の（第28）モニタ456'のみを示す。図10dを参照しなが
ら、次のDS1モニタ機能について説明する。
a. DS1状態カウンタ DS1状態カウンタ520は、図８に示すように、インタフ
ェース404の一部分をドライブする。DS1状態カウンタ52
0は、外部のDS1フレーマサブシステム256（図６）の使
用範囲全体に亙って同期化される。
b. DS1性能監視 DA1回路250は、Bellcore TR−TSY−000009、及び、T
1C1.2/87−001R3の規定に従ったスーパーフレームフォ
ーマットにおいて、Bellcore TR−TSY−000194、及
び、T1C1.2/87−001R3の規定に従った拡張スーパーフレ
ームフォーマットにおいて、Bellcore TA−TSY−00027
8の規定に従ったT1DMフォーマットにおいて、及び、Bel
lcore TR−TSY−000008の規定に従ったSLC−96フォー
マットにおいて、DS1チャネルの性能を監視する。モニ
タ438によって連続的に監視されるDS1性能パラメータを
次に示す。
信号状態の喪失 − Ｆビットエラーカウント − フレーム外れ状態 − フレーム配列状態の変化 − フレームフォーマット状態 − 入来黄色警告状態 − 入来警告指示信号（ASI）状態 − 周期的冗長性チェックエラーカウント 5.リコンバイナ 図10eにおいて、リコンバイナ458は、DS3データスト
リーム、或いは、あらゆる構成的DS2又はDS1チャネル
に、こっらをブロッキングすることなしに、データを挿
入することを可能にする。データを重ね書きする様々な
方法を可能にするために、幾つのインタフェースが提供
される。DS3データストリームに挿入可能な全てのタイ
プのデータは、ソフトウェア構成を介して、個々に作動
可能にされる。リコンバイナ458への入力は、疑似DS2イ
ンタフェース404（図８）のDAI入力ピン、及び、M23デ
マルチプレックサ452から供給される。疑似DS2挿入回路
490、制御ビット挿入回路492、ラインパリティ挿入回路
494、Ｃ−ビットパリティ挿入回路496、遠端ブロックエ
ラー回路498、及び、警報表示信号挿入回路500は、全
て、7:1マルチプレクサ428（図10a）の入力へ接続され
る出力を提供する。
a. 疑似DS2インサート 疑似DS2挿入回路490は、個別ビットベースにおいてあ
らゆる所定のDS3情報ビットを重ね書きする能力を提供
する。この能力の用途には、個々のDS1チャネル、DS0チ
ャネル、サブレートチャネル、または、二次チャネルの
ヒットレスな重ね書きが含まれる。PDS2挿入ブロック49
0においては、図11を参照しながら更に検討することと
する。
b. 制御ビットインサート 制御ビット挿入回路492は、あらゆるDS3制御ビットを
重ね書きする能力を提供する。
c. ラインパリティインサート ラインパリティ挿入回路494は、ラインパリティを訂
正するか、或いは、受信したパリティをパスさせる能力
を提供する。
d. Ｃ−bitパリティインサート Ｃ−ビットパリティ挿入回路496は、重ね書きが実施
される場合にＣ−ビットパリティを修正するか、或い
は、受信したパリティをパスさせる能力を提供する。
e. 遠端ブロックエラーインサート 遠端ブロックエラー（FEBE）挿入回路498は、交互方
向においてパリティエラーが検出された場合に、DS3の
一方向にFEBEを挿入する能力を提供する。
f. 警報表示信号インサート 警報表示信号（AIS）挿入回路500は、DS3性能監視回
路によって検出されたある種の故障条件に応答してAIS
を挿入する能力を提供する。
6.プロセッサインタフェース 図10fにおいて、DS3プロセッサインタフェース回路46
0は、DAIの構成、及び、DAIによって生成された状態情
報の報告を可能にする。このインタフェースは、一般目
的設計であり、そして、様々な異なるプロセッサファミ
リと共に使用することができる。プロセッサインタフェ
ースのためには２つの個別モードが存在する。
ASYNCMD 非同期モードにおいて、周辺装置は、デー
タ転送肯定応答信号を生成する。
SECMD 安全モードにおいて、プロセッサは、あら
ゆる記入に先立って、次の記入イネイブルレジスタと関
連しているアドレスに記入しなければならない。この特
徴は、無効な書込み試行の濾過を可能にする。
a. 構成（コンフィギュレーション） DAIは、DS3プロセッサインタフェースを介して構成さ
れることが可能である。構成（コンフィギュレーショ
ン）データは、１組の特定の構成レジスタ510、512、及
び、514に記入される。正しいデータが記入されたこと
を確認するためにデータを読み戻すことが可能である。
DAI250をリセットすると、チップの構成をデフォルト
モードに強制し、全て重ね書き能力を不能化する。
b. 状態 DAI250によって内部的に生成された状態は、DS3プロ
セッサインターフェイス516とを介して、DS3プロセッサ
によって読み取られる。DS3プロセッサ262（図６）が、
転送するために複数のワード（例えば或るカウントのよ
うな）を必要とするDAI250によって生成された状態情報
を読みつつある場合には、最初に最下位のワードが読取
らせ、その直後に最上位のワードが読まれなければなら
ない。
c. DS1フレーミングプロセッサインタフェース DS1フレーミングプロセッサインタフェース518は、例
えば状態カウンタ520のような28個の内部DS1状態カウン
タを同期化する能力をそれぞれのDS1チャネルに提供す
るために、DS1フレーミングプロセッサ回路256（図６）
に接続される。DS1フレーミングプロセッサ256は、28個
のDS1チャネルを巡回し、そして、DAI250によってOOFで
あると識別されたチャネルを同期化することにより独立
して作動する。DS3プロセッサ262は、構成要素としての
全てのDS1チャネルのフレームフォーマットを、プロセ
ッサインターフェイス460を介してダウンロードするこ
とによってDAI250を構成する。DAI250は、全てのDS1チ
ャネルのフレーミング状態を継続的に監視する。特定の
DS1チャネル上のOOF条件が検出されると、直ちに、対応
する状態ビットがセットされる。
疑似DS2挿入回路490（図10e）がどのようにしてDAI回
路250の他の回路に接続されるかを図11に示す。CPUコン
プレックス262（図６）内のマイクロプロセッサは、読
み取ろうとする構成レジスタ510、512、及び、514を作
動化するためにDAI250のマイクロプロセッサインタフェ
ース516に相互接続される。構成レジスタ510、512、及
び、514の出力は、比較回路530に接続される。状態カウ
ンタ472（図10b）、478（図10c）、及び、520（図10
d）、サブ回路452、454、及び、456（図10a）から、各
々、デコード回路532をドライブする。デコード532の出
力は、第２の入力を比較回路530に供給する。比較回路
の出力は、選定ライン入力として7:1マルチプレクサ428
（図10a）に接続される。マルチプレクサ428への２つの
データ入力は、遅延426（図10a）の出力からのDS3デー
タ、及び、PDS2インターフェイス404（図８）からのPDS
2データである。遅延回路426からの入力以外の入力が選
定された場合には、マルチプレクサ428の出力は重ね書
きされたDS3データである。
疑似DS2挿入回路490は、個別ビットベースにより、あ
らゆる所定のDS3情報ビットを重ね書きする能力を提供
する。この能力を使用する用途には、個々のDS1チャネ
ル、DS0チャネル、サブレートチャネル、または、第２
のチャネルのヒットレスな重ね書きが含まれる。
リコンバイナ458は、非多重化されたチャネルのタイ
ミングが、多重化されたチャネルのタイミングと同じで
あるという事実を利用する。このタイミング関係は、完
全なDS1からDS2、及び、DS2からDS3マルチプレクサを提
供する必要性を排除する。DS3の構成要素としての各DS2
及びDS1チャネルは、非多重化されたデータと同期化さ
れた状態カウンタを有する。これらの状態カウンタ478
及び520は、DS3データストリーム内の所定のビットがDS
2又はDS1のどちらのチャネルと関連するかを示すポイン
タとして使われる。CPUコンプレックス262内のマイクロ
プロセッサは、例えば所定のDS1チャネルを重ね書きす
る能力をDAI回路250に提供する。状態カウンタの値は、
ビットがどのDS1チャネルと関連するかを決定するため
に、デコードブロック532によって、全てのDS3サイクル
毎に解読される。状態カウンタの復号が、比較ブロック
530を使用し、マイクロプロセッサインタフェース51Cを
介して、作動化された値にマッチした場合、マルチプレ
クサ428の選択ラインが作動化され、PDS2インタフェー
スからのデータを特定のDS3データビットに重ね書き可
能にする。
DAI回路250は、出力として、それぞれの間隙を持った
クロック７つのDS2データチャネルを提供する。更に、
３ビット幅データバスは、DS1フレーミングビットの位
置、及び、DS2データストリーム内のあらゆる所定のビ
ットがどのDS1チャネルと関連するかを示すために、そ
れぞれDS2を備える。この情報が与えられれば、外部回
路は、所定の用途に対して、どのビットが重ね書きされ
るべきかを正確に決定することが出来る。７つの重ね書
き信号と共に７つの疑似DS2データ入力を入力としてDAI
回路250供給することにより、DS3データストリーム内の
任意情報ビットを重ね書きすることが可能である。重ね
書き信号は、疑似DS2入力内のどのビットがDS3データス
トリームに挿入されるべきかを示すために使われる。
制御ビットインサート 制御ビット挿入回路492（図10e）は、任意のDS3制御
ビットを重ね書きする能力を提供する。制御ビットが、
制御ビットドロップ回路を介して、DAI回路250からクロ
ックされてから17DS3サイクル後に、DS3データストリー
ム内の同一制御ビットは、外部的に供給された制御ビッ
トによって重ね書きされる。DS3制御ビットのこの重ね
書き機能は、ソフトウェア構成によって作動化される。
ラインパリティインサート ラインパリティ挿入回路494（図10e）は、ラインパリ
ティを訂正し、或いは、受信したパリティをパスさせる
能力を提供する。ラインパリティ挿入には、３つのモー
ドが存在する。
モードＡ ラインパリティは、パリティが正しいかど
うかに無関係に、また、挿入が行われつつあるかどうか
にも無関係に、DAI回路250をパスされる。
モードＢ 入来信号のラインパリティが間違っている
場合には、挿入が行われつつある場合であっても、出信
号のラインパリティは間違いである。
モードＣ 入来パリティが間違っているとしても、ま
た、挿入が行われつつあるとしても、出信号のラインパ
リティは正しい。
各モードは、２つのビット構成ワードによって作動化
される。
Ｃ−ビットパリティインサート Ｃ−ビットパリティ挿入回路496（図10e）は、重ね書
きが行われつつある場合であっても、Ｃ−ビットパリテ
ィを修正し、或いは、受信したパリティをパスする能力
を提供する。通路パリティ挿入には２つのモードが存在
する。
モードＡ パリティが正しいかどうかには無関係に、
また、挿入が行われつつあるかどうかには無関係に、Ｃ
−ビットパリティは、DAI回路250をパスされる。
モードＢ 挿入が行われつつあり、そして、入来Ｃ−
ビットパリティが間違っている場合には、出Ｃ−ビット
パリティは間違っている。挿入が行われつつあり、入来
がＣ−ビットパリティが正しい場合には、出Ｃ−ビット
パリティは正しい。
モードは、構成ビットを介して選定される。
遠端ブロックエラーインサート 遠端ブロックエラー（FEBE）挿入回路498（図10e）
は、交互方向においてパリティエラーが検出された場合
に、FEBEをDS3の１つの方向に挿入する能力を提供す
る。パリティエラーは、Ｆビットエラー、Ｍビットエラ
ー、または、ラインパリティエラーとして定義される。
更に、一層の詳細については、Bellcore T1X1.4/89−0
17を参照されたい。FEBEは、Ｃ−ビットパリティＭ−フ
レーム構造の第４サブフレーム内の３つのＣ−ビットを
全てゼロにセットすることによって生成される。
DS3信号の非同期的関係により、パリティエラーが検
出された時点とFEBEが反対方向に挿入される時点との間
の待ち時間が全てＭ−フレームであることが可能であ
る。
警報表示信号インサート 警報表示信号（AIS）挿入回路500（図10e）は、DS3性
能監視回路によって検出された特定の故障条件に応答し
てAISを挿入する能力を提供する。
LOSまたはOOFの宣言は、DS3ヅタックスタッフィング
警報信号（AIS）を随意に生成する能力を持つ。DS3AIS
は、約2.55msecから2.66msec継続する約24から25Nフレ
ームの遅延の後で作動化される。必要条件は、最大平均
再フレーム時間の1.5から２倍である。最大平均再フレ
ーム時間は、パターンをフレーミングするためにビット
位置の最大数を調査されなければならない場合におけ
る、再フレームするための平均時間ある。この時間は統
計的に決定され、そして、計算に際しては、「非フレー
ム」ビットは、等しい確率を以て１およびゼロであるも
のと仮定されなければならない。DS3に関する最大平均
再フレーム時間のための所要上限は1.5msecである。
LOS、または、OOFの後において、有効なフレーミン
グ、及び、ラインパリティが発見された場合、そして、
平均１密度がは少なくとも33％である場合に、DS3良好
信号が宣言される。33％未満の１密度は、DS3制御ビッ
トの発生する間におけるBPVの数をカウントすることに
よって実測される。BPVの数が８を越えた場合には、１
密度は33％未満であるものと決定される。DS3良好信号
検出時間は、最大平均再フレーム時間の1.5倍を超過し
ない。DS3良好信号が識別された後において、AISは、遅
延なしに非作動化される。LOS状態の期間中、適切な機
能性を保証するために、有効なDS3クロックがDAI250に
供給される。DS3AISクロックレートは、外部的に生成さ
れ、そして、44.736Mbit/s＋／−20 ppmのクロック周
波数を持つ入力としてDAIに供給される。
図12は、DS3N−フレーム、または、M13フレームと呼
ばれ、７つのサブフレームを有するDS3フレームのフォ
ーマットを示す。各サブフレームは、８つのグループ、
または、ブロック550を持つ。この場合、各ブロック
は、最初のオーバーヘッド（OH）ビット552とこれに続
く84のDS2入力１専用のタイムスロットを表すビット554
のようなDS2情報ビットを有する。
図13は、図12と同様である、ただし、各サブフレー
ム、及び、各ブロック用の特定付加ビット、サブフレー
ム、非同期DS3フレームフォーマットの１組を示す。例
えば、第１サブフレームのブロック1550の付加（オーバ
ーヘッド）ビットはＸ−ビット552'である。
図14は、図12と同様であるが、各サブフレーム及び各
ブロック用の特定の付加ビット、サブフレームの、Ｃ−
ビットパリティDS3フレームフォーマットの１組を示
す。例えば、第４サブフレームのブロック３の付加ビッ
トはFEBE554である。
図15aは、DS3フレーマ474及びDS3状態カウンタ472の
構成図であり、両者共、図10bに示すM23デマルチプレク
サ452の一部である。DS3データ462は、ピラミッド型シ
フトレジスタ594、及び、DS3フレーマ474内のＮ−ビッ
トシフトレジスタ596に接続される。ピラミッド型シフ
トレジスタ594の出力は比較回路598に接続される。比較
598のEqual（同等）出力は、DS3状態カウンタ472のグル
ープカウンタ604をドライブするMx170サイクルブロック
602によりスリップに接続されるカウンタ600に接続され
る。Ｎ−ビットシフトレジスタ596の出力は、比較回路6
08に接続される。比較回路608のEqual（同等）出力は、
DS3状態カウンタ472のサブフレームカウンタ614をドラ
イブするためにＭサブフレームブロック612によりスリ
ップに接続されたカウンタ610に接続される。比較598の
NotEqual（不同等）出力及び比較608は双方共に、DS3状
態カウンタ472の１つのビットカウンタ606に相互接続さ
れる。
DS3フレーム474は、入来DS3信号462にDS3状態カウン
タ472を同期化する。DS3状態カウンタ472は、入来DS3デ
ータビットがDS3Mフレームのどちらのビットと関連する
かを示すポインタを提供する。DS3フレーマ474によって
実施される同期化プロセスは、状態カウンタ472とデー
タストリームのDS3M−フレーム構造とをアライン（配
列）する。非同期DS3フレームフォーマットに関しては
図13を参照し、そして、Ｃ−ビットパリティDS3フレー
ムフォーマットに関しては図14を参照されたい。DS3フ
レームにつき７つのサブフレームが有り、そして、各サ
ブフレームは、85ビットの８ブロック又はグループを有
する。各グループの第１のビットは、制御ビット、また
は、付加ビットである。グループ２及び８と関連する制
御ビットはF1ビットであり、そして、グループ４及び６
と関連する制御ビットはF0ビットである。F1ビットは１
に、そして、F0ビットは０に等しいので、フレーミング
パターン1001...は、全ての第170番目の位置を観察する
ことにより発見できる。このビットパターンへの同期化
は、DS3ストリームへの同期化全体の第１の過程である
サブフレームに配列を構成する。
サブフレーム同期化への標準的な方法は直列アプロー
チである。フレーミングへの直列アプローチは、当該位
置が有効または無効であると決定されるまで１つのビッ
ト位置を観察する。当該ビット位置が無効であると決定
されると、１クロックサイクルの期間中状態カウンタは
一定に保たれ、その結果、状態カウンタを１サイクルま
たはビット位置だけ効果的に遅らせる。前の位置に隣接
する新しいビット位置は、有効或いは無効であると決定
される時までフレーミングパターンに関して観察され
る。ビット位置が有効であると判断されるまで、このサ
イクルは継続する。一時に１つのビッの位置を検索する
この直列アプローチの最大平均再フレーム時間（MART）
はDS3フレーミングパターンに関して約1.9msecである。
最大平均再フレーム時間は、ビット位置の最大数がフレ
ーミングパターンに関して調査された場合におけるリフ
レームするための平均時間である。この時間は統計的に
求められ、そして、計算に際しては、非フレームビット
は同一確率を以て１及びゼロであるものと仮定される。
DS3レートのための必要条件は、MARTが1.5msec未満であ
ることであり、従って、実施された直列アプローチは、
必要とされるMARTに適合しない。
好ましい実施例において実行されるサブフレーム同期
化への強化されたアプローチは、直列予見アプローチで
ある。170ビット毎に１つの単一ビット位置を観察する
代りに、必要に応じて、将来使用するために、Ｎ隣接ビ
ットが記憶され、一方、現在位置は以前と同様に評価さ
れる。必要とされる時に先立って、隣接ビット位置の値
を記憶しておくことにより、フレーマ474は、MARTの短
縮について実質的に予見する。170ビット毎の後で、現
行ビット位置の妥当性に関しては判定が行われる。直列
アプローチにおいて、現行ビット位置が無効であると判
定された場合には、少なくとも3x170ビットの期間中
は、（フレーミングパターン1001...においては、00、0
1、10、及び、11は全て有効なパターンであるので）他
の判定は実施不可能である。ただし、直列予見アプロー
チにおいては、新しいビット位置の前の２つの値が前以
て記憶されているので、170ビット内に別の判定を行う
ことが可能であることもあり得る。将来の使用のめに記
憶されている隣接ビット数Ｎを増大すると、MARTは減少
するが、フレーミング回路のゲートカウントが増大す
る。速度またはサイズ寸法のいずれかに関して回路を最
適化するためにＮが選定される。好ましい実施例におい
てはＮ＝３の値が実現し、そして、次の説明用に用いら
れる。この値は、1.5msecの仕様に適合するMARTを提供
する。
図15bに示すピラミッド580は、異なる基準に基づいて
シフトアップ又はシフトダウンするシフトレジスタの形
を示し、現行ビット位置の値並びに現行フレーミング位
置に隣接するビット位置の値を記憶するために使われる
メカニズムである。ピラミッドの各方形は記憶エレメン
トを表す。あらゆる所定の時点において、ピラミッド58
0に対応するピラミッド型シフトレジスタ594は、DS3デ
ータストリームに対する状態カウンタ472の現行配列と
関連した３つの連続したフレーミングビットの値を有す
る。状態カウンタ472が新しいフレーミングビット位
置、即ち、170サイクルに到達すると、最後のフレーミ
ングビット位置P1 584はP2 586にシフトされるので、
P0582はP1 584にシフトされ、そして、新しいフレーミ
ングビットは、P0 582にシフトされる。Q0 588である
前回のフレーミングビット位置−１は、Q1 590にシフ
トされ、そして、現行フレーミングビット位置−１はQ0
588にシフトされる。現行フレーミングビット位置−
２は、R0 592にシフトされる。この時点において、P0
582はP2 586と比較される。これらが異なる場合に
は、現行位置は、依然として、有効なフレーミングビッ
ト位置であり得る（フレーミングパターンは、1001100
1...である）。別の170サイクルの後で、P0 582からP2
586まで連続した７つの比較が同じでないと判定され
るまで前述の手順が繰り返される。同じでないと判定さ
れた時点において、状態カウンタをグループに配列する
ために、状態カウンタ472の状態は、170の倍数だけ進む
か、或いは、遅れる。この時点において、サブフレーム
同期化が宣言され、そして、全同期化への第１の過程が
完了する。
ただし、比較の結果、P0ビットとP2ビットが同じ値で
あることが示された場合には、現行ビット位置は、無効
のフレーミング位置として宣言され、そして、新しいフ
レーミング位置として、隣接ビット位置が選定される。
DS3データストリームに対する状態カウンタ472の関係
は、状態カウンタを１サイクルだけ遅らせることによっ
て修正される。Q0は、通常、現行フレーミングビット位
置−１の値を含むが、状態カウンタ472を調整すること
により、実際には、Q0は、現行フレーミングビット位置
の値を含む。Q0はP0にシフトされ、Q1はP1にシフトさ
れ、そして、R0はQ0にシフトされる。状態カウンタ472
が新しいフレーミングビット位置、即ち、170サイクル
に到達すると、最後のフレーミングビット位置P1がP2に
シフトされるので、P0はP1にシフトされ、そして、新し
いフレーミングビットはP0にシフトされる。Q0である前
回のフレーミングビット位置−１はQ1にシフトされ、そ
して、現行フレーミングビット位置−１はQ0にシフトさ
れる。現行フレーミングビット位置−２はR0にシフトさ
れる。この時点において、P0はP2と比較される。両者が
異なる場合には、現行位置は依然として有効なフレーミ
ングビット位置である。別の170サイクルの後で、POとP
2との連続した７つの比較結果が異なると判断されるま
で、前述の手順が繰り返される。異なると判断された時
点において、状態カウンタをグループに対して正しく配
列するために、状態カウンタ472は、170の倍数だけ進め
るか、或いは、遅らされる。この時点において、サブフ
レーム同期化が宣言され、そして、全同期化への第１の
過程が完了する。
同期化プロセスの第２の過程は、マルチフレームのア
ラインメント（配列）を発見することである。サブフレ
ーム５及び７のグループ１と関連した制御ビットはM0ビ
ットであり、そして、サブフレーム６のグループ１と関
連した制御ビットはM1ビットである。M1ビットは１に等
しく、また、M0ビットは０に等しいので、フレーミング
パターン010は、各サブフレームの第１制御ビットを観
察することによって発見できる。このビットパターンへ
の同期化は、マルチフレーム配列を構成し、これは、DS
3ストリームへの全同期化における２のそして最後の過
程である。マルチフレーム配列は、各サブフレームのグ
ループ１関連している制御ビットを、Ｍ−ビットシフト
レジスタ596にシフトすることによって遂行される。７
つのサブフレームがあるので、シフトレジスタ596は長
さ７ビットである。Ｍビットと結合したマルチフームフ
レーミングパターン010が２つの有効な連続したマルチ
フレームであると考えられる場合には、状態カウンタ47
2の状態は、状態カウンタをサブフレームに調整するた
めに、680の倍数だけ進めるか、或いは、遅らせる。こ
の時点において、状態カウンタ472は、フレーム内にあ
ること、及び、完全同期化の最後の過程として宣言され
る。Ｆビットエラーが検出される、或いは、Ｍビット配
列パターンが無効であると考えられるならば、マルチフ
レーム配列プロセスの期間、フレーマ474は、状態カウ
ンタ472の状態を遅らせ、そして、サブフレーム同期化
プロセスはもう一度スタートする。
III.非同期タイムスロット交換（TSI）回路 図16は、ライン134を介して供給されたDS3信号に埋め
込まれたDS0チャネルをDS0テスト資源16に、そして、ラ
イン134を介して切り替えるための非同期DS0スイッチ10
00の機能ブロックダイアグラムである。その最大構成に
おいて好ましいアクセスシステム170は、その96のDS3イ
ンタフェースモジュール171（96 Ｘ 672＝64,512）を
介して64,512のDSOにアクセスできる。更に、アクセス
されたDS0チャネルをテストするために使われるアクセ
スシステム170には最大24までのDS0テスト資源186があ
る。共有されたテスト資源186へのアクセスを可能にす
るために、交換機能1000が必要とされる。スイッチアー
キテクチャは、64,512のアクセスされたDS0チャネルの
うちのどれでもと24のDS0テスト資源のうちのどれでも
の間で２方向接続を確立することが可能でなければなら
ない。
AT＆Ｔによって実行されたタイムスロット交換のよう
な従来のスイッチアーキテクチャは、全てのアクセスさ
れたDSOチャネルが共通基準（例えば、ストレイタム１
クロック）に同期することを必要とする。DS0チャネル
のうちの任意のチャネルが基準に同期していない場合に
は、スリップ、即ち、１つのビットが喪失されることが
発生し、そうすれば、DS0信号が歪められ、たとえば、
可聴クリック、または、データパケットの喪失が起き
る。従って、機能的な非同期スイッチ1000は、ひずみを
導入せずに非同期DS0チャネルを収容するためにアクセ
スシステム170に含まれる。
図17を参照して、非同期交換機能1000の要諦は、非同
期タイムスロット交換（TSI）回路252にある。TSI252
は、所定のDS3信号の中で全ての672DS0チャネルにアク
セスすることができ、そして、DS1またはDS2チャネルが
DS0チャネルを埋め込むと言う拘束条件なしに最大24ま
での672 DS0チャネルの交換能力を提供する。アクセス
システム170における全てのTSI252は、PCMハイウェイ、
または、PCMバス220として参照される各DS0テスト資源1
86におけるディジタル信号プロセッサ（DSP）1001と共
に、一緒に接続される。アクセスシステム170内の最大1
28までのDSOチャネルを扱うためにTSI252は交換機能を
供給し、そして、PCMハイウェイ220は経路指示機能を提
供する。
PCMハイウェイ220は、アクセスシステム170全体に亙
ってDSOチャネルを経路指示するためのメカニズムを提
供する。PCMハイウェイ220は、イントラシェルフ部分10
02、及び、インターシェルフ部分1004を持つ。これら
は、シェルフモニタモジュール232、232'上の１組のバ
ッファ1006に接続される。128タイムスロットを備えたP
CMハイウェイ220は、２方向性非同期DS0チャネルの最大
128までの伝達をサポートする。PCMハイウェイ220は、
マスター／スレーブ様式において配列される。ここに、
TSI252のようなマスターは、それぞれ32のタイムスロッ
トをサポートする４つの伝送ライン（図示せず）により
送信し、そして、それぞれ32のタイムスロットをサポー
トする４つの受信ライン（図示せず）により受信する。
図18は、PCMハイウェイ220のタイムスロットの間の関
係を示すタイミング／ビット位置ダイアグラムである。
PCMフレーム同期化信号（PFRM）1008は、128本のスロッ
トを１つの単一フレームに並べる。同様に、図18は、４
つの信号TXA 1010、TXB 1012、TXC 1014、及び、TXD
1016、及びTXSTAT信号1018の各々のための32の送信タ
イムスロット、及び、４つの信号RXA 1020、RXB 102
2、RXC 1024、及び、RXD 1026の各々のための32の受
信タイムスロットを示す。各タイムスロットは直列送信
されるDS0の８ビットを表す。非同期DS0チャネルを扱う
ために、PCMハイウェイ220は、あらゆる入来DS0チャネ
ルのレート（約8kHz）より高い或るレート（好ましくは
11.16kHz）でランする。PCMハイウェイ220は伝送中のデ
ータより高いレートにおいてランするので、「スタッフ
ィング」技法が実行されている。この場合、選定済みタ
イムスロットがバス220上で利用可能であるとしても、
伝送する有効なデータは無い。スタッフィング技法は、
関連しているタイムスロットが、現行フレーム内に有効
データ、または、スタッフデータを含むかどうかを示す
ために使われる伝送状態ラインを使うことによって達成
される（TXSTAT信号1018によって示す）。
PCMハイウェイ220のアービトレーション（調停）は、
アクセスシステム170の至る所に配置された種々のマス
ター、または、スレーブ装置の間にタイムスロットを適
当に割当てることによってソフトウェアによって制御さ
れる。単一クロック、及び、フレーム同期化信号は、PC
Mハイウェイ220を同期化するために全ての装置に供給さ
れる。
TSI252は、後で説明する内部走査方法に基づいて、伝
送状態ライン（TXSTAT信号1018）をドライブする。例え
ばDS0テスト資源186（図17）のDSP1001のようなPCMハイ
ウェイスレーブディバイス装置は、TSI252が喪心に使用
するラインから受信し、そして、TSI252が受信するライ
ンにより送信する。更に、DS0テスト資源186内のDSP100
1は、DS0タイミングを抽出するために、送信状態信号10
18を監視する。
DS0ビットが送信状態信号1018と共にどのようにして
マップされるかを示す共有PCMコロック信号（PCLK）を
含む特定のタイムスロットの詳細を図19に示す。TXSTAT
信号1018は、マークされたデータビットを含むタイムス
ロットＮ 1032以前にタイムスロットＮ−１ 1030に有
効なビット及びフレームコードを提供することに注意さ
れたい。タイムスロットＮ 1032内のバイトのような１
つのバイトをスタッフするためには、バイトが有効でな
いことを示すためにタイムスロットＮ−１ 1030におけ
るTXSTAT 1018のVAビット1036は「１」にセットされ
る。
TSI 252へのインタフェースについては、図20のI/O
ダイアグラムに示す。好ましいアクセスシステム170に
おいて、TSI 252は、は、DS0交換機能を提供し、DS3信
号とPCMハイウェイ220との間にタイムスロット交換機能
を提供できるようにDS3側の672 DS0チャネル、及び、P
CMハイウェイ220上の128タイムスロットにインターフェ
イスする。TSIは、周波数カウンタ、DS0サブレートハン
ドラー、CRC生成、ファシリティデータリンク（FDL）ハ
ンドラー、二次チャネルのサポート、及び、DS1スーパ
ーフレーム配列のためのサポートを含むDS0交換機能を
越えた付加的機能を含む。
マイクロプロッセインタフェース マイクロプロセッサインタフェース1027は、TSI 252
とCPUコンプレックス256（図６）におけるマイクロプロ
セッサとの間で制御及び状態情報をパスするために使わ
れる。マイクロプロセッサインタフェース1027は、８ビ
ットアドレスバス、８ビットの２方向性データバス、チ
ップセレクト、読み／書き制御信号、及び、アドレスラ
ッチ作動化信号を含む。TSI 252は、読み／書きサイク
ルが完了可能であることをマイクロプロセッサに通告す
るたに、データ転送肯定応答を表明する。更に、「安全
な」書込み動作を可能にし、そして、多種多様な標準マ
イクロプロセッサのインターフェイスを可能にするため
に２つのモード制御ピンがある。
PCMハイウェイインタフェース PCMハイウェイインタフェース1029は、PCMハイウェイ
220（図17）にTSI 252を接続するために使われる。受
信したデータ用の４ライン、及び、送信データ用４ライ
ンがある。各一対のTx/Rx信号は、４つの32タイムスロ
ットPCMハイウェイライン220の１つに接続される。送信
状態ラインは、有効なデータが出力されつつあることを
示す。各送信ラインは、PCMハイウェイ220がヅライブさ
れつつあることを示す関連イネイブル作動化信号を持
つ。更に、全てのTSI252、及び、PCMハイウェイ220上の
DS0テスト資源186（図17）を同期化するために。クロッ
ク、及び、フレーム同期化信号は、TSI 252に送られる DAI回路インタフェース 疑似DS2（PDS2）バスインタフェース1031は、TSI 25
2をDAI 250（図６）にインターフェイスするために使
われる。DAI 250は、DS1レベルにおけるビットの識別
を可能にするために、関連しているクロック、及び、DS
1同期化状態と共に７つのDS2データストリームをTSI 2
52に送る。TSI 252は、DAI 250へ重ね書き制御と共に
DS2データをパスする。重ね書き制御は、DAI 250によ
ってどちらのDS3におけるビットが重ね書きされるべき
であるかを決定するために使われる。
FDLマイクロ−コントローラインタフェース ファシリティデータリンク（FDL）インタフェース103
3は、FDLデータを処理するために外部のマイクロ−コン
トローラ256（図６）にTSI 252を接続するために使わ
れる。マイクロコントローラ256は、ストロボスコー
プ、及び、クロックラインをドライブする。TSI 252
は、28のESFフォーマットされたDSIの各々のからFDLデ
ータビットをシフトアウトする。
システムインタフェース システムインタフェース1035は、DS1周波数カウンタ
測定のための基準クロック、TSI初期化のためのリセッ
ト信号、及び、全TSIオペレーションのためのクロック
を含む種々雑多なTSI 252信号を含む。
テストインタフェース テストインタフェース1037は、故障対策としての可制
御性、及び、可観測性を提供する。更に、制御信号は、
基板レベルテストを容易にするために、全てのTSI出力
を無能にするために利用可能である。
電源（パワー） パワーインタフェース1039は、電源及び接地用のピン
を含む。
図21aは、非同期TSI回路252の構成図である。送信方
向において、TSI 252は、疑似DS2（PDS2）インタフェ
ースを介して入力デマックス1040においてDAI回路250か
らDS0データを受信し、そして、PCMハイウェイ送信機10
45において、PCMハイウェイ220（図17）にDS0データを
送信する。送信方向において、TSI252の全体的な機能
は、入来DS0データを送信サンプルバッファ1044にロー
ドし、到着し次第DS0データを送信機サンプルバッファ1
044から抽出し、そして、以前に割り当てられたタイム
スロットにおいて、PCMハイウェイ220に配置する。
DAI 250（図６）からのDS2データは、入力デマック
ス1040によってTSI 252に入力される。図22は、TSI/DA
I PDS2インタフェースの詳細を示すタイミングダイア
グラムである。図21aにおいて、入力デマックスは、７
つのインタフェース1031（図20）の部分であるDS2デー
タ、及び、クロックラインから28のDS1データストリー
ムを抽出する。２つのDS1NUM信号（インタフェース1031
…図20）は、２ビット２進数を形成するそれは、DS1が
広く４のどちらであるかがDS2ライン上の活性データを
持つことを指定する。TSI 252は、これらの信号を多重
化に使う個々のDS1ラインへの活性のDS2そして続き物と
して各々の入来DS1信号（28）をDS1入力シフトレジスタ
1041に供給する。
一旦、８ビットのDS0チャネルバイトが変えられたな
らば所定のDS1のために、DS0バイトは、レジスタ登録10
42を保持するDS0に載せられる。28保持レジスタ登録104
2がある各DS1チャネルのための１つ保持レジスタ登録10
42は、幅10ビットであり、DS0バイトの８ビット、マル
チフレーム同期化状態のための１ビットは、「親」DS1
チャネルと結合、及び、ビット使われる同じくらい有効
なデータフラグ新しいDS0バイトが入り、そして、今な
お処理されない。
TSI 252は、処理DS0チャネルに利用可能な24本の内
部の「チャネルスロット」を持つ。チャネルスロット
は、中間のメカニズムを供給するPCMハイウェイ220に入
来DS0チャネル、及び、タイムスロットの間の接続を確
立する。外部のマイクロプロセッサ（uP）インタフェー
ス1060は、図21aにおいて示される。24本のチャネルス
ロットが割当てられる。uPは、所定のチャネルスロット
の２つのアサインメントを行うことによって変えられた
接続を始める。第１のアサインメントは、チャネルスロ
ットをPCMハイウェイタイムスロットに結び付け、アサ
インメントがチャネルスロットを特定のDS0チャネルに
結び付ける第2DS3の特定のDSlチャネルの中で結び付け
る。
PCMハイウェイタイムスロットアサインメントは、行
われる「書込み」の上方で二つのタイムスロットアサイ
ンメントに、メモリ（128 Ｘ ８）1059を向けなさ
い。DS0アサインメントは、uPがDS0の精選された内容ア
ドレス可能なメモリ（CAM）1049に記入する。DS0数（１
−24）のためのDS1数（１−28）、及び、１つの書込み
のための１つの書込みである。いったん、適切なアサイ
ンメントが進まれたならば、DS0は、CAM 1049、及び、
タイムスロットアサインメントメモリ1059を選択する。
更なるuP訴訟は、必要とされないDS0チャネルは、頻繁
に処理され、そして、構成がuPによって変えられる時ま
で接続は維持される。
DS0バイトが保持レジスタ登録1042にロードされた後
で、それらは、それらが送信サンプルバッファ1044へ移
されるべきであるかどうかを決定するために、スキャン
される。TSI 252は、５ビットDS1走査スキャンカウン
タ1048を含むそれは、順々に28保持レジスタ登録各々の
1042を走査するために使われる。保持レジスタ登録各々
の1042と関連しているDS0チャネルカウンタ1047であるD
S0チャネルのDS0数を記憶格納するそれは、現在保持レ
ジスタ登録1042にある。DS1走査スキャンカウンタの間
にマッチがあるならば、1048/DS0走査スキャンカウンタ
1047、及び、DS0の内容は、CAM 1049を選択する。CAM
の24 DS0チャネルスロット「マッチ」信号の１つを作
動化する。マッチ信号は、アドレスエンコーダ1050に５
ビット送信サンプルバッファアドレスにおいてコード化
される。マッチが活性であると同時に。DS0バイトは、
保持レジスタ登録1042から送信サンプルバッファ1044に
移される。既にアドレスされた保持レジスタ登録1042に
おけるDS0バイトが処理されたならば、有効なデータ
は、衰える。マルチプレクサ1043を通る装備された「無
効の」データ、及び、保持レジスタ登録1042から送信サ
ンプルバッファ1044への伝送は起こらない。
PCMハイウェイ側において、タイムスロットカウンタ1
058は、トラックを保持するタイムスロットは、現在PCM
ハイウェイ220に活性であるタイムスロットカウンタ105
8の内容は、タイムスロットアサインメント（TSA）メモ
リ1059にアドレスとして使われる各々の128タイムスロ
ットのためのロケーションが用いられる。チャネルスロ
ットがタイムスロットに割り当てられたならば、TSAメ
モリ1059出力チャネルスロット数そのタイムスロットが
来るとき出力する。チャネルスロット数は、その時選定
済みDS0バイトの回復のために送信サンプルバッファ104
4のPCMハイウェイ辺へのアドレスとして使われる。送信
サンプルバッファ1044における有効なデータフラグは、
有効なデータを示す場合にはDS0バイトは、PCMハイウェ
イ220に続き物として送られるPCMハイウェイ送信機レジ
スタ1045を通って送られる。有効なデータフラグ自体、
送信状態ライン（インタフェース1029、図20）経由でPC
Mハイウェイ220に同様に送信される。
依然として図21aを参照する事とし、DS0データは、殺
到する方向を受け取る送信方向におけるタイミング派生
で駆動するこれは、支払われるべきである列をなしてア
クセスシステム170のアーキテクチャを下げ、そして、
挿入する。特定のTSI 252は、送信を扱い、そして、デ
ータ双方共受け取るの同じDS3信号と関連する。このア
ーキテクチャは、それを口述する辺タイミングを受け取
る送信辺タイミングと同じである挿入が降下が得られた
のと同じDS3信号に起こるので異なるタイミングによっ
てDS0バイトを挿入することは可能ではない。修正する
ための方法がないので関連しているDS1タイミングDS0ビ
ットのみが全ての他のDS3ビットをパスしてDS3に挿入さ
れつつあるとき透明である。
受信方向において、TSI 252は、PCMハイウェイ220
（図17）からDS0データを受け取り、そして、PDS2イン
タフェースを介してDAI 250（図６）までDS0データを
送る。TSI 252の全体の機能方向を受け取る入来DS0バ
イトを載せることであるその割り当てられたタイムスロ
ットの間の見本のバッファ1062を受け取り。DS0バイト
を抽出する見本のバッファ1062を受け取り、そして、関
連している送信DS0バイトは、TSI 252に載せられつつ
ある同じタイムでそれをDAI 250に送る。更に、外部の
マイクロプロセッサ（図示せず）によってそのように共
同−計算されたならばTSI 252は、重ね書き信号（イン
タフェース1031…図20）を生成する。重ね書き信号は、
関連しているPDS2ライン上のデータビットは、DS3信号
に過度の−書かれるべきであるDAI 250を信号で知らせ
るために使われる。
PCMハイウェイから入来し、そしてPCMハイウェイ受信
機レジスタ1061に入るデータの直列から並列への変換と
共に受信側におけるデータフローが開始する。データ
は、取り去られるデータがPCMハイウェイに置かれるの
と同じタイムにおけるPCMハイウェイ送信側に配置され
る。PCMハイウェイ受信機レジスタからのデータ、ロケ
ーションに見本のバッファ1062を受け取るTSAメモリ105
9によって指定されるタイムスロットに1058によってア
ドレスされたとき、ロードされる。
次に、DS0データは、受信側DS0保持レジスタ1063にロ
ードされる。保持レジスタ登録1063からDS0バイトは、D
S1出力シフトレジスタ1064に供給されるそれらが出力マ
ルチプレクサ1067をパスされ、そして、DAI 250まで先
に送られる所でPDS2のセットは、データラインを受け取
る（インタフェース1031、図20）。
更に、TSI 252は３つの付加的サブ回路を含む、即
ち、TSI FDLハンドラー1068（図21b）、周波数カウン
タ1069（図21c）、及び、サブレートハンドラー1056
（図21d）である。TSI FDLハンドラー1068は、TSIデマ
ルチプレックサ1040の出力からその入力を獲得し、そし
て外部のFDLマイクロ−コントローラ254からのクロック
信号を獲得する。データは、マイクロ−コントローラ25
4まで、そして、TSIシフトレジスタ1041まで出力であ
る。周波数カウンタサブ−サーキット1069は、TSIデマ
ルチプレックサ1040の出力からその入力を獲得する及
び、TSIシステムインタフェース1035標準クロックから
獲得される。サブレートハンドラー1056は、その入力を
レジスタ1042及びDS0チャネルマッチ信号を保持するTSI
DS0から獲得する。サブレートハンドラー1056の出力
は、ANDゲート1057への入力の１つをドライブする。
DS1ファシリティデータリンク（FDL）ハンドラー 図23は、非同期タイムスロット交換（TSI）回路252の
FDLハンドラーサブ回路1068と好ましいアクセスシステ
ム170におけるFDLマイクロコントローラ（uC）254との
間のファシリティデータリンク（FDL）インタフェース
の構成図である。TSIインタフェース1033の３つのI/Oピ
ン（図20）254をマイクロコントローラに相互接続するF
DLDIR、FDLCLK、及び、FDLDATである。FDLは、4Kbit/s
データリンクであるそれは、フォーマットされるたS1信
号拡張の極上のフレーム（ESF）に埋め込まれる。アク
セスシステム170において、DS3インタフェース171（図
５）は全てがDS2、及び、DS1信号を埋め込んだのと同様
に、DS3信号の性能動作監視を提供する。ESFの性能動作
モニタリングの部分は、DS1チャネルをフォマットされ
たFDL上でアクセスシステム170に送られるメッセージを
解釈することを必要とする。所定のDS3インタフェース
モジュール171において、以下を通過する少なくとも28
のDS1チャネルが存在可能であり、それらの各々は4Kbit
/sec独立したFDLチャネルを含むことができる。FDL様デ
ータリンクを扱うための従来の技法（例えばHDLC）は、
マイクロプロセッサ、及び、１つまたは２つのデータリ
ンクの間のインタフェース（例えばUSARTチップッ、DLC
チップ、等。）の棚外集積回路（IC）の使用を含む。。
好まれたアクセスシステム170において、この技法は、
実用的ではないICの必要とされた数が単一にフィットし
ないので、ボード基板、及び、コストの点において禁止
的である。
本発明は、アクセスシステム170において、単一DS3イ
ンターフェイスモジュール171上の28の4Kbit/secデータ
リンクを、過度のコストを導入せずに収容する多重非同
期データリンクを扱うための新奇なアプローチを含む。
このアプローチは、CPUコンプレックス262（図６）にお
ける基板マイクロプロセッサ（uP）に高水準のメッセー
ジインタフェースを提供するために外部マイクロ−コン
トローラ（uC）254と共に作動するTSI 252におけるサ
ンプリング／パッキングサブ回路（FDLハンドラー106
8）を包含する。
図21c及び24を参照して、TSI 252のFDLハンドラーサ
ブ回路1068は、FDLビットを絶えず抽出する各々の28か
らDS1は、入力シフトレジスタ（ISR）1070と呼ばれる内
部のバッファにそれらにチャネルを開き、そして、記憶
する。ISR 1070は、各DS1チャネルのための７ FDLビ
ットに耐え得る。各々として、新しいビットは、中に変
えられる。FDLビットカウンタ1071は、インクレメント
される。外部のuC 254がTRANSFER信号（FDLDIRから派
生、図23）を表明するときFDLフラグロジック1072は、F
DLビットカウンタ1071をサンプルし、そして、入力シフ
トレジスタ1070から出力シフトレジスタ1073（28のうち
の１つだけを図示）に有効なFDLデータビットをパスす
る。フラグロジック論理1072は、その時未使用のビット
の状態を決定する出力シフトにおいて、以下に示すよう
に出力シフトレジスタ1073を決定する。
全てのFDLチャネルはわずかずつ異なるレートでラン
することができるので、28のFDLバイトは、有効なFDLビ
ットと同数でなくても差し支えない。ただし、出力シフ
トレジスタ1073のサイズは、８ビットであり、有効なFD
Lデータビットの数は７或いはそれよりも小さい。FDLビ
ットカウンタ1071に基づいて、フラグロジックは、出力
シフトレジスタ1073内の有効なFDLビットの数を決定
し、そして、次のビットを「０」にセットし、そして、
未使用のビットが残っている場合には、それら全てが
「１」にセットされる。
次に、外部FDLuC254（図23）は、最下位のビット（LS
B−ビット０）において開始し、そして、ゼロを有する
最初のビット位置を探すことにより各バイトに含まれる
有効なFDLビットの数を決定することが出来る。バイト
における全ての残っているビットは有効なである。例え
ば７つの有効なデータビットがあるならばLSB（ビット
０）は、ゼロ、そして、残っている７つのビットは、有
効なFDLデータビットと解釈される。最下位のビットが
１であり、そして、次のビット（ビット１）は、ゼロで
ある場合、６つの有効なFDLビットがある。FDLデータビ
ットの到着の順序は、最下位ビットから最上位ビットま
でである。これは、TSI 252に載せられたために最上位
ビット（ビット７）が最も最近のビットであることを意
味する。
28の出力シフトレジスタ1073は、TSI 252のFDLハン
ドラーサブ回路1068内においてビット長（28X8）のシフ
トレジスタ224を形成するために、一緒に接続される。
これは、直列インタフェースを介してTSI 252から抽出
されるために、全ての28 DS1チャネルのためにFDbデー
タを見込む。図５は、TSI 252から、そして、外部のuC
254（図23）にシフトされた状態のFDLデータのフォーマ
ットを示す。
バッファのオーバフローを回避するために、FDLuC254
は、例えば最大７つのFDLビットがポーリングサイクル
の間に記憶されるような周波数でTSI 252をポーリング
しなければならない最悪の場合、高速DS1が1.7498msに
７つのFDLビットを生成するので、これは、公称1.7msの
ポーリングサイクルを用いて達成される。
IV.保護通路（プロテクトパス） 図26は、アクセスシステム170における正常なDS3信号
通路および保護DS3信号通路を示す。DS3チャネルは、防
護のための２一次必要条件を持つ。第１は、通路のアク
セスシステム170の故障に関係し、そして、第２は、専
門家を必要とするスイッチに関係する。第１のケーシン
グにおいて、DS3通路は、故障したユニット単位から第
２の防護通路まで動かされなければならない。装置は故
障しているので、DS3チャネルに主要な影響が発生する
ものと仮定される。
第２の必要条件は、専門家によって要求される保護ス
イッチに関係する。この種のスイッチ種は、DS3インタ
ーフェイスモジュール上のサービス（業務）に直接影響
のない故障（例えば、発光ダイオードの焼損）を修正す
るために必要とされる。この情況の下では、DS3チャネ
ルのメジャーなヒットは、許されない。同期化が喪失さ
れることのない、２、３のビットエラーではあるが、装
置の下流に発生するものと仮定する。
これら両方のシナリオは、アクセスシステム170を通
るDS3信号の保護を取扱う。DS3信号入力134は、正常な
そして防護通路モジュール171a,171bに電報で知らせら
れる。DS3信号がDS3モジュールからの伝達された済みで
あるとき、171は、178を中継する178'は、双方共に使わ
れる正常な、そして、防護出力通路わずかその１ DS3
モジュールを保証するために、171a,bは、ライン134'を
あらゆる所定の時点にドライブする。特別なオン／オフ
順序はヒットレス（衝撃無し）必要条件を満たすことを
要求される。これらの必要条件の下の、アクセスシステ
ム170の保護計画を以下に述べる。
DS3通路の防護は、次のカード防護アプローチを用い
て達成される。図26に示すように、DS3インタフェース
モジュール171a,bは、機能的ペアにきつく連結される。
各モジュール171は、正常な通路1080a、DS3チャネルの
ための1080bを持つ。更にモジュール171は、第２の通路
1082a、利用可能なl082bを持つそれは、その相手モジュ
ールを保護するために使われる。すなわち、「1A」モジ
ュール171aは、DS3チャネルlBのためにDS3チャネルlA、
及び、防護通路1082aのために正常な通路1080aを持つ。
同じ方法において、「1B」モジュール171bは、DS3チャ
ネルlAのためにDS3チャネル1B、及び、防護通路1082bの
ために正常な通路lOSObを持つ。同じカップリングは、
シェルフにおいて他の５つの組のDS3モジュール各々の1
71で発生する。このように、交互の通路は、全てのDS3
チャネルに利用可能である。２つの通路1080、1082の差
は、２つのカテゴリに分類される、即ち、チャネル統計
及び重ね書き能力である。
正常な通路1080は、DS3チャネルに関する全統計情報
を集める。DS3の十分な範囲DS2、及び、DS1統計がとら
れる。更に、全DS1及びDS0チャネルは、入来DS3チャネ
ルから抽出可能であり、そして、出チャネルに置き換え
ることができる。
一方、保護通路1082は基本的にチャネル中継器であ
る。DS3信号は、受信された済みであり、遅延は、正常
は通路1080とマッチさせられ、そして、信号は、再伝達
される。信号（LOS）喪失のような統計敵に極めて稀な
場合だけが、保護通路1082により検出され、そして、報
告される。一切の挿入は行われない。保護通路1082の一
次目的である正常な通路のモジュールにおける故障の場
合にはDS3チャネルを保護する。
図27に示すように、他のDS3インタフェースモジュー
ル171cが、DS3シェルフ202（図５）上の別のモジュール
171a,bのモニタとして使われる。信号は、DS3 LI回路2
72aのモニタポート、272a、272bから掘られるDS3 LI回
路272cへの272b、モニタモジュール171cに関する272cで
ある。LI回路272のモニタ出力は、２結線の１つに結び
付けられ、DS3へのインタフェースは、モジュール171c
を監視する。LI回路272aからのDS3 RCV MONライン108
4DS3の正常な通路への入力として、モジュールを監視す
るために正常な通路l080a,b上の272b（図26）が使われ
る。モジュール171aを用いて比較を行う２つの例を次に
示す。
1.ライン134a上の入力信号をライン134a'上の正常なデ
ータ通路出力と比較する。
2.ライン134a上の入力信号をライン1082b（図26）上の
保護通路出力と比較する。
DS3「1A」モジュール171aを例として使用するイベン
トのシーケンスによって比較が行われる状況を示す。こ
のテストの準備、及び、制御はシェルフモニタモジュー
ル232によって達成されることに注意されたい。
監視通路に対して正常な通路出力を比較するためのシー
ケンス 1.先ず、シェルフモニタモジュール232は、DS3インタフ
ェースモジュール171aのDS0/DS1挿入パラメータをDS3モ
ニタモジュール171cにパスする。
2.次に、シェルフモニタモジュール232は、DS3インタフ
ェースモジュール＃1A171aに、ライン1084上のDS3 RCV
MON OUT信号用の出力ドライバーをオンするように正
常な通路LI 272aから命令（コマンド）する。これは、
ライン1084にDS3 1A入力信号の増幅されたイメージを
置く。このラインは、DS3モニタモジュール171cに関し
て正常な通路LI 272cに電報で知らせられる。同様に、
シェルフモニタ232は、例えば171b、ライン1084までそ
れらのドライバーを無能にするために全ての他のモジュ
ールに命令する。
3.次に、シェルフモニタ232は、DS3インターフェイスモ
ジュール＃＃1A 171aに命令して、DS3 XMT MON OUT
のためのその出力ドライバー上の正常な通路LI 272aか
らのライン1086をオンする。これは、DS3 1A出力信号
のイメージをライン1086上に置く。ライン1086は、DS3
モニタモジュール171cに関して保護通路LI 272cに電報
で知らせられる。同様にシェルフモニタ232は、例えば1
71b、ライン1086までそれらのドライバーを無能にする
ために全ての他のモジュールに命令する。
4.最後に、シェルフモニタ232は、ライン1088にDS3イン
タフェースモジュール＃1A 171aをFEBE MON OUT信号
のためのその出力ドライバーをオンするように命令す
る。図27に示すように、この信号は、DS3モニタモジュ
ール171cに関してDAl回路250aからDAl 250cのFEBE入力
まで生成する。同様にシェルフモニタ232は、例えば171
b、ライン1088までそれらのドライバーを無能にするた
めに全ての他のモジュールに命令する。
5.この時点において、物理的リンクがモニタモジュール
に確立されたので、テストが開始できる。DS3モニタモ
ジュール171cに関して正常な通路LI272cに来る信号は、
＃1Aモジュール171aによって見られる効果的に同じ入力
134aである。性能データ全ては、DAI 250cによって、
そして、＃lAモジュール171aに関して発見されたそれと
比べると集められる。この比較は、シェルフモニタ232
によって行われる。主要な差異、即ちフレーム喪失、等
々、が発見されると、故障が検出される。
6.DS3モニタモジュール171cは、例えば171bのような他
のモジュール上で同じテストをすることによって前の機
能を保証するために、最初に検査されねばならない。問
題がDS3と共に発見されないならば、モニタモジュール1
71c、そして、シェルフモニタ232は、故障は、発見され
たかどうかその後＃lAモジュール171aを命令する或いは
＃lBモジュール171b、＃1Aモジュールの正常なDS3通路1
080a（図26）の保護変更を行うために決定しなければな
らない。
7.DS3処理の間、遠端ビットエラー（FEBE）信号が、DAI
250cによって生成される。このFEBE信号は、＃1Aモジ
ュール171aからライン1088に１受信された済みと比較さ
れなければならない。ミスマッチが発生した場合には、
スイッチが必要であるかどうかを決定するために、過程
６に示された手順に従う。
8.次の過程は、＃1Aモジュール171aに関して発生したDS
0/DS1データの挿入を遂行することである。一旦これが
達成されると、正常な通路1080に関するDAI 250cにお
けるデータ信号は、保護通路1082にはいることであるも
のと同じである。
9.DS3モニタモジュール171cの保護通路1082は、その上
に＃1Aモジュール171aの出力のイメージを持つことを想
起されたい。信号がDAI250cに着くと、それは、既知の
数のクロックサイクルだけ遅れる。調整は、これらのサ
イクルにマッチするために、このモジュール上でDAI 2
50cの正常な通路1080に行われる。DAIの個別差による変
動があるので、追加クロックサイクルは、必要とされる
かもしれない。DAI 250cは、最大３ビットの分散が許
容される。
10.遅延分散が補償されると、２つの信号（ライン1086
からの＃1A出力、及び、DS3モニタ出力）のビット対ビ
ット比較がDAI 250cにおいて行われる。
11.モジュール＃1A 171aが警告状態にないものと仮定
すると、一切の性能故障は、DS3モニタモジュール171c
によって検出されず、そして、比較に失敗し、次の２つ
のうちのいずれかが起きる。即ち、モジュール＃lA l7
1aが故障したか、或いは、DS3モニタモジュール171cが
故障した。故障したのはモニタモジュール171cであるこ
とを決定するためには、例えば171bのような他のDS3イ
ンタフェースモジュールに対して同じテストが行われ
る。
12.故障がDS3モニタモジュール171cに発見されない場合
には、故障が検出され、そして、シェルフモニタ232
は、＃1A DS3通路134aの保護切り替えを行うためにモ
ジュール＃1A 171a、または、＃1B 171bにコマンドを
出す。更に、＃1ADS3モジュール171aは、そのユニット
故障ランプを点灯する。
保護通路出力をモニタ通路に対して比較するためのシー
ケンス 1.シェルフモニタ232は、DS3インタフェースモジュール
＃1A 171aに対し、正常な通路LI 272aからのライン10
84上のDS3 RCV MON OUT信号の出力ドライブをオンす
るように命令する。以前に述べたように、これは、DS3
1A入力信号の増幅されたイメージをライン1084上に置
く。ライン1084は、DS3モニタモジュール171cに関して
正常な通路LI 272cに電報で知らせる。同様に、シェル
フモニタ232は、ライン1084までそれらのドライバーを
無能にするために全ての他のモジュール例えば171bに命
令する。
2.次に、シェルフモニタ232は、DS3インタフェースモジ
ュール＃lB171bに対して、DS3 XMT MON OUT信号1086
の出力ドライブをオンするように保護通路LI 272bから
命令する。これは、DS3 1A保護出力信号のイメージ画
像をライン1086に置く。ライン1086は、DS3モニタモジ
ュール171cに関して保護通路LI 272cに電報で知らせ
る。同様に、シェルフモニタ232は、例えば171aにライ
ン1086それらのドライバーをこれに無能にするために、
全ての他のモジュールを命令する。
3.この段階において、モニタモジュール171cへの物理的
リンクが確立され、テストの開始が可能である。以前の
テストと同様に、正常な通路LI 272cに来る信号DS3上
でモニタモジュール171cは、効果的に同じ入力134aであ
るそれは、＃1Aモジュール171aによって見られる。性能
データ全ては、そして、それと比べると、＃1Aモジュー
ル171aに基づいて、DAI250cによって集められる。この
比較は、シェルフモニタ232により行われる。主要な差
異が発見される（即ちフレーム喪失、等々）ならばそし
て、故障が検出される。
4.DS3モニタモジュール171cは、先ず、◇他のモジュー
ル例えば171bに同じテストを行うことにより、正しい機
能を保証するたに、検査されなければならない。DS3モ
ニタモジュール171cに問題が発見されないならば、その
時シェルフモニタ232は、決定する＃1A DS3の正常な通
路の保護変更を行うために1080a（図26）故障は、発見
されたか、その後、＃1Bモジュール171bを命令するかど
うかを決定する。
5.保護通路1082b（図26）は、一切のDS0/DS1データの挿
入を許さないので、このテストのために挿入は必要とさ
れない。更に、DS3モニタモジュール171cの保護通路108
2は、それに＃1B DS3保護通路1082bの出力のイメージ
を持つことを想起されたい。この信号は、更生させられ
た＃1A DS3信号である。信号がDAI 250cに着くとき、
それは、既知の数のクロックサイクルによって遅れる。
早期に示された同じサイクル調整は、再び行われる。
6.一旦、遅延分散が補償されると、２つの信号のビット
対ビットの比較（ライン1086、及び、DS3モニタ出力か
らの＃1B保護出力）がDAI 250cにおいて行われる。
7.＃1B保護通路が警報状態にないものと仮定すると、一
切の性能故障は、DS3モニタモジュール171cによって検
出されず、そして、比較は失敗する。そして、次の２つ
のいずれか１つが可能である。どちらのモジュール＃lB
171bでも、失敗したか、或いは、DS3モニタモジュー
ル171cは、失敗した。それがモニタモジュール171cであ
るかどうかを決定するために、例えば171aのような他の
DS3インタフェースモジュールに対して同じテストが行
われる。
8.DS3モニタモジュール171cに故障が発見されない場合
には、故障は＃1B DS3モジュールl7lb上の保護通路に
検出され、そして、シェルフモニタ232は、モジュール
＃1A 171aに対し＃lB DS3正常通路1080bの保護切り替
えを命令する。これは、除去のために＃1Bモジュール17
1bを分離するために、必要とされる。更に、＃1B DS3
モジュール171bは、そのユニット故障ランプを点灯す
る。
図28は、DAI構成図（図10a）に示し、正常通路出力テ
ストの過程10及び保護通路出力テストの過程６において
既に検討したビット対ビットBit比較回路470の構成図で
ある。正常なデータ入力（入力Ａ）は、遅延1100まで更
にシフトレジスタ1102を７ビットへ接続するものを接続
する。シフトレジスタ1102の出力は比較ブロック1104に
接続される。比較ブロック1104に接続される保護データ
入力（入力Ｂ）は、シフトレジスタ1106を４ビットへ接
続する。その時適切にブロック1104を比較回路470の出
力である信号を生成する。ビット対ビット比較回路470
は、DAI 250の機能性を検査するため、及び、サービス
中においては、「ヒットレスな（衝撃の無い）」切り替
えを行う前に正常通路と保護通路との配列を検査するた
めの能力を提供する。DAI250（図26）の機能性を検査す
るために、正常入力（入力Ａ）上の同じ入力を有する全
く同じに構成された２つのDAIが必要である。第１のDAI
250aの正常な出力は、（挿入の後で）第２のDAI250bの
保護入力（入力Ｂ）に供給される。この入力は、正常な
出力と内部で比較される。回路は、２つのストリーム間
に最大３サイクルまでの待ち時間がある場合であっても
比較を検出できる。
機能性、及び、DAI250aの正常な通路と第２のDAI250b
の保護通路との間における相対的配列をチェックするた
めに図27に示すような第３のDAI250cが必要とされる。
保護通路には挿入能力が存在しないので、正常な通路が
チェックされつつあるDAI250aは、重ね書きが許されな
いように構成されることに注意されたい。第１のDAI 2
50aの正常な出力は、第３のDAI 250cの保護通路に接続
する。第２のDAI 250bの保護出力が第３のDAI 250cの
正常な入力に接続する。第１及び第２のDAI250a,bは、
正常入力上に同じ入力信号を持たねばならない。第３の
DAI250cのビット対ビット比較回路470は２つのストリー
ムを比較し、そして、３ビット以内の関係のある配列を
報告する。
V.相対的同期化 DS1同期化の監視 DS1同期化モニタは、アクセスシステム170（図32）に
おける、全ての（埋め込み、或いは、直接インタフェー
ス）DS1信号の同期化を絶えず監視する。同期化の監視
は、基準DS1信号へのテストの下のDS1のクロック周波数
の比較によって行われる。基準信号は、好ましいアクセ
スシステム170におけるあらゆる（埋め込み、或いは、
直接インタフェース）DS1信号、或いは、DS1は、局内警
報インタフェースモジュール214（図32）上のアクセス
システム170に装備されたポートを介して受信された基
準信号に基づくDS1であっても差し支えない。基準から
の周波数偏差は、所定期間中における全DS1サブフレー
ムの「スリップ」の数として観察され、そして、報告さ
れる。例えば、1.544X10ヘルツ（Hz）のクロックレート
を用いると、１秒測定期間、及び、毎秒約16ビット又は
クロックサイクルは、毎分５スリップの予測結果とな
る。この場合、１分間に960ビットの周波数エラーが予
測され、５つの193ビットDS1サブフレームスリップを必
要とする。制御されたスリップについては、図30a、及
び、30bに関連して、後で、更に詳しく検討する。クロ
ックサイクル、クロックパルス、及び、ビットと言う用
語は、１つのT1ビットの期間（タイムインタバル）であ
る１つの単一T1クロックサイクル（1/1.544MHz、また
は、0.648マイクロセカンド）を示すために使われる。
スリップは、例えば、端末装置（図示せず）のような
外部装置（アクセスシステム170に対して外部）におけ
るタイミング発生機、及び、通路遅延の不安定性に起因
する。端末装置は、ごく小さい周波数逸脱を収容するた
めのメモリバッファを含む。これらの逸脱は、ジッタ及
びワンダを含む。ジッタは、連結するパルスの周波数に
おける短期の、突発的な、スプリアス変動として定義さ
れ、そして、10Hzレート以上の全ての変動値を含む。ワ
ンダはジッタと同様であるが、連続するパルスの周波数
における長期の変動であり、そして、10Hzレート以下の
全ての変動値を含む。システムにおいては、変動値がバ
ッファの容量を越えない限りジッタもワンダも共に問題
ない。ただしバッファは、周波数逸脱または過度の変動
に応答してオーバーフローまたはアンダーフローし、そ
の結果としてスリップを生じる。端末装置は、離れて投
げるか、或いは、192データビットのブロックを削除す
る（即ち、フレーミングビットより１つのT1サブフレー
ムだけ少ない）オーバフローの間のそのバッファにおい
て発生するデータがそれより速いバッファに来るとき、
除去される、発生する。バッファは、アンダーフローの
期間中、192データビットのブロックを繰り返す。外部
の装置は、バッファを持ち、そして、データビットの現
実の削除、または、繰返す。本発明のアクセスシステム
170は、スリップが発生しようとしていることを判定な
いし予測する。T1制御されたスリップは、T1サブフレー
ムバッファがオーバフローまたはアンダフローする場合
に起きる。１つのT1サブフレームにおける全192データ
ビットは、サブフレームバッファがスリップする場合
に、削除される（オーバーフロー）か、或いは、繰り返
される（アンダーフロー）。すなわち、制御されたスリ
ップ中に、１バイト（８ビット）が、各DS0信号から削
除られるか、或いは、繰り返される。
図30aは、制御されたスリップが発生しようとしてい
る前における、T1ビットシーケンスを示す。T1サブフレ
ームS1 1136は、192データビット1138が後続するフレ
ーミングビットＦ 1137とともに始まる。図31と共に次
に説明するように、このパターンは、サブフレームの残
りの期間中（F/S2、F/S3、F/S4、F/S5,..とラベル付さ
れた）繰り返される。図30bは、制御されたスリップの
原因となるバッファフローの後におけるT1ビットシーケ
ンスを示す。図に示す制御されたスリップにおいて、サ
ブフレーム53 1139における全ての192データビットが
削除される。
図32において、スリップを報告するためのメカニズム
は、オペレーション支援システム（OSS）からインタフ
ェース196を経てアクセスシステム170に専門家によって
送られる監視されたパラメータタイプの「SLIPC」を用
いるトランザクション言語１（TL1）コマンド「RTRV−P
M−T1」である。通信プロセッサモジュール194は、外部
のOSS、または、ネットワーク管理センタに通信インタ
フェース196を提供する。TL1コマンド「SET−TH−T1」
は、許された数のためにスレショルドをセットするため
に指定された時限におけるスリップののために、OSSに
おけるクラフトパーソンによって使われる。スレショル
ドを超過した場合、独立メッセージは、アクセスシステ
ム170からOSSに出力される。
DS1相対同期化監視 スリップを識別するための手段として、アクセスシス
テム170は、DS1スーパーフレーム（SF）フォーマット、
或いは、DS1拡張スーパーフレーム（ESF）フォーマット
を用いる。図31は、Bellcore TR−TSY−000499に規定
されているDS1スーパー−フレームフォーマットを示
す。DS1スーパーフレームにつき12のT1サブフレームが
ある。各サブフレームは、192のDS0データ、または、情
報ビットによって後続される第１のオーバーヘッド、ま
たは、制御ビット（Ｆ−ビット）を有する。192のデー
タビットは、それぞれ８ビットの24チャネルに分割され
る。ここに、ビットは、漏話問題を最小限にするため
に、標準化されたパターンである。DS1スーパー−フレ
ームフォーマットにおける制御ビット２つのタイプのＦ
−ビットの１つである。端末フレーミング（Ft）ビット
は、サブフレームの境界を確認するために使われる。信
号フレーミング（Fs）ビットは、スーパーフレームの境
界を確認するために使われる。DS1 ESFフォーマット
は、図31に示すように、12のサブフレームでなくて、24
のサブフレームを持つこと以外はDS1 SFフォーマット
と同じである。アクセスシステム170の好ましい実施例
において、スリップレートを予測するために基準DS1及
びテストDS1のクロックパルスが比較されるが、いか
し、代替実施例においては他の方法を用いても差し支え
ない。Ｆ−ビットでないクロックパルスを用いると、ア
クセスシステム170は、Ｆ−ビットを用いるよりも193倍
速いスリップレートを予測することが可能である。これ
は、フレーミング（Ｆ−bit）レートがクロック周波数
を193で割った値に等しいことに因る。他の方法で表現
すれば、DS1レベルでフレームスリップを監視するため
にクロックパルスを使うことによってアクセスシステム
170は、１秒において同じ精度を達成し得るもう一方
は、Ｆ−ビットを用いた他の監視機能によれば193秒を
要する精度を１秒で達成する。
相対同期化コンセプトに戻って、アクセスシステム17
0によって使われる基準ソースは、システム170によって
受信されるDS1を生成するために用いられるクロックよ
りも安定性くても差し支えない。基準供給源ソースがこ
の程度に不安定である場合、全てのDS1信号に亙って組
織的な周波数エラーが導入され得る。この可能性として
のエラーを要素として摘出するために、標準信号に関し
ての複合的なDS1信号の同期化は、調査されなければな
らない。本発明の機能関数を監視する関係のある同期化
は、２方向上の通路の各方向が同じ基準へ同時性をもた
れるならばOSSにおけるクラフトパースンによって決定
するために、選定済みDSlチャネルの２つの方向を比較
するために使用できる。
付加的特徴として、基準ソースがユーザーによって既
に定義済みでない場合、アクセスシステム170は、相対
同期化の使用に際して基準を自動的に選ぶことが可能で
ある。
図32において、ライン1140によりアクセスシステム17
0に入力される同期化基準に優先位が与えられるが、し
かし任意のDS1（埋め込み、或いは、直接インタフェー
ス、例えばライン134に埋め込まれるか、或いは、ライ
ン188に直接）を選定することが可能である。基準ソー
スは、以下に示すように、管理プロセッサモジュール19
0上でランするオートサーチプログラムによって選定さ
れる。
アクセスシステム能力 全般的に図32を参照することとし、ここに示す好まし
いアクセスシステム170は、同期化基準として、任意の
単一（埋め込まれるか、或いは、直接インタフェース）
DS1を使用する能力を持つ。更に、ビルディング統合タ
イミングソースクロック（BITSCLK）インタフェースに
対するDS1に基づく基準は、ライン1140におけるシステ
ム170及び、基準信号として使われるクロックパルスに
より受信可能である。このインタフェースは、オフィス
アラームインタフェースモジュール214に位置してい
る。
各DS3インタフェースモジュール171は、基準を受信
し、そして、埋め込まれた任意のDS1を、一時に１つ監
視するためにそれを使うことが可能である。図21a、及
び、21cにおいて、周波数カウンタサブ回路1069は、DS3
モジュール171にTSI回路252（図６）の部分であり、そ
して、11ビット周波数カウンタ1054を符号ビットに入れ
る。以前に選定なDS1基準クロックは周波数カウンタ105
4をインクリメントテストの下のDSlのクロックの間に、
28クロック回路1052の１による選定済みカウンタ1054を
デクリメントする。タイムを介して結果的な値は、周波
数差異に変えられ得る。例えば、基準クロックが1,544,
000Hz（T1指定周波数）でランしており、そして、テス
トされているDS1クロックが1,544,016Hzでランしている
場合、エラーレートまたは周波数差は1.04X10-5であ
り、１分に５スリップに相当する。
ここに示すアクセスシステム170の好ましい実施例
は、各DS3インターフェイスモジュール171上のカウンタ
サブ回路1069の１つを含むので、同期化のための全ての
28 DS1回路を監視するために量子化アルゴリズムが使
われる。すなわち、定期的に、各DS1回路は、選定済み
時限のために周波数カウンタ1069を動かす。このアプロ
ーチは、有意義な統計を達成し、そして、DSl、DS2、及
び、DS3レートにおける信号の喪失（LOS）に対処するた
めに、28全てのDS1回路に関して監視されたインタバル
を蓄積することが要求される。各DS1回路のための周波
数差異の測定は、データベースに蓄えられる。各DS3イ
ンターフェイスモジュール171に加えて、DS1インタフェ
ースモジュール238は、それが受信するDS1信号の同期化
監視を遂行する能力を持つ。
基準ソース 図32において、同期化基準のための一次供給源（ソー
ス）は、オフィス警報インタフェースモジュール214へ
のビルディング統合タイミングソース（BITS）入力1140
である。BITSクロック信号は、モジュール214において
組み込み式のクロック位相／周波数固定化及び平滑化を
持つDS1インタフェースチップ（図示せず）によって受
信される。基準クロック（REFCLK）は、ライン1142経由
でシェルフモニタモジュール232までオフィスアラーム
インタフェースモジュール214を接続する。ここに、REF
CLKインタフェース回路（図示せず）は、REFCLK上で中
継器機能を遂行する。REFCLKは、シェルフ監視モジュー
ル232からREFCLKバス1144に置かれ、高速のインタフェ
ースシェルフ202上の例えば171,171'のような全てのDS3
インタフェースモジュールに送られる。
一次ソースの状態、即ち、BITSクロック（及び、二次
ソース）は、次に示すタイプの状態にあるTL1コマンド
「RTRV−COND」を使用し、OSSにおいて、クラフトパー
スンにより獲得される。
SFI 同期化故障表示が検出された SYNC 同期化リンクのタイミングが喪失 SYNCOOS 一次および二次両同期化リンク上のタイミ
ングが喪失 SYNCPRI 一次同期化リンクのタイミングが喪失 SYNCSEC 二次同期化リンク上のタイミングが喪失 基準の二次ソースは、アクセスシステム170によって
アクセスされ任意のDS1（埋め込まれるか、或いは、直
接インタフェース）であって差し支えない。各DS3イン
タフェースモジュール171に関する各DAI回路250（図
６）は、すでに述べたように、図10aのマルチプレクサ
回路486を介して28のDS1クロック（REFCLKとして）のう
ちの１つを選定することが可能である。同様にこの選定
済みクロック（REFCLK）は、REFCLKバス1144で接続す
る。以前に示されたように、管理プロセッサモジュール
190は、同期化基準クロックであるべきBITSクロックかD
AI250（図10）によって生成されたクロックの１つのい
ずれかを選択する。例えば、DS3モジュール1171によっ
て制御されるDS3の第３のDS1は選定可能である。埋め込
まれたDS1が基準として使れる場合、内部バス上で出さ
れる信号は、間隙を持つDS1クロックであることに注意
されたい。間隙を持つクロックは、期間を通じて正しい
数のパルスを持つが、しかし、瞬間的には、等しいパル
ス幅を持つとは限らない。この信号は平滑化されない。
管理プロセッサモジュール190による平滑化は、クロッ
クパルス幅を、間隙を持つ状態から正規の状態に復元さ
せる。
更に、ここに示す好ましいアクセスシステム170は、
基準を見付けるための特別なアルゴリズムを必要とする
自動探索機能を有する。DS1またはチャネル基準プール
使用の創造あ、以下の原理、ネットワークにおけるいく
らかの監視されたチャネルの過半数票は、最も良い利用
可能な基準タイミング供給源ソースを示す。所定のレー
ト（この場合はDS1）における全てのチャネルは、基準
クロックとして使われるための候補者として扱われる。
この好ましい実施例における自動探索機能のためのソ
フトウェアは、「Ｃ」言語において書かれた。ここに示
されたソフトウェアは、Microtec Researchから入手可
能な最適化MCC6BK「Ｃ」クロスコンパイラバージョン3.
3を用いてソースコードから目的コードへ翻訳されたも
のである。ただし、当該技術分野における熟達者であれ
ば、添付流れ図に示す過程は、多数の異なる言語、言語
翻訳プログラムコンピュータ、及び、回路言語を用いて
実行可能であることが理解できる筈である。
チャネルタイミング基準の自動選択用シーケンス1168
の流れ図を図33に示す。順次的なDS1チャネル走査は状
態1170において始まる。判定状態1172において、可能性
を持つ測定されつつある各チャネルは、接続されたファ
シリティ（設備）が「サービス中」、または、有効であ
ることを保証するために、先ず、サービス状態に関して
チェックされる。一旦、チャネルが有効な候補者である
ことに決定されると、前以て決定済みの期間、例えば、
状態1176、及び、決定状態1178における５秒間に亙る測
定が、状態1174において開始される。測定結果が獲得さ
れた後で、状態1178によって決定されるように、シーケ
ンス1168は、判定状態1180に動く。判定結果は、測定期
間の亙り差のビットカウンタとして表現される。この場
合、DS1チャネルの公称ビットレートは1.544メガビット
／秒である。状態1180において、結果の妥当性、即ち、
チャネルは、安定した状態を維持し、そして、測定期間
中サービス状態に保たれることがチェックされる。測定
期間中に信号の喪失が検出された場合、測定結果は、無
効であるとみなされ、シーケンス1168は状態1182に移動
し、次のDS1チャネルを選定し、そして、状態1172にお
いて継続する。状態1180において結果が有効であると決
定された場合には、基準としてチャネルの活力を決定す
る際のデータポイントとして１平均秒が使われる。２つ
の非同期チャネル間の周波数差を測定するために周波数
カウンタ1069（図21）を使用する場合、この平均値算出
方法は、固有の＋／−１カウント不確定性をキャンセル
するために役立つ。状態1184において、この１平均秒
は、後のポスト処理のために、データベースに、DS1チ
ャネル番号と共に保存される。
決定状態1186において、システム170内の全てのDS1チ
ャネルが測定済みであるかどうかについて決定が行われ
る。測定済みでない場合には、シーケンス1168は、次の
チャネルを選択する状態1182に戻る。この測定ループ
は、システム170に全ての次のDS1チャネルのために繰り
返される。一旦、全てのチャネルが測定されれば、シス
テムに亙る平均は、状態1188に計算される。状態1190
に、そして、各チャネルは、他のチャネルを備えるの同
じ差異カウントによって分類される。結果的配電、また
は、増量は、その時全ての一意的差異カウント結果のた
めに獲得される差異につきDS1チャネルの数に関して、
増量値をカウントする。
前述の分散配置は差カウントベースにより走査され
る。決定状態1192において、差カウントが全体の平均差
カウントの＋／−７カウント内にあるかどうかに関して
決定が行われる。この判定基準に適合する全ての差カウ
ントから、適合チャネルの最大数の差カウントは、状態
1194、及び、1196において、「正規化標準」としてマー
クされる。全ての結果が走査済みかどうかが決定状態11
98において行われる。走査済みでない場合には、シーケ
ンス1168は状態1200に移動し、次のDS1チャネルを選定
し、そして、状態1192において継続する。
全ての結果が走査されると、状態1198において決定さ
れたように、全てのチャネルを正規化標準に適合するプ
ールに組み込むことによって状態1202において、基準プ
ールが獲得される。（次に述べるように、必要に応じ
て）状態1204において、正規化標準から許容偏差内の全
てのDSlチャネルは基準プールのメンバーになる。識別
状態1206において、基準プールに少なくとも10チャネル
があるに拘らず、決定は、行われる。獲得された正規化
標準に適合するチャネル数が未満である場合には、適合
基準は、プール内に最小10チャネルが獲得されるまで、
ループ状態1206、1208、及び、1204による正規化標準か
ら増分的に拡大された＋／−１の差カウントである。同
様にこの基準プール選択メカニズムは、状態1210、及
び、1212にプールにおける全てのチャネルが例えばDS3
チャネルのような同じ高位チャネルの埋め込まれたチャ
ネルであることを妨げるために選択フィルタを組み込
む。この選択フィルタは、高位チャネルが信号喪失（LO
S）に遭遇した場合、基準プールが使い果たされないこ
とを保証する。有効な基準プールは、このように状態12
14において獲得される。
この自動基準プール選択は、基準プールの長期の妥当
性を保証するために、定期的に、例えば１時間毎に繰り
返される。一旦、初期基準プールが選定されると、次の
２つの状況の１つが発生するまで、適合チャネルは、基
準プール内に残る。
1.適合チャネル、または、更に高位のチャネルにおいて
信号の喪失が検出された場合、適合チャネルがプールか
ら削除される。プールから選定された基準チャネルにお
いて信号喪失が検出された場合には、当該チャネルは、
基準として除去され、そして、随意のチャネルが基準プ
ールから選定される。
2.前述のシーケンス1168による定期的な再評価により、
適合チャネルが新しいプール内に所在しないということ
を決定する。これは、時間が経つと安定性が低下する
か、または、ドリフトするような一時的に有効な基準チ
ャネルを濾過して取り除くことに役立つ。
自動探索基準アルゴリズムの本実施例は、アクセスシ
ステム170によって受信されたDS3チャネルに埋め込まれ
た、DS1チャネルの連続的な同期化監視を提供する。基
準ソースは、主としてBITS入力からとられるそれは、オ
フィスアラームインタフェースモジュール214（図32）
に受信される。既に述べたように、単一周波数カウンタ
1069（図21）の資源分割のために他の実施例は複数のカ
ウンタを有する場合もあるが量子化アルゴリズムは、DS
3インタフェースモジュール171に使われる。このアルゴ
リズムは、各DS3インタフェースモジュール171のCPUコ
ンプレックス262（図６）において遂行される。
自動探索基準アルゴリズムにおいては、測定時間への
２レベルアプローチが利用される。第１のレベルは、
（例えば１秒間の）短期間に亙って28のDS1の各々を監
視することを必要とする。第２のレベルは、更に長い期
間に亙り特定のDS1を監視する。２つのレベルの間の周
期的方法は、更に長い期間に亙り特定のDS1を監視す
る。２つのレベルの間の周期的方法は、結果として、特
定の周波数差、更に、スリップレートに特別な相互関係
を持つデータポイントをもたらす。表１は、DS1チャネ
ルの監視時間の分ベースによる分類を示す。チャネル番
号の実際の順序は重要ではない。例えば、或る期間に亙
ってチャネル番号が減少する順位であっても差し支えな
い。
表１に定義されたレートを用いて、各DS1に関し次の
監視時間が保証される。
テスト中のDS1信号の同期化レベル規定するためにこ
れらの時間が十分であるかどうかを決定するためには、
２つの主要要素が関係する。第１は、DS1クロック周波
数の予測された精度である。このパラメータは、監視さ
れているDS1のソースにおけるストラタムクロックの使
用に関係する。Bell CommunicationS Research TA−
NPL−000426（第１版、1986年11月）の記述に従い、各
々のストラタムクロックの精度を次に示す。
同期化レベル定義に影響する第２のパラメータに関し
ては、ジッタ及びカウント値精度を考慮しなければなら
ない。このパレメータの持つ３つのサブパラメータを次
に示す。
1.計数値精度は、カウンタの瞬間的な指示値、及び、２
つのクロックの位相に依存する。カウンタ指示時点にお
ける時間の非同期性に起因して、カウンタから得られる
値には常に±１ビットの不確定性がある。或る期間に亙
る場合には、この差はゼロビットに平均化されるが、し
かし、瞬時値の使用には不確定性を加味しなければなら
ない。
2.同期化測定には、平滑化されないDS1クロックが用い
られるので、±１ビットの待合せ時間ジッタが導入され
る。カウント値の場合と同様に、或る期間に亙れば、こ
のジッタはゼロに平均化される。しかし、瞬間的なカウ
ント値が使われる場合には、不確性を考慮しなければな
らない。
3.DS1信号自体は、瞬間的な計数値に影響するピークツ
ーピークジッタの±５ビットまで許容される。他の場合
と同様に、このジッタは或る期間に亙ってゼロビットに
平均化される。
不確定性のこれら３つの原因の累積を次に示す。
計数値不確定性 ±１ 待合せ時間ジッタ ±１ DS1ピークツーピークジッタ ±５ 合計不確定性 ±７ビット 従って、周波数またはスリップのあらゆる定義が可能
である以前に＋７から−７までの範囲において受信され
たあらゆるカウントは、複数のタイムサンプルに亙って
統合されなければならない。
判定基準が定義された場合、量子化アルゴリズムを用
いて次の結果が得られる。
収集データの使用 １分報告時間に利用可能な唯一のデータポイントは１
秒蓄積であることが表４から明白である。代表的な分に
関するスリップカウント計算するために使用するアルゴ
リズムを次に示す。
１分報告 時間報告のためにどちらのデータポイントを使うかを
決定する際には、２つのソースが利用可能である。１秒
データポイント及び15秒データポイントの精度は、両方
とも±７ビットである。１時に渡る場合には、60の１秒
サンプル及び４つの15秒（即ち、１分）サンプルが採取
される。各々のサンプルに対する監視時間量が同じであ
るものとすれば、不確定係数は４サンプル分累積対１秒
サンプルの60サンプル分累積であるので、15秒サンプル
の方がより正確である。従って、１時間計算ならびに１
日計算には15秒サンプルのみを使用すべきである。15秒
サンプリング基準に基づき、新しいスリップカウント結
果は、15分毎にのみ報告して差し支えない。時間のうち
の１分から14分までは、利用可能なデータは一切報告し
ないか、或いは、１分サンプルの平均を報告することが
できる。
同期化に関する報告 使用した“RTRV−PM−T1"監視パラメータのタイプは
“SLIPC"である。不確定値を係数化した後において、カ
ウントは、DS1サブフレームの期間（即ち、分、時間、
日）当たりのスリップ数に変換される。次に、このスリ
ップ値は、TL1コマンド“RTRV−PM−T1"に応答してOSS
におけるクラフトパースンに報告される。
特定のスリップ数に関して独立した応答を得るために
は、TL1コマンド“SET−TH−T1"が使用される。ユーザ
ーは、所定の期間を対象として、“SET−TH−T1"のTL1
“SLIPC"パラメータタイプにスリップのスレショルド数
を指定し、スレショルドを超過した場合には独立メッセ
ージ出力を得ることができる。
VI.警報の相関性 アクセスシステムの階級イベント、及び、PM濾過 アクセスシステム170は、最大48までの２方向性、或
いは、全DS3回路、または、チャネル、及び、それらの
構成要素としてのDS2及びDS1サブ回路の全てを全時間
（フルタイム）性能監視することができる。各回路は、
種々のネットワーク妨害条件に関して、アクセスシステ
ム170によって監視される。好ましい本実施例において
は、Bellcore TL1プロトコルを使用し、9600ボーリン
グを介して、これらの条件状態は、独立事象として、制
御オペレーションサポートシステム（OSS）に送られ
る。
DS3レベルが欠陥または故障の場合には、下位回路、
或いは、埋め込まれた回路が故障する確率が非常に高
く、そして、多量の「冗長」情報がOSSに向かって独立
イベントの洪水の形で生成される可能性が大きい。故障
の識別に最も関係のある情報をOSSに提供するために、
アクセスシステム170は、高い方の（DS3、または、DS
2）レベル故障に際して発行される冗長情報の量を減少
するための階級的濾過メカニズムを有する。
重度の故障はサービス喪失の原因となり、軽度の故障
はサービス低下の原因となる。軽度の故障は、所定期間
に亙るユーザー指定のデータエラー数の累積によって分
類される。この種の軽度の故障の検出は、以下に説明す
る“STATS"サブシステムによるポストプロセスとして行
われる。
図34に示す高レベル構成図において、アクセスシステ
ム170（図５）の階層的フィルタの基本部分は、パーDS3
/DS2/DS1レベルベースに基づくハードウェアレジスタサ
ンプリングタスク1260、1262、1264の階層的区分であ
る。DAI性能モニタ430、434、及び、438（図10b、10c、
10d、及び、34）の各々DS3、DS2、及び、DS1レベル用レ
ジスタは、マイクロプロセッサインタフェース400（図
８及び10a）を介して、DS3インターフェイス171でラン
するタスク1260、1262、1264によってアクセスされ、そ
して、重度故障情報が検索される。（マイクロプロセッ
サアクセスは、性能監視プロセス393の状態394（図７）
に対応する。） 引き続き図34において、DS3レベルは、高優先位タス
ク1260により、約50msのレートにおいてサンプルされ
る。DS2レベルは、DS3レベルより低く、DS1レベルより
高い優先位のタスク1262によってサンプルされる。更
に、DS2サンプリングレートは、DS3レートのレートの半
分より大きくないレートにセットされることが好まし
い。DS1レベルは、DS2レートよりも大きくないレートに
おいて、最低優先位タスク1264により、サンプルされ
る。タスク1260、1262、1264は、重度故障を識別する。
（PM ISR）1266と分類された最高優先位タスクは、
約3msのレートにおいて、性能モニタ（PM）割り込みサ
ブルーティン（ISR）によって遂行される。PM ISRタス
ク1266は、DS3、DS2、及び、DS1性能モニタ430、434、4
38から性能監視データを検索し、そして、PMデータを、
PM弾性バッファ1268、例えばメモリエレメントに記憶す
る。バッファ1268内のPMデータは、軽度故障を識別する
ために用いられる。PM ISRタスク1266は、性能監視プ
ロセス393の状態395（図７）に対応する。欠陥または故
障がDS3またはDS2レベルにおいて検出されるので、この
情報は、外部OSSへの最終的な報告のために、イベント
サンプラ1260、1262により、警報相関およびフィルタプ
ロセス1270にキューされる。更に、１組のDS2イベント
フラグ1274の中のDS3イベントフラグ1272、または、DS2
イベントフラグ1275が揚げられる。例えば、DS3イベン
トフラグ1272用1262のような構成要素的レベルのタスク
は、揚げられたイベントフラグを読み取ると、イベント
処理を中断し、そして、あらゆる既存の警報をスケルチ
する。更に、これらのイベントフラグ1272、1275は、
「オフ遷移」ヒステリシスまたは遅延の公称量を用い
て、構成要素的レベルが高い方のレベルのイベントの発
生を確認する機会を持つことを保証する。イベントフラ
グ1272、1275は、イベントを追跡するが、それを報告は
しないために用いられることに注意されたい。PM弾性バ
ッファl26S及びイベントフラグ1272、1275の両方は、CP
Uコンプレックス262（図６）のRAMメモリ内に維持され
る。階層イベント濾過に関しては、全ての性能モニタ
（PM）データ収集は、各下位回路のPMデータが上位イベ
ント条件を反映するように維持される。
冗長な独立警報イベントを減少させ、そして、アクセ
スシステム170をOSSリンク196（図５）バンド幅に保持
するための最後の手順としての、警報統合状態マシン12
76は、ANSI T1M1.3の勧告に従って実現される。既に述
べた警報相関およびフィルタプロセス1270、及び、状態
マシン1276は、図７に示す性能監視プロセス393の状態3
96及び397に、機能的に、対応することに注意された
い。
アラーム統合状態マシン1276は、ユーザーが、例えば
０から15秒の期間に亙って、その期間中は外部警報レポ
ートが出される以前に回路指向ベース（パーサーキット
ベース）でイベントが存在するような統合継続期間を指
定することを可能にする。すなわち、状態マシン1276
は、プロセス1270まで更に濾過するためのポストプロセ
スであり、そして、故障が報告される以前に当該故障の
「重度」を決定する。従って、状態マシン1276は、重度
故障のみを報告し、そして、軽度故障の原因である不調
を無視する。
再度、図34において、状態マシン1276は、警報及び例
外報告（AEREP）サブシステム（図示せず）から、故障
コードの形で、1277として示されたフィードバックを受
け取る。故障コードは、内部メッセージバッファプール
完全消耗の検出手段によって、状態マシン1276によって
呼び出される警報および例外報告ユーティリティを用い
て受信される。バッファプールは、弾性バッファ（図示
せず）を利用する。このフィードバックは、警告レポー
トの抑圧、及び、イベント喪失の防止を助ける。警報お
よび例外報告サブシステムは、管理プロセッサモジュー
ル190（図５）の一部分ある。
パーセカンド（秒当たり）PM量子化、相互関係、及
び、フィルタプロセス1278はプロセス1270からのイベン
トデータ及びPM弾性1268バッファからの未加工PMデータ
を受け取る。次に、プロセス1278は、故障を重度および
軽度故障に分類し、そして、更に、重度故障を、回路及
び警報のタイプによって階層的に分類する。プロセス12
78は、パーセカンドベースで、工業規格（Bellcore、ま
たは、ANSI）エラーカウントを提供する。1279として示
される結果は、分散型データベースを含むSTATSサブシ
ステムに送られる。STATSサブシステムは、主とし管理
プロセッサモジュール190（図５）に存在するが、DS3イ
ンターフェイスモジュール171にも存在する。次に、OSS
は、OSSリンク196を介して、PM統計レポートに関して、
STATSサブシステム下に問い合わせることも可能であ
る。
イベント及び図34に示すPM階層濾過と関連したタスク
は、例えばSan Jose所在のSoftware Components Gro
upから入手可能なPSOSプログラムのようなリアルタイム
のオペレーティングシステムによって制御されることが
好ましい。プロセス1270、及び、プロセス1278は、DS3
インターフェイスモジュール171上のCPUコンプレックス
262（図６）によって実行される。
典型的シナリオの一例を示せば、一旦、警報統合状態
マシン1276が重度故障についてOSSに報告すると、クラ
フトパースンは、埋め込まれたあらゆる回路と共に当該
回路上のトラヒックをリルート（再経路指定する）。次
に、クラフトパーソンは、埋め込まれた回路と共に当該
回路を、警報相関およびフィルタプロセス1270による処
理から一時的に除外する。次に、クラフトパーソンは、
故障を分離するために割り込みテストを使用しても差し
支えない。例えばDS3のような特定のレベルにおける当
該回路の割り込みテストは、原因が識別されるまで、継
続しても差し支えない。ただし、超上位回路が間欠的或
いは継続的な重度故障を持つものと推測される場合に
は、回路のテストは、中止、或いは、中断される。重度
故障の原因が識別され、そして、訂正された場合には、
当該回路は、プロセス1270による取り扱いのために、埋
め込まれた回路と共に復元される。
階層的イベントの濾過および警報相互関係 DS3またはDS2レベルの故障が発生した場合、OSSに送
られる「冗長な」イベント発行または情報を濾過して除
去するために、幾つかのシーケンス又機能が、アクセス
システムソフトウェアにおいて、用いられる。図35及び
36において、濾過機能性は、所定の回路指向走査シーケ
ンス1292の部分を構成する多数の警報指向走査シーケン
ス1290に分割される。すなわち、回路シーケンス1292は
幾つか警報シーケンス1290（ワンパーアラームタイプ）
から成る。双方のシーケンス1290、1292は、図34の警報
相互関係及びフィルタプロセス1270の構成部分である。
好ましい本実施例において、シーケンス1290、1292の
ためのソフトウェアは「Ｃ」言語で書かれている。ここ
に示されたソフトウェアは、Microtec Researchから入
手可能な最適化MCC68K“C"クロスコンパイラバージョン
3.3を用いて、ソースコードから目的コードへ翻訳され
た。ただし、技術的な熟達者であれば、添付流れ図にお
ける過程は、多数の別の言語、言語トランスレータ、コ
ンピュータ、及び、回路を用いて実現可能であることが
理解出来るはずである。
パーアラーム（警報指向）走査シーケンス1290（図3
5）は、スタート状態1300において開始し、そして、状
態1302まで進行する。この場合、例えばDS3のような処
理されつつある回路に関するサンプルデータは、ビット
地図バッファから読取られる。バッファにおいて、例え
ば信号喪失のような所定の警報タイプの故障状態は個々
のビットによって示される。ビット地図バッファは、DA
I性能モニタレジスタ430、434、438（図34）内にデータ
のイメージを有する。決定状態1304に移動して、所定の
警報シーケンス1290の例示に対応するビットは、故障が
警報タイプに相当するかどうか決定するためにテストさ
れる。
故障が状態1304に存在することが判明した場合には、
サンプルデータバッファは、状態1306において、クリア
され、その結果、当該回路に対する全ての後続的に走査
された警報に関する故障表示をクリアする。イベントフ
ラグ1272、1275（図34）は階層的故障フラグとも呼ばれ
る。階層的故障フラグの１つは、例えば、図36の状態13
49によってセットされるように、状態1308においてセッ
トされ、埋め込まれた回路にとって、超上位の故障が検
出されたことを示す。
状態1310に進行して、故障フラグがセットされたまま
であることを保証するために、対応する階層的故障タイ
マ（図示せず）が初期化され、下位、或いは、埋め込ま
れた回路が超上位の故障を認識することを可能にする。
次に、状態マシン1276（図34）の一部である重み付けさ
れた故障インジケータが、状態1312においてインクレメ
ントされ、そして、決定状態1314において、複数の故障
が重度の故障条件に統合されたかどうかを決定するため
にテストが行われる。故障統合器は、種々の妨害を分類
し、そして、当該故障がOSSに報道する必要のある程度
に重大であるかどうかを決定する。
状態1314において故障状態に達した場合には、故障状
態が既に活動的であったかどうか決定するために、決定
状態1316においてテストが行われる。状態1316において
故障状態が未だ活動的でなかった場合には、状態1318に
おいて独立メッセージが、外部のOSS、或いは、制御ポ
ートに対して開始され、故障状態が活動的であることを
示す。
状態1304に故障が存在しない場合には、重み付けされ
た故障統合器が、状態1322においてデクリメントされ
る。決定状態1324に移動し、統合器がゼロまでデクリメ
ント済みである場合には、故障状態が活動的であるかど
うかを決定するために、決定状態1326においてテストが
行われる。状態1326における故障状態が活動的である場
合には、独立メッセージは、外部のOSSに対して状態132
8において開始され、現行警報に関する故障状態がクリ
アされたことを示す。状態1318または1328が完了する
か、或いは、決定状態1314、1316、1324、または、1326
のいずれかが誤りである場合には、警報シーケンス1290
は状態1330において終了し、そして、回路指向走査シー
ケンス1292は、次の走査期間中、別の例の警報シーケン
ス1290を用いて次の警報タイプを走査する。
図36において、回路指向走査シーケンス1292は、DS3
回路に対して約50msのインタバルDS2回路に対しては125
msのインタバル、及び、DS1回路に対しては250msのイン
タバルにおいてリアルタイムオペレーティングシステム
によって実行されるようにスケジュールされる。シーケ
ンス1292は、状態1342において始まり、そして、状態13
40に進行する。この場合、性能モニタ430、434、また
は、438の一部である当該DAI警報状態レジスタは、CPU
コンプレックス262（図６）のメモリ内に位置する警報
サンプルバッファにおいて当該回路に関してサンプルお
よび緩衝される。関連する階層レベル故障フラグのテス
トにより超高位の故障が存在するかどうかを見るために
決定状態1344においてチェックが行われる。
超高位故障が状態1344に存在すると判定される場合に
は、警報サンプルバッファが状態1346においてクリアさ
れ、その結果、その次の警報シーケンス1290において故
障「クリア」プロセスが効果的に開始する。次に、状態
1348、1350、1352、及び、1354においてLOS、AIS、OO
F、及び、他の警報として指定された所定の進行順序に
おいて警報シーケンス1290が進行する。状態1348、135
0、及び、1352は、階層レベル故障フラグがセットされ
ることを示すために、それぞれ関連した状態1349、135
1、及び、1353を持つ。このシーケンスは、特定の回路
内において、警報のヒエラルキーを割り当てる。例え
ば、警報指示信号（AIS）故障は活動的なアウトオブフ
レーム（OOF）欠陥／故障をスケルチする、等々。
一旦、全ての警報が状態1356において走査されると、
走査されたレベルに対する階層レベル故障タイマがデク
リントされる。次に、決定状態1358に移動し、この関連
した故障タイマが満期になった（ゼロに等しい）かどう
かを決定するためにテストが行われる。故障タイマが状
態1358において満期になった場合には、この走査された
回路と関連した階層レベル故障フラグが、状態1360にお
いて、クリアされ、そして、シーケンス1292は、状態13
62において終了する。適切な時点において、DS3、DS2、
または、DS1回路のいずれかにおいて実行するために、
オペレーティングシステムは、回路シーケンス1292をス
ケジュールする。
VII.要約 DS3信号アクセスシステム170に関してここに開示され
た実施例は、他の電話および通信ネットワークまで拡張
可能である。
本発明は、特定の実施例に関して開示されたが、記述
内容は、本発明の例証を意図したものであり、制限する
ことを意図するものではない。当該技術分野に熟練した
者であれば、添付特許請求の範囲に定義済みであるよう
な本発明の真の精神および有効範囲から逸脱することな
しに種々の修正および応用を実施することが可能なはず
である。
フロントページの続き (31)優先権主張番号 ０８／１５７，９００ (32)優先日 平成５年11月23日(1993．11．23) (33)優先権主張国 米国（ＵＳ） (72)発明者 ティバルスキー，エドワード，エス. アメリカ合衆国，92130 カリフォルニ ア，サン ディエゴ，カミニート カー メル ランディング 3653番地 (72)発明者 ハートマン，ポール，アール. アメリカ合衆国，92025 カリフォルニ ア，エスコンディード，リッチリン リ ッジ ロード 2720番地 (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/14 H04J 3/08

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】電話網において時間分割多重信号における
    複数の埋め込みチャネル間の相対的な同期測定を行うシ
    ステムであって、 それぞれが複数のビットを含む埋め込みチャネルに同時
    にアクセスする手段と； アクセスした複数の前記埋め込みチャネルにおける前記
    ビットを計数する手段と； １つの前記埋め込みチャネル内で計数されたビット数
    と、他の前記埋め込みチャネル内のビット数とを比較す
    る手段と； から成る、システム。
  2. 【請求項２】前記ビットを計数する手段は、アクセスし
    た前記埋め込みチャネルにおける前記ビットを同時に計
    数する請求項１記載のシステム。
  3. 【請求項３】前記ビット数を比較する手段は、比較結果
    がしきい値より大きい時に、警報信号を発する手段を包
    含する請求項１記載のシステム。
  4. 【請求項４】各ビットはクロックパルスから成る請求項
    １記載のシステム。
  5. 【請求項５】前記ビットがフレーム指示ビットから成る
    請求項１記載のシステム。
  6. 【請求項６】電話網において時間分割多重信号における
    １組の埋め込みチャネルの同期測定を行う方法であっ
    て、 前記１組の埋め込みチャネルに同時にアクセスするステ
    ップと； それぞれの前記埋め込みチャネルの周波数を測定するス
    テップと； 測定された各埋め込みチャネルの周波数の測定値と獲得
    された１つ以上の相対的な周波数の測定値とを比較する
    ステップと； から成る、方法。
  7. 【請求項７】さらに、比較結果がしきい値より大きい時
    に警報信号を発するステップを備えた請求項６記載の方
    法。
  8. 【請求項８】電話網において時間分割多重信号における
    １組の埋め込みチャネルから内部基準を適用可能に選択
    する方法であって、 前記１組の埋め込みチャネルに同時にアクセスするステ
    ップと； アクセスされた前記埋め込みチャネルからチャネルのプ
    ールを選択するステップと； 他の全ての前記チャネルに関する周波数を測定し、測定
    した結果を基準化するために選択された前記プールから
    基準チャネルを選ぶステップと； 選ばれた前記基準チャネルと比較して前記信号における
    １組のチャネルの周波数を測定するステップと； から成る、方法。
  9. 【請求項９】前記基準チャネルは、 もはや適切な基準でないと決められた時に基準プールか
    ら新基準をダイナミックに選択する追加ステップとを、 備えた請求項８記載の方法。
  10. 【請求項１０】電話網において複数の埋め込みチャネル
    を有するチャネルについて性能監視と試験を相関させる
    システムであって、 前記埋め込みチャネルの１つにおける妨害を検出する手
    段と； 前記チャネルにおける妨害を前記埋め込みチャネルにお
    ける妨害と相関させるための手段と； 前記埋め込みチャネルの妨害が前記チャネルの妨害と相
    関する時、前記埋め込みチャネルの妨害の警報を阻止す
    る手段を含む、妨害警報発生手段と； から成る、システム。
  11. 【請求項１１】前記チャネルの試験ができない時、前記
    埋め込みチャネルの試験が中断される請求項10記載のシ
    ステム。
  12. 【請求項１２】さらに、前記検出手段から受けたそれぞ
    れの妨害を濾過する手段を備えるとともに、前記相関手
    段は、濾過された妨害を供給されることを特徴とする請
    求項10記載のシステム。
  13. 【請求項１３】前記検出する手段がイベントサンプラを
    包含する請求項10記載のシステム。
  14. 【請求項１４】前記検出する手段がイベントフラグを包
    含する請求項10記載のシステム。
  15. 【請求項１５】さらに、未使用の性能監視データを記憶
    する手段を備える請求項10記載のシステム。
  16. 【請求項１６】さらに、前記記憶する手段から受けた性
    能監視データを報告する手段を備える請求項15記載のシ
    ステム。
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US07/994,883 1993-11-23
US08/157,899 1993-11-23
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