JPH08503563A

JPH08503563A - 画像発生アーキテクチャおよび装置

Info

Publication number: JPH08503563A
Application number: JP6512280A
Authority: JP
Inventors: ポウルトン，ジョン・ウッド; モルナー，スティーヴン・エドワード; アイルズ，ジョン・ゴードン
Original assignee: ザ・ユニヴァーシティ・オヴ・ノース・キャロライナ・アト・チャペル・ヒル
Priority date: 1992-11-13
Filing date: 1993-11-08
Publication date: 1996-04-16
Anticipated expiration: 2015-02-14
Also published as: AU5596894A; EP0672275A4; CA2146335C; WO1994011807A1; US5388206A; AU677027B2; US5481669A; EP0672275A1; JP3009732B2; CA2146335A1

Abstract

(57)【要約】画像発生システムは、各々が図形プロセッサとラスタ処理装置を備えた複数のレンダラを有し、該レンダラはレンダリング処理すべき画像を構成する１組のプリミティブ・オブジェクト用の画素値を計算するように並列に動作する。図形プロセッサはグラフィックス・プリミティブ・オブジェクトを本来のオブジェクト座標からスクリーン座標に変換する。ラスタ処理装置はスクリーンの領域の各画素毎にメモリおよびプロセッサを有する増強メモリ装置のアレイで構成されている。該プロセッサおよびその関連するメモリはスクリーン空間のプリミティブ記述に対してＳＩＭＤ方式で動作し、このような全領域に対する画素を計算し記憶する。増強メモリ装置は更に例えば可視性試験に基づく画素値を他のラスタ処理装置の対応するメモリ装置からの画素値と結合する合成器を有する。画像発生システムは更に複数のレンダラで計算された画素値に基づいて画素カラーを計算するシェーダ、およびこれらの画素カラーを記憶し、ラスタ表示装置をリフレッシュするビデオフレームバッファを有する。シェーダおよびフレームバッファはテクスチャおよび画像データを記憶する付加メモリ装置を有するレンダラで構成されている。また、本画像発生システムに使用される増強メモリ装置およびラスタ処理装置も開示されている。

Description

【発明の詳細な説明】画像発生アーキテクチャおよび装置発明の分野本発明は、一般に画像発生システムに関し、特に画像合成技術を使用した画像発生システムに関する。更に、本発明は、画像合成技術を使用した画像発生システムを実施するメモリ構成およびハードウェア設計に関する。発明の背景飛行および車両シミュレーション、コンピュータ・エイディッド・デザイン、科学的な映像化、バーチュアル・リアリティのようなグラフィックアプリケーションは、高品質レンダリング、高ポリゴン速度および高フレーム速度を必要とする。既存の商用システムは、毎秒２百万個のポリゴンに達するピーク速度でレンダリングする（例えば、シリコン・グラフィックス社のスカイライタおよびヒューレットーパッカード社のＶＲＸ（Silicon Graphics' SkyWriter and Hewlett- Packard' s VRX））。しかしながら、アンチエイリアシング（antialiasing）またはリアリスティック・シェーディング（realistic shading）またはテクスチャリング（texturing）を必要とする場合には、その性能は１桁低下する。過酷なアプリケーションをサポートするために、未来のグラフィックスシステムは、高フレーム速度（≧３０Ｈｚ）で、かつ小さい待ち時間でフォン・シェーディング（Phong shading）、アンチエイリアシング、およびテクスチャリングのようなリアリスティック・レンダリング技術をもって何十万または何百万のプリミティブを含むデータセットの高分解能の画像を発生することが必要である。高性能レベルを達成しよう試みると、２つの障害、すなわち図形処理に対する不十分な浮動小数点性能およびフレームバッファへの不十分なメモリ帯域幅に遭遇する。例えば、３０Ｈｚで更新される１００，０００個のポリゴンを有する場面をレンダリングするためには、図形処理は毎秒約３億５千万回の浮動小数点演算を必要とし、ラスタ処理（rasterization)は約７億５千万回の整数演算および４億５千万回のフレーム-バッファ・アクセスを必要とする。並列的な解決方法が必須である。いくつかの現在のシステムは、ラスタ処理の画素並列法を使用している。すなわち、フレーム-バッファ・メモリはいくつかのインターリーブ処理された区分に分割され、その各々はそれ自身のラスタ処理プロセッサを有している。これは、区分の数を掛けた分だけフレーム-バッファの有効な帯域幅を増大するが、多くのプリミティブが多くの区分に関与しているので、各プロセッサが処理しなければならないプリミティブの数は低減されない。この制限のためにおよび商用のＶＲＡＭの帯域幅の制限のために、この方法では、毎秒数百万個のポリゴンという現在の速度を越えてスケールすることはあまりない。従って、本発明の目的は、高性能画像発生システムを提供することにある。本発明による画像発生システムの他の目的は、グロー・シェーディッド・ポリゴン（Gouraud-shaded polygons）からフオン・シェーディッド・ボリュームデータ（Phong-shaded volume data）、直列レンダリングするコンストラクティブ・ソリッド・ジオメトリー（ＣＳＧ）オブシェクトまでの種々のレンダリングアリゴリズムおよびプリミティブタイプをサポートすることにある。本発明の別の目的は、ラスタ処理／レンダリング、シェーディング、テクスチャリング、および画像バッファリングを含む種々の画像発生機能に適したアーキテクチャアを提供することにある。本発明の更に他の目的は、任意の数のレンダラ（render）を組み合わせることにより広範囲の種々の性能レベルにわたってかつ任意の高いレベルに対してスケール可能である画像発生システムを提供することにある。また、本発明の目的は、プリミティブの再分配を必要とすることなく、簡略化されたプログラミングモデルを提供することにある。本発明の他の目的は、アンチエイリアシング・アルゴリズムとともに使用するのに適した高帯域幅画像合成ネットワークを提供することにある。発明の概要本発明の第１の態様は、プリミティブ・スクリーン・データを発生するプリミティブ処理手段と、該プリミティブ処理手段に関連して、プリミティブ・スクリーン・データから画素値を計算する複数のラスタ処理装置（rasterizer）を備えた画像発生システムを有する。ラスタ処理装置は、スクリーン座標の選択された集合（セット）に対応する増強メモリ装置を有する。増強メモリ装置（enhanced memory device）は、選択されたスクリーン座標の各組に対して、画素値を計算し、画素値を計算する処理手段と、該処理手段の各々に関連し、データを記憶する格納手段と、該処理手段の各々に関連し、画素計算値を記憶する合成器バッファ（compositor buffer）とを有する。また、増強メモリ装置は、複数の図形プロセッサ（geometry processor）の異なる１つに関連する対応する増強メモリ装置から画素計算値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段で受け取った画素値を合成して、合成画素値を決定する合成器手段（co mpositor means）と、該合成器手段に関連して作動し、画素合成値を出力する出力手段とを有する。図面の簡単な説明図１は、本発明の画像発生システムの一実施例を示すブロック図である。図２は、シェーダボードを有する本発明の画像発生システムの第２の実施例を示すブロック図である。図３は、本発明のレンダラの実施例を示すブロック図である。図４ａは、本発明のレンダラの実施例を示すブロック図である。図４ｂは、本発明のシェーダの実施例を示すブロック図である。図４ｃは、本発明のフレームバッファの実施例を示すブロック図である。図５は、本発明の増強メモリ装置の実施例を示すブロック図である。図６は、ホストコンピュータがそれぞれの高速直列リンクを介して各レンダラおよびシェーダに接続されているシェーダボートを有する本発明の画像発生システムの実施例を示す絵画図である。図７は、ポリゴンをレンダリングするステップおよび本発明の画像発生システムの実施例のために実行されるシステム構成要素を示すブロック図である。図８は、本発明の画像合成ネットワーク用の制御ロジックの実施例を示すブロック図である。図９は、転送サイクルの間の種々の段階におけるマスタ・コントローラおよびスレーブ・コントローラを有するレディ（ready）およびゴー（go）を示す本発明の画像合成ネットワークの制御フローの実施例を示すブロック図である。図１０は、本発明の図形プロセッサとラスタ処理装置との間の通信バッファリングを行うコマンド・キューの実施例を示すブロック図である。図１１は、本発明のラスタ処理装置の実施例を示すブロック図である。図１２は、本発明の画像発生コントローラの実施例を示すブロック図である。図１３は、本発明のテクスチャＡＳＩＣと増強メモリ装置との間の接続の実施例を示すブロック図である。図１４は、本発明のテクスチャＡＳＩＣチップの実施例を示すブロック図である。図１５は、本発明のシェーダボード・モジュールの実施例を示すブロック図である。図１６は、本発明のビデオボード・ラスタ処理装置の１モジュールの実施例を示すブロック図である。好適実施例の詳細な説明本発明の画像発生システムは、リアルタイム３Ｄグラフィックス・アルゴリズムおよびアプリケーションを得るために画像合成の利点を利用する。本発明の画像発生システムは、図１ないし図１６を参照して説明されるが、これらの図に示されている実施例に限定されるものではない。本発明は、まず一般的に説明し、それから特定の実施例について例示的に説明する。図１に示すように、最も高いレベルにおいて、本発明の画像発生システムは、最終画像を発生するように並列に動作する複数のレンダラ（renderer）１０で構成されている。これらのレンダラ１０は、ホストコンピュータ２０からホストインタフェース２５を介してスクリーン画像のプリミティブを受け取る。それから、画素値がレンダラ１０で決定され、所与のレンダラで計算された特定の画素の可視性が合成処理で決定され、ビデオディスプレイ４０に表示するためにフレームバッファ３０に記憶される。レンダラが線形に配列されているので、最終画像は最後のレンダラの出力から発生する。レンダラで受け取られたプリミティブは幾何的形状であり、これらのプリミティブが組み合わされて画像を形成する。プリミティブは、形状、深さ、色、シェーディング、および本技術分野に専門知識を有する者に周知の画像についてのその他の情報を有している。プリミティブは、本技術分野に専門知識を有する者に周知の多くの方法のうちのいずれかの方法で、複数のレンダラ１０の全体に渡って分配される。それから、最終画像は複数のレンダラによって計算される画素値を結合することにより形成される。画像合成技術は、複数のレンダラからの画素値を再結合する手段として本画像発生システムに使用するのに特に適している。画像合成を使用する場合には、スクリーン全体またはスクリーンの一部のプリミティブが複数のプロセッサに分配される。単一のレンダラにスクリーンの一部のすべてのプリミティブの画素値を計算させるよりも、むしろレンダラの各々がスクリーンのある領域のプリミティブの一部の画素値を計算する。スクリーンの領域とは、全スクリーンまたはその一部を示す。従って、レンダラのすべてはスクリーンの同一部分の画素値を計算し、それからレンダラの各々からのこれらの画素値が結合され、スクリーンのその部分の最終画像を出力する。スクリーンの各領域が、最終画像が生成されるまで順次処理される。複数のレンダラからのスクリーンの領域の画素値の結合を合成と称する。図２に示すように、画像発生システムは、レンダラ１０による合成の後であって、フレームバッファ３０への格納の前に画像のテクスチャリングおよびシェーディングを行うシェーダ（shader）１５を更に有している。また、シェーダを使用して、アンチエイリアシング（antialiasing）を実施することもできる。シェーダは、ホストプロセッサ２０からシェーディング命令を受け取るとともに、線形配列されたレンダラ１０の最後のレンダラから合成された画素値を受け取る。フォン（Phong）・シェーディング、および手順テクスチャや画像ベース・テクスチャのような据置きシェーディングアルゴリズムは、フレームバッファ３０の直前に設けられている別のハードウェアのシェーダ１５で実施される。固有の色、表面法線およびテクスチャ座標のような属性を含む画素領域は、ラスタ処理され、レンダラ１０の画像合成ネットワーク３５に沿って合成され、画像合成ネットワーク３５からシェーダ１５にロードされる。画像合成ネットワーク３５を、どのボードも他のどのボードと通信し得るように、リングネットワークとして構成することも任意に可能である。画像合成ネットワークを構成する他の手段がこの機能を備えているものであることは、本技術分野に専門知識を有する者にとって明らかであろう。シェーダ１５は、領域全体に対して並列的に作動して、生の画素属性を最終ＲＧＢ値に変換し、アンチエイリアシング用に複数のサンプルを一緒に混合し、最終色値を画像合成ネットワーク３５を介してフレームバッファ３０に転送する。図３は、本発明によるレンダラ１０のブロック図である。複数のレンダラの各々は同じであってよい。レンダラ１０はプリミティブを受け取り、該プリミティブをスクリーン座標に変換し、プリミティブ・スクリーン・データを供給する図形プロセッサ１００を有する。そして、プリミティブ・スクリーン・データは、図形プロセッサに関連しているラスタ処理装置１２０に転送され、このプリミティブ・スクリーン・データから画素値が計算される。代わりとして、このプリミティブ・スクリーン・データを、ホストプロセッサ２０または他のプリミティブ処理手段によってラスタ処理装置１０に供給することもできる。この場合、ラスタ処理装置は図形プロセッサを有していない。ラスタ処理装置１２０は、画像発生コントローラ１１０および少なくとも１つの増強メモリ装置１５０を有しているが、メモリ装置は増強メモリ装置アレイ１２５を構成する複数の増強メモリ装置であることか好ましい。画像発生コントローラ１１０は、プリミティブ・スクリーン・データを受け取り、該データを増強メモリ装置１５０に供給する。また、画像発生コントローラ１１０は、図形プロセッサ１００から受け取った値を、アンチエイリアシングに使用するために増強メモリ装置１５０に供給する前に、調整することができる。これらの増強メモリ装置１５０の各々は、生成されているスクリーンの領域中のいすれの画素座標もが対応する増強メモリ装置を有するように、選択されたスクリーン座標の集合に対応している。増強メモリ装置１５０の各々は、その特定の増強メモリ装置に関連する座標の集合の各々に対して設けられ、画素値を計算する画素プロセッサ１５１またはその他の処理手段を有する。増強メモリ装置は、画素プロセッサ１５１の各々に関連し、これらの画素プロセッサによって使用されるデータを記憶する格納手段１５２を有する。更に、増強メモリ装置１５０の各々は、前記画素プロセッサの各々に関連し、各スクリーン座標用の画素計算値を記憶するための合成器バッファ１５３または他の格納手段を有する。また、増強メモリ装置は、他のレンダラおよび画素計算値を出力するための合成器出力１５６または他の出力手段に関連した対応する増強メモリ装置から画素計算値を受け取るための合成器入力１５５またはその他の入力手段を有する。また、増強メモリ装置は、合成器バッファ１５３に記憶された画素計算値を合成し、合成された画素値を合成器出力１５６に供給する合成器回路１５４を有する。合成器入力１５５で受け取った値を増強メモリ装置１５０にロードする機能を加えることにより、レンダラ１０はシェーディング機能用に利用することができる。この場合は、シェーダ１５は図形プロセッサ１００およびラスタ処理装置１２０で使用するためにホストプロセッサからシェーディング情報を受け取るであろう。以下に説明するように、テクスチャリングを考慮して基本のレンダラを更に変更することができる。本発明の画像発生システムの特別な利点となるのは、レンダラ、シェーダ、およびフレームバッファの構造のモジュール性である。すべての画素に対してシェーディング計算を同時に行うことができるので、レンダラ１０に使用されている単一命令複数データ（ＳＩＭＤ）ラスタ処理装置１２０は、遅延シェーディング用の理想的なプロセッサである。従って、シェーダ１５は簡単には指定されたレンダラであってよく、画像合成ネットワーク３５と増強メモリ装置１５０との間に両方向データ転送を可能とするように増強メモリ装置に対して合成器回路１５４をわずかに増強したものである。シェーダには、手順テクスチャに加えて画像ベース・テクスチャを計算し得るようにハードウェアを追加することができる。図４に示すように、図４ｂに示すシェーダ１５および図４ｃに示すフレームバッファ３０は、図４ａに示すレンダラ１０とほぼ同じである。図４ｂに示すように、ローカルポート１６０を増強メモリ装置１５０に加えることにより、上述したようなテクスチャリングが可能である。ローカルバッファ１６１は、画素プロセッサ１５１およびローカルポート１６０によるアクセスのためのデータを記憶する。ローカルポート１６０は、テクスチャリング情報を記憶するために使用することができるローカル外部メモリ１６５または他の外部メモリ手段へのアクセスを行う。ローカルポート１６０、ローカルバッファ１６１およびローカル外部メモリ１６５の追加により、レンダラ１０はシェーダ１５として利用することができ、テクスチャリング・アルゴリズムを実行することができる。同様に、ローカルバッファ１６１、ローカルポート１６０およびローカル外部メモリ１６５の追加により、さらにビデオ回路１７０さえ含めれば、シェーダ１５は、フレームバッファ３０として動作しうる。図４ｃに示すように、フレームバッファ３０のように、ローカル外部メモリ１６５は、フレームバッファメモリとして機能し、ビデオ回路１７０は、メモリから画素画像データを読み出す。フレームバッファ３０において、ローカルメモリ１６５は、一実施例では、別個のダブルバッファＶＲＡＭフレームバッファである。本発明の一実施例では、ホストプロセッサ２０から受け取ったプリミティブは、図形プロセッサによって、プリミティブを表す数式ｆ（ｘ，ｙ）の係数として表されるプリミティブ・スクリーン・データに変換される。特に、プリミティブは、ｆ（ｘ，ｙ）＝Ａｘ＋Ｂｙ＋Ｃの形式の一連の方程式に線形化されうる。ここにおいて、ｘおよびｙはスクリーン画素座標であり、Ａ，ＢおよびＣは特定のプリミティブに含まれる平面を定義する係数である。プリミティブをレンダリングする上述した形式の線形方程式を使用することは、米国特許第４，５９０，４６５号の第４欄、第４７行ないし第６欄、第８行に記載されている。この特許の開示は、引用することにより、ここに完全に記載したものとし、本明細書の一部をなすものとする。線形化について説明したが、二次方程式のような他の数式またはスクリーン座標の他の多項式を利用することもできる。本発明の一実施例では、図形プロセッサ１００は、画像発生コントローラ１１０を介して増強メモリ装置１５０にＡ，ＢおよびＣ係数を供給する。画像発生コントローラ１１０は、増強メモリ装置アレイ１２５を制御する。それは浮動小数点形式のＡ，ＢおよびＣ係数をバイト直列固定小数点形式に変換し、プリミティブデータ、制御、アドレス情報のようなコマンド情報を増強メモリ装置アレイ１２５に送出することにより増強メモリ装置の動作を順序づけし、増強メモリ装置１５０上の合成器ポート１５７を制御する。また、画像発生コントローラ１１０は、スーパーサンプリングを使用することによりアンチエイリアシング用に使用することができる。スーパーサンプリングは、ある画素を取り囲んでいるサブ画素位置における画素値を計算し、それからこれらのサブ画素値を組み合わせて所与のスクリーン座標の実際の画素値を計算する。画像発生コントローラ１１０は、サブ画素座標を反映するように係数を変更し、それから図形プロセッサ１００から別の係数を得ることなく、これらの係数を増強メモリ装置１５０に再送信することができる。画像発生コントローラ１１０は、同じ組みのラスタ処理コマンドからスーパーサンプリング・フィルタカーネルの多数のサンプルを計算することを可能にするサブ画素オフセットレジスタを有している。これは、図形プロセッサへの負荷を増大することなく追加のサンプルをラスタ処理するので、スーパーサンプリング時にシステムの性能を増大させることができる。図５は、本発明の画像発生システムに利用されている増強メモリ装置１５０の特定の実施例のブロック図である。本発明の増強メモリ装置を、本技術分野に専門知識を有する者にとって周知の製造技術を使用して単一集積回路またはチップ上に形成することができることは、本技術分野に専門知識を有する者に理解されることであろう。図５に示すように、本実施例では、個々の画素プロセッサ１５１は、ある線形式評価器２００を共有している。この線形式評価器２００は、すべての画素プロセッサ１５１における特定のプリミティブの一部を表す面を画定するＡｘ＋Ｂｙ＋Ｃの双一次式として、プリミティブ・スクリーン・データの値を並列的に計算する。また、各画素プロセッサ１５１は、その画素プロセッサに関連する格納手段１５２として機能するローカルメモリ２２０の区分に対しておよび双一次式のローカル値に対して算術および論理演算を行う小さなローカルＡＬＵ２１０を有する。画素プロセッサ１５１の演算は、ＳＩＭＤ（single-instruction-multipl e-data）であり、すべてのプロセッサは同一アドレスのデータ項目に対して演算を行う。各画素プロセッサ１５１は、メモリへの書き込みを制限するイネーブルレジスタを有し、これらのプロセッサのサブセットは、ある演算（例えば、スキャン変換されたポリゴンのペインティング）に対して実行不能にされる。また、画素プロセッサ１５１が使用するための情報を供給したり、ローカルポート１６０からの情報を受け取ったり、ローカルポート１６０に情報を出力するローカルバッファ１６１が設けられている。合成器バッファ１５３は、合成される画素値を記憶する。合成器バッファ１５３は、合成および出力のために合成器回路１５４にデータを供給する。合成器回路１５４は、合成器入力１５５からデータを受け取り、合成器出力１５６にデータを出力する。図６に示すように、本発明の画像発生システムの一実施例は、１つ以上のカードケージで構成され、その各々は多数の回路ボードを有し、ホストプロセッサ２０に接続されている。各カードケージのボードは共通のバックプレーンに取り付けられ、各システムボードにまで延びている画像合成ネットワーク３５を有している。各ボードはホストプロセッサ２０に接続されるようになっている。更に、バックプレーンは、システムボードに電力およびクロックを分配する。多数のカードケージは、これらを並設するとともに、特殊ブリッジボード（図示せず）およびコネクタでそれらのバックプレーンを互いに接続することにより接続されている。本発明の画像発生システムは、毎秒百万回以上のｚバッファされた三角形をレンダリングすることができるワンボード・グラフィックス・コンピュータであるレンダラ１０と、画素のシェーディング・モデルを並列に計算し、テクスチャリングすることができるワンボード・グラフィックス・コンピュータであるシェーダ１５と、合成された画素をバッファしディスプレイするフレームバッファ３０と、の３つの主ボードタイプを含む。典型的なアプリケーションでは、ホストプロセッサ２０は、全体的なシステムマスタである。これは、コードおよびデータを種々のシステムボードにロードし、ディスプレィ・プリミティブをレンダラ１０に送出する。システムは、一度に、スクリーンの１領域をラスタ処理する。これは、ラスタ処理が発生する前に、変換されたプリミティブが各スクリーン領域毎のビン（bi n）に分類されなければならないことを意味する。これらのビンは図形プロセッサのＶＲＡＭメモリ５０２に記憶される。プリミティブが分類された後、それらは画像発生コントローラ命令に変換され、一度に１ビン（bin）ずつラスタ処理される。画像発生コントローラ１１０および増強メモリ装置アレイ１２５は、各領域毎のプリミティブをラスタ処理する。もし、例えばスーパーサンプリング・アンチエイリアシングで、いくつかのサンプルが各画素毎に要求されると、その場面は各パス毎に僅かに異なるサブ画素オフセットで、数回にわたってラスタ処理される。領域がラスタ処理されると、それは増強メモリ装置の合成器バッファ１５３にコピーされ、画像合成ネットワーク３５の全体にわたって合成される。シェーダ１５は、使用される場合には、合成された画素値の領域を切り取り、その領域内の各画素のシェーディングモデルを計算する。画素当りいくつかのサンプルを有するアンチエイリアシングの場合、各シェーダに送出された連続した領域は連続したサンプルを含んでいる。これらのサンプルは各シェーダに記憶された予め計算された混合係数を使用して互いに混合される。サンプルのすべてが混合されると、アンチエイリアシングされシェーディング処理を施された画素領域は、画像合成ネットワーク３５を介してフレームバッファ３０に転送される。フレームバッファ３０は、シェーディング処理されアンチエイリアシングされた画素を受け取り、ローカル外部メモリ１６５の適当な部分に記憶する。あるフレームの領域のすべてが受け取られると、バッファをスイッチし、この新しいフレームを表示する。レンダリングは、１２８ｘ１２８の１つの領域が一度にラスタ処理／シェーディング処理されるという、離散形式で行われることに注意されたい。システムの各ボードは、合成するかどうか、シェーダにロードするか、アンロードすべきか、処理せずに転送するかどうかといったような、適切なやりかたを選択して処理できるように、各領域のタイプと位置を理解していなければならない。これは、レンダリングが開始する前に、各ボードにレンダリング処方を配布することにより行われる。レンダリング処方は、画像合成ネットワークに転送される領域および各領域に対して取られる動作のリストである。あるボードでは、レンダリング処方は単純である。例えば、フレームバッファのレンダリング処方は、領域が記憶されるべきかどうかについて、どこで、どの点でバッファをスイッチすべきかについて簡単に記述している。シェーダに対するレンダリング処方は、更に複雑である。それは、領域をロードし、他の領域を混合し、処理することなくある領域を転送し、他の領域をアンロードしなければならない。図７は、ポリゴンおよびそれらが実行されるシステムコンポーネントをレンダリングするステップを図示している。ホストプロセッサ（host processor）。ホストプロセッサ２０は、システムマスタとして機能するワークステーション、多重処理システムまたはその他の汎用コンピュータである。ホストプロセッサはコードおよびデータを種々のシステムボードにロードし、ユーザの入力をサンプルし、アプリケーションを動作させ、プリミティブをレンダラ１０に送出し、シェーディングコマンドをシェーダ１５に送出する。画像合成ネットワーク（image-composition network）。画像合成ネットワーク３５は、隣接ボード間で画素データを迅速に移動させる非常に幅の広い（２５６ビット）、高速で特殊な通信ネットワークである。両像合成ネットワークは、システムの異なる部分の２つの機能を実行する。すなわち、画像合成ネットワークは、画素データをレンダラ１０の合成器１５４間で転送し、レンダリング処理された画素をシェーダ１５からフレームバッファ３０に転送する。画像合成ネットワーク３５は、隣接するバックプレーン・スロットを接続する２５６本のワイヤとして実施される。各システムボードの合成器データを隣接するボードの合成器に送信する。画像合成ネットワーク３５は、全システムバックプレーン（または多重ラックシステムのバックプレーン）を横切って延びる非常に大きな帯域幅のリング接続された一方向データパスとして実施される。バックプレーンはボード間の点と点を結ぶワイヤリングを構成するが、各ボードには活性回路が設けられている。画像合成ネットワークの生の帯域幅は、システムにおける最大スクリーン分解能、フレーム速度、画素当りのサンプルの数、画素当りのビット数を決定する。これらのパラメータは互いにトレードオフできるが、これらの積は全体の帯域幅よりも小さくなければならない。画像合成ネットワークは、２つのパート、すなわち画素データをボードからボードに伝送するデータパス、および、ネットワークを介して転送を同期し順序づける制御パスから構成されている。画像合成ネットワーク制御パスは、以下に説明するレディ／ゴー・コントローラまたはデータの転送を同期する他の適当な画像合成ネットワーク制御手段によって支配される。これらの部分の一実施例について更に詳細に説明する。データパスは、システム内の各対の隣接するボードを接続する２５６ビットの広いポイントツーポイント通信ネットワークである。相互接続ワイヤは、システム・バックプレーンの一部である。高密度コネクタにより、関連する制御信号とともにデータパスワイヤが各ボードに取り出される。データパス用のアクティブ回路のすべてが、個々のレンダラ／シェーダおよびフレームバッファボード上に設けられている。ネットワーク内の個々の合成器１５４は、プログラム制御により構成可能である。合成器は次の４つのモードの１つで動作する：合成。合成器入力１５５における画素ストリームを有する増強メモリ装置１５０の合成器バッファ１５３からの画素ストリームを合成する。その結果を合成器出力１５６を介して送信する。ロード。入力ストリームを増強メモリ装置にロードする。転送。入力ストリームを変更することなく合成器出力１５６に転送する。アンロード。増強メモリ装置からのデータを合成器出力１５６を介して送出する。合成器入力１５５に到着した画素を無視する。合成処理は、いくつかの方法で実施できる。一実施例では、これは入力画素のｚ値を合成器バッファ画素のｚ値と比較し、どの画素が見えるかを決定することにより行われる。本技術分野に専門知識を有する者によって理解されるように、他の合成方法も本発明で利用することができる。例えば、可変長リストの断片により画素が表されるＡバッファ合成を使用することができる。Ａバッファ合成を使用するには、各レンダラ１０は各画素のオーダリストの部分を計算し、合成器は入力画素の部分を合成器バッファに記憶された画素の部分でインターリーブし、もはや見えない部分を削除する。ｚバッファリングを使用する実施例では、合成モードは、画素がｚ値を有し、各ビットは最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで順序づけることを必要とする。より近い画素が対応するビットを比較することにより決定されると、合成器１５４はどの画素が前方にあるかを記録し、優先順位の決定がこの画素に対して行われたことを記録する状態ビットを設定する。これらの２つの状態ビットは、どの画素が残りのｚビットおよび画素内の他のデータビットのすべてに対して送信されるのかを決定する。合成モードは、レンダラ・ボードに必要とされる唯一のモードである。しかしながら、シェーダ１５は、合成された領域をその増強メモリ装置１５０にロードし、シェーディング処理された領域をアンロードし、他のシェーダに関係する領域を転送するために他のモードを必要とする。画像合成ネットワーク３５上の転送は、１領域の大きさを量子とする。画素のビットの数は可変である。しかしながら、一度転送が開始されると、どんな画素サイズであっても、その領域のすべての画素が発信元ボードから送信され、宛先ボードで受信される。領域転送は、一般に２つのタスクのうちの１つを実行する。すなわち、レンダラからの画素の領域を合成し、シェーダに入力するか、またはシェーディング処理された画素をフレームバッファに転送する。（領域を１つのレンダラから他のレンダラに転送するような他の処理も可能であるが、標準のポリゴンレンダリングでは必要でない。）各領域転送は、システム内の各ボードに対して特定の意味を有し、画素データのフォーマットは、転送の種類により異なる。各ボードはそれ自身を正しく構成できるように転送の目的を知らなければならない。個々のボードに対する転送のスケジュールは、レンダリング処方と呼ばれている。各ボードのレンダリング処方は、並列システム用の分散されたコントローラである。転送処理は、画像合成ネットワーク３５を最大に使用するために非常に正確にかつ低いオーバーヘッドで同期していなければならない。転送が開始し、上流のレンダラが画素を送信開始すると、下流のレンダラはそれらを正確なクロックサイクルで受信する用意をしなければならない。また、画像合成ネットワークは、すべてのボードが次の転送を開始しようとする時を決定しなければならない。この決定は迅速に行わなければならない。遅延すると、画像合成ネットワークにわたって達成される正味の帯域幅、従ってシステムの最大速度に影響を与えるからである。画像合成ネットワークの制御パスは、これらの２つの機能を実行する。更に、画像合成ネットワークは、転送を各ボードの他の構成要素と同期させる。レディ・チェーン（ready chain）およびゴー・チェーン（go chain）は、画像合成ネットワーク３５の全体にわたって転送を同期させるハードウェア連動装置である。レディ・トークン（ready token）は、ボードからボードへ上流へと伝播し、次の転送に対してボードの用意ができている時を示す。ゴー・トークン（go token）は、下流へと伝播し、転送の開始をトリガする。図８に示すように、一実施例では、画像発生コントローラ１１０は、３つの入力および３つの出力をもってレディ／ゴー・コントローラ機能を実行する。転送レディ（XferReady）入力は、ラスタ処理装置から供給される。それはラスタ処理装置が次の転送を開始しようとする時を示している。転送レディ（XferReady ）、レディ・イン（ReadyIn）、およびレディ・アウト（ReadyOut）は、レディ・チェーンを構成する。すなわち、レディ・トークンは、各ボード上のレディ・アウトの低から高への変移によって符号化される。ゴー・イン（GoIn）、ゴー・アウト（GoOut）、および転送ゴー（XferGo）はゴー・チェーンを構成する。すなわち、ゴー・トークンは、各ボード上のゴー・アウトの低から高への変移によって符号化される。動作に際して、フレームバッファ３０は、次の転送を開始する準備ができたとき、レディ・アウトを主張する。各画像発生コントローラのレディ／ゴー・コントローラは、下流のコントローラからレディ・インを受け取り、レディ・アウトを上流のコントローラに出力する。該コントローラは、レディ・インおよび転送レディが両方とも主張された後、レディ・アウトを主張する。転送は、レディが上流のレンダラに到着したときに開始する。したがって、各ボードは、開始しようとするまで転送を遅延することができる。ゴーは、レディと反対方向に画像合成ネットワークを伝播する。上流の画像発生コントローラは、転送ゴー（XferGo）およびゴー・アウト(GoOut）を主張して、転送を開始する。各画像発生コントローラがゴー・イン（GoIn）を受け取ると、転送ゴー（XferGo）をボードに主張し、ゴー・アウト（GoOut）を下流のコントローラに主張する。このボードは、レディを拒否することができるのと同じ方法では、ゴーを拒否することはできない。すなわち、ボードは、転送レディ（Xf erReady）を主張した時に、その特権を失ったのである。ゴーの到着は、ｎクロックサイクル後に（ｎは出力シーケンス回路の開始遅延によって決定される）、画素が合成ネットワーク上を流れることを意味する。転送が完了すると、画像発生コントローラは、転送ゴー（XferGo）およびゴー・アウト（GoOut）を主張しなくなり、フレームバッファ３０（用意できたとき）は、レディ・アウト（Read yOut）を主張し、次の転送サイクルが開始する。上流レンダラ上のレディ／ゴーは、僅かに異なる機能を有する。レディを上流に通過させ、ゴーを下流に通過させるよりもむしろ、レディ・イン（ReadyIn）および転送レディ（XferReady）を受信した後、単にゴー・アウト（GoOut）を主張する。このコントローラは、転送を実際に開始する時を決定するので、マスタコントローラと呼ばれる。各ボードのコントローラは、スレーブまたはマスタとして機能することができる。図９は転送サイクルの間の種々のステージにおけるマスタ・コントローラおよびスレーブ・コントローラについてレディ（Ready）およびゴー（Go）を示している。レディ・チェーンおよびゴー・チェーン（転送レディ（XferReady）を除く）における信号のすべては、画像合成ネットワークデータパスを維持し、オーバーヘッドを低減するように画像合成クロック速度で動作することに注意されたい。それでも、レディおよびゴー・チェーンからのオーバーヘッドは、大きなシステムにおいては顕著なものとなりうる。制御パスからの転送ゴー（XferGo）は、転送の開始を示している。この信号は、転送レディ（XferReady）が主張された後に、どのクロックサイクルでも到着することができる。合成器シーケンサは、転送ゴー（XferGo）が主張された後ｎクロックサイクル後に、画素を合成し、ロードし、またはアンロードする準備ができるように、合成器１５４および合成器ポート１５７を構成し順番付けをする。合成器シーケンサは、構成レジスタとタイマの２つの部分を有する。構成レジスタは、合成器の動作モード（合成、ロード／／転送またはアンロード）および合成ポートの転送モード（リードまたはライト）を決定する制御ビットを記憶する。タイマは、合成された画素の数を監視し、適当な時に合成ポート１５７をイネーブルおよびディスエーブルする。タイマは、転送が画像発生コントローラ１１０によって開始する前に、適当な画素長にプリセットされる。転送ゴー（XferGo ）が主張された後に、１つの領域の画素のすべてを転送するのに必要な正確な時間長の間、増強メモリ装置合成ポート１５７に転送イネーブル（XferEnab）信号を主張する。レンダラ／シェーダ（renderer/shader）。単一ボードタイプを使用して、レンダラおよびシェーダの両機能を実施することができる。レンダラ／シェーダ・ボードは、毎秒百万回以上ｚバッファされた三角形をレンダリングし、並列に１２８ｘ１２８の画素をシェーディングすることができる全ｚバッファレンダリング・エンジンを有することができる。本発明の画像発生システムは、どのような数のレンダラ／シェーダでも構成することもできる。レンダラ１０は、プリミティブを変換しラスタ処理し、レンダリング処理された画素を他のレンダラからの画素で合成する役割を果たす。シェーダ１５は、画像合成ネットワークからのレンダリング処理された画素を受け取り、それらをバッファし、１２８ｘ１２８の画素領域のすべての画素に対してシェーディングモデルを並列に評価し、画素をフレームバッファ３０に転送する。レンダラ／シェーダ・ボードは、図形プロセッサ１００とラスタ処理装置１２０の２つの主部分を有する。図形プロセッサ（geometry processor）。図形プロセッサは、高速浮動小数点プロセッサである処理手段５０４を有する。図形プロセッサは、それ自身のローカルメモリを有し、ホストインタフェース１３０およびラスタ処理装置１２０へのアクセスを有する。図形プロセッサ１００は、プリミティブをオブジェクト座標からスクリーン座標に変換し、ラスタ処理装置に送出される命令を計算し、これらを個々のスクリーン領域に対応するビン（bin）に分類する責任がある。一実施例における図形プロセッサのメモリ５０２には、通常のＤＲＡＭよりもむしろビデオＲＡＭ（ＶＲＡＭ）を使用する。ＶＲＡＭのランダムポートは、メモリバスに接続されている。ＶＲＡＭの直列ポートは、画像発生コントローラの入力ポート４４０に接続されている。ＶＲＡＭは、ＤＭＡコントローラ５１０とともに画像発生コントローラ１１０に対する入力インタフェースを形成する。図１０に示すように、コマンドキュー、好ましくはＦＩＦＯ５００は、図形プロセッサとラスタ処理装置との間の通信およびバッファリングを行う。ＦＩＦＯ５００は、図形プロセッサのＶＲＡＭメモリのデータのブロックに対するポインタおよび各ブロックの長さを記憶する。ＤＭＡコントローラ５１０は、ＦＩＦＯ５００からポインタを読み出し、ＶＲＡＭ直列ポートからデータを取ってくる。すべてのＶＲＡＭバンクの直列ポートは共通３２ビットバスに一緒に接続され、画像発生コントローラの入力ポートに接続されている。ＤＭＡコントローラ５１０は、画像発生コントローラ１１０とハンドシェークし、３２ビットコマンドワードを６６ＭＨｚクロックサイクル毎にロード可能にする。ラスタ処理装置（rasterizer）。ラスタ処理装置１２０は、各レンダラ／シェーダボードの中心部分である。ラスタ処理装置の中心部は、各ボードで同じであるが、シェーダボード上のテクスチャメモリまたはビデオボード上のビデオメモリのようなボード特有回路とともにラスタ処理装置内に設けられている。ラスタ処理装置の中心部は、図１１に示すように、６４個の増強メモリ装置１５０のアレイ、３２個のテクスチャＡＳＩＣ１６２のアレイ、および画像発生コントローラ１１０を有している。増強メモリ装置１５０は、単一命令／多重データ・ストリーム（ＳＩＭＤ）方式で動作する１２８ｘ１２８（１６，３８４）バイト直列画素処理素子のアレイ１２５を形成している。典型的なシステム動作では、これらの処理素子は、スクリーン上の１２８ｘ１２８画素領域上に画素当り１個の処理素子でマップされ、Ｆ（ｘ，ｙ）のローカル値は、処理素子（ｘ，ｙ）の画素アドレスに対応する。テクスチャＡＳＩＣ１６２は、データパス・チップであり、増強メモリ装置１５０をテクスチャまたは画像格納のためにオプションの外部メモリ１６５および図形プロセッサに接続する。画像発生コントローラ１１０は、図形プロセッサからの命令を解釈する。これは、増強メモリ装置１５０およびテクスチャＡＳＩＣ１６２用の高レベル命令を実行し、サイクル毎の動作を制御する２つのシーケンサを有するマイクロコード化エンジンである。ラスタ処理装置の中心部に加えて、シェーダ・ボードはテクスチャを記憶するためのＤＲＡＭメモリを有している。ビデオボードはフレーム・スキャン・インとスキャン・アウトの間、画素を記憶するＶＲＡＭメモリを有する。レンダラボードは、特別な回路を持ってないが、テクスチャＡＳＩＣは、増強メモリ装置のメモリと図形プロセッサバスとの間のインタフェースの働きをする（この接続はどのようなボードの種類でも存在する）。画像発生コントローラ（image generation controller）。一実施例では、画像発生コントローラ１１０は、図形プロセッサ１００からのコマンドを処理し、増強メモリ装置１５０およびテクスチャＡＳＩＣ１６２を順番に配列し、ラスタ処理装置を画像合成ネットワーク３５と同期させる。画像発生コントローラは、増強メモリ装置およびテクスチャＡＳＩＣを制御するマイクロコード記憶部および別々のシーケンサを有するカスタムチップである。増強メモリ装置のシーケンサは、浮動小数点入力係数を増強メモリ装置によって要求される固定小数点バイト直列形式に変換する直列化装置を有する。図１２は、画像発生コントローラのブロック図である。画像発生コントローラ用のコマンドは、異なるフォーマットを有する。これらは命令の目的によって次に示す５つのアーギュメントのいくつかまたはすべてを有する。すなわち、Ｉワードは、必須のものであり、命令コードおよびマイクロルーチン用のいくつかのパラメータを有する。Ｉワードはすべてのコマンドに存在し、コマンドの第１ワードである。Ｐワードは、オプションであり、マイクロコードルーチン用の追加パラメータを有する。Ａ，ＢおよびＣ係数はオプションであり、線形式評価器用のオペランドである。ＩワードおよびＰワードは、各々３２ビットである。Ａ，ＢおよびＣ係数は、３２または６４ビットの整数または浮動小数点数である。画像発生コントローラは、２５６ビット幅の入力コマンドレジスタを有し、これらのアーギュメントからなる全コマンドを保持できる。画像発生コントローラへの物理的入力インタフェースは、３２ビット幅である。ストリームパーサ（parser）６００は、入力ストリームを解析し、各ワードをコマンドレジスタの適当な部分にロードする。入力インタフェースの残りの部分は、これらのフォーマットに関係なく単一ユニットとしてコマンドを処理する。ラスタ処理装置のタスクは、２つの部分：（１）ラスタ処理−画素値の計算、および（２）合成器のセットアップ−画素データを増強メモリ装置の画素メモリの合成器バッファ部１５４にコピーし、合成器１５４を制御するという２つの部分からなる。不幸にして、２つの部分は、非同期処理として実施されなければならない。これは、画素値の多数の領域が画素メモリにバッファされ、領域の転送が予測できない時に（画像合成ネットワークが新しい領域を転送しようとする時）発生するからである。これらのタスクを非同期で実行することができるためには、入ってくる画像発生コントローラコマンドは、２つのコマンドキュー、好ましくはＦＩＦＯにバッファされなければならない。すなわち、ＲＦＩＦＯ６１０は、レンダリングコマンドをバッファし、ＴＦＩＦＯ６２０は、転送コマンドをバッファする。２つのＦＩＦＯの動作を同期させるのに仲裁ロジックが必要である。ＦＩＦＯは、各エントリの全コマンドを保持するのに十分な広い幅を有している。各コマンドのＩワード内のあるビットにより、コマンドがＲＦＩＦＯ６１０またはＴＦＩＦＯ６２０にロードされるべきかどうかが決定される。ＲＦＩＦＯ６１０は、６４個のコマンドまでを保持することができ、ＴＦＩＦＯ６２０は１０２４個のコマンドまでを保持することができる。ハードウェアはＦＩＦＯに記憶されたコマンドの数のトラックを維持し、いずれかのＦＩＦＯがほぼ満杯である場合、状態レジスタビットを主張する。図形プロセッサ１００は、この状態レジスタビットの主張するところを検出し、画像発生コントローラＦＩＦＯのオーバーフローを防止する。ＦＩＦＯは、ＲＴコントローラ６３０によって空にされる。このＲＴコントローラは、画素メモリ内で有効な領域バッファの数のトラックおよび画像合成ネットワーク３５の状態を維持する。最初、それはＲＦＩＦＯ６１０からコマンドを読み出す。新しい画像合成ネットワークの転送が初期化される（またはされようとする）ことが必要である場合、ＲＦＩＦＯ６１０からのコマンドストリームは中断され、コマンドがＴＦＩＦＯ６２０から読み出される。これらのコマンドにより、格納手段１５２からのデータが合成器バッファ１５３にコピーされ、転送が初期化される。新しい転送が初期化されるや否や、コマンドストリームの処理はＲＦＩＦＯ６１０に戻される。ＲＴコントローラ６３０は、内部４ビットカウンタを２つ、すなわち、「Free Buffs」および「FullBuffs」と呼ぶカウンタを有する。これらは、それぞれ増強メモリ装置１５０内の画素データの空きのバッファの数および満杯のバッファの数を示している。画像発生コントローラ１１０がリセットされると、FreeBuffs およびFu11Buffsは、各々０にセットされる。ソフトウェアにより、増強メモリ装置において利用できる空き画素バッファの数にFreeBuffsをセットしなければならない。これらのカウンタは、セマフォのように使用され、コマンドが入力ＦＩＦＯの各々から安全に実行されるかどうかを決定する。例えば、FreeBuffs＝０の場合には、ラスタ処理は停止されなければならない。すなわち、さらなる結果を保持するのに利用できるバッファーがない。また、転送は、FullBuffs＞０の場合にのみ開始される。FreeBuffsおよびFullBuffsは、入コマンドストリーム内に存在する特殊な制御コマンドを使用してインクリメントおよびデクリメントされる。一実施例では、画像発生コントローラ１１０は、２つのシーケンサ、すなわちＥＭＣシーケンサ６４０とＴＡＳシーケンサ６５０を有している。ＥＭＣシーケンサ６４０は、画素プロセッサ１５１用のマイクロ命令、画素メモリ２２０へのアドレス、および線形式評価器（linear expression evaluator）２００用のＡＢＣ係数を発生する。ＥＭＣシーケンサ６４０へのコマンドを使用して、（レンダラボード上の）ポリゴンをラスタ処理し、（シェーダボード上の）シェーディング計算を実施する。ＴＡＳシーケンサ６５０は、テクスチャＡＳＩＣ１６２および附属のメモリ１６５を制御する。ＴＡＳシーケンサ６５０へのコマンドを使用し、シェーダまたはビデオボード上の附属メモリ１６５と増強メモリ装置１５０との間、または増強メモリ装置１５０上の画素メモリ２２０と図形プロセッサバスとの間でデータを移動する。ＥＭＣシーケンサ６４０およびＴＡＳシーケンサ６５０は、各々ローカルマイクロコードメモリを有する。各コマンドのＩワード内のビットは、どのシーケンサがコマンドを実行すべきかを指示する。また、Ｉワードは、コマンド用の開始マイクロコードアドレスを特定する。各シーケンサは、（ループカウンタの値のような）内部条件および外部条件（各シーケンサに対する２つの条件コード入力）の両方に対して条件分岐を行うことができる。シーケンサはスタックを持っていない。また、シーケンサは、ラスタ処理装置のボード上の種々雑多な制御機能を実施することができるいくつかの外部制御出力を有する。増強メモリ装置（enhanced memory device）。一実施例では、６４個の増強メモリ装置１５０のアレイ１２５は、スクリーンの１２８ｘ１２８の画素領域をカバーする２次元ＳＩＭＤプロセッサアレイである。この論理アレイは、ディスプレイスクリーンのどの１２８ｘ１２８の画素領域でも処理するように「移動」させることができる。このような領域は、通常１２８画素毎の境界に配列されるが、任意に位置決めすることができる。各画素は、それ自身の８ビットＡＬＵ２１０、線形式評価器ツリー（ＬＥＥ： Iinear-expression evaluator tree）２００の出力、ローカルメモリ１５２の２０４８ビット、２５６ビットの合成器バッファ１５３、および２５６ビットのローカルデータバッファ１６１を備えている。図５は、増強メモリ装置の論理図を示している。各画素ＡＬＵ２１０は、汎用８ビットプロセッサである。これは画素のサブセットに対して操作を行うことができるイネーブルレジスタを有している。画素ＡＬＵは、線形式評価器の結果またはローカルメモリ２２０をオペランドとして使用し、結果をローカルメモリに書き込むことができる。また、これはメモリとローカルおよび合成器バッファとの間でデータを転送することができる。画像発生コントローラ１１０は、増強メモリ装置アレイ１２５の動作を制御する。画像発生コントローラの命令および係数は直列化され、すべての増強メモリ装置に並列にブロードキャストされる。ＳＩＭＤ画素プロセッサは、ロックステップでこれらの命令を実行する。各画素プロセッサのイネーブルレジスタを使用して、どのサブセットの画素プロセッサが所与の時点でアクティブであるかを制御する。各画素は、２５６＋３２＋３２バイトのローカルメモリを備えている。上述したように、メモリは３つの部分、すなわち大抵の計算のために使用される２５６バイトの主区分、および外部通信のために使用される２つの３２バイトの区分に分割されている。通常、画素メモリの２５６＋３２＋３２バイトのすべてをアクセスすることができる。しかしながら、通信ポート操作が行われる場合には、それらのバッファのデータは一時的に利用できない。例えば、合成されるべき画素データが合成器バッファ内にコピーされた後、合成操作は初期化され、合成器バッファ内のメモリは合成操作が完了するまでＡＬＵによってアクセスすることはできない。同様に、ローカルポート操作を行うためには、データはローカルバッファ内に移動され、ローカルポート操作が開始される。この点において、ローカルバッファは操作が完了するまでＡＬＵによってアクセスされてはならない。画像合成ポートおよびローカルポートは、画素データを直列に増強メモリ装置に／から（合成処理のために）他の増強メモリ装置に転送したり、またはテクスチャＡＳＩＣに／から（テクスチャ・ルックアップを行うためにまたはテクスチャまたはビデオメモリへの画素データの書き込みを行うために）転送することを可能にする。各画素からのデータは各ポートから直列に存在する。各画素および通信バッファ内のそれらの位置に／から転送されたバイトの数は、構成コマンドによって指示される。画像合成ポートは合成器入力１５５および合成器出力１５６を有する。この両者は１３２ＭＨｚで動作する４ビットポートである。ローカルポートは６６ＭＨｚで動作する４ビットポートである。各増強メモリ装置は、すべての画素のイネーブルレジスタのロジカル−オアを表す出力を有する。これらの出力は互いにワイヤード・アンドされ、グローバル -イネーブル信号（EOrH）、すなわち全ＳＩＭＤアレイ用のイネーブルレジスタのロジカル−オアを形成する。ＥＯｒＨは、ＥＭＣシーケンサの外部条件コード入力に供給される。ＥＭＣシーケンサへのコマンドはＥＯｒの状態をテストし、その結果に基づいて条件付きで実行する。ＥＯｒの状態は、図形プロセッサと通信することができる。テクスチャＡＳＩＣ（texture ASIC）。３２個のテクスチャＡＳＩＣのアレイは、増強メモリ装置の画素メモリ、図形プロセッサマイクロプロセッサのバス、およびオプションのテクスチャまたはビデオメモリ間のデータ並列通信インタフェースからなる。３２個のテクスチャＡＳＩＣは、８個のモジュールに分割され、各モジュールは、８個の増強メモリ装置および４個のテクスチャＡＳＩＣからなる。テクスチャＡＳＩＣは、図１３に示すように、ビットスライス方式で増強メモリ装置の４ビットローカルポートに接続される。また、テクスチャＡＳＩＣは、８個の全てのモジュールにかかっているビットスライスの３２ビットバスに接続されている。このＴＡＳＩＣバスは、モジュール間をロジカル接続し、画素データが必要により共有される。増強メモリ装置およびテクスチャＡＳＩＣ間の４ビットインタフェースおよびＴＡＳＩＣバスは、６６ＭＨｚで動作する。図１４は、テクスチャＡＳＩＣチップのブロック図である。内部的に、このテクスチャＡＳＩＣチップは増強メモリ装置のメモリ、いくつかの構成可能なデータパス、および外部メモリに直接接続される両方向ポートへ／からのアドレスおよびデータをバッファリングし、直列化／並列化する二重ポートＲＡＭから構成されている。テクスチャＡＳＩＣアレイのクロック毎の動作は、画像発生コントローラにあるＥＭＣシーケンサから独立した画像発生コントローラ内のＴＡＳシーケンサによって制御される。しかし、ＴＡＳシーケンサは、増強メモリ装置のローカルポートを制御するが、それは、これらのローカルポートが直接テクスチャＡＳＩＣとインタフェースしているからである。テクスチャＡＳＩＣの外部メモリポートは、レンダラ・ボード上で使用されない。これらはシェーダ・ボード上のテクスチャメモリに接続され、またビデオボード上のビデオメモリに接続される。レンダラ、シェーダ、ビデオボードの差異。レンダラボード上のラスタ処理装置は、単にラスタ処理装置の中心部分からなる。これはほとんどのラスタ処理計算に必要な唯一の回路である。シェーダボード上のラスタ処理装置は、ＴＡＳＩＣメモリポートに取り付けられた１２８個の４Ｍｂｉｔｘ４のＤＲＡＭ（１６メガビット）メモリチップのアレイを有する。この追加メモリは、画像ベース・テクスチャを記憶し、ルックアップし、画像ワーピング操作用の画素間通信を行い、またはメモリ集約的なレンダリング・アルゴリズム用のバッキング記憶装置として機能するように使用される。メモリは、増強メモリ装置およびテクスチャＡＳＩＣとともに、８個のモジュールに分割される。あるモジュール内の１６個のＤＲＡＭは、８バンクに配列され、各バンクは２Ｋｘ２Ｋバイトの大きさである。１モジュール当りの総記憶容量は３２メガバイトである。これらのバンクは全体的に制御されるが（８個のすべては同時にメモリ動作を行う）、アドレスは異なる。図１５は、１つのシェーダ・ボード・モジュールのブロック図である。ビデオボード上のメモリの構成は、シェーダボード上のものと全く同じである。メモリは、ＤＲＡＭではなく、ＶＲＡＭである。ディスプレイは、ＶＲＡＭのビデオポートからリフレッシュされる。画素はバイト直列に記憶されるので、コーナーターニング（corner-turning）機能は、ＶＲＡＭ直列ポートと色ルックアップ・テーブルおよびＤＡＣ間で実行されなければならない。これは１組のプログラマブル・ロジック・ポートを使用して行われ、このポートはまた必要な多重化を行う。ビデオメモリへ／からのデータ転送は、テクスチャメモリへ／からのデータ転送と同じである。増強メモリ装置は、記憶されるデータ項目のアドレスを計算し、それからテクスチャＡＳＩＣは、ビデオメモリへ／からのアドレスおよびデータを転送する。テクスチャＡＳＩＣは、ビデオ列負荷アドレスを発生するための内部アドレスカウンタを有している。これらのカウンタは、画像発生コントローラによって初期化され、ボードレベルのビデオリフレッシュ回路によって駆動される各テクスチャＡＳＩＣ上の特別な入力によって制御される。図１６は、ビデオボードラスタ処理装置の１モジュールのブロック図である。シェーダ・ボード上におけるように、増強メモリ装置は、メモリアクセス用のアドレスを計算し、メモリは、高速ページモードおよびランダムアクセスモードの両方をサポートするように構成されている。通常、画素は、ランダムアクセスサイクルとそれに続く高速ページモードサイクルを使用して、バイト直列にメモリに書き込まれる。上述の説明は、本発明を説明するためになされたものであり、本発明を限定するものとして解釈されてはならない。本発明は、次に示す請求の範囲によって画定され、この請求の範囲に均等なものは、本請求の範囲内に入ると解されるべきものである。

【手続補正書】特許法第１８４条の８【提出日】１９９４年８月１２日【補正内容】請求の範囲（補正）１．（ａ）プリミティブを受け取り、該プリミティブをスクリーン座標に変換し、プリミティブ・スクリーン・データを発生する複数の図形プロセッサと、（ｂ）前記図形プロセッサの各々に関連し、前記プリミティブ・スクリーン・データから画素値を計算するラスタ処理装置であって、選択されたスクリーン座標の集合に対応している増強メモリ装置を有しているラスタ処理装置と、を有する画像発生システムであって、（ｉ）前記増強メモリ装置は、前記選択されたスクリーン座標の各々に対して、画素値を計算し、画素計算値を供給する処理手段と、前記処理手段の各々に関連し、データを記憶する格納手段と、前記処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、を有し、（ii）前記増強メモリ装置は、更に、前記複数の図形プロセッサの異なる１つに関連する対応増強メモリ装置から画素値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段によって受け取られた画素値を合成し、画素合成値を決定する合成器手段と、前記合成器手段と関連して作動し、前記両素合成値を出力する出力手段と、を有する、画像発生システム。２．前記ラスタ処理装置の１つの前記合成器手段が、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する請求項１記載の画像発生システム。３．前記ラスタ処理装置の前記１つが、更に、（ｉ）画像化情報を記憶する外部メモリ手段を有し、（ii）ここで、前記増強メモリ装置は、更に、前記処理手段に関連して作動し、前記処理手段からのデータを記憶し、該処理手段にデータを供給するローカルバッファ手段と、前記ローカルバッファ手段にデータを入力し、前記ローカルバッファ手段から前記外部メモリ手段にデータを出力するポート手段と、を有する請求項２記載の画像発生システム。４．前記ラスタ処理装置の前記１つが、前記外部メモリ手段に関連して作動し、ビデオ信号を形成するビデオ発生手段を更に有する請求項３記載の画像発生システム。５．前記プリミティブ・スクリーン・データが、スクリーン座標におけるプリミティブを両定する数式の係数を有する請求項１記載の両像発生システム。６．前記ラスタ処理装置が、前記図形プロセッサから前記プリミティブ・スクリーン・データを受け取り、受け取った各プリミティブ・スクリーン・データ用の調整されたスクリーン・データを前記増強メモリ装置に繰り返し供給することにより前記プリミティブ・スクリーン・データをスーパーサンプリングする制御手段を更に有する請求項１記載の画像発生システム。７．前記増強メモリ装置が、形式ｆ（ｘ，ｙ）の数式の係数を受け取る係数入力手段を更に有し、前記処理手段が、（ｉ）係数を受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記選択されたスクリーン座標の各々に対応し、前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う算術ロジックユニットと、を有する、請求項１記載の両像発生システム。８．スクリーン内の選択された領域用のプリミティブデータが、複数の図形プロセッサ間に分配される請求項１記載の画像発生システム。９．前記プリミティブ・スクリーン・データが、スクリーン内の選択された領域用のプリミティブ・スクリーン・データを含んでおり、更に、前記合成器手段に関連して作動し、すべての両素値が前記選択された領域用の前記ラスタ処理装置の各々によって計算された後、データが前記出力手段によって出力されるように前記合成器を同期させる画像合成ネットワーク制御手段を有する請求項１記載の画像発生システム。１０．（ａ）プリミティブ・スクリーン・データを発生するプリミティブ処理手段と、（ｂ）前記プリミティブ処理手段に関連し、前記プリミティブ・スクリーン・データから画素値を計算する複数のラスタ処理装置であって、該ラスタ処理装置は選択されたスクリーン座標の集合に対応する増強メモリ装置を有する前記複数のラスタ処理装置と、を有する画像発生システムであって、（ｉ）前記増強メモリ装置は、前記選択されたスクリーン座標の各々に対して、画素値を計算し、画素計算値を供給する処理手段と、前記処理手段の各々に関連し、データを記憶する格納手段と、前記処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、を有し、（ii）前記増強メモリ装置は、更に、前記複数の図形プロセッサの異なる１つに関連する対応する増強メモリ装置から画素計算値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段によって受け取られた画素値を合成し、合成画素値を決定する合成器手段と、前記合成器手段に関連して作動し、前記合成画素値を出力する出力手段と、を有する、画像発生システム。１１．前記ラスタ処理装置の１つの前記合成器手段は、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する請求項１０記載の画像発生システム。１２．前記ラスタ処理装置の前記１つは、更に、（ｉ）画像化情報を記憶する外部メモリ手段を有し、（ii）ここで、前記増強メモリ装置は、更に、前記処理手段に関連して作動し、前記処理手段からのデータを記憶し、該処理手段にデータを供給するローカルバッファ手段と、データを入力し、前記ローカルバッファ手段から前記外部メモリ手段にデータを出力するポート手段と、を有する、請求項１１記載の画像発生システム。１３．前記ラスタ処理装置の前記１つが、前記外部メモリ手段に関連して作動し、ビデオ信号を形成するビデオ発生手段を更に有する、請求項１２記載の画像発生システム。１４．前記プリミティブ・スクリーン・データが、スクリーン座標のプリミティブを画定する数式の係数を有する、請求項１０記載の画像発生システム。１５．前記ラスタ処理装置が、前記図形プロセッサから前記プリミティブ・スクリーン・データを受け取ることにより前記プリミティブ・スクリーン・データをスーパーサンプリングし、受け取った各プリミティブ・スクリーン・データ用の調整されたスクリーン・データを前記増強メモリ装置に繰り返し供給する制御手段を更に有する、請求項１０記載の画像発生システム。１６．前記増強メモリ装置が、形式ｆ（ｘ，ｙ）の数式の係数を受け取る係数入力手段を更に有し、前記処理手段が、（ｉ）係数を受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記選択されたスクリーン座標の各々に対応し、前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う算術ロジックユニットと、を有する、請求項１０記載の画像発生システム。１７．スクリーン内の選択された領域に対するプリミティブ・スクリーン・データが前記複数のラスタ処理装置間に分配される請求項１０記載の画像発生システム。１８．（ａ）スクリーン内の選択された領域に対するプリミティブを受け取り、該プリミティブをスクリーン座標に変換し、プリミティブ・スクリーン・データを供給する複数の図形プロセッサと、（ｂ）前記図形プロセッサの各々に関連し、前記プリミティブ・スクリーン・データから画素値を計算するラスタ処理装置とを有する画像発生システムであって、該ラスタ処理装置が、前記図形プロセッサから前記プリミティブ・スクリーン・データを受け取り、該プリミティブ・スクリーン・データをコマンド情報に変換する画像発生制御手段と、各々が選択されたスクリーン座標の集合に対応している複数の増強メモリ装置と、を有し、（ｉ）前記増強メモリ装置の各々が、前記選択されたスクリーン座標の各々に対して、前記マンド情報を受け取り、画素値を計算し、画素計算値を供給する処理手段と、前記処理手段の各々に関連し、データを記憶する格納手段と、前記処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、を有し、（ii）前記増強メモリ装置の各々が、更に、前記複数の図形プロセッサの異なる１つに関連する前記増強メモリ装置の対応するものから画素計算値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段によって受け取られた画素値を合成し、合成画素値を決定する合成器手段と、前記合成器手段に関連して作動し、前記合成画素値を出力する出力手段と、を有し、前記ラスタ処理装置が、更に前記合成器手段の各々に関連して作動し、すべての画素値が前記選択された領域用に計算された後、データが前記出力手段によって出力されるように前記合成器を同期させる画像合成ネットワーク制御手段を有している、画像発生システム。１９．前記ラスタ処理装置の１つの前記合成器手段が、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する、請求項１８記載の画像発生システム。２０．前記ラスタ処理装置の前記１つが、更に、（ｉ）画像化情報を記憶する外部メモリ手段を有し、（ii）ここで、前記増強メモリ装置が、更に、前記処理手段に関連して作動し、前記処理手段からのデータを記憶し、該処理手段にデータを供給するローカルバッファ手段と、データを入力し、前記ローカルバッファ手段から前記外部メモリ手段にデータを出力するポート手段とを有する、請求項１９記載の画像発生システム。２１．前記ラスタ処理装置の前記１つが、前記外部メモリ手段に関連して作動し、ビデオ信号を形成するビデオ発生手段を更に有する、請求項２０記載の画像発生システム。２２．前記プリミティブ・スクリーン・データが、スクリーン座標にプリミティブを画定する数式の係数を有する、請求項１８記載の画像発生システム。２３．前記画像発生制御手段が、前記図形プロセッサから前記プリミティブ・スクリーン・データを受け取ることにより前記プリミティブ・スクリーン・データをスーパーサンプリングし、受け取った各プリミティブ・スクリーン・データ用の調整されたスクリーン・データを前記増強メモリ装置に繰り返し供給するスーパーサンプリング手段を更に有する、請求項１８記載の画像発生システム。２４．前記処理手段が、（ｉ）係数データを受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記選択されたスクリーン座標の各々に対応し、前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う算術ロジックユニットと、を有する、請求項１８記載の画像発生システム。２５．スクリーン内の選択された領域用のプリミティブデータが、複数の図形プロセッサ間に分配される、請求項１８記載の画像発生システム。２６．画像発生システムにおいてプリミティブ・スクリーン・データから画素値を計算するラスタ処理装置であって、各々が選択されたスクリーン座標の集合に対応している複数の増強メモリ装置を有し、（ｉ）前記増強メモリ装置の各々が、前記選択されたスクリーン座標の各々毎に、画素値を計算し、画素計算値を供給する処理手段と、前記処理手段の各々に関連し、データを記憶する格納手段と、前記処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、を有し、（ii）前記増強メモリ装置の各々が、更に、画素計算値を受け取る入力手段と、前記記憶された画素計算値と前記入力手段によって受け取られた画素値を合成し、合成画素値を決定する合成器手段と、前記合成器手段に関連し、前記合成画素値を出力する出力手段と、を有する、ラスタ処理装置。２７．前記合成器手段が、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する、請求項２６記載のラスタ処理装置。２８．前記ラスタ処理装置の前記１つが、更に、（ｉ）画像化情報を記憶する外部メモリ手段を有し、（ii）ここで、前記増強メモリ装置が、更に、前記処理手段に関連して作動し、前記処理手段からのデータを記憶し、該処理手段にデータを供給するローカルバッファ手段と、データを入力し、前記ローカルバッファ手段から前記外部メモリ手段にデータを出力するポート手段と、を有する、請求項２７記載のラスタ処理装置。２９．前記外部メモリ手段に関連して作動し、ビデオ信号を形成するビデオ発生手段を更に有する、請求項２８記載のラスタ処理装置。３０．前記プリミティブ・スクリーン・データがスクリーン座標のプリミティブを画定する数式の係数を有する、請求項２６記載のラスタ処理装置。３１．前記ラスタ処理装置が、受け取った各プリミティブ・スクリーン・データ用の調整されたスクリーン・データを前記増強メモリ装置に繰り返し供給することにより前記プリミティブ・スクリーン・データをスーパーサンプリングするスーパーサンプリング手段を更に有する、請求項２６記載のラスタ処理装置。３２．前記増強メモリ装置が、形式ｆ（ｘ，ｙ）の数式の係数を受け取る係数入力手段を更に有し、前記処理手段が、（ｉ）係数を受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記選択されたスクリーン座標の各々に対応し、前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う算術ロジックユニットと、を有する、請求項２６記載のラスタ処理装置。３３．前記プリミティブ・スクリーン・データが、スクリーン内の選択された領域に対するプリミティブ・スクリーン・データであり、更に、前記合成器手段に関連して作動し、すべての画素値が前記選択された領域用に計算された後、データが前記出力手段によって出力されるように前記合成器を同期させる画像合成ネットワーク制御手段を有する請求項２６記載のラスタ処理装置。３４．画像発生システムに使用される増強メモリチップであって、画素値を計算し、画素計算値を供給する複数の処理手段と、前記処理手段の各々に関連し、データを記憶する格納手段と、前記処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、画素計算値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段によって受け取られた両素値を合成し、合成画素値を決定する合成器手段と、前記合成器手段に関連し、前記合成画素値を出力する出力手段と、を有する増強メモリチップ。３５．前記前記合成器手段が、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する、請求項３４記載の増強メモリチップ。３６．前記処理手段の各々に関連して作動し、前記処理手段からのデータを記憶し、該処理手段にデータを供給するローカルバッファ手段と、前記ローカルバッファ手段にデータを入力し、前記ローカルバッファ手段からデータを出力するポート手段と、を有する請求項３５記載の増強メモリチップ。３７．前記合成器が、更に、前記受け取った画素値を前記出力手段に供給して出力する転送手段を有する、請求項３４記載の増強メモリチップ。３８．前記処理手段が、前記格納手段からデータを選択的に読み出したり、書き込む、請求項３４記載の増強メモリチップ。３９．前記処理手段が、前記合成器バッファ手段からデータを選択的に読み出したり、書き込む、請求項３４記載の増強メモリチップ。４０．前記処理手段が、前記ローカルバッファ手段からデータを選択的に読み出したり、書き込む、請求項３６記載の増強メモリチップ。４１．形式ｆ（ｘ，ｙ）の数式の係数を受け取る係数入力手段を更に有し、前記複数の処理手段が、（ｉ）係数を受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う複数の算術ロジックユニットとを有する、請求項３４記載の増強メモリチップ。４２．前記算術ロジックユニットに関連して作動し、マイクロ命令を受け取り、前記算術ロジックユニットの動作を制御するマイクロ命令入力手段を更に有する請求項３４記載の増強メモリチップ。４３．（ａ）プリミティブ・スクリーン・データを発生するプリミティブ処理手段と、（ｂ）前記プリミティブ処理手段に関連し、前記プリミティブ・スクリーン・データから画素値を計算する複数のラスタ処理装置であって、該ラスタ処理装置の各々が選択されたスクリーン座標の集合に対応する増強メモリ装置を有する前記複数のラスタ処理装置とを有する画像発生システムであって、（ｉ）前記増強メモリ装置が、前記選択されたスクリーン座標の各々に対して、画素値を計算し、画素計算値を供給する内部処理手段と、前記内部処理手段の各々に関連し、データを記憶する格納手段と、前記内部処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、を有し、（ii）前記増強メモリ装置が、更に、前記複数のラスタ処理装置の異なる１つから画素計算値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段によって受け取られた画素値を合成し、合成画素値を決定する合成器手段と、前記合成器手段に関連して作動し、前記合成画素値を出力する出力手段と、を有し、（ｃ）前記複数のラスタ処理装置の少なくとも１つが、前記増強メモリ装置に関連して作動し、画像化情報を記憶する外部メモリ手段を更に有する、画像発生システム。４４．前記外部メモリ手段を有する前記複数のラスタ処理装置の前記１つに関連する前記増強メモリ装置が、更に、前記内部処理手段に関連して作動し、前記内部処理手段からのデータを記憶し、該内部処理手段にデータを供給するローカルバッファ手段と、前記ローカルバッファ手段にデータを入力し、前記ローカルバッファ手段から前記外部メモリ手段にデータを出力するポート手段と、を有する、請求項４３記載の画像発生システム。４５．前記ラスタ処理装置の１つの前記合成器手段が、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する、請求項４３記載の画像発生システム。４６．前記ラスタ処理装置の前記１つが、前記外部メモリ手段に関連して作動し、ビデオ信号を形成するビデオ発生手段を更に有する、請求項４３記載の画像発生システム。４７．前記プリミティブ・スクリーン・データがスクリーン座標のプリミティブを画定する数式の係数を有する、請求項４３記載の画像発生システム。４８．前記ラスタ処理装置が、前記図形プロセッサから前記プリミティブ・スクリーン・データを受け取ることにより前記プリミティブ・スクリーン・データをスーパーサンプリングし、受け取った各プリミティブ・スクリーン・データ用の調整されたスクリーン・データを前記増強メモリ装置に繰り返し供給する制御手段を更に有する、請求項４３記載の画像発生システム。４９．前記増強メモリ装置が、形式ｆ（ｘ，ｙ）の数式の係数を受け取る係数入力手段を更に有し、前記処理手段が、（ｉ）係数を受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記選択されたスクリーン座標の各々に対応し、前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う算術ロジックユニットと、を有する、請求項４３記載の画像発生システム。５０．スクリーン内の選択された領域に対するプリミティブ・スクリーン・データが、前記複数のラスタ処理装置間に分配される、請求項４３記載の画像発生システム。５１．前記プリミティブ・スクリーン・データが、スクリーン内の選択された領域に対するプリミティブ・スクリーン・データであり、更に、前記合成器手段に関連して作動し、すべての画素値が前記選択された領域用に前記ラスタ処理装置の各々によって計算された後、データが前記出力手段によって出力されるように前記合成器を同期させる画像合成ネットワーク制御手段を有する請求項４３記載のラスタ処理装置。５２．前記プリミティブ処理手段が、プリミティブを受け取り、該プリミティブをスクリーン座標に変換し、プリミティブ・スクリーン・データを供給する複数の図形プロセッサを有する、請求項４３記載の画像発生システム。５３．（ａ）スクリーン内の選択された領域に対するプリミティブを受け取り、該プリミティブをスクリーン座標に変換し、プリミティブ・スクリーン・データを供給するとともに、画像化情報を供給する複数の図形プロセッサと、（ｂ）前記図形プロセッサの各々に関連し、前記プリミティブ・スクリーン・データから画素値を計算するラスタ処理装置と、を有する画像発生システムであって、該ラスタ処理装置が、前記図形プロセッサから前記プリミティブ・スクリーン・データを受け取り、該プリミティブ・スクリーン・データを増強メモリコマンド情報に変換する画像発生制御手段と、選択されたスクリーン座標の集合に対応している増強メモリ装置と、を有し、（ｉ）前記増強メモリ装置が、前記選択されたスクリーン座標の各々に対して、前記コマンド情報を受け取り、両素値を計算し、画素計算値を供給する内部処理手段と、前記内部処理手段の各々に関連し、データを記憶する格納手段と、前記内部処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、を有し、（ii）前記増強メモリ装置が、更に、前記複数の図形プロセッサの異なる１つに関連する前記増強メモリ装置の対応するものから画素計算値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段によって受け取られた画素値を合成し、合成画素値を決定する合成手段と、前記合成器手段に関連して作動し、前記合成画素値を出力する出力手段と、を有し、（ｃ）前記ラスタ処理装置の少なくとも１つが、更に、前記増強メモリ装置に関連して作動し、画像化情報を記憶する外部メモリ手段と、前記ラスタ処理装置の前記１つに関連する前記図形プロセッサから直接、画像化情報を前記外部メモリ手段に転送する手段と、を有する、画像発生システム。５４．前記外部メモリ手段を有する前記複数のラスタ処理装置の前記１つに関連する前記増強メモリ装置が、前記内部処理手段に関連して作動し、前記内部処理手段からのデータを記憶し、該内部処理手段にデータを供給するローカルバッファ手段と、前記ローカルバッファメモリにデータを入力し、前記ローカルバッファ手段から前記外部メモリ手段にデータを出力するポート手段と、を有する、請求項５３記載の画像発生システム。５５．前記転送手段が、更に前記外部メモリおよび前記増強メモリ装置からの画像化情報を前記ラスタ処理装置の１つに関連する前記図形プロセッサに選択的に転送する手段を有する、請求項５３記載の画像発生システム。５６．前記画像発生制御手段が、更に前記図形プロセッサから前記画像化情報を受け取り、該画像化情報を前記外部メモリに転送する手段を有する、請求項５３記載の画像発生システム。５７．前記ラスタ処理装置の前記１つが、更に前記外部メモリ手段に関連して作動し、ビデオ信号を形成するビデオ発生手段を有する、請求項５３記載の画像発生システム。

───────────────────────────────────────────────────── フロントページの続き (72)発明者モルナー，スティーヴン・エドワードアメリカ合衆国、27514 ノース・キャロライナ、チャペル・ヒル、ヒッコリー・ドライヴ 418 (72)発明者アイルズ，ジョン・ゴードンアメリカ合衆国、27516 ノース・キャロライナ、チャペル・ヒル、リトル・クリーク・ファーム・ロード 8605 【要約の続き】び画像データを記憶する付加メモリ装置を有するレンダラで構成されている。また、本画像発生システムに使用される増強メモリ装置およびラスタ処理装置も開示されている。

Claims

【特許請求の範囲】１．（ａ）プリミティブを受け取り、該プリミティブをスクリーン座標に変換し、プリミティブ・スクリーン・データを発生する複数の図形プロセッサと、（ｂ）前記図形プロセッサの各々に関連し、前記プリミティブ・スクリーン・データから画素値を計算するラスタ処理装置であって、選択されたスクリーン座標の集合に対応している増強メモリ装置を有しているラスタ処理装置と、を有する画像発生システムであって、（ｉ）前記増強メモリ装置は、前記選択されたスクリーン座標の各々に対して、画素値を計算し、画素計算値を供給する処理手段と、前記処理手段の各々に関連し、データを記憶する格納手段と、前記処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、を有し、（ii）前記増強メモリ装置は、更に、前記複数の図形プロセッサの異なる１つに関連する対応増強メモリ装置から画素値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段によって受け取られた画素値を合成し、画素合成値を決定する合成器手段と、前記合成器手段と関連して作動し、前記画素合成値を出力する出力手段と、を有する、画像発生システム。２．前記ラスタ処理装置の１つの前記合成器手段が、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する請求項１記載の画像発生システム。３．前記ラスタ処理装置の前記１つが、更に、（ｉ）画像化情報を記憶する外部メモリ手段を有し、（ii）ここで、前記増強メモリ装置は、更に、前記処理手段に関連して作動し、前記処理手段からのデータを記憶し、該処理手段にデータを供給するローカルバッファ手段と、前記ローカルバッファ手段にデータを入力し、前記ローカルバッファ手段から前記外部メモリ手段にデータを出力するポート手段と、を有する請求項２記載の画像発生システム。４．前記ラスタ処理装置の前記１つが、前記外部メモリ手段に関連して作動し、ビデオ信号を形成するビデオ発生手段を更に有する請求項３記載の画像発生システム。５．前記プリミティブ・スクリーン・データが、スクリーン座標におけるプリミティブを画定する数式の係数を有する請求項１記載の両像発生システム。６．前記ラスタ処理装置が、前記図形プロセッサから前記プリミティブ・スクリーン・データを受け取り、受け取った各プリミティブ・スクリーン・データ用の調整されたスクリーン・データを前記増強メモリ装置に繰り返し供給することにより前記プリミティブ・スクリーン・データをスーパーサンプリングする制御手段を更に有する請求項１記載の画像発生システム。７．前記増強メモリ装置が、形式ｆ（ｘ，ｙ）の数式の係数を受け取る係数入力手段を更に有し、前記処理手段が、（ｉ）係数を受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記選択されたスクリーン座標の各々に対応し、前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う算術ロジックユニットと、を有する、請求項１記載の画像発生システム。８．スクリーン内の選択された領域用のプリミティブデータが、複数の図形プロセッサ間に分配される請求項１記載の画像発生システム。９．前記プリミティブ・スクリーン・データが、スクリーン内の選択された領域用のプリミティブ・スクリーン・データを含んでおり、更に、前記合成器手段に関連して作動し、すべての画素値が前記選択された領域用の前記ラスタ処理装置の各々によって計算された後、データが前記出力手段によって出力されるように前記合成器を同期させる画像合成ネットワーク制御手段を有する請求項１記載の画像発生システム。１０．（ａ）プリミティブ・スクリーン・データを発生するプリミティブ処理手段と、（ｂ）前記プリミティブ処理手段に関連し、前記プリミティブ・スクリーン・データから画素値を計算する複数のラスタ処理装置であって、該ラスタ処理装置は選択されたスクリーン座標の集合に対応する増強メモリ装置を有する前記複数のラスタ処理装置と、を有する画像発生システムであって、（ｉ）前記増強メモリ装置は、前記選択されたスクリーン座標の各々に対して、画素値を計算し、画素計算値を供給する処理手段と、前記処理手段の各々に関連し、データを記憶する格納手段と、前記処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、を有し、（ii）前記増強メモリ装置は、更に、前記複数の図形プロセッサの異なる１つに関連する対応する増強メモリ装置から画素計算値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段によって受け取られた画素値を合成し、合成画素値を決定する合成器手段と、前記合成器手段に関連して作動し、前記合成画素値を出力する出力手段と、を有する、画像発生システム。１１．前記ラスタ処理装置の１つの前記合成器手段は、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する請求項１０記載の両像発生システム。１２．前記ラスタ処理装置の前記１つは、更に、（ｉ）画像化情報を記憶する外部メモリ手段を有し、（ii）ここで、前記増強メモリ装置は、更に、前記処理手段に関連して作動し、前記処理手段からのデータを記憶し、該処理手段にデータを供給するローカルバッファ手段と、データを入力し、前記ローカルバッファ手段から前記外部メモリ手段にデータを出力するポート手段と、を有する、請求項１１記載の画像発生システム。１３．前記ラスタ処理装置の前記１つが、前記外部メモリ手段に関連して作動し、ビデオ信号を形成するビデオ発生手段を更に有する、請求項１２記載の画像発生システム。１４．前記プリミティブ・スクリーン・データが、スクリーン座標のプリミティブを画定する数式の係数を有する、請求項１０記載の画像発生システム。１５．前記ラスタ処理装置が、前記図形プロセッサから前記プリミティブ・スクリーン・データを受け取ることにより前記プリミティブ・スクリーン・データをスーパーサンプリングし、受け取った各プリミティブ・スクリーン・データ用の調整されたスクリーン・データを前記増強メモリ装置に繰り返し供給する制御手段を更に有する、請求項１０記載の画像発生システム。１６．前記増強メモリ装置が、形式ｆ（ｘ，ｙ）の数式の係数を受け取る係数入力手段を更に有し、前記処理手段が、（ｉ）係数を受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記選択されたスクリーン座標の各々に対応し、前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う算術ロジックユニットと、を有する、請求項１０記載の画像発生システム。１７．スクリーン内の選択された領域に対するプリミティブ・スクリーン・データが前記複数のラスタ処理装置間に分配される請求項１０記載の画像発生システム。１８．（ａ）スクリーン内の選択された領域に対するプリミティブを受け取り、該プリミティブをスクリーン座標に変換し、プリミティブ・スクリーン・データを供給する複数の図形プロセッサと、（ｂ）前記図形プロセッサの各々に関連し、前記プリミティブ・スクリーン・データから画素値を計算するラスタ処理装置とを有する画像発生システムであって、該ラスタ処理装置が、前記図形プロセッサから前記プリミティブ・スクリーン・データを受け取り、該プリミティブ・スクリーン・データをコマンド情報に変換する画像発生制御手段と、各々が選択されたスクリーン座標の集合に対応している複数の増強メモリ装置と、を有し、（ｉ）前記増強メモリ装置の各々が、前記選択されたスクリーン座標の各々に対して、前記マンド情報を受け取り、画素値を計算し、画素計算値を供給する処理手段と、前記処理手段の各々に関連し、データを記憶する格納手段と、前記処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、を有し、（ii）前記増強メモリ装置の各々が、更に、前記複数の図形プロセッサの異なる１つに関連する前記増強メモリ装置の対応するものから画素計算値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段によって受け取られた画素値を合成し、合成画素値を決定する合成器手段と、前記合成器手段に関連して作動し、前記合成画素値を出力する出力手段と、を有し、前記ラスタ処理装置が、更に前記合成器手段の各々に関連して作動し、すべての画素値が前記選択された領域用に計算された後、データが前記出力手段によって出力されるように前記合成器を同期させる画像合成ネットワーク制御手段を有している、画像発生システム。１９．前記ラスタ処理装置の１つの前記合成器手段が、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する、請求項１８記載の画像発生システム。２０．前記ラスタ処理装置の前記１つが、更に、（ｉ）画像化情報を記憶する外部メモリ手段を有し、（ii）ここで、前記増強メモリ装置が、更に、前記処理手段に関連して作動し、前記処理手段からのデータを記憶し、該処理手段にデータを供給するローカルバッファ手段と、データを入力し、前記ローカルバッファ手段から前記外部メモリ手段にデータを出力するポート手段とを有する、請求項１９記載の画像発生システム。２１．前記ラスタ処理装置の前記１つが、前記外部メモリ手段に関連して作動し、ビデオ信号を形成するビデオ発生手段を更に有する、請求項２０記載の画像発生システム。２２．前記プリミティブ・スクリーン・データが、スクリーン座標にプリミティブを画定する数式の係数を有する、請求項１８記載の画像発生システム。２３．前記画像発生制御手段が、前記図形プロセッサから前記プリミティブ・スクリーン・データを受け取ることにより前記プリミティブ・スクリーン・データをスーパーサンプリングし、受け取った各プリミティブ・スクリーン・データ用の調整されたスクリーン・データを前記増強メモリ装置に繰り返し供給するスーパーサンプリング手段を更に有する、請求項１８記載の画像発生システム。２４．前記処理手段が、（ｉ）係数データを受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記選択されたスクリーン座標の各々に対応し、前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う算術ロジックユニットと、を有する、請求項１８記載の画像発生システム。２５．スクリーン内の選択された領域用のプリミティブデータが、複数の図形プロセッサ間に分配される、請求項１８記載の画像発生システム。２６．画像発生システムにおいてプリミティブ・スクリーン・データから画素値を計算するラスタ処理装置であって、各々が選択されたスクリーン座標の集合に対応している複数の増強メモリ装置を有し、（ｉ）前記増強メモリ装置の各々が、前記選択されたスクリーン座標の各々毎に、画素値を計算し、画素計算値を供給する処理手段と、前記処理手段の各々に関連し、データを記憶する格納手段と、前記処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、を有し、（ii）前記増強メモリ装置の各々が、更に、画素計算値を受け取る入力手段と、前記記憶された画素計算値と前記入力手段によって受け取られた画素値を合成し、合成画素値を決定する合成器手段と、前記合成器手段に関連し、前記合成画素値を出力する出力手段と、を有する、ラスタ処理装置。２７．前記合成器手段が、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する、請求項２６記載のラスタ処理装置。２８．前記ラスタ処理装置の前記１つが、更に、（ｉ）画像化情報を記憶する外部メモリ手段を有し、（ii）ここで、前記増強メモリ装置が、更に、前記処理手段に関連して作動し、前記処理手段からのデータを記憶し、該処理手段にデータを供給するローカルバッファ手段と、データを入力し、前記ローカルバッファ手段から前記外部メモリ手段にテータを出力するポート手段と、を有する、請求項２７記載のラスタ処理装置。２９．前記外部メモリ手段に関連して作動し、ビデオ信号を形成するビデオ発生手段を更に有する、請求項２８記載のラスタ処理装置。３０．前記プリミティブ・スクリーン・データがスクリーン座標のプリミティブを画定する数式の係数を有する、請求項２６記載のラスタ処理装置。３１．前記ラスタ処理装置が、受け取った各プリミティブ・スクリーン・データ用の調整されたスクリーン・データを前記増強メモリ装置に繰り返し供給することにより前記プリミティブ・スクリーン・データをスーパーサンプリングするスーパーサンプリング手段を更に有する、請求項２６記載のラスタ処理装置。３２．前記増強メモリ装置が、形式ｆ（ｘ，ｙ）の数式の係数を受け取る係数入力手段を更に有し、前記処理手段が、（ｉ）係数を受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記選択されたスクリーン座標の各々に対応し、前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う算術ロジックユニットと、を有する、請求項２６記載のラスタ処理装置。３３．前記プリミティブ・スクリーン・データが、スクリーン内の選択された領域に対するプリミティブ・スクリーン・データであり、更に、前記合成器手段に関連して作動し、すべての画素値が前記選択された領域用に計算された後、データが前記出力手段によって出力されるように前記合成器を同期させる画像合成ネットワーク制御手段を有する請求項２６記載のラスタ処理装置。３４．画像発生システムに使用される増強メモリチップであって、画素値を計算し、画素計算値を供給する複数の処理手段と、前記処理手段の各々に関連し、データを記憶する格納手段と、前記処理手段の各々に関連し、前記画素計算値を記憶する合成器バッファと、画素計算値を受け取る入力手段と、前記記憶された画素計算値および前記入力手段によって受け取られた画素値を合成し、合成画素値を決定する合成器手段と、前記合成器手段に関連し、前記合成画素値を出力する出力手段と、を有する増強メモリチップ。３５．前記前記合成器手段が、更に、前記処理手段によって使用されるように前記入力手段から受け取った画素値を記憶するローディング手段を有する、請求項３４記載の増強メモリチップ。３６．前記処理手段の各々に関連して作動し、前記処理手段からのデータを記憶し、該処理手段にデータを供給するローカルバッファ手段と、前記ローカルバッファ手段にデータを入力し、前記ローカルバッファ手段からデータを出力するポート手段と、を有する請求項３５記載の増強メモリチップ。３７．前記合成器が、更に、前記受け取った画素値を前記出力手段に供給して出力する転送手段を有する、請求項３４記載の増強メモリチップ。３８．前記処理手段が、前記格納手段からデータを読み出したり、書き込むことができる、請求項３４記載の増強メモリチップ。３９．前記処理手段が、前記合成器バッファ手段からデータを読み出したり、書き込むことができる、請求項３４記載の増強メモリチップ。４０．前記処理手段が、前記ローカルバッファ手段からデータを読み出したり、書き込むことができる、請求項３６記載の増強メモリチップ。４１．形式ｆ（ｘ，ｙ）の数式の係数を受け取る係数入力手段を更に有し、前記複数の処理手段が、（ｉ）係数を受け取り、数式ｆ（ｘ，ｙ）を評価する結果を出力する数式評価器と、（ii）前記数式評価器の結果を受け取り、前記結果に対して算術演算およびロジカル演算を行う複数の算術ロジックユニットとを有する、請求項３４記載の増強メモリチップ。４２．前記算術ロジックユニットに関連して作動し、マイクロ命令を受け取り、前記算術ロジックユニットの動作を制御するマイクロ命令入力手段を更に有する請求項３４記載の増強メモリチップ。