JPH08500480A - 制御回路 - Google Patents

Abstract

(57)【要約】 制御ロジック（２）と、電源電圧Ｖｓと基準電位GNDの間に接続されているフル・ブリッジ（３）を搭載している。差動回路（１）は第１ヒステリシス・コンパレーター（HC1）と第２ヒステリシス・コンパレーター(HC2）を搭載している。２つのヒステリシス・コンパレーター（HC1,HC2）の２つのコンパレーター入力（HC1-,HC1+,HC2-,HC2+）は、制御回路の２つの入カターミナル（IN1,IN2）の１つに各々接続され、且っ各々他のコンパレーター（HC1,HC2）のコンパレーター入力に十字状に接続されている。各々コンパレーター（HC1,HC2）の反転入力は各々他のコンパレーターの非反転入力に接続されている。

Description

【発明の詳細な説明】 制御回路 技術分野 発明は、請求項１の一般的な文章に従う、特に位置設定に於ける直流モーター 制御のための制御回路に関する。 背景技術 このような制御回路はSimens Components 27（1989）と題する刊行物，No.279 -82頁から周知のことである。 直流モーターを搭載する位置設定システムは、機械的に変動する、例えば直線 運動または回転運動を、調整可能な電圧を用いて規定の状態に保持するために頻 繁に用いられている。 図９は従来技術に従う直流モーターを搭載する位置設定システムの制御回路を 示す。制御される直流モーターは第１演算増幅器OP1の出力と第２演算増幅器OP2 の出力の間に接続されている。第１電圧分割器抵抗Ｒ１と第２電圧分割器抵抗Ｒ ２と第３電圧分割器Ｒ３から構成される電圧分割器は、電源電圧Ｖｓと基準電位 GNDの間に接続されている。第１演算増幅器OP1の反転入力は、第２電圧分割器抵 抗Ｒ２と第３電圧分割器抵抗Ｒ３の間の接続ノードに接続されている。第２演算 増幅器の非反転入力は、第１電圧分割器Ｒ１と第２電圧分割器Ｒ２の間の接続ノ ードに接続されている。第１演算増幅器OP1の非反転入力は第２演算増幅器OP2の 反転入力に接続されている。２つの後者の入力は入力電圧ＶINにに依って送られ る。２つの演算増幅器の出力の間に直流モーターが接続されている。そこに、モ ーターの回転位置の実際の値を検出するポテンショメーターＲＦが機械的に結合 されている。この実際の値は、帰還抵抗ＲRを介して演算増幅器OP1の入力に送り 返される。この入力は、更に、抵抗ＲINを経由して既値のポテンショメーターＲ Ｃのタップに接続されている。 図10は図９に示す周知の回路の転送機能を示す。横座標に入力電圧ＶINがプロ ットで描かれていて、差動出力電圧ＶOUTが座標上にプロットで描かれている。 入力電圧ＶINがＶ１より低い時に、差動出力電圧ＶOUTはマイナスになり、その 大きさに於いて電源電圧ＶＳに事実上対応している。モーターは、従って、第１ 方向に、例えば右回転する。入力電圧ＶINが抵抗Ｒ２とＲ３の間の接続位置の電 位に対応するスレショルド値Ｖ１を越えるまで連続して上昇する時に、差動出力 電圧ＶOUTはゼロ・ボルトの値に変わる。モーターは停止する。更に入力電圧が 上昇して、抵抗Ｒ１とＲ２の間の接続位置の電位に対応．するスレショルド値Ｖ ２を越える時に、差動出力電圧ＶOUTは、電源電圧ＶＳの大きさに事実上対応す るプラスの値に上昇する。モーターは、第２方向に回転する、すなわち、例えば 左回転になる。 図９に図示されている回路の問題は、それが、直線的な状態をスレショルド値 Ｖ１とＶ２の範囲で示すので、具体的な製作時に出力補償回路（ブーケロット部 材）を要求することにある。そのうえ、この回路は、特にＶINがモーター停止後 にスレショルドＶ１とＶ２の１つに近づく時に、入力電圧に重ねられた干渉電圧 に敏感に反応する。 ヒステリシスを切替スレショルドＶ１とＶ２に於いて包合し且つ更に差動信号 も処理するように適応される制御回路を搭載することが望まれる。 このような位置設定制御に適した制御回路は、例えば直流モーターを用いて、 図11に図される転送特性を備えている。この図に従って、３つの異なる始動条件 、すなわち、例えば左回転を導くプラス出力電圧と、モーターが短絡されるので 停止条件を意味する出力電圧ゼロと、右側回転を特定の事例で導くマイナス出力 電圧がある。入力電圧は位置設定システムの公称と実際の電圧になる。入力電圧 差ＶdINは、これらの電圧間の差を表している。 制御回路の機能と位置設定システムの干渉に対する抵抗力が、図11に描かれて いる転送特性の形態から説明される。マイナス入力電圧差 ＶdIN＜Ｖdr-の場合 、マイナス電圧が、モータに供給され、モータは右で回転する。そこで入力電圧 差は上昇される。スレショルドＶdp-に達する時に、コンパレーター回路の出力 電圧はゼロになり、モーターは達せられた位置で停止する。位置設定精度は、公 称と実際の電圧の間に生じた差Ｖdpにより決定される。 Ｖdp-＜＝Ｖdp＜＝Ｖdp+ 停止条件に達すると、モーターは、ＶdINがスレショルド値Ｖdn-またはＶdn+ の１つを越えない限り減速される状態を保つ。一方でスレショルドＶdn- とＶdp-と他方でスレショルドＶdn+とＶdp+（ヒステリシス）間の距離は、干渉 に対する位置設定システムの抵抗力を決定する。実際または公称入力電圧に重ね られる、ＶdN〈=ＶdN+ - Ｖdp+までの振幅をもつ干渉電圧は、ＶdINのプラス部 分が考慮される時に達せられるモーター位置に影響を及ぼさずに処理できる。オ フセットとヒステリシスに関する状態がマイナス部分とプラス部分で同じである と想定される時に、同じことがマイナス部分に適用される。 従って、発明の目的は、図11に従う希望された転送状態を示しながら、廉価な 方式で統合できる、主要請求項の一般的な文章に従う制御回路を使用可能にする ことにある。 この目的は、請求項１に記載されている特徴に依って達成され、なおかつ、従 属請求項に従う優れた方式に於いて改善される。 発明の開示 発明に従う回路は大きな共通するモード領域を有するアナログ差動入力を搭載 している。希望された転送特性を実現するために必要な入力オフセット電圧は、 ヒステリシス・コンパレーターの差動入力段階の内部で生成される。図11に従う 希望された転送特性は、コンパレーター入力の配線と回路部品の転送機能の適応 に依って実現される。 発明から得られる長所は、それらが、電磁干渉フィールドの影響を受ける環境 、例えば自動車でも採用できると考えられる、特に位置設定システムの直流モー ター制御に対して、制御回路を使用可能にすることにある。そのうえ、制御回路 は、特に位置設定システムに於ける直流モーター制御のために、僅かの構成部品 を用いて、特に集積回路（IC）の形態でも実現できる状態で使用可能にする。 更なる長所と改善も実施例から可能になる。 発明の好ましい実施例はヒステリシス・コンパレーターを使用し、そこでは、 ヒステリシスとオフセットの両方の値は任意の問題を導かずに調整できて、非常 に僅かの構成部品しか要求しないので、モノリシック集積の場合にチップ面積を 小さくすることができる。 参考文献Simens Components 27（1989），No.2，79〜82頁は、交差する電流が ない電気モーターのためのフル・ブリッジ電源に適した集積ドライバー回路を提 案していて、そこでは、各々ハーフ・ブリッジは其れ自体の制御入力を介してデ ジタル的に制御され、別の制御ブランチが各々制御入力から各々関連するハーフ ・ブリッジに延長していて、各々制御入力は其れ自体のヒステリシス要素に依っ てブリッジ回路のためのデジタル制御信号を明確に生成するためにシュミット・ トリガーの形態で準じることになる。しかし、ヒステリシス要素は異なる回路を 構成しない。これは、できるだけ明確な切替状態を、干渉の影響を受けるデジタ ル入力信号の場合でも達成するために、２つの制御信号入力の各々１つに対して １つの入力シュミット・トリガーが、制御入力側に与えられることを意味してい る。２つの制御信号入力は、直流モーターをドライブするフル・ブリッジ回路の 、各々、片方と他方のブリッジ・ブランチの制御のために制御信号を別々に送る ように作動し、本発明の制御回路に不可欠な要素であるが、関係する差動回路動 作はない。 刊行物EPE 記録（EPE Proceedings）1991,Vol.3,3-562 〜 3-567 頁から周 知の、４象限のためにクロック計時されるモーター制御の制御回路では、各々コ ンパレーターは、それに関連する其れ自体の別の基準電源を備えている。基準電 圧は、希望された４象限の状態が得られるように定められる。オフセッ卜は、４ つのコンパレーターの各々に対して外部から其の関連する基準電玄を介して予め 設定される。これらのコンパレーターのヒステリシスが、クロック計時された電 流制御が行われる電流ストロークを決定する。 図面の簡単成説明 ここで発明は幾つかの実施例を用いて説明される。図面に於いて、 図１は発明に係る制御回路の一般的な実施例の回路図を示し、 図２は発明に係る第１実施例（図２Ａ）と第２実施例（図２Ｂ）に関連する転 送機能を示し、 図３は図１に示す発明の制御回路の第１実施例の基本回路図を示し、 図４は図１に示す発明の制御回路の第２実施例の制御ロジックとフル・ブリッ ジの基本回路図を示し、 図５は発明に係る制御回路の第１応用例の回路図を示し、 図６は発明に係る制御回路の第２応用例の回路図を示し、 図７は図１と図４のヒステリシス・コンパレーターの各々１つの基本構造の実 施例を図示する回路図を示し、 図８は図７に示されているヒステリシス・コンパレーターの詳細な回路図を示 し、 図９は従来技術による直流モーターを搭載する位置設定システムを示し、 図10は図９に示す既知の回路の転送機能を示し、 図11は既知のタイプの転送機能をヒステリシスの状態と共に示す。 発明を実施するための最良の形態 図11は、発明の基本となる、基本的に既知の転送機能の略図をヒステリシスの 状態と共に示す。縦座標上に、制御回路の出力電圧ＶOUT1とＶOUT2の差ＶMが、 横座標上にプロットで描かれている制御回路の入力電圧IN1とIN2の差ＶdINの関 数としてプロットで描かれている。差動電圧 ＶdIN＝０Vの値で、出力電圧の差 ＶMは ＶM＝０Vになる。差動電圧ＶdINがゼロ・ボルトから始まって徐々に上昇 される時に、予め設定された値 ＶdIN＝Ｖdn+の出力電圧の差ＶMは、ＶM＝０V からプラス電圧レベルＶ+に上昇する。差動電圧ＶdINは再び徐々に減少される時 に、出力電圧の差ＶMは、ＶdlN＝Ｖdp+の値で、ＶM＝V+からゼロ・ボルトにジャ ンプする。差動電圧ＶdINがゼロ・ボルトから始まって徐々に減少される時に、 出力電圧の差ＶMは、値ＶdIN=Ｖdn-で、ＶM=０Vからマイナス電圧レベルＶ-にジ ャンプする。差動電圧ＶdINが再び徐々に上昇されると、出力電圧の差ＶMは、予 め設定された値ＶdIN=Ｖdp-で、ＶM=Ｖ-からゼロ・ボルトにジャンプする。 次に、前述の転送機能を搭載する制御回路の機能を位置設定システムに於いて 説明する。マイナス差動電圧ＶdlNに於いて、ＶdIN＜Ｖdn-の場合に、モーター は、従って、マイナス電圧に依って作動されて、例えば、右側に向けて回転する 。その場合、差動電圧ＶdINが上昇する。スレショルドＶdp-に達すると、出力電 圧はゼロになり、モーターは到達し位置で停止する。この条件は、差動電圧ＶdI Nがスレショルド値Ｖdn-またはＶdn+の１つに達するまで維持される。一方でス レショルドＶdn-とＶdp-および他方でＶdn+とＶdp+の間の距離（ヒステリシス） は干渉に対するシステムの抵抗力を決定する。入力電圧に重ねられ 且つＶdN＜Ｖdn+-Ｖdp+の振幅を有する干渉電圧ＶdNは、モーター位置に影響を 及ぼさずに処理できる。同じことが、ＶdIN-のマイナス部に相応する状態でも適 用される。 差動電圧ＶdINに対する値Ｖｄp-とＶdp+間の電圧間隔に対して、制御される直 流モーターはアフター・ランニングを小さくするために短絡される。 図１は、発明係る、差動回路１と制御ロジック２とフル・ブリッジ３を搭載す る、制御回路100の一般的な実施例の回路図を示す。制御回路100の第１アナログ 入力IN1は、差動回路１の第１ヒステリシス・コンパレーターHC1の第１差動入力 HC1-だけでなく、第２ヒステリシス・コンパレーターHC2の第２差動入力HC2+に 直接接続されている。制御回路100の第２アナログ入力IN2は、第１ヒステリシス ・コンパレーターHC1の第２差動入力HC1+だけでなく、第２ヒステリシス・コン パレーターHC2の第１差動入力HC2-に直接接続されている。第１入力LDI1と第２ 入力LDI2と第１出力LD01と第２出力LD02と第３出力LD03と第４出力LD04を搭載す る制御ロジック２は、電源電圧とＶｓと基準電位GNDの間に接続されていて、な おかつ、各々１つの制御入力を介して制御できる第１と第２の切替手段SW11とSW 12を備えた第１ハーフ・ブリッジだけでなく、各々１つの制御入力を介して制御 できる第３と第４の切替手段SW21とSW22を備えた第２ハーフ・ブリッジから構成 する、フル・ブリッジ４の前に位置していて、第１ヒステリシス・コンパレータ ーHC1の出力HC10は制御ロジック２の第１ロジック入力LDI1に直接接続されてい る。対応する状態で、第２ヒステリシス・コンパレーターHC2の出力HC20は制御 ロジック２の第２ロジック入力LDI2に直接接続されている。更に、制御ロジック ２の第１と第２と第３と第４の出力LDO1,LDO2,LDO3,LDO4は、各々、前述の第１ と第２と第３と第４の切替手段SW11,SW12,SW21,SW22に各々接続されている。 第１制御回路出力OUT1は第１ハーフ・ブリッジSW11とSW12のブリッジ・タップ に接続され、第２制御回路出力OUT2は第２ハーフ・ブリッジSW21とSW22のブリッ ジ・タップに接続されている。制御可能切替手段SW11,SW12,SW21,SW22の各々は 、関連する制御入力が第１または第２電位であるかどうかに基づいて、導通また はブロック切替状態に制御される其の切替パスを有するように適応され る。 コンパレーター回路１は、２つのヒステリシス・コンパレーターHC1とHC2の各 々のヒステリシス切替状態だけでなく其の協同作用に基づく差動転送機能に相応 するように設計できる。図2Aと2Bは、このような転送機能の２つの異なる例を図 示している。ヒステリシス・コンパレーターHC1の転送機能は実線で各々図示さ れているが、ヒステリシス・コンパレーターHC2の転送機能は破線で各々図示さ れている。図は、入力電圧ＶdINの関数として、各々、ヒステリシス・コンパレ ーターHC1の出力電圧ＶHC10とヒステリシス・コンパレーターHC2の出力電圧ＶHC 20を各々示している。 図2Aと2Bに従う異なる転送機能は、コンパレーター回路１の入力側の接続シス テムが図１に描かれている接続システムに関して変更される時に生成する。図2A は、図１に示すコンパレーター回路１の転送機能を示す。２つの入力が２つのヒ ステリシス・コンパレーターHC1とHC2で交換されると、図2Bに示す転送機能が生 成する。 異なる状態で設計されたコンパレーター回路１の異なる転送特性は、異なる作 用を示す制御ロジック２とフル・ブリッジ３から構成する出力回路の実施例を生 じる。図2Aと図2Bは各々関連する転送機能を備えていて、各々図2Aと図2Bに示さ れる転送機能の各々１つに関連する、この出力回路の転送方式を示すので、出力 ターミナルOUT1とOUT2に接続されているモーターは同じ状態を全ての実施例に於 いて示す。種々の転送機能テーブルに用いられている記号は下記の意味を備えて いる。 １： 第１電位または電流条件 ０： 第２電位または電流条件 TS： ３状態条件（高インピーダンス出力） −： 第１方向へのモーター回転 ＋： 第２方向へのモーター回転 図３は、図2Aに示す転送方式を実現する、図１に示す発明の制御回路の第１実 施例の詳細な回路図を示す。ヒステリシス・コンパレーターHC1とHC2の接続は図 １で既に示された構成に対応していて、前述の引例がこれらの説明にも加えら れている。制御可能切替手段SW11,SW12,SW21,SW22の集合構造として図１に示さ れているフル・ブリッジ３だけでなく関連する制御ロジック２が、図４に示され ている回路設計に関して好まれる実施例で実現される。図１の第１と第２と第３ と第４の制御可能切替手段SW11,SW12,SW21,SW22に対応して、各々、第１と第２ と第３と第４のnpn切替トランジスターT2,T4,T6,T8があり、トランジスターの形 態で実現される各々切替手段の切替パスは各々トランジスターのコレクター・エ ミッタ・パスとして各々設計されている。関連するベースは、各々トランジスタ ーの制御入力として作動する。制御ロジック２は、第１pnpマルチコレクター・ トランジスターT1と第２pnpマルチコレクター・トランジスターT5だけでなく、 第１npn補助トランジスターT3と第２npn補助トランジスターT7に依って実現され る。第１npn補助トランジスターT3のコレクター・エミッタ・パスは第２切替ト ランジスターT4のベース・エミッタ・パスと並列に接続されている。第２npn補 助トランジスターT7のコレクター・エミッタ・パスは第４切替トランジスターT8 のベース・エミッタ・パスと並列に接続されている。第１切替トランジスターT2 のベースは第１マルチコレクター・トランジスターT1の第１コレクターに接続さ れている。第１マルチコレクター・トランジスターT1の第２コレクターは、第１ 補助トランジスターT3に接続されている。第４切替トランジスターT8のベースは 第１マルチコレクター・トランジスターT1の第３コレクターに接続されている。 対応する状態で、第３切替トランジスターT6のベースは第２マルチコレクター・ トランジスターT5の第１コレクターに接続されている。第２マルチコレクター・ トランジスターT5の第２コレクターは第２補助トランジスターT7のベースに接続 されている。第２切替トランジスターT4のベースは第２マルチコレクター・トラ ンジスターT5の第３コレクターに接続されている。 関連する転送機能テーブルが図2Aの下に示されている。 図３に図示されている回路は、後述される実施例のように、原理的に電界効果 トランジスターから構成することもできる。 図４は、図2Bに関連する転送機能テーブルの転送方式を実現する、図１に発明 の制御回路の第２実施例の制御ロジック２とフル・ブリッジ３の詳細な回路図を 示す。ヒステリシス・コンパレーターHC1とHC2の接続は図１で既に示された構 成に対応していて、前述の引例がこれらの説明にも加えられている。制御可能切 替手段SW11,SW12,SW21,SW22の集合構造として図１に示されているフル・ブリッ ジだけでなく関連する制御ロジック２が、図４に示されている回路設計に関して 好ましい実施例で実現される。図１の第１と第２と第３と第４の制御可能切替手 段SW11,SW12,SW21,SW22に対応して、各々、第１と第２と第３と第４のnpn切替ト ランジスターT2,T4,T6,T8があり、トランジスターの形態で実現される各々切替 手段の切替パスは各々トランジスターのコレクター・エミッタ・パスとして各々 設計されている。関連するベースは各々トランジスターの制御入力として作動す る。制御ロジック２は、第１pnpマルチコレクター・トランジスターT1と第２pnp マルチコレクター・トランジスターT5と第１npn補助トランジスターT3と第２npn 補助トランジスターT7と第３npn補助トランジスターT9と第４npn補助トランジス ターT10と第５npn補助トランジスターT11に依って実現される。第１npn補助トラ ンジスターT3のコレクター・エミッタ・パスは第２切替トランジスターT4のベー ス・エミッタ・パスと並列に接続されている。第２npn補助トランジスターT7の コレクター・エミッタ・パスは第４切替トランジスターT8のベース・エミッタ・ パスと並列に接続されている。第１切替トランジスターT2のベースは第１マルチ コレクター・トランジスタ−T1の第１コレクターに接続されている。第３切替ト ランジスターT6のベースは第２マルチコレクター・トランジスターT5の第１コレ クターに接続されている。第２切替トランジスターT4のベースは第４npn補助ト ランジスターT10のエミッタに接続されている。第４切替トランジスターT8のベ ースは第３npn補助トランジスターT9のエミッタに接続されている。第１マルチ コレクター・トランジスターT1の第２コレクター・ターミナルだけでなく其のベ ースは第３npn補助トランジスターT9のコレクターに接続されている。対応する 状態で、第２マルチコレクター・トランジスターT5の第１コレクター・ターミナ ルだけでなくベース・ターミナルが第４npn補助トランジスターT10のコレクター に接続されている。第１npn補助トランジスターT3のベースは第６npn補助トラン ジスターT12のエミッタに接続されている。テーブル２は、発明に従う制御回路 の第２実施例の制御ロジック２の真理表を示す。 図５は、図１に示されている発明に従う制御回路の一般的な実施例の第１応用 例の回路図を示す。制御回路100の第１アナログ入力INIは第１前置抵抗ＲIN-を 経由して第１ポテンショメーターＲＣのスライド接触部に接続され、その末端タ ーミナルは各々第２前置抵抗ＲC1と第３前置抵抗ＲC2を介して各々電源BATと基 準電位GNDに接続されている。更に、電源BATの電源電圧ＶBATは制御回路100に通 常の方式でターミナルVSを経由して送られる。最終的に、制御回路は基準電位に ターミナルGNDを介して接続される。制御される直流モーターＭは電源電圧ＶBAT と基準電位GNDの間に接続されている第２ポテンショメーターＲFに機械的に結合 されるので、第２ポテンショメーターＲFのスライド接触部の予め設定された位 置は、位置設定されるシステムの各々機械的に駆動する条件に対応することにな る。第２ポテンショメーターＲFのスライド接触タップは、第２制御回路入力IN2 に第４前置抵抗ＲIN+を経由して接続されている。 図６は、図１に示す発明の制御回路の実施例の第２応用例の回路図を示す。 制御回路１の第１アナログ入力IN1は、第１前置抵抗ＲIN-を経由して、電源電 圧ＶBATと基準電位GNDの間に接続されている電圧分割器Ｒ３とＲ４の中心タツプ に接続されている。制御回路１の第２アナログ入力IN2は第５前置抵抗ＲINCを経 由して第１ポテンショメーターＲCのスライド接触部に接続され、その末端ター ミナルは各々第２前置抵抗ＲC1と第３前置抵抗ＲC2を介して各々電源BATと基準 電位GNDに再び接続されている。更に、電源BATの電源電圧ＶBATは制御回路１に 通常の方式でターミナルVSを経由して送られる。最終的に、制御回路は基準電位 にターミナルGNDを介して接続される。制御される直流モーターＭは電源電圧ＶB ATと基準電位GNDの間に接続されている第２ポテンショメーターＲFに機械的に結 合されるので、第２ポテンショメーターＲFのスライド接触部の予め設定された 位置は、位置設定されるシステムの各々機械的に駆動する条件に対応することに なる。第２ポテンショメーターＲFのスライド接触タップは、第２制御回路入力I N2に第４前置抵抗ＲINFを経由して接続されている。 図７は、各々ヒステリシス・コンパレーターHC1とHC2の基本構成の実施例を、 各々図１に示している回路図を示す。図７に図示されている回路は、電流ミラー 出力信号をコンパレーター出力HOUTに結合するために且つ電流ミラー切替動作を 制御するために制御可能電流ミラーCMと結合解除トランジスターＴ105を搭載し ている、非対称エミッタ結合差動増幅器（差動入力段）IbとＲ101とＴ101とＴ10 2から構成している。 電流ミラーCMの電流比率ｋは２つの値ｋ０とｋ１の間で切り替えることができ る。入力切替スレショルド・ヒステリシスは、差動入力段階の電流ミラーCMの電 流比率を、この段階の最初の段階に相応して切り替えることに依って達成される 。入力切替スレショルド・ヒステリシスの大きさは、バイアス電流（Ｉｂ）の値 と電流ミラーCMの２つの電流比率ｋ０とｋ１の差から決定される。 入力差動オフセット電圧は、抵抗Ｒ101を用いてトランジスターＴ101とＴ102 の非対称エミッタ負帰還に依って到達される。この非対称負帰還に依って、バイ アス電流と電流比率ｋ０の関数になり且つ抵抗Ｒ101の電圧降下に依って入力差 動オフセット電圧が生じる。 図８は、図７に示されている各々ヒステリシス・コンパレーターHC1とHC2の実 施例を、その基本形態で示している。図８に示されている回路は、非対称エミッ タ結合差動増幅器ＩｂとＲ101とＴ101とＴ102から構成していて、制御可能電流 ミラーＴ103とＴ104とＴ106と、電流ミラー切替動作の制御に作用する結合解除 トランジスターＴ105だけでなく、電流ミラー出力トランジスターＴ107を搭載し ている。 図７に示されている実施例に於いて、結合解除トランジスターＴ105は、回路 が対応する状態で設計される時に省略されることもできる。この場合、電流ミラ ー切替機能は出力信号HCOUTの影響を直接受ける。 図８に示されている制御可能電流ミラーCMは、マルチエミッタ・トランジスタ ーとして構成される第１npn電流ミラー・トランジスターＴ103と第２npn電流ミ ラー・トランジスターＴ104を搭載している。第１電流ミラー・トランジスター Ｔ103のコレクターとベースは互いに短絡されている。第１電流ミラー・トラン ジスターＴ103のエミッタだけでなく第２電流ミラー・トランジスターＴ104の第 １エミッタも、基準電位GNDに印加されている。第２電流ミラー・トランジスタ ーＴ104の第２エミッタは、第３npｎ電流ミラー・トランジスターＴ106のコレク ターに接続されている。第３電流ミラー・トランジスタ−Ｔ106 のエミッタは基準電位GNDに印加されている。電流ミラー制御トランジスターＴ1 05のコレクターは出力段前置抵抗Ｒ103を経由して電流ミラー出力トランジスタ ーＴ107のベースに且つ切替前置抵抗Ｒ102を経由して第３電流ミラー・トランジ スターＴ106のベースに接続されている。電流ミラー制御トランジスターＴ105の ベースは第２電流ミラー・トランジスターＴ104のコレクターに接続されている が、そのエミッタはグラウンド電位GNDに印加されている。 回路設計の理由から、抵抗がトランジスターＴ101のエミッタパスに接続され る場合もある。この場合、２つのエミッタ抵抗の差は、入力差動オフセット電圧 と入力切替スレショルド・ヒステリシスに相応して決定できる。 この実施例の機能は、ヒステリシス・コンパレーターHC1とHC2の各々１つが第 １作動状態（電流比率ｋ０）と第２作動状態（電流比率ｋ１）を有する切替可能 電流ミラー段CMを搭載していて、電流ミラー段CMは其の作動状態をヒステリシス ・コンパレーターHC1とHC2の出力信号に相応して変更する事実と、電流ミラー段 CMがマルチエミッタ・トランジスターＴ104を搭載していて、マルチエミッタ・ トランジスターＴ104の第２エミッタ・ターミナルはトランジスターＴ106の出力 信号に相応してグラウンドに接続されている事実に基づいている。 切替スレショルドのオフセットは、電流源Ｉｂに対して選択された寸法と、電 流ミラーCMの電流比率ｋ０と、抵抗Ｒ101から決定される。また、ヒステリシス は、バイアス電流（Ｉｂ）、電流ミラーCMの２つの電流比率（ｋ０とｋ１）の電 流の差と、抵抗Ｒ101から決定される。電流ミラー電流比率はトランジスターＴ1 03とＴ104のエミッタのエミッタ面積に対応する寸法を選択して固定される。 前述の実施例のコンパレーター回路は、バイアス電流Ｉｂと、同時にオフセッ ト（Ｖdp-とＶdp+）とヒステリシス（Ｖdn- - Vdp-とＶdn+ - Vdp+ ）の変更に 依って、調整できる可能性を与える。特に位置設定システムのアプリケーション の場合、この特徴は、電源電圧の関数として制御システムのノイズ抑制範囲と位 置設定範囲の両方を実現する、従って、電源電圧の影響を受けない位置設定精度 を実現できる可能性を提供する。電源電圧の上昇とともに、ノイズ抑制範囲は従 って干渉電圧と同様に広げられ、干渉電圧と干渉抵抗性の保存機能は従っ て電源電圧の影響を受けない。

Claims (1)

1. 【特許請求の範囲】 １． 特に位置設定システムに於ける直流モーター制御のための制御回路に於い て、 −ヒステリシス・タイプ・コンパレーター（HC1,HC2）に印加される制御信号 を有するように適応される入力段階（１）と、 前記の入力段階（１）の後段に接続されている制御ロジック（２）と、 前記の制御ロジック（２）の後段に接続されているドライバー段階（３）を搭 載していて、 入力段階が、 第１入力ターミナル（IN1）と第２入力ターミナル（IN2）を有する差動入力と 、 第１コンパレーター入力（HC1-,HC2-）と第２コンパレーター入力（HC1+,HC2+ ）とコンパレーター出力（HC10,HC20）を各々有する２つのオフセット・タイプ ・ヒステリシス・コンパレーター（HC1,HC2）と、 差動入力構成を各々有する前記のオフセット・タイプ・ヒステリシス・コンパ レーター（HC1,HC2）と、 前記の２つの入力ターミナル（IN1,IN2）の１つ（IN1）に接続されている前記 の２つのコンパレーター入力（HC1-,HC1+,HC2-,HC2+）の１つ（HC1-,HC2+）と、 前記の２つの入力ターミナル（IN1,IN2）の他のターミナル（IN2）に接続されて いる前記の２つのコンパレーター入力（HC1-,HC1+,HC2-,HC2+）の他の入力（HC1 +,HC2-）を有する前記のコンパレーター（HC1,HC2）の各々を搭載していて、 −前記の２つのコンパレーター（HC1,HC2）のコンパレーター入力（HC1-,HC1+ ,HC2-,HC2+）は、第１コンパレーター（HC1）の反転コンパレーター入力（HC1- ）が第２コンパレーター（HC2）の非反転コンパレーター入力（HC2+）に接続さ れ且つ第１コンパレーター（HC1）の非反転コンパレーター入力（HC1+)が第２コ ンパレーター（HC2）の反転コンパレーター入力（HC2-）に接続されるように、 互いに接続されていて、 制御ロジック（２）が各々前記のコンパレーター出力（HC10,HC10）の１つに 接続されている２つの制御ロジック入力（LDI1,LDI2）を有していて、 制御回路は２つの制御回路出力（OUT1,OUT2）を搭載していて、 第１制御ロジック入力“LDI1”と第２制御ロジック入力“LDI2”の状態と第１ 制御回路出力“OUTI”と第２制御回路出力“0UT2”の状態の間の関係は、次に示 すテーブルの何れかに依って確立される、すなわち、“Ｏ”は第１電圧電位を、 “１”は第２電圧電位を、“ＶＳ”は電源電圧に実質的に対応する電位を、“GN D”は基準電位を意味していて、“TS”は各々出力が高インピーダンスで且つ其 の電位に関して浮遊する状態になることを示しているテーブル、 または、制御ロジック（２）の第１制御ロジック入力“LDI1”と第２制御ロジ ック入力“LDI2”の状態と第１制御ロジック出力“OUT1”と第２制御ロジック出 力“OUT2”の状態が次に示すテーブルから確立される、すなわち、“０”は第１ 電圧電位を、“１”は第２電圧電位を、“ＶＳ”は電源電圧に実質的に対応する 電位を、“GND”は基準電位を意味していて、“TS”は各々出力が高インピーダ ンスで且つ其の電位に関して浮遊する状態になることを示す、テーブルに依って 確立されることを特徴とする制御回路。 ２． ドライバー段階が第１ブリッジ・ブランチ（T2,T4）と第２ブリッジ・ブ ランチ（T6,T8）を有するブリッジ回路を搭載し、 各々ブリッジ・ブランチは、直列接続の２つの切替手段を、１つの切替制御入 力を各々備えている、特に切替トランジスター（T2,T4,T6,T8）の形態で搭載し 、前記の直列接続はバイアス源の２つの極（VS,GND）の間に接続され、 １つのブリッジ・ブランチの前記の２つの切替手段（T2,T4）間の接続ノード は１つの制御回路出力（OUT1）に接続されていて且つ他のブリッジ・ブランチの 前記 の２つの切替手段（T6,T8）間の接続ノードは他の制御回路出力（OUT2）に接続 されていることを特徴とする請求項１に記載の制御回路。 ３． 前記の制御ロジック（２）は第１（T5）と第２（T1）のマルチコレクター ・トランジスターを搭載し、 前記の２つのマルチコレクター・トランジスター（T5,T1）のベース・ターミ ナルは各々前記の２つの制御ロジック入力（LDI1,LDT2）の１つに接続され、 前記の２つのマルチコレクター ・トランジスター（T5,T1）の各々は、２つ のブリッジ・ブランチの前記の２つの切替手段（T2,T4,T6,T8）の各々最初の手 段（T2,T6）の切替制御入力に接続されている第１コレクターを有していて、な おかつ、各々インバーターを経由して、特にインバーター ・トランジスター（ T7,T3）の形態で、各々ブリッジ・ブランチの前記の２つの切替手段（T2,T4,T6, T8）の各々第２の手段（T4,T8）の切替制御入力に接続されている第２コレクタ ーを有していることを特徴とする請求項１または２に記載の制御回路。 ４． 前記の２つのマルチコレクター・トランジスター（T5,T1）の各々が第３ コレクターを有していて、第３コレクターは其のインバーター（T7,T3）の出力 に接続されていて、その入力は各々他のマルチコレクター・トランジスター（T5 ,T1）の第２コレクターに接続されていることを特徴とする請求項３に記載の制 御回路。 ５． 制御ロジックが第１（T5）と第２（T1）のマルチコレクター・トランジス ターを搭載し 前記の２つのマルチコレクター・トランジスター（T5,T1）の各々が前記の２ つのブリッジ・ブランチの前記の２つの切替手段（T2,T4,T6,T8）の各々第１の 手段（T2,T6）の切替制御入力に接続されている第１コレクターを有していて、 前記の２つのマルチコレクター・トランジスター（T5,T1）の各々は、一方で このマルチコレクター・トランジスター（T5,T1）の第２コレクターに接続され 且つ他方で更なるトランジスター（T10,T9）を経由して各々他のブリッジ・ブラ ンチの前記の２つの切替手段（T2,T4,T6,T8）の各々第２の手段（T4,T8）の切替 制御 入力に接続されている、ベース・ターミナルを有していて、 各々マルチコレクター・トランジスター（T5,T1）に接続されていない、各々 更なるトランジスター（T12,T9）のメイン・パス・ターミナルは、インバーター の出力を、特に其こに接続されているインバーター・トランジスター（T7,T3） の形態で有していて、その入力は特に前置トランジスター（T11,T12）の形態で 前置切替手段を介して接続されていて、 前記の２つの更なるトランジスター（T10,T9）の制御ターミナルと前記の２つ の前置切替手段（T11,T22）の制御ターミナルは前記の２つの制御ロジック入力 （LDII,LDI2）の１つに接続されることを特徴とする、請求項１または２に記載 の制御回路。 ６．前記のヒステリシス・コンパレーター（HC1,HC2）の各々が切替可能電流ミ ラー段階（CM）を搭載し、前記の電流ミラー段階（CM）は其の切替状態を前記の ヒステリシス・コンパレーター（HC1,HC2）の出力信号に相応して変えることを 特徴とする先行する請求項の何れかに記載の制御回路。 ７． 前記の電流ミラー段階（CM）はマルチ・エミッタ・トランジスター（T104 ）を搭載し、電流が流れる前記のマルチ・エミッタ・トランジスター（T104）の 数は電流ミラー（CM）の切替状態の関数として変更されることを特徴とする請求 項６に記載の制御回路。 ８． 前記のヒステリシス・コンパレーター（HC1,HC2）の各々が、第１ブラン チと第２ブランチを有するエミッタ結合差動増幅器と、制御入力が与えられてい る電流ミラー（CM）と、電流ミラー切替制御手段（T106）を搭載し、 前記の第１ブランチは第１トランジスター（T102）のエミッタ・コレクター・ パスを搭載し且つ前記の第２ブランチは第２トランジスター（T101 ）のエミッ タ・コレクター・パスを搭載していて、 関連するトランジスター（T101,T102）のエミッタ回路の少なくとも１つのブ ランチは直列に接続された更なる抵抗（R101）を有していて、その抵抗値 または、各々、２つのエミッタ回路の更なる抵抗の抵抗値間の違いは、ヒステリ シス・コンパレーター（HC1,HC2）のオフセット電圧の値に影響を与え、 前記の第１トランジスター（T102）と前記の第２トランジスター（T101）はコ レクター側で制御可能電流ミラー（CM）に接続され、なおかつ、結合解除トラン ジスター（T105）は電流ミラー（CM）の出力とヒステリシス・コンパレーター（ HC1,HC2）の出力（HCOUT）の間に接続され、 前記の結合解除トランジスター（T105）のベースは前記の第１トランジスター （T102）のコレクターに接続され、そのエミッタは基準電位（GND）にあり、そ のコレクターは一方で前記のヒステリシス・コンパレーター（HC1,HC2)の出力（ HCOUT）に結合され且つ他方で前記の制御可能電流ミラー（CM）の制御入力に接 続されていることを特徴とする請求項１乃至７の何れかに記載の制御回路。 ９． 前記の結合解除トランジスター（T105）を省略して、前記の制御可能電流 ミラー（CM）の制御入力は前記のヒステリシス・コンパレーター（各々HC1とHC2 ）の出力（HCOUT）に接続されていることを特徴とする請求項８に記載の制御回 路。 10． 前記の制御可能電流ミラー（CM）はダイオードとして接続されるダイオー ド・トランジスター（T103）だけでなくマルチ・エミッタ・トランジスター（T1 04）も搭載していて、 前記のマルチ・エミッタ・トランジスター（T104）の少なくとも１つのエミッ タは前記の基準電位（GND）に直接印加され、 前記のマルチ・エミッタ・トランジスター（T104）の少なくとも１つの更なる エミッタは、制御可能電流ミラー切替手段（T106）を介して、前記の基準電位（ GND）に接続されるか或いは開放されることを特徴とにする請求項８または９に 記載の制御回路。