JPH0846520A - 算術符号化装置及び算術符号復号化装置 - Google Patents

Abstract

(57)【要約】 【目的】 算術符号の符号化あるいは復号化に要する処
理時間を短縮する。 【構成】 算術符号の符号化あるいは復号化に際して
は、オージェンドレジスタＡＲや符号コードレジスタＣ
Ｒを用いた符号化処理を繰り返すループ処理がなされる
ことに着目している。又、このような符号化あるいは復
号化処理中の処理を並行実行可能な構成を見出してい
る。シフト演算部３２Ａでオージェンドレジスタに関す
る並行処理を行い、シフト演算部３４Ａで符号コードレ
ジスタに関する並行処理を行い、カウント演算部３６Ａ
でループカウンタに関する並行処理を行う。比較部５０
Ａで並行実行の結果の複数のオージェンド値で適切な値
を選択し、これに基づいて、前記シフト演算部３２Ａ及
び３４Ａ、又前記カウント演算部３６Ａの演算結果を選
択することで、前述のようなループ処理を排除する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、出現確率がＰの劣勢シ
ンボルと出現確率が（１−Ｐ）の優勢シンボルとによ
る、符号化すべきシンボル系列を、これら劣勢シンボル
及び優勢シンボルの出現確率に応じて分割した確率数値
線上にマッピングし、その位置に従って符号系列を得る
算術符号の符号化あるいは復号化を行うべく、符号化過
程あるいは復号化過程で、前記確率数値線上での符号の
範囲を示すオージェンド値データを記憶するオージェン
ドレジスタＡＲを用いると共に、符号化過程あるいは復
号化過程で、前記確率数値線上での符号の位置に関する
符号コード・データを記憶する符号コード・レジスタＣ
Ｒを用いた単純符号化処理あるいは単純復号化処理を繰
り返してループ処理を行う、算術符号化装置に係り、及
び、算術符号復号化装置に係り、特に、処理時間を短縮
することができる算術符号化装置及び算術符号復号化装
置に関する。

【０００２】

【従来の技術】所定の伝送路を用いた情報伝達にあっ
て、あるいは、所定のデータベースへの情報の保存にあ
っては、伝送あるいは保存される情報のデータ量がより
少なくされることが望ましい。例えば、画像情報は一般
に膨大な情報量となるものであるため、その情報の伝達
や保存にあって、様々な手法によるデータ圧縮がなされ
ている。

【０００３】近年行われているデータ圧縮には、非可逆
符号化によるものと、可逆符号化によるものがある。

【０００４】例えば、非可逆符号化によるものは、ＤＣ
Ｔ処理の後に量子化等を図るものがある。この非可逆符
号化によるデータ圧縮では、符号化に伴った情報量の低
下、例えば歪みやノイズの発生を許しながら、大幅なデ
ータ量の削減を図るものである。非可逆符号化にあって
はこのように何らかの情報量の低下はあるものの、例え
ば視覚的な認知の許容範囲を考慮しているため、実用上
問題とはならないようにされている。

【０００５】一方、前記可逆符号化として一般にエント
ロピ符号化と称するものは、有限個のシンボルを持つ情
報源出力に対し、出現確率の偏りを利用してデータ圧縮
するというものである。即ち、出現確率の高いシンボル
にはより短い符号を割り当てることによって、生成され
る符号の平均符号長を短くするようにし、純粋な統計的
性質によってデータ圧縮を図るというものである。

【０００６】このようなエントロピ符号化には、ランレ
ングス符号化や、算術符号化等がある。

【０００７】前記ランレングス符号化は、同一シンボル
が連続して発生する確率が高い場合、シンボルのランレ
ングスに対して符号を割り当てるというものである。該
ランレングス符号化は、一般には、２値情報源、例えば
２値画像情報の符号化にしばしば用いられるものであ
る。

【０００８】一方、前記算術符号化は、エライアス符号
化として知られている無記憶情報源に対する理想的符号
化方式を、実用可能な形に再編成したものと言える。該
算術符号化は、出現確率がＰの劣勢シンボルと、出現確
率が（１−Ｐ）の優勢シンボルとによる、符号化すべき
シンボル系列を、これら劣勢シンボル及び優勢シンボル
の出現確率を利用しながらデータ圧縮するというもので
ある。これら劣勢シンボル及び優勢シンボルの出現確率
に応じて分割した、例えば図３１に示されるような確率
数直線上に、符号化すべきシンボル系列をマッピング
し、その位置に従って符号系列を得るというものであ
る。

【０００９】例えば図３１の算術符号の概念図は、
“１”のシンボルが、出現確率がＰの劣勢シンボルとさ
れる。一方、“０”のシンボルが、出現確率（１−Ｐ）
の優勢シンボルとされている。又、この図３１にあって
は、一例として、“０、１、０、０、１、１”のシンボ
ル系列の符号化が示されている。

【００１０】該シンボル系列にあっては、まず第１番目
のシンボル“０”に対応し、“（１−Ｐ）”のオージェ
ンド値Ａ₀ が得られる。第２番目のシンボル“１”に対
応し、“（１−Ｐ）Ｐ”のオージェンド値Ａ₀₁が得られ
る。第３番目のシンボル“０”に対応し、“（１−Ｐ）
² Ｐ”のオージェンド値Ａ₀₁₀ が得られる。第４番目の
シンボル“０”に対応し、“（１−Ｐ）³ Ｐ”のオージ
ェンド値Ａ₀₁₀₀が得られる。第５番目のシンボル“１”
に対応し、“（１−Ｐ）³ Ｐ² ”のオージェンド値Ａ
₀₁₀₀₁ が得られる。第６番目のシンボル“１”に対応
し、“（１−Ｐ）³Ｐ³ ”のオージェンド値Ａ₀₁₀₀₁₁が
得られる。

【００１１】これらのオージェンド値は、図３１に示さ
れるような確率数直線上での符号の範囲を示すものであ
る。又、この図３１で一点鎖線Ｃで示されるものは、そ
の確率数直線上での符号の位置である。この符号の位置
に応じて、一般に２進小数値で表現されるものが、算術
符号の符号化された結果となるものである。

【００１２】このような算術符号化を行う算術符号化処
理、あるいは算術符号化されたものを復号する算術符号
復号化処理は、一般に、前述のような確率数直線上での
符号の範囲を示すオージェンド値データを記憶するオー
ジェンドレジスタＡＲを用いると共に、前述のような確
率数直線上での符号の位置に関する符号コードデータを
記憶する符号コードレジスタＣＲを用いた処理（以下、
単純符号化処理と称する）を繰り返したループ処理とな
っている。

【００１３】又、このような算術符号化処理又算術符号
復号化処理に関して、例えば特公平１−１７２９５や特
開昭６２−１８５４１３等では、より具体的なものが開
示されている。更に、特公平２−５８８１１では、算術
符号化処理にあって推定確率を適応化させるという技術
が開示されている。又、特開平３−６５８２３では、エ
ントロピ符号化や復号化処理にあって、符号化（復号
化）効率を向上させるという技術が開示されている。

【００１４】このように、近年では、このような算術符
号化あるいはその復号化の実用的な手法が開示されるよ
うになっている。これにより、情報量が一般に膨大な画
像データ等のデータ圧縮に活用されるようになってきて
いる。

【００１５】図３２は、従来からの算術符号化処理を示
すフローチャートである。

【００１６】この算術符号化処理は、１７ビットの前記
オージェンドレジスタＡＲ及び１６ビットの前記符号コ
ードレジスタＣＲを用いる。又、その符号化処理の際、
ループカウンタＣＴＲを用いるものである。

【００１７】まず、この図３２のステップ２１０では、
前記ループカウンタＣＴＲの初期化等を行う。例えば前
記ループカウンタＣＴＲの値は“１１”に設定される。

【００１８】続くステップ２１４では、前記オージェン
ドレジスタＡＲのＬＳＢ（least significant bit ）側
からＭＳＢ（most significant bit）側へ１ビットシフ
トする。又、前記符号コードレジスタＣＲについても、
ＬＳＢ側からＭＳＢ側へと１ビットだけシフトする。

【００１９】なお、このようなＬＳＢ側からＭＳＢ側へ
のシフトを、以降、左シフトと称する。一方、ＭＳＢ側
からＬＳＢ側へのシフトを、以降、右シフトと称する。

【００２０】続くステップ２１６では、前記ループカウ
ンタＣＴＲのデクリメント（その値を“１”だけ減算）
する。

【００２１】ステップ２１８では、前記ループカウンタ
ＣＴＲの値が“０”であるか否か判定する。“０”であ
ればステップ２２２へ進み、一方、“０”ではない場合
ステップ２２８へ進む。又、前記ステップ２２２では、
符号化されたものを、１バイト毎に出力するものであ
る。

【００２２】ステップ２２４及び２２８では、前記オー
ジェンドレジスタＡＲの値が“０x８０００”以下であ
るか否か判定する。この“x ”は１６進を意味する。こ
れらステップ２２４あるいは２２８において、“０x ８
０００”より小さいと判定されれば、前記ステップ２１
４の前方へ分岐する。一方、“０x ８０００”以上と判
定されれば、この図３２に示される処理を全て終了す
る。

【００２３】この図３２に示される算術符号化処理にあ
っては、ステップ２１４−２１６−２１８−２２８−２
１４・・・の流れの１つのループ処理で符号化を行い、
得られた符号はステップ２２２にて１バイト毎に出力さ
れている。又、このループ処理は、もう１つのループ処
理に入り子構造となっている。従って、符号化すべきシ
ンボル系列が全て対応する符号系列へ変換されるまで、
ステップ２１４−２１６−２１８−２２８−２１４・・
・の１つのループ処理や、該ループ処理を含むステップ
２１４−２１６−２１８−２２２−２２４−２１４・・
・のもう１つのループ処理等が繰り返し実行されるもの
である。

【００２４】図３３は、従来からの算術符号の復号化処
理を示すフローチャートである。

【００２５】この図３３に示される復号化処理は、前記
図３２に示される復号化処理等にて符号化された算術符
号を復号化するものである。又、この図３３の復号化処
理では、１７ビットの前記オージェンドレジスタＡＲ
と、１６ビットの前記符号コードレジスタが用いられ
る。又、４ビットの前記ループカウンタも用いられる。

【００２６】まず、この図３３のステップ２４０では、
前記ループカウンタＣＴＲの初期化等が行われる。例え
ば前記ループカウンタＣＴＲの値が“７”とされる。

【００２７】ステップ２４２では、前記ループカウンタ
ＣＴＲの値が“０”であるか否かを判定する。“０”で
あればステップ２４４へ進み、“０”でない場合はステ
ップ２６２へ進む。

【００２８】前記ステップ２４４では、復号化する符号
系列のデータを１バイト入力する。ステップ２４６及び
前記ステップ２６２では、前記オージェンドレジスタＡ
Ｒの１ビットの左シフトを行う。又、これらステップ２
４６及び２６２では、前記符号コードレジスタＣＲの１
ビットの左シフトを行う。続くステップ２４８あるいは
２６４では、前記ループカウンタＣＴＲのデクリメント
を行う。

【００２９】又、ステップ２５２あるいは２６６では、
前記オージェンドレジスタＡＲの値が、“０x ８００
０”より小さいか判定する。該オージェンドレジスタＡ
Ｒの値が“０x ８０００”より小さい場合、前記ステッ
プ２４２の前方へ分岐する。一方、前記オージェンドレ
ジスタＡＲの値が“０x ８０００”以上であれば、この
図３３に示される処理は全て終了する。

【００３０】このような算術符号の復号化処理では、ス
テップ２４２−２６２−２６４−２６６−２４２・・・
の１つのループ処理を行いながら、シンボル系列の各シ
ンボルの復号を行う。又、このような復号を行いなが
ら、該ループ処理をも含む、前記ステップ２４２−２４
４−２４６−２４８−２５２−２４２・・・のもう１つ
のループ処理にて、復号化する符号を順次入力する。

【００３１】

【発明が達成しようとする課題】しかしながら、前述の
ような算術符号の符号化処理や復号化処理にあっては、
多くの処理を要するものとなっている。例えば、多量の
データの符号化や復号化にあっては、処理時間の短縮が
特に求められるものである。例えば情報量が多くなる傾
向の画像データ等にあっては、特に高速処理が求められ
る。

【００３２】本発明は、前記従来の問題点を解決するべ
くなされたもので、処理時間を短縮することができる算
術符号化装置及び算術符号復号化装置を提供することを
目的とする。

【００３３】

【課題を達成するための手段】本願の第１発明の算術符
号化装置は、出現確率がＰの劣勢シンボルと出現確率が
（１−Ｐ）の優勢シンボルとによる、符号化すべきシン
ボル系列を、これら劣勢シンボル及び優勢シンボルの出
現確率に応じて分割した確率数直線上にマッピングし、
その位置に従って符号系列を得る算術符号化を行うべ
く、符号化過程で、前記確率数直線上での符号の範囲を
示すオージェンド値データを記憶するオージェンドレジ
スタＡＲを用いると共に、符号化過程で、前記確率数直
線上での符号の位置に関する符号コード・データを記憶
する符号コード・レジスタＣＲを用いた単純符号化処理
を繰り返してループ処理を行う算術符号化装置におい
て、繰り返される複数の前記単純符号化処理それぞれに
対応する、対となる前記オージェンド値及び前記符号コ
ードを求めることを、並行して行う並行実行演算部と、
求められた複数の前記単純符号化処理それぞれの対とな
る前記オージェンド値及び前記符号コードについて、適
切な値の前記オージェンド値を選択すると共に、選択さ
れたものに対となる前記符号コードも選択するレジスタ
値選択部と、これら選択された一対の前記オージェンド
値及び前記符号コードにより、前記オージェンドレジス
タＡＲ及び前記符号コード・レジスタＣＲを更新するよ
うにしたことにより、前記課題を達成したものである。

【００３４】又、前記第１発明の算術符号化装置におい
て、前記出現確率Ｐ又は（１−Ｐ）が、自然数Ｑについ
てべき乗２^-Qで表わされ、前記並行実行演算部での複数
ビットシフトするシフト演算が、１回の数値演算とする
ことにより、前記課題を達成すると共に、本発明の特徴
をより活かしてシフト演算を行い、処理時間の短縮をよ
り図ったものである。

【００３５】一方、本願の第２発明の算術符号復号化装
置は、出現確率がＰの劣勢シンボルと出現確率が（１−
Ｐ）の優勢シンボルとによる、符号化すべきシンボル系
列を、これら劣勢シンボル及び優勢シンボルの出現確率
に応じて分割した確率数直線上にマッピングし、その位
置に従って符号系列を得る算術符号の復号化を行うべ
く、復号化過程で、前記確率数直線上での符号の範囲を
示すオージェンド値データを記憶するオージェンドレジ
スタＡＲを用いると共に、復号化過程で、前記確率数直
線上での符号の位置に関する符号コード・データを記憶
する符号コード・レジスタＣＲを用いた単純復号化処理
を繰り返してループ処理を行う算術符号復号化装置にお
いて、繰り返される複数の前記単純復号化処理それぞれ
に対応する、対となる前記オージェンド値及び前記符号
コードを求めることを、並行して行う並行実行演算部
と、求められた複数の前記単純復号化処理それぞれの対
となる前記オージェンド値及び前記符号コードについ
て、適切な値の前記オージェンド値を選択すると共に、
選択されたものに対となる前記符号コードも選択するレ
ジスタ値選択部と、これら選択された一対の前記オージ
ェンド値及び前記符号コードにより、前記オージェンド
レジスタＡＲ及び前記符号コード・レジスタＣＲを更新
するようにしたことにより、前記課題を達成したもので
ある。

【００３６】又、前記第２発明の算術符号復号化装置に
おいて、前記出現確率Ｐ又は（１−Ｐ）が、自然数Ｑに
ついてべき乗２^-Qで表わされ、前記並行実行演算部での
複数ビットシフトするシフト演算が、１回の数値演算と
することで、前記課題を達成すると共に、本発明の特徴
を活かし特にシフト演算の処理能率を向上し、処理時間
の短縮をより図ったものである。

【００３７】

【作用】まず、前記第１発明にあっては、前記図３２を
用いて前述したとおり、算術符号の復号化処理は、ルー
プ処理を中心としたものであることに着目している。
又、このようなループ処理で繰返される複数の前記単純
符号化処理それぞれについては、相互に独立可能なもの
があることに着目している。前記単純符号化処理にあっ
ては、毎回対として、前記オージェンド値及び前記符号
コードが求められるものである。

【００３８】このように独立可能であるため、前記第１
発明では、独立可能な前記単純符号化処理を並行して行
うようにしている。又、このように並行実行することで
得られた複数の前記単純符号化処理それぞれの対となる
前記オージェンド値及び符号コードについては、適切な
値の前記オージェンジ値を選択すると共に、選択された
ものに対となる対応する前記符号コードも選択するよう
にしている。このように繰返される複数の前記単純復号
化処理を並行実行することで、処理時間の短縮を図るこ
とが可能である。

【００３９】又、前記第２発明についても、前記第１発
明と同様、算術符号の復号化処理にあってはループ処理
が中心となっていることに着目している。又、このよう
なループ処理で繰返される複数の前記単純符号化処理
が、相互に独立実行可能なものであることに着目してい
る。このような前記単純復号化処理にあっては、毎回対
として、前記オージェンド値及び前記符号コードが求め
られるものである。

【００４０】このため、前記第２発明にあっても、前記
第１発明と同様、独立実行可能な複数の前記単純復号化
処理を並行実行するようにしている。又、このような処
理にて求められた複数の前記単純復号化処理それぞれの
対となる前記オージェンド値及び前記符号コードから、
適切な値の前記オージェンド値を選択する。又、選択さ
れたものに対となる前記符号コードも選択する。これに
よって、ループ処理という、処理時間が延長される傾向
のある処理を削除することができ、全体として処理時間
の短縮を図ることができる。

【００４１】なお、前記第１発明の算術符号化装置にあ
っても、あるいは、前記第２発明の算術符号復号化装置
にあっても、これに限定されるものではないが、対象と
なる劣勢シンボルの出現確率Ｐを、べき乗２^-Qとするこ
ともできる。あるいは、前記優勢シンボルも前記出現確
率（１−Ｐ）を、べき乗２^-Qとすることもできる。この
“Ｑ”は自然数である。

【００４２】このように、前記出現確率Ｐや前記出現確
率（１−Ｐ）を“２”のべき乗とした場合、前記単純復
号化処理でなされる演算を、ビット演算、特にビットの
左シフト演算やビットの右シフト演算を中心としたもの
とすることができる。

【００４３】この場合、算術符号の符号化や復号化にあ
ってなされるループ処理中のビットシフト演算は繰返さ
れることとなる。従って、前記単純復号化処理について
は、１ビットの左シフト演算を複数回繰り返すことで、
あるものは２ビットの左シフト演算となり、あるものは
３ビットの左シフト演算となる等、複数ビットシフトす
るシフト演算が生じるものである。

【００４４】ループ処理では、このように結果的に複数
ビットシフトのシフト演算となるものが１ビットずつの
複数回のビットシフト演算にて行われるものである。比
較して、本発明にあっては、それぞれの前記単純復号化
処理として独立して１度に実行されるため、複数ビット
シフトのシフト演算を一回で纏めて行うことができる。
この場合、複数ビットシフトのシフト演算は、例えば一
回の数値演算として実行可能である。例えば、前記オー
ジェンド値を４ビットだけ一度に左シフトする場合、Ｌ
ＳＢ側から第５番目の位置及びそれよりＭＳＢ側へと、
元の前記オージェンド値を書込めばよい。従って、１ビ
ット毎に行っていた複数ビットシフトするシフト演算を
一回の数値演算で行うため、処理時間をより短縮するこ
とが可能である。

【００４５】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００４６】図１は、前記第１発明が適用された第１実
施例の算術符号化装置の構成を示すブロック図である。

【００４７】この図１に示される如く、前記第１実施例
の算術符号化装置は、主として、オージェンドレジスタ
（ＡＲ）２２と、符号コードレジスタ（ＣＲ）２４と、
ループカウンタ（ＣＴＲ）２６と、オージェンド値シフ
ト演算部３２Ａと、符号コードシフト演算部３４Ａと、
ループカウント演算部３６Ａと、オージェンド値比較部
５０Ａと、選択信号発生部６０Ａと、オージェンド値選
択部８０と、符号コード選択部８２と、カウント値選択
部８４とにより構成されている。

【００４８】まず、前記オージェンド値シフト演算部３
２Ａは、従来ループ処理にて繰返された複数の前記単純
符号化処理それぞれに対応する、前記オージェンド値
を、これら単純符号化処理に対応する処理の並行実行に
て求めるものである。該オージェンド値シフト演算部３
２Ａでの演算は、主として、シフト演算である。

【００４９】又、前記符号コードシフト演算部３４Ａ
は、従来ループ処理として繰返される複数の前記単純符
号化処理それぞれに対応する、前記符号コードを、これ
ら単純符号化処理に対応する処理を並行実行して求める
ものである。該符号コードシフト演算部３４Ａでの演算
は、主としてシフト演算である。

【００５０】前記ループカウント演算部３６Ａは、従来
ループ処理として繰返された複数の前記単純符号化処理
に際して用いられたループカウンタの値を、これら単純
符号化処理に対応する処理で並行して求めるものであ
る。

【００５１】特に、前記オージェンド値シフト演算部３
２Ａ及び前記符号コードシフト演算部３４Ａにて、前記
第１発明の並行実行演算部が構成されるもである。

【００５２】前記オージェンド値比較部５０Ａは、前記
オージェンド値シフト演算部３２Ａで求められた、複数
の前記オージェンド値の値について、適切なものを選択
する。又、この選択に基づいて、前記選択信号発生部６
０Ａは、これに対応する選択信号を発生する。該選択信
号は、前記オージェンド値比較部５０Ａで選択された前
記オージェンド値、及び、該オージェンド値と組となる
前記符号コード、及び、該オージェンド値と組となる前
記ループカウント値を選択するものである。又、前記オ
ージェンド値選択部８０、前記符号コード選択部８２及
び前記カウント値選択部８４は、これら選択を行うべ
く、前記選択信号発生部６０Ａが出力する共通の選択信
号に従って動作する。

【００５３】図２は、前記オージェンドレジスタ２２を
示す論理回路図である。

【００５４】この図２に示される如く、前記オージェン
ドレジスタ２２は、合計１７個のＤ型ラッチで構成され
るＤ型ラッチユニット２２a となっている。１７個のＤ
型ラッチを用いることで、１７ビットの前記オージェン
ド値を記憶するようになっている。又、入力されるオー
ジェンド値を取込むタイミングは、クロック信号ＲＣＫ
に従っている。

【００５５】図３は、前記符号コードレジスタの論理回
路図である。

【００５６】この図３に示される如く、前記符号コード
レジスタ２４は、合計１６個のＤ型ラッチでなるＤ型ラ
ッチユニット２４a となっている。このように１６個の
Ｄ型ラッチを用いることで、１６ビットの前記符号コー
ドが記憶される。又、入力される前記符号コードＣＲ
は、前記クロック信号ＲＣＫに同期して取込まれる。

【００５７】図４は、本第１実施例で用いられる前記ル
ープカウンタの論理回路図である。

【００５８】この図４に示される如く、前記ループカウ
ンタ２６は、合計４個のＤ型ラッチを用いたＤ型ラッチ
ユニット２６a となっている。該ループカウンタ２６
は、このように４個のＤ型ラッチを用いることで、４ビ
ットのループカウント値を保持する。又、入力されるル
ープカウント値は、クロック信号ＲＣＫに同期し取込ま
れる。

【００５９】図５は、前記第１実施例に用いられる前記
オージェンド値シフト演算部の構成を示すブロック図で
ある。

【００６０】この図５に示される如く、前記オージェン
ド値シフト演算部３２Ａは、合計１１個のシフト演算器
３２a 〜３２k のシフト器にて構成されている。これら
はいずれも左シフト演算を行うものであるが、左シフト
するビット数が互いに異なる。即ち、１ビットシフト器
３２a は、１ビットの左シフトを行う。２ビットシフト
器３２b は、２ビットの左シフト演算を行う。このよう
に、１ビットから１１ビットの互いに異なるビット数の
シフト演算を、これらは互いに並行して行うものであ
り、１１ビットシフト器３２k は、１１ビットの左シフ
ト演算を行う。又、これらシフト器３２a 〜３２k から
の出力は、それぞれ１７ビットの信号ＡＳ１〜ＡＳ１１
として出力されるものである。

【００６１】図６は、前記第１実施例に用いられる前記
符号コードシフト演算部３４Ａの構成を示すブロック図
である。

【００６２】該符号コードシフト演算部３４Ａは、前記
符号コードレジスタ２４から１６ビットの前記符号コー
ドＣＲを入力する。又、該符号コードシフト演算部３４
Ａは、合計１１個の１６ビット幅のシフト器３a 〜３４
k にて構成されている。まず、１ビットシフト器３４a
は、１ビットの左シフトを行う。２ビットシフト器３４
b は、２ビットの左シフトを行う。このように、これら
シフト器３４a 〜３４k は、互いに異なるビット数の左
シフト演算を、互いに並行して行い、１１ビットシフト
器３４k は１１ビットの左シフトを行う。又、これらシ
フト器３４a 〜３４k は、それぞれ、１６ビット幅のシ
フト演算結果の信号ＣＳ１〜ＣＳ１１を出力するもので
ある。

【００６３】図７は、前記第１実施例に用いられる前記
ループカウント演算部３６Ａの構成を示すブロック図で
ある。

【００６４】この図７では、前記ループカウント演算部
３６Ａの構成が示される。該ループカウント演算部３６
Ａは、前記ループカウンタ２６から、４ビット幅の前記
ループカウント値ＣＤ０を入力する。又、該ループカウ
ント演算部３６Ａは、合計１０個の減算器３６a 〜３６
j にて構成されている。まず、１減算器３６a は、入力
されるループカウント値のデクリメントを行う。２減算
器３６b は、入力される前記ループカウント値から
“２”だけ減算した値を求める。このように、前記減算
器３６a 〜３６j は、順に、“１”〜“１０”の互いに
異なる減算を、互いに並行して行うものであり、１０減
算器３６j は“１０”の減算を行う。又、これら減算器
３６a 〜３６j は、それぞれ、４ビット幅の演算結果と
して、それぞれ信号ＣＤ１〜ＣＤ１０を出力するもので
ある。

【００６５】なお、前記図５に示される前記シフト器３
２a 〜３２k 、又、前記図６に示される前記シフト器３
４a 〜３４k は、複数ビットシフトするものは、１ビッ
トづつシフトするものではない。例えば、５ビットだけ
左シフトするものは、１ビットづつのシフトを５回行う
のではなく、５ビットだけ最終的にシフトされる位置
へ、一回だけシフト結果のデータを書込むというもので
ある。従って、この場合、１ビットの左シフトを５回行
うことに比べ、シフト演算時間を短縮することができ
る。

【００６６】なお、前記図７の前記減算器３６a 〜３６
j については、“２”以上の値を減算する場合、複数
回、デクリメントを行うものではない。例えば“４”の
減算を行う場合、デクリメントを４回行うというもので
はなく、“４”の減算を一回だけ行うというものであ
る。従って、この場合、デクリメントを４回行うことに
比べ、演算時間を短縮することができる。

【００６７】図８は、前記第１実施例に用いられるオー
ジェンド値比較部の構成を示すブロック図である。

【００６８】この図８では、前記オージェンド値比較部
５０Ａの構成が示されている。該オージェンド値比較部
５０Ａは、合計１１個の比較器５２と、合計１０個のＯ
Ｒ論理ゲート５４と、ＲＯＭ５６とにより構成されてい
る。

【００６９】まず、前記比較器５２は、その入力Ａに入
力される１７ビットの信号の値と、その入力Ｂへ入力さ
れる１７ビットの信号の値とを比較し、その入力Ａの値
がその入力Ｂの値以上であれば、その出力ＵはＬ状態と
なり、その入力Ａの値がその入力Ｂの値より小さい場合
にはその出力ＵはＨ状態となる。又、これら比較器５２
は、いずれも、それぞれの入力Ｂへ“０x ８０００”の
値を示す信号が入力されている。又、これら合計１１個
の比較器５２は、１つづつ、前記オージェンドレジスタ
２２が出力する前記信号ＡＳ０、前記シフト器３２a 〜
３２j が出力する前記信号ＡＳ１〜ＡＳ１０が入力さ
れ、ＯＲ論理ゲート５４等を用いながら、信号ＣＰ０〜
ＣＰ１０を出力する。なお、該ＯＲ論理ゲートは、不論
理にて、ＡＮＤ論理演算を行うものである。

【００７０】前記ＲＯＭ５６Ａは、前記ループカウンタ
２６が出力する、４ビットの信号ＣＴ０〜ＣＴ３による
前記信号ＣＤ０を、アドレスとして入力する。又、該Ｒ
ＯＭ５６Ａの、１０ビットのビット出力Ｏ０〜Ｏ９によ
るデータ出力は、１ビットづつ、前記ＯＲ論理ゲート５
４へと入力されている。即ち、ビット出力Ｏ０は、前記
信号ＣＰ１を出力する前記ＯＲ論理ゲートに入力され、
前記ビット出力Ｏ１は前記信号ＣＰ２を出力する前記Ｏ
Ｒ論理ゲートに入力され、前記ビット出力Ｏ２は前記信
号ＣＰ３を出力する前記ＯＲ論理ゲート５４に入力さ
れ、このように前記ビット出力Ｏ０〜Ｏ９は対応する前
記ＯＲ論理ゲート５４へと入力されている。従って、前
記ビット出力Ｏ９は、前記信号ＣＰ１０を出力する前記
ＯＲ論理ゲート５４へと入力されている。

【００７１】なお、図９は、前記第１実施例に用いられ
るＲＯＭに記憶されるデータを示す線図である。

【００７２】この図９においては、前記ＲＯＭ５６Ａに
記憶される各アドレスの１０ビット幅のデータが示され
ている。なお、各アドレスは、前記信号ＣＤ０を構成す
る前記信号ＣＴ０〜ＣＴ３にて示されるものである。
又、この図９中で示される、前記ＲＯＭ５６Ａに記憶さ
れるビットデータは“０”又は“１”である。又、この
図９中で“Ｘ”で示されるものは、“０”であってもよ
く、あるいは“１”であってもよいものである。

【００７３】図１０は、前記第１実施例に用いられる前
記選択信号発生部の論理回路図である。

【００７４】この図１０においては、前記選択信号発生
部６０Ａの構成が示されている。該選択信号発生部６０
Ａは、プライオリティエンコーダ６２Ａと、減算器６４
と、マルチプレクサ６６と、Ｄ型ラッチユニット６８及
び７０と、Ｄ型ラッチ７４と、ＡＮＤ論理ゲート７６と
により構成されている。

【００７５】まず、前記プライオリティエンコーダ６２
Ａは、０入力から９入力までの、合計１０の入力へ入力
される信号をエンコードし、信号ＳＦa ０〜ＳＦa ３と
して出力する。該プライオリティエンコーダ６２Ａの合
計１０の入力は、原則として、１つのみ“Ｌ状態”とな
るものである。しかしながら、２以上の入力が“Ｌ”と
なった場合には、入力端子の名称番号が大きい方が優先
される。

【００７６】なお、図１１は、該プライオリティエンコ
ーダ６２Ａの真理値表を示す線図である。この図１１に
おいて、“Ｈ”及び“Ｌ”は論理状態を示す。又、
“Ｘ”はその論理状態が出力に影響を与えないことを示
す。

【００７７】前記減算器６４は、その入力Ａへ入力され
る値から、その入力Ｂへ入力される値を減算し、この減
算結果をその出力Ａから出力する。該減算器は、４ビッ
トの減算演算を行うものである。又、該減算器６４は、
具体的には、前記信号ＣＤ０の値から、“１”を減算す
るものとなっている。

【００７８】又、前記Ｄ型ラッチユニット６８は、クロ
ック信号ＦＣＫに従って、前記プライオリティエンコー
ダ６２Ａが出力する信号を保持する。又、前記Ｄ型ラッ
チユニット７０は、前記クロック信号ＦＣＫに従って、
前記減算器６４が出力する信号を保持する。これらＤ型
ラッチユニット６８及び７０は、いずれも合計４個のＤ
型ラッチで構成されている。

【００７９】前記Ｄ型ラッチ７４は、前記ＡＮＤ論理ゲ
ート７６Ａの出力を保持する。該ＡＮＤ論理ゲート７６
Ａは、負論理のＯＲ論理演算を行うものであり、前記信
号ＣＰ１〜ＣＰ１０が全てＨ状態となると、その出力が
Ｈ状態となるものである。

【００８０】前記マルチプレクサ６６は、前記Ｄ型ラッ
チ７４が出力する信号ＳＬに従って、前記Ｄ型ラッチユ
ニット６８が出力する信号ＳＦ０〜ＳＦ３の４本と、前
記Ｄ型ラッチユニット７０が出力する信号ＳＦ４〜ＳＦ
７の４本とを、４本単位でその出力の信号Ｓ０〜Ｓ３へ
と切換える。

【００８１】図１２は、前記第１実施例に用いられる前
記オージェンド値選択部を示す回路図である。

【００８２】図に示される如く、前記オージェンド値選
択部８０は、マルチプレクサ８０aとなっている。該マ
ルチプレクサ８０a は、その選択入力Ｓへ入力される４
ビットの信号に従い、合計１１系統の入力のうち、１つ
を選択し、その出力Ｕへ接続するものである。その選択
入力Ｓへ入力される値が、即ち該選択入力Ｓの信号に基
づいて選択されるその入力０〜１０の名称番号となる。
該マルチプレクサ８０a は、１７ビット単位でこのよう
な切換えを行うものである。

【００８３】図１３は、前記第１実施例に用いられる前
記符号コード選択部の回路図である。

【００８４】この図１３に示される如く、前記符号コー
ド選択部８２は、マルチプレクサ８２a となっている。
該マルチプレクサ８２a は、その選択入力Ｓへ入力され
る４ビットの信号Ｓ０〜Ｓ３に従って、合計１１系統の
入力のうち、いずれか１つを選択し、その出力Ｕへ接続
する。このような切換えは、１６ビット単位で行われる
ものである。又、このような選択は、前記選択入力Ｓへ
入力される値が、合計１１系統の入力０〜１０の、系統
番号に対応しており、これに基づいて切換えられる。

【００８５】図１４は、前記第１実施例に用いられる前
記カウント値選択部の回路図である。

【００８６】この図１４に示される如く、前記カウント
値選択部８４は、マルチプレクサ８４a と、マルチプレ
クサ８４b とにより構成されている。

【００８７】まず、前記マルチプレクサ８４a は、その
選択入力Ｓへ入力される合計４ビットの信号ＳＦ０〜Ｓ
Ｆ３に従って、合計１０系統のその入力０〜９のいずれ
か１つを選択し、その出力Ｕへ接続するものである。こ
のような切換えは、４ビット単位で行われるものであ
る。又、このような切換えは、前記選択入力Ｓへ入力さ
れる値をその入力０〜９の名称番号として行われるもの
である。

【００８８】又、前記マルチプレクサ８４b は、その選
択入力Ｓへ入力される信号ＳＬに従って、その入力０あ
るいはその入力１のいずれか一方を選択し、その出力Ｕ
へ接続するものである。該マルチプレクサ８４b の入力
０は前記マルチプレクサ８４a の出力Ｕへ接続されてい
る。又、該マルチプレクサ８４b の入力１には“０”の
値の信号が入力されている。該マルチプレクサ８４b
は、その選択入力Ｓへ入力される前記信号ＳＬに従っ
て、４ビット単位でこのような切換えを行うものであ
る。

【００８９】図１５は、前記第１実施例で行われる演算
値の選択対応を示す第１の線図である。

【００９０】この図１５においては、前記選択信号発生
部６０Ａにて得られる信号ＳＦ０〜ＳＦ３の合計１０の
組合せそれぞれに対応して、前記オージェンドレジスタ
（ＡＲ）２２と、前記符号コードレジスタ（ＣＲ）２４
と、前記ループカウンタ（ＣＴＲ）２６とに、選択され
書込まれるものを示している。

【００９１】この図１５中で、例えば、前記信号ＳＦ０
〜ＳＦ３が全て“０”の場合、前記オージェンドレジス
タ２２には、“ＡＲ＜＜１”で示される如く、前回のオ
ージェンド値が１ビット左シフトされたものが書込まれ
る。又、前記符号コードレジスタ２４には、“ＣＲ＜＜
１”で示される如く、前回の符号コードＣＲを１ビット
左シフトさせたものが書込まれる。前記ループカウンタ
２６には、“ＣＴＲ−１”で示される如く、前回のカウ
ント値デクリメントされた値が書込まれる。

【００９２】又、前記信号ＳＦ０、ＳＦ１及びＳＦ３が
“０”で、前記信号ＳＦ２が“１”の場合、前記オージ
ェンドレジスタ２２には、“ＡＲ＜＜５”で示される如
く、前回のオージェンド値を５ビット左シフトさせたも
のが書込まれる。前記符号コードレジスタ２４へは“Ｃ
Ｒ＜＜５”で示される如く、前回の符号コードの値を５
ビットだけ左シフトさせたものが書込まれる。前記ルー
プカウンタ２６には、“ＣＴＲ−５”で示される如く、
前回のカウント値ＣＴＲを“５”だけ減算した値が書込
まれる。

【００９３】図１６は、前記第１実施例における前記選
択信号発生部で生成される信号に従った演算値の選択対
応を示す第２の線図である。

【００９４】この図１６においては、前記ループカウン
タ２６の値（ＣＴ０〜ＣＴ３で示される）及び前記選択
信号発生部６０Ａから得られる前記信号ＳＦ４〜ＳＦ７
で示される値に対する、前記オージェンドレジスタ（Ａ
Ｒ）２２へ書込まれる値と、前記符号コードレジスタ
（ＣＲ）２４へ書込まれる値と、前記ループカウタン
（ＣＴＲ）２６へ書込まれる値との対応が示されてい
る。この図１６の対応表での表現方法は、前記図１５の
場合と同様である。

【００９５】図１７は、前記第１実施例におけるクロッ
ク信号を中心とした動作タイミングを示すタイムチャー
トである。

【００９６】この図１７では、前記図１０の前記プライ
オリティエンコーダ６２Ａが出力する前記信号ＳＦa ０
〜ＳＦa ３、前記減算器６４が出力する前記信号ＳＦa
４〜ＳＦa ７、前記Ｄ型ラッチユニット６８が出力する
前記信号ＳＦ０〜ＳＦ３、前記Ｄ型ラッチユニット７０
が出力する前記信号ＳＦ４〜ＳＦ７、前記クロック信号
ＦＣＫ及び前記クロック信号ＲＣＫが示されている。

【００９７】この図１７のタイムチャートにおいて、ま
ず時刻 t₁₀で、本実施例の算術符号化装置の動作が開始
される。又、該時刻 t₁₀から所定時間の後には、前記オ
ージェンド値シフト部３２a 、前記符号コード演算器３
４a 、前記ループカウント演算部３６Ａ、前記オージェ
ンド値比較部５０Ａ及び前記選択信号発生部６０Ａ等で
の動作が行われ、前記信号ＳＦa ０〜ＳＦa ７及びＳＦ
０〜ＳＦ７の論理状態が出力される。

【００９８】又、この後時刻 t₁₂にて、前記クロック信
号ＦＣＫが入力されると、前記信号ＳＦa ０〜ＳＦa ７
の論理状態によって、前記Ｄ型ラッチユニット６８及び
７０に記憶されるデータが更新され、前記信号ＳＦ０〜
ＳＦ７の論理状態が切換わる。この後、時刻 t₁₃におい
て、次の処理が行われる。

【００９９】図１８は、本第１実施例での算術符号化処
理を示すフローチャートである。

【０１００】まず、この図１８のステップ１１０では、
前記オージェンドレジスタ（ＡＲ）２２や前記符号コー
ドレジスタ（ＣＲ）２４や前記ループカウンタ（ＣＴ
Ｒ）２６等の初期値設定等の初期処理を行う。又、該ス
テップ１１０では、算術符号化するシンボル系列を入力
するものである。

【０１０１】続いてステップ１１４では、前記オージェ
ンドレジスタ２２及び前記符号コードレジスタ２４の左
シフト演算処理、又、前記ループカウンタ２６のカウン
ト演算処理を行う。具体的には、前記オージェンドレジ
スタ２２については、前記オージェンド値シフト演算部
３２Ａによって、１ビットから１１ビットまでの１１種
類のシフト量の、左シフト演算を同時に行うものであ
る。又、前記符号コードレジスタ２４については、前記
符号コードシフト演算部３４Ａにおいて、１ビットから
１１ビットまでの１１種類のシフト量の、左シフト演算
を同時に行うものである。又、前記ループカウンタ２６
については、前記ループカウント演算部３６Ａにおい
て、“１”の減算から“１０”の減算までの１０種類の
減算を同時に行うものである。

【０１０２】続いてステップ１１６では、次に列挙する
条件（１）〜（１１）の判定を、前記オージェンド値比
較部５０Ａや前記選択信号発生部６０Ａを中心として行
う。次に列挙する条件（１）〜（１１）のいずれか１つ
が成立する場合、次にステップ１２２へ進む。一方、い
ずれの条件（１）〜（１１）も成立しない場合、次にス
テップ１３２へ進む。

【０１０３】 （１）（ＣＴＲ＝１）である。 （２）（ＣＴＲ＝２）且つ｛（ＡＲ＜＜１）＜０x ８０００｝である。 （３）（ＣＴＲ＝３）且つ｛（ＡＲ＜＜１）＜０x ８０００｝ 且つ｛（ＡＲ＜＜２）＜０x ８０００｝である。 （４）（ＣＴＲ＝４）且つ｛（ＡＲ＜＜１）＜０x ８０００｝ 且つ｛（ＡＲ＜＜２）＜０x ８０００｝ 且つ｛（ＡＲ＜＜３）＜０x ８０００｝である。 （５）（ＣＴＲ＝５）且つ｛（ＡＲ＜＜１）＜０x ８０００｝ 且つ｛（ＡＲ＜＜２）＜０x ８０００｝ 且つ｛（ＡＲ＜＜３）＜０x ８０００｝ 且つ｛（ＡＲ＜＜４）＜０x ８０００｝である。 ・ ・ ・ （１１）（ＣＴＲ＝１１）且つ｛（ＡＲ＜＜１）＜０x ８０００｝ 且つ｛（ＡＲ＜＜２）＜０x ８０００｝ 且つ｛（ＡＲ＜＜３）＜０x ８０００｝ 且つ｛（ＡＲ＜＜３）＜０x ８０００｝ 且つ・・・ ・ ・ ・ 且つ｛（ＡＲ＜＜９）＜０x ８０００｝ 且つ｛（ＡＲ＜＜１０）＜０x ８０００｝である。

【０１０４】なお、以上列挙した条件にあって、ＣＴＲ
は、前記ループカウンタ２６に記憶される値を示す。Ａ
Ｒは、前記オージェンドレジスタ２２に記憶される値を
示す。又、“＜＜n ”は、“n ”のビット数分の左シフ
トを示す。例えば、“ＡＲ＜＜１”は、前記１ビットシ
フト器３２a での１ビット分の左シフトを示す。“ＡＲ
＜＜２”は、前記２ビットシフト器３２b による２ビッ
トの左シフトを示すものである。

【０１０５】続いて、ステップ１２２では、前記オージ
ェンドレジスタ２２、前記符号コードレジスタ２４及び
前記ループカウンタＣＴＲの更新処理を行う。具体的に
は、前記オージェンドレジスタ２２及び前記符号コード
レジスタ２４において、前記ループカウンタ２６の値分
のビット数だけシフトしたそれぞれの値を、それぞれの
レジスタに書き込み、この後に前記ループカウンタ２６
の値を“０”に書き替える。このような該ステップ１２
２の処理は、主として、前記選択信号発生部６０Ａと、
前記オージェンド値選択部８０と、前記符号コード選択
部８２と、前記カウント値選択部８４とによって行われ
るものである。

【０１０６】例えば、前記ループカウンタ２６の値が
“２”であれば、前記２ビットシフト器３２b で得られ
た前記信号ＡＳ２により前記オージェンドレジスタ２２
の値を更新し、前記２ビットシフト器３４b が出力する
前記信号ＣＳ２により前記符号コードレジスタ２４の値
を更新し、次に、前記ループカウンタ２６の値を“０”
とするものである。

【０１０７】続いてステップ１２６では、主として前記
符号コードレジスタ２４での値に従って、符号化された
データを１バイト出力する。

【０１０８】続いてステップ１２８では、前記オージェ
ンドレジスタ２２の値が“０x ８０００”より小さいか
否か判定する。該オージェンドレジスタ２２の値が“０
x ８０００”より小さい場合、前記ステップ１１４の前
方へ分岐する。一方、該オージェンドレジスタ２２の値
が“０x ８０００”以上であれば、この図１８のフロー
チャートに示される処理を全て終了する。

【０１０９】一方、前記ステップ１１６において、前述
のように列挙したいずれの条件（１）〜（１１）も成立
しないと判定された場合、前記ステップ１３２におい
て、前記オージェンドレジスタ２２と、前記符号コード
レジスタ２４と、前記ループカウンタ２６の更新処理を
行う。具体的には、該ステップ１３２では、まず次式が
成立する最小値の“n ”を求める。

【０１１０】 （ＡＲ＜＜n ）≧０x ８０００ …（１）

【０１１１】又、このステップ１３２では、上記（１）
式が成立する最小値のn の値のビット数分だけ、前記オ
ージェンドレジスタ２２の左シフト、及び前記符号コー
ドレジスタ２４の左シフトを行う。又、前記ループカウ
ンタ２６に記憶される値から、n を減算する。即ち、
（ＣＴＲ−n ）の値をＣＴＲに書き込む。このような一
連の該ステップ１３２の処理終了後には、この図１８の
フローチャートに示される処理を全て終了する。

【０１１２】以上説明したとおり、本第１実施例にあっ
ては、前記オージェンド値シフト演算部３２Ａによって
１１種類のシフト量の左シフト演算を同時に行い、前記
符号コードシフト演算部３４Ａにて合計１１種類のシフ
ト量の左シフト演算を同時に行い、前記ループカウント
演算部３６Ａにおいて１０種類の減算を同時に行いなが
ら、このような並行実行された値を選択することで、算
術符号化における処理時間を短縮することができてい
る。

【０１１３】例えば前記図３２の従来の符号化処理にあ
っては、算術符号化された１バイトの符号を得るため
に、前記ステップ２１４、２１６、２１８、２２８の各
ステップを繰り返すループ処理等、２つのループ処理を
行わなければならない。比較して、本第１実施例にあっ
ては、前記図１８のステップ１１４、１１６、１２２の
一連の処理を原則として１回のみ行うだけで１バイトの
符号を得ることができ、１つのループ処理を行うだけで
よい。従って、このようにループ処理が削減された分、
本第１実施例では、算術符号化にあって要する処理時間
を短縮することが可能である。

【０１１４】又、本第１実施例にあって、２ビット以上
の左シフトを行う前記２ビットシフト器３２b 〜３２k
、又、前記２ビットシフト器３４b 〜３４k について
は、１ビットの処理を必要回数繰り返すというものでは
なく、１回の演算で必要なビット数の左シフト演算を行
うものである。従って、左シフト演算を短時間に行うこ
とができる。又、２以上の減算を行う前記２減算器３６
b 〜１０減算器３６j についても、デクリメント演算を
必要な減算数だけ繰り返すというものではなく、１回の
演算で必要な減算値の演算を行うものであり、演算時間
を短縮することが可能となっている。

【０１１５】図１９は、前記第２発明が適用された第２
実施例の算術符号復号化装置の構成を示すブロック図で
ある。

【０１１６】この図１９に示される如く、本第２実施例
は、前記図１等に示される前記第１実施例と同様の、前
記オージェンドレジスタ２２と、前記符号コードレジス
タ２４と、前記ループカウンタ２６と、前記オージェン
ド値選択部８０と、前記符号コード選択部８２と、前記
カウント値選択部８４とを備えるものである。又、本第
２実施例は、オージェンド値シフト演算部３２Ｂと、符
号コード演算器３４Ｂと、ループカウント演算器３６Ｂ
と、オージェンド値比較部５０Ｂと、選択信号発生部６
０Ｂとを有するものである。

【０１１７】まず、本第２実施例の前記オージェンド値
シフト演算部３２Ｂは、図２０に示される如く、前記図
５に示した前記第１実施例の前記オージェンド値シフト
演算部３２Ａに示される前記９ビットシフト器３２i 〜
前記１１ビットシフト器３２k を省き、合計８個の前記
１ビットシフト器３２a 〜前記８ビットシフト器３２h
としたものである。

【０１１８】又、本第２実施例の前記符号コード演算器
３４Ｂは、図２１に示される如く、前記図６に示した前
記第１実施例の前記符号コードシフト演算部３４Ａの前
記９ビットシフト器３４i 〜前記１１ビットシフト器３
４k を省き、合計８個の前記１ビットシフト器３４a 〜
前記８ビットシフト器３４h としたものである。

【０１１９】本第２実施例の前記ループカウント演算器
３６Ｂは、図２２に示される如く、前記図７に示した前
記第１実施例の前記ループカウント演算部３６Ａの前記
９減算器３６h 及び前記１０減算器３６j を省き、合計
８個の前記１減算器３６a 〜前記８減算器３６h とした
ものである。

【０１２０】図２３は、本第２実施例に用いられる前記
オージェンド値比較部５０Ｂの構成を示す論理回路図で
ある。この図２３に示される如く、前記オージェンド値
比較部５０Ｂは、合計９個の前記比較器５２と、合計８
個の前記ＯＲ論理ゲート５４と、ＲＯＭ５６Ｂとにより
構成されている。前記比較器５２及び前記ＯＲ論理ゲー
トは、前記第１実施例のものと同じである。

【０１２１】前記ＲＯＭ５６Ｂは、合計４本の信号ＣＴ
０〜ＣＴ３でなる信号ＣＤ０をアドレスとして入力し、
合計８本の信号Ｒ１〜Ｒ８として、ビットデータ出力Ｏ
０〜Ｏ７を出力するものである。なお、該ＲＯＭ５６Ｂ
に記憶されるデータは図２４に示すとおりである。この
図２４において、アドレスＡddは、前記信号ＣＴ０をＬ
ＳＢ側とし、前記信号ＣＴ３をＭＳＢ側とする前記信号
ＣＴ０によるものである。又、ビットデータ出力Ｏ０〜
Ｏ７は、１ビットずつ順に、前記信号Ｒ１〜Ｒ８に対応
する。

【０１２２】図２５は、本第２実施例の前記選択信号発
生部の構成を示す論理回路図である。

【０１２３】この図２５に示す如く、前記選択信号発生
部６０Ｂは、前記第１実施例のものと同一の、前記Ｄ型
ラッチユニット６８及び７０と、前記Ｄ型ラッチ７４
と、前記マルチプレクサ６６とを有するものである。
又、本第２実施例の前記選択信号発生部６０Ｂは、更
に、プライオリティエンコーダ６２Ｂと、８入力ＡＮＤ
論理ゲート７６Ｂを有する。

【０１２４】まず、前記プライオリティエンコーダ６２
Ｂは、前記オージェンド値比較部５０Ｂが出力する前記
信号ＣＰ１〜ＣＰ８を入力し、図２６に示されるような
エンコードを行い、該エンコード結果を信号ＳＦa ０〜
ＳＦa ３として前記Ｄ型ラットユニット６８へと出力す
る。この図２６において、“Ｈ”及び“Ｌ”は論理状態
を示す。又、“Ｘ”は、Ｈ状態あるいはＬ状態のいずれ
をも問わないことを示す。エンコードする合計８本の前
記信号ＣＰ１〜ＣＰ８は、原則としていずれか１つのみ
がＬ状態となるものである。しかしながら、２つ以上の
いずれかの前記信号ＣＰ１〜ＣＰ８がＬ状態となる場
合、プライオリティエンコーダの特性として、“ＣＰ
１”〜“ＣＰ８”の信号番号の大きい方が優先され、エ
ンコードされる。

【０１２５】図２７は、前記第２実施例で行われる演算
値の選択対応を示す第１の線図である。

【０１２６】この図２７においては、前記選択信号発生
部６０Ａにて得られる信号ＳＦ０〜ＳＦ３の合計８の組
合せそれぞれに対応して、前記オージェンドレジスタ
（ＡＲ）２２と、前記符号コードレジスタ（ＣＲ）２４
と、前記ループカウンタ（ＣＴＲ）２６とに、選択され
書込まれるものを示している。

【０１２７】この図２７中で、例えば、前記信号ＳＦ
０、ＳＦ１及びＳＦ３が“０”で、前記信号ＳＦ２が
“１”の場合、前記オージェンドレジスタ２２には、
“ＡＲ＜＜４”で示される如く、前回のオージェンド値
を４ビット左シフトさせたものが書込まれる。前記符号
コードレジスタ２４へは“ＣＲ＜＜４”で示される如
く、前回の符号コードの値を４ビットだけ左シフトさせ
たものが書込まれる。前記ループカウンタ２６には、
“ＣＴＲ−４”で示される如く、前回のカウント値ＣＴ
Ｒを“４”だけ減算した値が書込まれる。

【０１２８】図２８は、前記第１実施例における前記選
択信号発生部で生成される信号に従った演算値の選択対
応を示す第２の線図である。

【０１２９】この図２８においては、前記選択信号発生
部６０Ａから得られる前記信号ＳＦ４〜ＳＦ７で示され
る値に対する、前記オージェンドレジスタ（ＡＲ）２２
へ書込まれる値と、前記符号コードレジスタ（ＣＲ）２
４へ書込まれる値と、前記ループカウタン（ＣＴＲ）２
６へ書込まれる値との対応が示されている。この図２８
の対応表での表現方法は、前記図１５や前記図２７の場
合と同様である。

【０１３０】図２９は、前記第２実施例におけるクロッ
ク信号を中心とした動作タイミングを示すタイムチャー
トである。

【０１３１】この図２９では、前記図２５の前記プライ
オリティエンコーダ６２Ｂが出力する前記信号ＳＦa ０
〜ＳＦa ３、前記減算器６４が出力する前記信号ＳＦa
４〜ＳＦa ７、前記Ｄ型ラッチユニット６８が出力する
前記信号ＳＦ０〜ＳＦ３、前記Ｄ型ラッチユニット７０
が出力する前記信号ＳＦ４〜ＳＦ７、前記クロック信号
ＦＣＫ及び前記クロック信号ＲＣＫが示されている。

【０１３２】この図２９のタイムチャートにおいて、ま
ず時刻 t₁₀で、本実施例の算術符号化装置の動作が開始
される。又、該時刻 t₁₀から所定時間の後には、前記オ
ージェンド値シフト部３２a 、前記符号コード演算器３
４a 、前記ループカウント演算部３６Ｂ、前記オージェ
ンド値比較部５０Ｂ及び前記選択信号発生部６０Ｂ等で
の動作が行われ、前記信号ＳＦa ０〜ＳＦa ７及びＳＦ
０〜ＳＦ７の論理状態が出力される。

【０１３３】又、この後時刻 t₁₂にて、前記クロック信
号ＦＣＫが入力されると、前記信号ＳＦa ０〜ＳＦa ７
の論理状態によって、前記Ｄ型ラッチユニット６８及び
７０に記憶されるデータが更新され、前記信号ＳＦ０〜
ＳＦ７の論理状態が切換わる。この後、時刻 t₁₃におい
て、次の処理が行われる。

【０１３４】図３０は、本第２実施例における算術符号
の復号化処理を示すフローチャートである。

【０１３５】この図３０のステップ１４２においては、
全ての処理にあたっての初期化が行われる。具体的に
は、前記オージェンドレジスタ（ＡＲ）２２や前記符号
コードレジスタ（ＣＲ）２４や前記ループカウンタ（Ｃ
ＴＲ）２６等の値の初期化等が行われる。

【０１３６】続いてステップ１４４では、前記オージェ
ンドレジスタ２２の左シフト演算、前記符号コードレジ
スタ２４の左シフト演算及び前記ループカウンタ２６の
カウント値の減算演算を行う。具体的には、前記オージ
ェンドレジスタ２２については、合計８個の前記１ビッ
トシフト器３２a 〜前記８ビットシフト器３２h を用
い、１ビットから８ビットまでの８種類のシフト量の左
シフト演算を並行して行う。前記符号コードレジスタ２
４については、合計８個の前記１ビットシフト器３４a
〜前記８ビットシフト器３４h を用い、１ビットから８
ビットの８種類のシフト量の左シフト演算を並行して実
行する。前記ループカウンタ２６については、合計８個
の前記１減算器３６a 〜前記８減算器３６h を用い、８
種類の減算器による減算演算を並行して実行するもので
ある。

【０１３７】続いてステップ１４６では、前記オージェ
ンド値比較部５０Ｂにおいて、次に列挙する条件（１）
〜（９）の判定を行い、いずれか１つの条件が成立する
場合にはステップ１５４へと進み、いずれの条件も成立
しない場合ステップ１７４へと進む。

【０１３８】 （１）（ＣＴＲ＝０）である。 （２）（ＣＴＲ＝１）且つ｛（ＡＲ＜＜１）＜０x ８０００｝である。 （３）（ＣＴＲ＝２）且つ｛（ＡＲ＜＜１）＜０x ８０００｝ 且つ｛（ＡＲ＜＜２）＜０x ８０００｝である。 （４）（ＣＴＲ＝３）且つ｛（ＡＲ＜＜１）＜０x ８０００｝ 且つ｛（ＡＲ＜＜２）＜０x ８０００｝ 且つ｛（ＡＲ＜＜３）＜０x ８０００｝である。 （５）（ＣＴＲ＝４）且つ｛（ＡＲ＜＜１）＜０x ８０００｝ 且つ｛（ＡＲ＜＜２）＜０x ８０００｝ 且つ｛（ＡＲ＜＜３）＜０x ８０００｝ 且つ｛（ＡＲ＜＜４）＜０x ８０００｝である。 ・ ・ ・ （９）（ＣＴＲ＝８）且つ｛（ＡＲ＜＜１）＜０x ８０００｝ 且つ｛（ＡＲ＜＜２）＜０x ８０００｝ 且つ｛（ＡＲ＜＜３）＜０x ８０００｝ 且つ｛（ＡＲ＜＜３）＜０x ８０００｝ 且つ・・・ ・ ・ ・ 且つ｛（ＡＲ＜＜７）＜０x ８０００｝ 且つ｛（ＡＲ＜＜８）＜０x ８０００｝である。

【０１３９】なお、以上列挙した条件にあって、ＣＴＲ
は、前記ループカウンタ２６に記憶される値を示す。Ａ
Ｒは、前記オージェンドレジスタ２２に記憶される値を
示す。又、“＜＜n ”は、“n ”のビット数分の左シフ
トを示す。例えば、“ＡＲ＜＜１”は、前記１ビットシ
フト器３２a での１ビット分の左シフトを示す。“ＡＲ
＜＜２”は、前記２ビットシフト器３２b による２ビッ
トの左シフトを示すものである。

【０１４０】続いて、ステップ１５４では、前記オージ
ェンドレジスタ２２、前記符号コードレジスタ２４及び
前記ループカウンタＣＴＲの更新処理を行う。具体的に
は、前記オージェンドレジスタ２２及び前記符号コード
レジスタ２４において、前記ループカウンタ２６の値分
のビット数だけシフトしたそれぞれの値を、それぞれの
レジスタに書き込み、この後に前記ループカウンタ２６
の値を“０”に書き替える。このような該ステップ１５
４の処理は、主として、前記選択信号発生部６０Ｂと、
前記オージェンド値選択部８０と、前記符号コード選択
部８２と、前記カウント値選択部８４とによって行われ
るものである。

【０１４１】例えば、前記ループカウンタ２６の値が
“２”であれば、前記２ビットシフト器３２b で得られ
た前記信号ＡＳ２により前記オージェンドレジスタ２２
の値を更新し、前記２ビットシフト器３４b が出力する
前記信号ＣＳ２により前記符号コードレジスタ２４の値
を更新し、次に、前記ループカウンタ２６の値を“０”
とするものである。

【０１４２】続くステップ１５８では、復号化する算術
符号を１バイト入力する。このとき、同時に、前記ルー
プカウンタ２６の値を“８”に設定する（ＣＴＲ←
８）。又、続くステップ１６２では、前記オージェンド
レジスタ２２の１ビットの左シフト演算と、前記符号コ
ードレジスタ２４の１ビットの左シフト演算を行う。

【０１４３】続いてステップ１６４では、前記オージェ
ンドレジスタ２２の値が“０x ８０００”より小さいか
否か判定する。該オージェンドレジスタ２２の値が“０
x ８０００”より小さい場合、前記ステップ１４４の前
方へ分岐する。一方、該オージェンドレジスタ２２の値
が“０x ８０００”以上であれば、この図３０のフロー
チャートに示される処理を全て終了する。

【０１４４】一方、前記ステップ１４６において、前述
のように列挙したいずれの条件（１）〜（９）も成立し
ないと判定された場合、前記ステップ１７４において、
前記オージェンドレジスタ２２と、前記符号コードレジ
スタ２４と、前記ループカウンタ２６の更新処理を行
う。具体的には、該ステップ１７４では、まず次式が成
立する最小値の“n ”を求める。

【０１４５】 （ＡＲ＜＜n ）≧０x ８０００ …（２）

【０１４６】又、このステップ１７４では、上記（２）
式が成立する最小値のn の値のビット数分だけ、前記オ
ージェンドレジスタ２２の左シフト、及び前記符号コー
ドレジスタ２４の左シフトを行う。又、前記ループカウ
ンタ２６に記憶される値から、n を減算する。即ち、
（ＣＴＲ−n ）の値をＣＴＲに書き込む。このような一
連の該ステップ１７４の処理終了後には、この図３０の
フローチャートに示される処理を全て終了する。

【０１４７】以上説明したとおり、本第２実施例にあっ
ては、前記オージェンド値シフト演算部３２Ｂによって
８種類のシフト量の左シフト演算を同時に行い、前記符
号コードシフト演算部３４Ｂにて合計８種類のシフト量
の左シフト演算を同時に行い、前記ループカウント演算
部３６Ｂにおいて８種類の減算を同時に行いながら、こ
のような並行実行された値を選択することで、算術符号
化における処理時間を短縮することができている。

【０１４８】例えば前記図３３の従来の復号化処理にあ
っては、算術符号化された１バイトの符号を得るため
に、前記ステップ２４２、２６２、２６４、２６６の各
ステップを繰り返すループ処理等、２つのループ処理を
行わなければならない。比較して、本第２実施例にあっ
ては、前記図３０のステップ１４４、１４６、１５４の
一連の処理を原則として１回のみ行うだけで１バイトの
符号を復号化することができ、１つのループ処理を行う
だけでよい。従って、このようにループ処理が削減され
た分、本第２実施例では、算術符号化にあって要する処
理時間を短縮することが可能である。

【０１４９】又、本第２実施例にあって、２ビット以上
の左シフトを行う前記２ビットシフト器３２b 〜３２h
、又、前記２ビットシフト器３４b 〜３４h について
は、１ビットの処理を必要回数繰り返すというものでは
なく、１回の演算で必要なビット数の左シフト演算を行
うものである。従って、左シフト演算を短時間に行うこ
とができる。又、２以上の減算を行う前記２減算器３６
b 〜１０減算器３６h についても、デクリメント演算を
必要な減算数だけ繰り返すというものではなく、１回の
演算で必要な減算値の演算を行うものであり、演算時間
を短縮することが可能となっている。

【０１５０】

【発明の効果】以上説明したとおり、本発明によれば、
算術符号化装置あるいは算術符号復号化装置にあって、
その符号化あるいは復号化に要する処理時間を短縮する
ことができるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本願の第１発明が適用された第１実施例の算術
符号化装置の構成を示すブロック図

【図２】前記第１実施例に用いられるオージェンドレジ
スタの回路図

【図３】前記第１実施例に用いられる符号コードレジス
タの回路図

【図４】前記第１実施例に用いられるループカウンタの
回路図

【図５】前記第１実施例に用いられるオージェンド値シ
フト演算部の構成を示すブロック図

【図６】前記第１実施例に用いられる符号コードシフト
演算部の構成を示すブロック図

【図７】前記第１実施例に用いられるループカウント演
算部の構成を示すブロック図

【図８】前記第１実施例に用いられるオージェンド値比
較部の論理回路図

【図９】前記第１実施例の前記オージェンド値比較部に
用いられるＲＯＭに記憶されるビットデータを示す線図

【図１０】前記第１実施例に用いられる選択信号発生部
の論理回路図

【図１１】前記第１実施例の前記選択信号発生部に用い
られるプライオリティエンコーダの真理値表の線図

【図１２】前記第１実施例に用いられるオージェンド値
選択部の回路図

【図１３】前記第１実施例に用いられる符号コード選択
部の回路図

【図１４】前記第１実施例に用いられるカウント値選択
部の回路図

【図１５】前記第１実施例における信号ＳＦ０〜ＳＦ３
に対するオージェンドレジスタ及び符号コードレジスタ
及びループカウンタの値の関係を示す線図

【図１６】前記第１実施例における信号ＣＴ０〜ＣＴ
３、ＳＦ４〜ＳＦ７に対するオージェンドレジスタ及び
符号コードレジスタ及びループカウンタの値の関係を示
す線図

【図１７】前記第１実施例におけるクロック信号を中心
としたタイムチャート

【図１８】前記第１実施例における算術符号の符号化処
理を示すフローチャート

【図１９】本願の第２発明が適用された第２実施例の算
術符号復号化装置の構成を示すブロック図

【図２０】前記第２実施例に用いられるオージェンド値
シフト演算部の回路図

【図２１】前記第２実施例に用いられる符号コードシフ
ト演算部の回路図

【図２２】前記第２実施例に用いられるループカウント
演算部の回路図

【図２３】前記第２実施例に用いられるオージェンド値
比較部の論理回路図

【図２４】前記第２実施例の前記オージェンド値比較部
に用いられるＲＯＭに記憶されるビットデータを示す線
図

【図２５】前記第２実施例に用いられる選択信号発生部
の論理回路図

【図２６】前記第２実施例の前記選択信号発生部に用い
られるプライオリティエンコーダの真理値表を示す線図

【図２７】前記第２実施例における信号ＳＦ０〜ＳＦ３
に対するオージェンドレジスタ及び符号コードレジスタ
及びループカウンタの値を示す線図

【図２８】前記第２実施例における信号ＳＦ４〜ＳＦ７
に対するオージェンドレジスタ及び符号コードレジスタ
及びループカウンタの値の関係を示す線図

【図２９】前記第２実施例におけるクロック信号を中心
としたタイムチャート

【図３０】前記第２実施例における算術符号の復号化処
理を示すフローチャート

【図３１】一般的な算術符号における確率数直線の一例
を示す線図

【図３２】従来からの算術符号の符号化処理を示すフロ
ーチャート

【図３３】従来からの算術符号の復号化処理を示すフロ
ーチャート

【符号の説明】

２２…オージェンドレジスタ（ＡＲ） ２４…符号コードレジスタ（ＣＲ） ２６…ループカウンタ（ＣＴＲ） ３２Ａ、３２Ｂ…オージェンド値シフト演算部 ３２a 〜３２k …ビットシフト器 ３４Ａ、３４Ｂ…符号コードシフト演算部 ３４a 〜３４k …ビットシフト器 ３６Ａ、３６Ｂ…ループカウント演算部 ３６a 〜３６j …減算器 ５０Ａ、５０Ｂ…オージェンド値比較部 ５２…比較器 ５４…ＯＲ論理ゲート ５６Ａ、５６Ｂ…ＲＯＭ ６０Ａ、６０Ｂ…選択信号発生部 ６２Ａ、６２Ｂ…プライオリティエンコーダ ６４…減算器 ６６、８０a 、８２a 、８４a 、８４b …マルチプレク
サ ２２a 、２４a 、２６a 、６８、７０…Ｄ型ラットユニ
ット ７４…Ｄ型ラッチ ７６Ａ、７６Ｂ…ＡＮＤ論理ゲート ８０…オージェンド値選択部 ８２…符号コード選択部 ８４…カウント値選択部

Claims (4)

【特許請求の範囲】
1. 【請求項１】出現確率がＰの劣勢シンボルと出現確率が
   （１−Ｐ）の優勢シンボルとによる、符号化すべきシン
   ボル系列を、これら劣勢シンボル及び優勢シンボルの出
   現確率に応じて分割した確率数直線上にマッピングし、
   その位置に従って符号系列を得る算術符号化を行うべ
   く、符号化過程で、前記確率数直線上での符号の範囲を
   示すオージェンド値データを記憶するオージェンドレジ
   スタＡＲを用いると共に、符号化過程で、前記確率数直
   線上での符号の位置に関する符号コード・データを記憶
   する符号コード・レジスタＣＲを用いた単純符号化処理
   を繰り返してループ処理を行う算術符号化装置におい
   て、 繰り返される複数の前記単純符号化処理それぞれに対応
   する、対となる前記オージェンド値及び前記符号コード
   を求めることを、並行して行う並行実行演算部と、 求められた複数の前記単純符号化処理それぞれの対とな
   る前記オージェンド値及び前記符号コードについて、適
   切な値の前記オージェンド値を選択すると共に、選択さ
   れたものに対となる前記符号コードも選択するレジスタ
   値選択部と、 これら選択された一対の前記オージェンド値及び前記符
   号コードにより、前記オージェンドレジスタＡＲ及び前
   記符号コード・レジスタＣＲを更新するようにしたこと
   を特徴とする算術符号化装置。
2. 【請求項２】請求項１において、前記出現確率Ｐ又は
   （１−Ｐ）が、自然数Ｑについてべき乗２^-Qで表わさ
   れ、 前記並行実行演算部での複数ビットシフトするシフト演
   算が、１回の数値演算とされたことを特徴とする算術符
   号化装置。
3. 【請求項３】出現確率がＰの劣勢シンボルと出現確率が
   （１−Ｐ）の優勢シンボルとによる、符号化すべきシン
   ボル系列を、これら劣勢シンボル及び優勢シンボルの出
   現確率に応じて分割した確率数直線上にマッピングし、
   その位置に従って符号系列を得る算術符号の復号化を行
   うべく、復号化過程で、前記確率数直線上での符号の範
   囲を示すオージェンド値データを記憶するオージェンド
   レジスタＡＲを用いると共に、復号化過程で、前記確率
   数直線上での符号の位置に関する符号コード・データを
   記憶する符号コード・レジスタＣＲを用いた単純復号化
   処理を繰り返してループ処理を行う算術符号復号化装置
   において、 繰り返される複数の前記単純復号化処理それぞれに対応
   する、対となる前記オージェンド値及び前記符号コード
   を求めることを、並行して行う並行実行演算部と、 求められた複数の前記単純復号化処理それぞれの対とな
   る前記オージェンド値及び前記符号コードについて、適
   切な値の前記オージェンド値を選択すると共に、選択さ
   れたものに対となる前記符号コードも選択するレジスタ
   値選択部と、 これら選択された一対の前記オージェンド値及び前記符
   号コードにより、前記オージェンドレジスタＡＲ及び前
   記符号コード・レジスタＣＲを更新するようにしたこと
   を特徴とする算術符号復号化装置。
4. 【請求項４】請求項１において、前記出現確率Ｐ又は
   （１−Ｐ）が、自然数Ｑについてべき乗２^-Qで表わさ
   れ、 前記並行実行演算部での複数ビットシフトするシフト演
   算が、１回の数値演算とされたことを特徴とする算術符
   号復号化装置。