JPH0845955A - バイポーラ集積回路 - Google Patents
バイポーラ集積回路Info
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- JPH0845955A JPH0845955A JP17527694A JP17527694A JPH0845955A JP H0845955 A JPH0845955 A JP H0845955A JP 17527694 A JP17527694 A JP 17527694A JP 17527694 A JP17527694 A JP 17527694A JP H0845955 A JPH0845955 A JP H0845955A
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Abstract
(57)【要約】
【目的】 微細化しても性能の低下を可及的に防止する
ことを可能にする。 【構成】 第１導電型の半導体基板１上に形成された第
１導電型と逆導電型のコレクタ接続４層からの絶縁膜埋
め込み型素子分離の深さが、基板とコレクタ接続層間に
形成される空乏層３の深さより深くなるように形成した
ことを特徴とする。
ことを可能にする。 【構成】 第１導電型の半導体基板１上に形成された第
１導電型と逆導電型のコレクタ接続４層からの絶縁膜埋
め込み型素子分離の深さが、基板とコレクタ接続層間に
形成される空乏層３の深さより深くなるように形成した
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁膜埋め込み型の素
子分離を有するバイポーラ集積回路に関する。
子分離を有するバイポーラ集積回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
高周波用の高集積化バイポーラ集積回路の開発が盛んに
行われている。パイポーラ集積回路をより高集積化する
ために素子分離のサイズを小さくする必要があり、この
ため最近の高集積微細バイポーラ集積回路の素子分離と
しては絶縁膜埋め込み型が盛んに用いられている。
高周波用の高集積化バイポーラ集積回路の開発が盛んに
行われている。パイポーラ集積回路をより高集積化する
ために素子分離のサイズを小さくする必要があり、この
ため最近の高集積微細バイポーラ集積回路の素子分離と
しては絶縁膜埋め込み型が盛んに用いられている。
【０００３】一方、バイポーラ集積回路の高周波特定を
良くするには、トランジスタ自体の遮断周波数を上げる
必要があり、このためにはトランジスタの寄生抵抗、寄
生容量を低下させることが重要である。そしてこれらの
寄生抵抗、寄生容量を低下させるには高集積化ととも
に、微細化することが重要なポイントとなる。
良くするには、トランジスタ自体の遮断周波数を上げる
必要があり、このためにはトランジスタの寄生抵抗、寄
生容量を低下させることが重要である。そしてこれらの
寄生抵抗、寄生容量を低下させるには高集積化ととも
に、微細化することが重要なポイントとなる。
【０００４】中でも、コレクタ基板間容量は、微細化と
これに伴う絶縁膜埋め込み型の素子分離を用いることに
よって大きく減少させることが可能になった。例えば図
６（ａ）に接合分離型の素子分離を有するトランジスタ
の平面図を示し、図６（ｂ）に絶縁膜埋め込み型の素子
分離領域を有するトランジスタの平面図を示す。図６に
おいて、６１は接合分離型トランジスタの素子分離領域
を示し、６２は絶縁膜埋め込み型の素子分離領域を示
し、６３，６４，６５は各々のトランジスタのコレクタ
コンタクト領域、エミッタコンタクト領域、ベースコン
タクト領域を示している。この図６から分かるように各
々のトランジスタの素子領域はほぼ同一であるが、素子
分離領域は絶縁膜埋め込み型のトランジスタの方が接合
分離型トランジスタに比べて小さく、微細化に適してい
る。また、このときのコレクタ基板間容量は接合分離型
トランジスタが３１ｆＦであるのに対して絶縁膜埋め込
み型のトランジスタが１７ｆＦであり、絶縁膜埋め込み
型の素子分離を用いることにより、コレクタ基板間容量
を約４６％減少させることが可能となる。
これに伴う絶縁膜埋め込み型の素子分離を用いることに
よって大きく減少させることが可能になった。例えば図
６（ａ）に接合分離型の素子分離を有するトランジスタ
の平面図を示し、図６（ｂ）に絶縁膜埋め込み型の素子
分離領域を有するトランジスタの平面図を示す。図６に
おいて、６１は接合分離型トランジスタの素子分離領域
を示し、６２は絶縁膜埋め込み型の素子分離領域を示
し、６３，６４，６５は各々のトランジスタのコレクタ
コンタクト領域、エミッタコンタクト領域、ベースコン
タクト領域を示している。この図６から分かるように各
々のトランジスタの素子領域はほぼ同一であるが、素子
分離領域は絶縁膜埋め込み型のトランジスタの方が接合
分離型トランジスタに比べて小さく、微細化に適してい
る。また、このときのコレクタ基板間容量は接合分離型
トランジスタが３１ｆＦであるのに対して絶縁膜埋め込
み型のトランジスタが１７ｆＦであり、絶縁膜埋め込み
型の素子分離を用いることにより、コレクタ基板間容量
を約４６％減少させることが可能となる。
【０００５】ところが、絶縁膜埋め込み型の素子分離を
用いたトランジスタを比例縮小していくと、コレクタ基
板間容量はその面積の縮小率程減少させることができな
いということが顕在化してきた。例えば、図７に示すよ
うに、エミッタの幅が０．４μｍ、エミッタの長さが５
μｍのトランジスタ（図７（ａ）参照）を、縦、横の大
きさを各々１／４、すなわち面積として１／１６に縮少
した場合を考えると、縮少されたトランジスタ（図７
（ｂ）参照）のエミッタの幅および長さは０．１μｍお
よび１．２５μｍとなる。このとき、縮少されないトラ
ンジスタのコレクタ基板間接合容量は１７ｆＦであるの
に対して、面積が１／１６に縮少されたトランジスタの
それが９．６ｆＦであり、コレクタ基板間接合容量とし
ては約４０％しか減少していない。
用いたトランジスタを比例縮小していくと、コレクタ基
板間容量はその面積の縮小率程減少させることができな
いということが顕在化してきた。例えば、図７に示すよ
うに、エミッタの幅が０．４μｍ、エミッタの長さが５
μｍのトランジスタ（図７（ａ）参照）を、縦、横の大
きさを各々１／４、すなわち面積として１／１６に縮少
した場合を考えると、縮少されたトランジスタ（図７
（ｂ）参照）のエミッタの幅および長さは０．１μｍお
よび１．２５μｍとなる。このとき、縮少されないトラ
ンジスタのコレクタ基板間接合容量は１７ｆＦであるの
に対して、面積が１／１６に縮少されたトランジスタの
それが９．６ｆＦであり、コレクタ基板間接合容量とし
ては約４０％しか減少していない。
【０００６】これらのトランジスタを並列接続、例えば
図７（ａ）に示すエミッタ幅が０．４μｍのトランジス
タを３個並列接続したもの（以下、回路Ａという）と、
図７（ｂ）に示すエミッタ幅が０．１μｍトランジスタ
を１４個並列接続したもの（以下、回路Ｂという）の、
コレクタ電流に対する利得Ｇａと雑音特性Ｆmin の特性
を図８に示す。図８において、回路Ａの利得特性は黒丸
で、雑音特性は白丸で示され、回路Ｂの利得特性は黒三
角、雑音特性は白三角で示されている。なお、これらの
特性は入力信号の周波数ｆが２ＧＨｚでコレクタ・エミ
ッタ間のＤＣ電圧ＶCEが２Ｖの条件で測定されたもので
ある。この図８から分かるように回路ＡとＢの雑音特性
をほぼ同一となるようにしたとき、例えばコレクタ電流
Ｉc が１．１×１０-3Ａの時の利得は回路Ｂ、すなわ
ち、比例縮少した回路の方が７ｄＢも小さく、性能の低
下が生じている。この差を解析すると、コレクタ基板間
容量が面積の縮少率ほど減少していないことが大きな原
因であることが判明した。
図７（ａ）に示すエミッタ幅が０．４μｍのトランジス
タを３個並列接続したもの（以下、回路Ａという）と、
図７（ｂ）に示すエミッタ幅が０．１μｍトランジスタ
を１４個並列接続したもの（以下、回路Ｂという）の、
コレクタ電流に対する利得Ｇａと雑音特性Ｆmin の特性
を図８に示す。図８において、回路Ａの利得特性は黒丸
で、雑音特性は白丸で示され、回路Ｂの利得特性は黒三
角、雑音特性は白三角で示されている。なお、これらの
特性は入力信号の周波数ｆが２ＧＨｚでコレクタ・エミ
ッタ間のＤＣ電圧ＶCEが２Ｖの条件で測定されたもので
ある。この図８から分かるように回路ＡとＢの雑音特性
をほぼ同一となるようにしたとき、例えばコレクタ電流
Ｉc が１．１×１０-3Ａの時の利得は回路Ｂ、すなわ
ち、比例縮少した回路の方が７ｄＢも小さく、性能の低
下が生じている。この差を解析すると、コレクタ基板間
容量が面積の縮少率ほど減少していないことが大きな原
因であることが判明した。
【０００７】本発明は上記事情を考慮してなされたもの
であって、微細化を行なっても性能の低下を可及的に防
止することのできるバイポーラ集積回路を提供すること
を目的とする。
であって、微細化を行なっても性能の低下を可及的に防
止することのできるバイポーラ集積回路を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明によるバイポーラ
集積回路によれば、第１導電型の半導体基板上に形成さ
れた第１導電型と逆導電型のコレクタ接続層からの絶縁
膜埋め込み型素子分離の深さが、基板とコレクタ接続層
間に形成される空乏層の深さより深くなるように形成し
たことを特徴とする。
集積回路によれば、第１導電型の半導体基板上に形成さ
れた第１導電型と逆導電型のコレクタ接続層からの絶縁
膜埋め込み型素子分離の深さが、基板とコレクタ接続層
間に形成される空乏層の深さより深くなるように形成し
たことを特徴とする。
【０００９】
【作用】このように構成された本発明のバイポーラ集積
回路によれば、素子分離の深さが空乏層の深さよりも深
く形成される。これにより、コレクタ接続層と、素子分
離の底に形成される素子分離用高濃度チャネル分離拡散
層との間の接合容量がほとんど無視できる位小さくな
り、微細化した場合にコレクタ基板間容量も面積の縮小
率と同程度に減少し、性能の低下を防止することができ
る。
回路によれば、素子分離の深さが空乏層の深さよりも深
く形成される。これにより、コレクタ接続層と、素子分
離の底に形成される素子分離用高濃度チャネル分離拡散
層との間の接合容量がほとんど無視できる位小さくな
り、微細化した場合にコレクタ基板間容量も面積の縮小
率と同程度に減少し、性能の低下を防止することができ
る。
【００１０】
【実施例】本発明によるパイポーラ集積回路の一実施例
を図１乃至図５を参照して説明する。まず発明に先立
ち、トランジスタ面積の縮小率とコレクタ基板間容量の
縮小率が異なる原因を究明するために、トランジスタの
コレクタ基板間容量の成分を分析した。
を図１乃至図５を参照して説明する。まず発明に先立
ち、トランジスタ面積の縮小率とコレクタ基板間容量の
縮小率が異なる原因を究明するために、トランジスタの
コレクタ基板間容量の成分を分析した。
【００１１】以下、これについて説明する。図５に従来
の絶縁膜埋め込み型のパイボーラ集積回路の断面図を示
す。図５において、Ｐ型シリコン基板１上に低抵抗のコ
レクタ接続層となるＮ+ 埋め込み層４が形成され、この
Ｎ+ 埋め込み層４上にはコレクタ層５ａ，５ｂが形成さ
れ、コレクタ層５ｂの表面にベース層９が形成され、こ
のベース層９の表面にエミッタ層１０が形成されてい
る。そしてこれらの素子の領域は例えばＳｉＯ2 が埋め
込まれたディープトレンチ８ａおよびシャロウトレンチ
８ｂからなる素子分離領域によって他のトランジスタの
素子領域とは電気的に分離されている。コレクタ層５ａ
はコレクタ電極１４に接続され、エミッタ層はエミッタ
電極１５に接続され、ベース層９は例えばポリシリコン
又はポリシリコンと高蝕点金属シリサイドからなる低抵
抗のベース引出し層１１を介してベース電極１６に接続
されている。これらの電極はＳｉＯ2 層１２およびＳｉ
3 Ｎ4 層１３からなる絶縁膜によってお互いに電気的に
絶縁されている。
の絶縁膜埋め込み型のパイボーラ集積回路の断面図を示
す。図５において、Ｐ型シリコン基板１上に低抵抗のコ
レクタ接続層となるＮ+ 埋め込み層４が形成され、この
Ｎ+ 埋め込み層４上にはコレクタ層５ａ，５ｂが形成さ
れ、コレクタ層５ｂの表面にベース層９が形成され、こ
のベース層９の表面にエミッタ層１０が形成されてい
る。そしてこれらの素子の領域は例えばＳｉＯ2 が埋め
込まれたディープトレンチ８ａおよびシャロウトレンチ
８ｂからなる素子分離領域によって他のトランジスタの
素子領域とは電気的に分離されている。コレクタ層５ａ
はコレクタ電極１４に接続され、エミッタ層はエミッタ
電極１５に接続され、ベース層９は例えばポリシリコン
又はポリシリコンと高蝕点金属シリサイドからなる低抵
抗のベース引出し層１１を介してベース電極１６に接続
されている。これらの電極はＳｉＯ2 層１２およびＳｉ
3 Ｎ4 層１３からなる絶縁膜によってお互いに電気的に
絶縁されている。
【００１２】なお、基板１とＮ+ 埋め込み層４の間には
空乏層３が形成されている。そして、隣接するトランジ
スタの各々の空乏層がつながるのを防止するために、デ
ィープトレンチ４８ａの底には素子分離用高濃度チャネ
ル分離拡散層７が設けられている。図５に示すように、
コレクタ基板間容量は３つの成分から成っていることが
分析結果から分った。１つはＮ+ 埋め込み層４の基板１
との接合容量Ｃ1 であり、今一つは絶縁膜埋め込み型素
子分離自体の容量Ｃ2 であり、最後の一つはＮ+ 埋め込
み層４と高濃度チャネル分離拡散層７との間の接合容量
Ｃ3 である。なお、容量Ｃ2 は他の２つの容量に比べて
非常に小さくほとんど無視できる値であることが分っ
た。
空乏層３が形成されている。そして、隣接するトランジ
スタの各々の空乏層がつながるのを防止するために、デ
ィープトレンチ４８ａの底には素子分離用高濃度チャネ
ル分離拡散層７が設けられている。図５に示すように、
コレクタ基板間容量は３つの成分から成っていることが
分析結果から分った。１つはＮ+ 埋め込み層４の基板１
との接合容量Ｃ1 であり、今一つは絶縁膜埋め込み型素
子分離自体の容量Ｃ2 であり、最後の一つはＮ+ 埋め込
み層４と高濃度チャネル分離拡散層７との間の接合容量
Ｃ3 である。なお、容量Ｃ2 は他の２つの容量に比べて
非常に小さくほとんど無視できる値であることが分っ
た。
【００１３】そこで、我々は、図１に示すように本実施
例のバイポーラ集積回路装置においては、図５に示す従
来のバイポーラ集積回路と比べて絶縁膜埋め込み型の素
子分離の深さを空乏層３よりも深く設定した。今、基板
１の不純物濃度をＮsub （原子／cm3 ）、シリコン基板
１の誘電率をε、バイポーラ集積回路の電源電圧をＶcc
（Ｖ）、電子の電荷の絶対値をｑ（クーロン）とする
と、空乏層３の深さＷ（cm）は次の（１）式で表わされ
る。
例のバイポーラ集積回路装置においては、図５に示す従
来のバイポーラ集積回路と比べて絶縁膜埋め込み型の素
子分離の深さを空乏層３よりも深く設定した。今、基板
１の不純物濃度をＮsub （原子／cm3 ）、シリコン基板
１の誘電率をε、バイポーラ集積回路の電源電圧をＶcc
（Ｖ）、電子の電荷の絶対値をｑ（クーロン）とする
と、空乏層３の深さＷ（cm）は次の（１）式で表わされ
る。
【００１４】
【数１】 したがって、図１に示すように絶縁膜埋め込み型の素子
分離領域８ａ，８ｂの、Ｎ+ 埋め込み層４からの深さＨ
を、空乏層３の深さＷよりも深く、すなわち、Ｈ＞Ｗ
と設定した。
分離領域８ａ，８ｂの、Ｎ+ 埋め込み層４からの深さＨ
を、空乏層３の深さＷよりも深く、すなわち、Ｈ＞Ｗ
と設定した。
【００１５】例えば、基板１の濃度Ｎsub ＝５×１０14
で、Ｖcc＝５Ｖとすれば、Ｎ+ 埋め込み層４と基板１と
の間の空乏層３の深さＷは３．６μｍとなり、絶縁膜埋
め込み型の素子分離の深さＨを４．０μｍとすることが
できる。
で、Ｖcc＝５Ｖとすれば、Ｎ+ 埋め込み層４と基板１と
の間の空乏層３の深さＷは３．６μｍとなり、絶縁膜埋
め込み型の素子分離の深さＨを４．０μｍとすることが
できる。
【００１６】このように絶縁膜埋め込み型の素子分離８
ａの、Ｎ+ 埋め込み層からの深さＨを空乏層３の深さＷ
よりも深く設定することにより、Ｎ+ 埋め込み層４の素
子分離用高濃度チャネル分離拡散層７との間の接合容量
Ｃ3 （図５参照）は、ほとんど無視できる位小さな値と
なる。これによりコレクタ基板間容量は、Ｎ+ 埋め込み
層４と基板１との接合容量Ｃ1 と、絶縁膜埋め込み型素
子分離自体の容量Ｃ2との和となる。
ａの、Ｎ+ 埋め込み層からの深さＨを空乏層３の深さＷ
よりも深く設定することにより、Ｎ+ 埋め込み層４の素
子分離用高濃度チャネル分離拡散層７との間の接合容量
Ｃ3 （図５参照）は、ほとんど無視できる位小さな値と
なる。これによりコレクタ基板間容量は、Ｎ+ 埋め込み
層４と基板１との接合容量Ｃ1 と、絶縁膜埋め込み型素
子分離自体の容量Ｃ2との和となる。
【００１７】そこで、エミッタの幅が０．４μｍで長さ
が５μｍの、図５に示す従来構造のトランジスタを３個
並列接続した回路（以下、回路Ｄという）の雑音特性と
同程度の雑音特性となるように、エミッタの幅０．１μ
ｍで、長さが１．２５μｍの、本実施例の構造を有する
トランジスタを１４個並列接続し（以下、回路Ｅとい
う）、コレクタ電流Ｉc の変化に対する利得の変化を測
定した結果を図２に示す。図２において、回路Ｄの利得
特性は黒丸で、雑音特性は白丸で示され、回路Ｅの利得
特性は黒三角で、雑音特性は白三角で示されている。な
お、これらの特性は入力信号の周波数ｆが２ＧＨｚでコ
レクタ・エミッタ間のＤＣ電圧ＶCEが２Ｖ条件で測定さ
れたものである。この図２から分るように、トランジス
タの面積を比例縮小しても利得の減少が見られないばか
りでなく、却って利得を大きくすることが可能である。
が５μｍの、図５に示す従来構造のトランジスタを３個
並列接続した回路（以下、回路Ｄという）の雑音特性と
同程度の雑音特性となるように、エミッタの幅０．１μ
ｍで、長さが１．２５μｍの、本実施例の構造を有する
トランジスタを１４個並列接続し（以下、回路Ｅとい
う）、コレクタ電流Ｉc の変化に対する利得の変化を測
定した結果を図２に示す。図２において、回路Ｄの利得
特性は黒丸で、雑音特性は白丸で示され、回路Ｅの利得
特性は黒三角で、雑音特性は白三角で示されている。な
お、これらの特性は入力信号の周波数ｆが２ＧＨｚでコ
レクタ・エミッタ間のＤＣ電圧ＶCEが２Ｖ条件で測定さ
れたものである。この図２から分るように、トランジス
タの面積を比例縮小しても利得の減少が見られないばか
りでなく、却って利得を大きくすることが可能である。
【００１８】更に本実施例で制作したトランジスタ（エ
ミッタ幅０．１μｍ、エミッタ長さ１．２５μｍ）のベ
ース幅を縮小して遮断周波数を上昇させたトランジスタ
を１０個並列に接続した回路（以下、回路Ｆという）と
上記回路Ｄとの雑音特性を利得特性を測定した結果を図
３に示す。図３において、回路Ｄの利得特性は黒丸で、
雑音特性を白丸で示され、回路Ｆの利得特性は黒三角
で、雑音特性は白三角で示されている。この図３から分
るように、ほぼ同一の利得特性となっているが従来構造
に比べて、低電流領域において雑音特性の向上を図るこ
とが可能になるとともに、同じ雑音特性の場合で、利得
も１ｄＢ程度の減少に留めることが可能となる。
ミッタ幅０．１μｍ、エミッタ長さ１．２５μｍ）のベ
ース幅を縮小して遮断周波数を上昇させたトランジスタ
を１０個並列に接続した回路（以下、回路Ｆという）と
上記回路Ｄとの雑音特性を利得特性を測定した結果を図
３に示す。図３において、回路Ｄの利得特性は黒丸で、
雑音特性を白丸で示され、回路Ｆの利得特性は黒三角
で、雑音特性は白三角で示されている。この図３から分
るように、ほぼ同一の利得特性となっているが従来構造
に比べて、低電流領域において雑音特性の向上を図るこ
とが可能になるとともに、同じ雑音特性の場合で、利得
も１ｄＢ程度の減少に留めることが可能となる。
【００１９】また、本実施例で製作したトランジスタ
（エミッタ幅０．１μｍ、エミッタ長さ１．２５μｍ）
のベース引出し層１１にＮｉシリサイドを用いてベース
抵抗を低下させたトランジスタを、上記回路Ｄの利得特
性とほぼ同一となるように９個並列に接続した回路（以
下、回路Ｇという）の利得特性と雑音特性を測定した結
果を図４に示す。図４において、回路Ｄの利得特性は黒
丸で、雑音特性は白丸で示され、回路Ｇの利得特性は黒
三角で、雑音特性は白三角で示されている。この図４か
ら分るように図３の場合に比べて、より低電流で同一の
雑音特性を得ることができるとともに、利得を１．５ｂ
Ｂ程度の減少に押えることが可能になった。
（エミッタ幅０．１μｍ、エミッタ長さ１．２５μｍ）
のベース引出し層１１にＮｉシリサイドを用いてベース
抵抗を低下させたトランジスタを、上記回路Ｄの利得特
性とほぼ同一となるように９個並列に接続した回路（以
下、回路Ｇという）の利得特性と雑音特性を測定した結
果を図４に示す。図４において、回路Ｄの利得特性は黒
丸で、雑音特性は白丸で示され、回路Ｇの利得特性は黒
三角で、雑音特性は白三角で示されている。この図４か
ら分るように図３の場合に比べて、より低電流で同一の
雑音特性を得ることができるとともに、利得を１．５ｂ
Ｂ程度の減少に押えることが可能になった。
【００２０】
【発明の効果】以上説明したように、微細化を行なって
も、性能の低下を可及的に防止することができる。
も、性能の低下を可及的に防止することができる。
【図１】本発明によるバイポーラ集積回路の一実施例の
構成を示す断面図。
構成を示す断面図。
【図２】本発明によるバイポーラ集積回路と従来構造の
バイポーラ集積回路の雑音特性と利得特性を示すグラ
フ。
バイポーラ集積回路の雑音特性と利得特性を示すグラ
フ。
【図３】遮断周波数を向上させた本発明によるバイポー
ラ集積回路と、従来構造のパイポーラ集積回路の雑音特
性と利得特性を示すグラフ。
ラ集積回路と、従来構造のパイポーラ集積回路の雑音特
性と利得特性を示すグラフ。
【図４】ベース抵抗を低下させた本発明によるバイポー
ラ集積回路と、従来構造のバイポーラ集積回路の雑音特
性と利得特性を示すグラフ。
ラ集積回路と、従来構造のバイポーラ集積回路の雑音特
性と利得特性を示すグラフ。
【図５】従来のバイポーラ集積回路の構成を示す断面
図。
図。
【図６】接合分離型素子分離を有するトランジスタと、
絶縁膜埋め込み型素子分離を有するトランジスタのサイ
ズを説明する模式図。
絶縁膜埋め込み型素子分離を有するトランジスタのサイ
ズを説明する模式図。
【図７】絶縁膜埋め込み型素子分離を有する従来構造の
トランジスタと、縮小したトランジスタの平面図。
トランジスタと、縮小したトランジスタの平面図。
【図８】従来構造の縮小トランジスタからなるバイポー
ラ集積回路と、縮小前のトランジスタからなるバイポー
ラ集積回路の雑音特性と利得特性を示すグラフ。
ラ集積回路と、縮小前のトランジスタからなるバイポー
ラ集積回路の雑音特性と利得特性を示すグラフ。
１ Ｐ型シリコン基板 ３ 空乏層 ４ Ｎ+ 埋め込み層 ５、６ コレクタ層 ７ 素子分離用高濃度チャネル分離拡散層 ８ａ ディープトレンチ ８ｂ シャロウトレンチ ９ ベース層 １０ エミッタ層 １１ ベース引出し層 １２ ＳｉＯ2 層 １３ Ｓｉ3 Ｎ4 層 １４ コレクタ電極 １５ エミッタ電極 １６ ベース電極
Claims (1)
- 【請求項１】第１導電型の半導体基板上に形成された前
記第１導電型と逆導電型のコレクタ接続層からの絶縁膜
埋め込み型素子分離の深さが、前記基板と前記コレクタ
接続層間に形成される空乏層の深さより深くなるように
形成したことを特徴とするバイポーラ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17527694A JPH0845955A (ja) | 1994-07-27 | 1994-07-27 | バイポーラ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17527694A JPH0845955A (ja) | 1994-07-27 | 1994-07-27 | バイポーラ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845955A true JPH0845955A (ja) | 1996-02-16 |
Family
ID=15993311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17527694A Pending JPH0845955A (ja) | 1994-07-27 | 1994-07-27 | バイポーラ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0845955A (ja) |
-
1994
- 1994-07-27 JP JP17527694A patent/JPH0845955A/ja active Pending
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