JPH0845914A - 基板を有する半導体ウェーハからレジストを除去する方法及びレジスト除去装置 - Google Patents
基板を有する半導体ウェーハからレジストを除去する方法及びレジスト除去装置Info
- Publication number
- JPH0845914A JPH0845914A JP7115905A JP11590595A JPH0845914A JP H0845914 A JPH0845914 A JP H0845914A JP 7115905 A JP7115905 A JP 7115905A JP 11590595 A JP11590595 A JP 11590595A JP H0845914 A JPH0845914 A JP H0845914A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- semiconductor wafer
- ashing
- layer
- oxygen plasma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 49
- 238000004380 ashing Methods 0.000 claims abstract description 45
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000001301 oxygen Substances 0.000 claims abstract description 34
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 34
- 229920000642 polymer Polymers 0.000 claims description 33
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 14
- 235000012431 wafers Nutrition 0.000 description 42
- 230000008569 process Effects 0.000 description 23
- 239000000463 material Substances 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920000620 organic polymer Polymers 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- BBEAQIROQSPTKN-UHFFFAOYSA-N pyrene Chemical compound C1=CC=C2C=CC3=CC=CC4=CC=C1C2=C43 BBEAQIROQSPTKN-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- GVEPBJHOBDJJJI-UHFFFAOYSA-N fluoranthrene Natural products C1=CC(C2=CC=CC=C22)=C3C2=CC=CC3=C1 GVEPBJHOBDJJJI-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/42—Stripping or agents therefor
- G03F7/427—Stripping or agents therefor using plasma means only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 基板を有する半導体ウェーハから低温で異方
性プラズマを用いてレジストを除去するレジスト除去方
法及び装置を提供する。 【構成】 酸素プラズマ発生器（２８）を含む反応器
（２６）内に半導体ウェーハ（１０）を配置する。酸素
プラズマ発生器（２８）から異方性酸素プラズマ（３
２）を放出させ、バイアスされ、フォトレジスト層（２
２）を露出させている半導体ウェーハ（１０）に引き付
ける。センサ（３０）がレジストのアッシングが完了し
た時を検出し、次に酸素プラズマ発生器（２８）を遮断
する。
性プラズマを用いてレジストを除去するレジスト除去方
法及び装置を提供する。 【構成】 酸素プラズマ発生器（２８）を含む反応器
（２６）内に半導体ウェーハ（１０）を配置する。酸素
プラズマ発生器（２８）から異方性酸素プラズマ（３
２）を放出させ、バイアスされ、フォトレジスト層（２
２）を露出させている半導体ウェーハ（１０）に引き付
ける。センサ（３０）がレジストのアッシングが完了し
た時を検出し、次に酸素プラズマ発生器（２８）を遮断
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスの製造
方法に関し、特にレジスト剥離プロセス方法及び装置に
関する。
方法に関し、特にレジスト剥離プロセス方法及び装置に
関する。
【０００２】
【従来の技術】半導体は、ラジオ及びテレビジョンを含
む電子応用の集積回路に広く用いられている。このよう
な集積回路は、典型的には、単結晶シリコンに製作され
た多数のトランジスタを使用する。現在、多くの集積回
路には相互接続のために多くのレベルのメタライゼーシ
ョンが含まれている。幾何学的な収縮及び機能的な密度
が増加するに従って、多重レベルのメタライゼーション
・システム内のＲＣ時定数を減少させることは、避ける
ことができないものとなった。
む電子応用の集積回路に広く用いられている。このよう
な集積回路は、典型的には、単結晶シリコンに製作され
た多数のトランジスタを使用する。現在、多くの集積回
路には相互接続のために多くのレベルのメタライゼーシ
ョンが含まれている。幾何学的な収縮及び機能的な密度
が増加するに従って、多重レベルのメタライゼーション
・システム内のＲＣ時定数を減少させることは、避ける
ことができないものとなった。
【０００３】従来、金属線を互いに絶縁するために典型
的に用いられた誘電体は、酸化ケイ素であったが、ＲＣ
時定数を低下させるために低誘電率を有する材料を用い
ることが最近の傾向となった。低誘電率を有する多くの
絶縁体は、純粋なポリマ（例えば、パイレン、ＢＣＢ、
テフロン、ポリイミド）か、又は有機スピン・オン・ガ
ラス（ＯＳＯＧ、例えばシルセキオクサン（ｓｉｌｓｅ
ｑｕｉｏｘａｎｅ）及びシロクサン（ｓｉｌｏｘａｎ
ｅ）ガラス）である。これら低誘電率材料の耐酸化性
は、全般的に２酸化シリコンの耐酸化性より劣ってい
る。
的に用いられた誘電体は、酸化ケイ素であったが、ＲＣ
時定数を低下させるために低誘電率を有する材料を用い
ることが最近の傾向となった。低誘電率を有する多くの
絶縁体は、純粋なポリマ（例えば、パイレン、ＢＣＢ、
テフロン、ポリイミド）か、又は有機スピン・オン・ガ
ラス（ＯＳＯＧ、例えばシルセキオクサン（ｓｉｌｓｅ
ｑｕｉｏｘａｎｅ）及びシロクサン（ｓｉｌｏｘａｎ
ｅ）ガラス）である。これら低誘電率材料の耐酸化性
は、全般的に２酸化シリコンの耐酸化性より劣ってい
る。
【０００４】
【発明が解決しようとする課題】通常のアッシング・プ
ロセスは、高いアスペクト比の接点及びバイア（ｖｉ
ａ）には利用可能である。しかし、このようなアッシン
グ・プロセスは誘電体材料、特に低誘電率材料を損傷す
るものである。酸素プラズマ（ａｓｈ）は、通常、フォ
トレジストをウェーハ表面から除去するときに用いられ
る。通常のアッシング・プロセスはバレル反応器及びダ
ウン・ストリーム反応器内で行われ、かつ全てのフォト
レジストを完全に除去するのを確実にするために長時
間、高温（約２５０℃）で行われる。残念ながら、高温
のアッシング・プロセスは、ウェーハの表面からフォト
レジストを除去するばかりでなく、低誘電率材料からポ
リマ部分も除去してしまい、収縮する、割れる、湿気を
吸収する、バイアを害する、アンダーカットする、及び
低誘電率の材料の誘電体特性を総体的に劣化させるよう
な問題に至る。バイアの集成は、低誘電率材料の使用に
問題を発生させるものであった。
ロセスは、高いアスペクト比の接点及びバイア（ｖｉ
ａ）には利用可能である。しかし、このようなアッシン
グ・プロセスは誘電体材料、特に低誘電率材料を損傷す
るものである。酸素プラズマ（ａｓｈ）は、通常、フォ
トレジストをウェーハ表面から除去するときに用いられ
る。通常のアッシング・プロセスはバレル反応器及びダ
ウン・ストリーム反応器内で行われ、かつ全てのフォト
レジストを完全に除去するのを確実にするために長時
間、高温（約２５０℃）で行われる。残念ながら、高温
のアッシング・プロセスは、ウェーハの表面からフォト
レジストを除去するばかりでなく、低誘電率材料からポ
リマ部分も除去してしまい、収縮する、割れる、湿気を
吸収する、バイアを害する、アンダーカットする、及び
低誘電率の材料の誘電体特性を総体的に劣化させるよう
な問題に至る。バイアの集成は、低誘電率材料の使用に
問題を発生させるものであった。
【０００５】従って、半導体産業において低誘電率材料
を使用する結果、フォトレジストを除去する間に、ポリ
マの誘電体材料を損傷しないアッシング・プロセスを必
要とすることになった。
を使用する結果、フォトレジストを除去する間に、ポリ
マの誘電体材料を損傷しないアッシング・プロセスを必
要とすることになった。
【０００６】
【課題を解決するための手段】本発明は、低温で異方性
プラズマを用いて半導体ウェーハからレジストを剥離さ
せることを含む。半導体ウェーハは酸素プラズマ源（ｏ
ｘｇｅｎ ｐｌａｓｍｓｏｕｒｃｅ）及び任意選択的な
センサを備えた反応器内に配置される。酸素プラズマ源
は酸素プラズマを放出し、この酸素プラズマが電場によ
りウェーハに向かって吸引され、このウェーハの表面が
異方性酸素プラズマに対して露出される。センサがウェ
ーハのフォトレジストのアッシングが完了した時を検出
し、酸素プラズマ源をオフにさせる。
プラズマを用いて半導体ウェーハからレジストを剥離さ
せることを含む。半導体ウェーハは酸素プラズマ源（ｏ
ｘｇｅｎ ｐｌａｓｍｓｏｕｒｃｅ）及び任意選択的な
センサを備えた反応器内に配置される。酸素プラズマ源
は酸素プラズマを放出し、この酸素プラズマが電場によ
りウェーハに向かって吸引され、このウェーハの表面が
異方性酸素プラズマに対して露出される。センサがウェ
ーハのフォトレジストのアッシングが完了した時を検出
し、酸素プラズマ源をオフにさせる。
【０００７】第１の実施例は、半導体ウェーハからレジ
ストを除去する方法であって、基板をポリマ誘電体層に
より被覆する工程と、ポリマ誘電体層上に無機層を形成
する工程と、前記無機層上にレジスト層を形成する工程
と、前記レジスト層をパターニングする工程と、前記無
機層をエッチングする工程と、異方性酸素プラズマによ
り前記レジストをアッシングする工程とを含むものであ
る。
ストを除去する方法であって、基板をポリマ誘電体層に
より被覆する工程と、ポリマ誘電体層上に無機層を形成
する工程と、前記無機層上にレジスト層を形成する工程
と、前記レジスト層をパターニングする工程と、前記無
機層をエッチングする工程と、異方性酸素プラズマによ
り前記レジストをアッシングする工程とを含むものであ
る。
【０００８】他の実施例は、半導体ウェーハからレジス
トを除去する装置であって、反応器と、前記反応器内に
配置されたポリマ誘電体層を有するウェーハと、前記反
応器内に位置する酸素プラズマ発生器とを備えているも
のである。
トを除去する装置であって、反応器と、前記反応器内に
配置されたポリマ誘電体層を有するウェーハと、前記反
応器内に位置する酸素プラズマ発生器とを備えているも
のである。
【０００９】本発明の利点は、従来のレジスト除去方法
の苛酷な作用に対し敏感な、低誘電率材料を有するウェ
ーハからレジストを除去する能力があることである。低
誘電率材料の分解は、酸化反応を活性化する可能性があ
るが、ウェーハ（基板）温度を低下させることにより最
小化される。本発明により、バイアの側壁の材料にごく
僅かな損傷が発生させるだけである。
の苛酷な作用に対し敏感な、低誘電率材料を有するウェ
ーハからレジストを除去する能力があることである。低
誘電率材料の分解は、酸化反応を活性化する可能性があ
るが、ウェーハ（基板）温度を低下させることにより最
小化される。本発明により、バイアの側壁の材料にごく
僅かな損傷が発生させるだけである。
【００１０】明細書の統合部分を形成し、かつ関連して
読むべき図面において、指摘しない限り、種々の観点か
ら同一番号及びシンボルを用いて同一の構成要素を表
す。
読むべき図面において、指摘しない限り、種々の観点か
ら同一番号及びシンボルを用いて同一の構成要素を表
す。
【００１１】
【実施例】以下、好ましい実施例の実施及び使用を詳細
に説明する。しかし、本発明は、多様な特定的な関係に
より実施可能とされる、適用可能な多くの発明概念を提
供することを理解すべきである。説明した特定の実施例
は、本発明を実施するため及び使用するための特定の方
法の単なる説明であって、本発明の範囲を限定するもの
ではない。
に説明する。しかし、本発明は、多様な特定的な関係に
より実施可能とされる、適用可能な多くの発明概念を提
供することを理解すべきである。説明した特定の実施例
は、本発明を実施するため及び使用するための特定の方
法の単なる説明であって、本発明の範囲を限定するもの
ではない。
【００１２】下記は、製造方法を含む、好ましいいくつ
かの実施例及び他の実施例の説明である。異なる図にお
いて対応している番号及びシンボルは、特に指摘しない
限り、対応する部分を指す。表１は実施例及び図面にお
ける各要素の概要である。
かの実施例及び他の実施例の説明である。異なる図にお
いて対応している番号及びシンボルは、特に指摘しない
限り、対応する部分を指す。表１は実施例及び図面にお
ける各要素の概要である。
【００１３】
【表１】
【００１４】図１は、過去において、典型的には約２５
０℃で実行された通常のアッシング・プロセスの従来技
術の図である。図１ａは通常のアッシング・プロセス前
における半導体ウェーハ１０のバイア２４の断面図を示
す。半導体ウェーハ１０は、例えばトランジスタ、ダイ
オード、及び当該技術分野において周知である他の半導
体要素（図示なし）を備えることが可能な基板１２を有
する。基板１２は更に他の金属相互接続層を備えてもよ
い。金属相互接続層１４は基板１２上に堆積されたもの
である。金属相互接続層１４は、例えばアルミニウム又
はチタン・タングステン／アルミニウム２重層を備えて
もよい。酸化層１６は金属相互接続層１４上に堆積さ
れ、ＰＥＴＥＯＳ（プラズマ・エンハンスド・テトラエ
トキシレン）から製作されてもよい。ポリマ誘電体層１
８は酸化層１６上の堆積され、例えば有機ポリマ又は有
機スピン・オン・ガラス（ＯＳＯＧ）を備えてもよい。
有機スピン・オン・ガラスは有機ケイ化物及び酸素・ケ
イ化物結合（ｏｘｇｅｎ−ｓｉｌｉｃｏｎ ｂｏｎｄｉ
ｎｇｓ）の混合物を含む。無機層２０はポリマ誘電体層
１８上に堆積された。無機層２０は酸化物、好ましくは
ＳｉＯ2 、 及びこの実施例ではＰＥＴＥＯＳである。フ
ォトレジスト層２２は、無機層２０上に堆積され、感光
性ポリマから製作されてもよい。次のプロセス工程を実
行して、半導体ウェーハ１０にバイア２４を残す。バイ
ア２４は、典型的には、フォトレジスト層２２、無機層
２０、ポリマ誘電体層１８、及び酸化層１６を通って形
成される。金属相互接続層１４の上面は、通常、バイア
２４の底を形成する。
０℃で実行された通常のアッシング・プロセスの従来技
術の図である。図１ａは通常のアッシング・プロセス前
における半導体ウェーハ１０のバイア２４の断面図を示
す。半導体ウェーハ１０は、例えばトランジスタ、ダイ
オード、及び当該技術分野において周知である他の半導
体要素（図示なし）を備えることが可能な基板１２を有
する。基板１２は更に他の金属相互接続層を備えてもよ
い。金属相互接続層１４は基板１２上に堆積されたもの
である。金属相互接続層１４は、例えばアルミニウム又
はチタン・タングステン／アルミニウム２重層を備えて
もよい。酸化層１６は金属相互接続層１４上に堆積さ
れ、ＰＥＴＥＯＳ（プラズマ・エンハンスド・テトラエ
トキシレン）から製作されてもよい。ポリマ誘電体層１
８は酸化層１６上の堆積され、例えば有機ポリマ又は有
機スピン・オン・ガラス（ＯＳＯＧ）を備えてもよい。
有機スピン・オン・ガラスは有機ケイ化物及び酸素・ケ
イ化物結合（ｏｘｇｅｎ−ｓｉｌｉｃｏｎ ｂｏｎｄｉ
ｎｇｓ）の混合物を含む。無機層２０はポリマ誘電体層
１８上に堆積された。無機層２０は酸化物、好ましくは
ＳｉＯ2 、 及びこの実施例ではＰＥＴＥＯＳである。フ
ォトレジスト層２２は、無機層２０上に堆積され、感光
性ポリマから製作されてもよい。次のプロセス工程を実
行して、半導体ウェーハ１０にバイア２４を残す。バイ
ア２４は、典型的には、フォトレジスト層２２、無機層
２０、ポリマ誘電体層１８、及び酸化層１６を通って形
成される。金属相互接続層１４の上面は、通常、バイア
２４の底を形成する。
【００１５】半導体ウェーハ１０にアッシング・プロセ
スを実行してフォトレジスト層２２を除去する。図１ｂ
は通常のアッシング・プロセス後のバイアの輪郭を示す
ものであって、バイア２４の壁に沿うポリマ誘電体層１
８に対して損傷を与えている。
スを実行してフォトレジスト層２２を除去する。図１ｂ
は通常のアッシング・プロセス後のバイアの輪郭を示す
ものであって、バイア２４の壁に沿うポリマ誘電体層１
８に対して損傷を与えている。
【００１６】本発明を実施することができる典型的な環
境を図２に示す。ポリマ誘電体層を含む半導体ウェーハ
１０は、酸素プラズマ発生器（酸素プラズマ源）２８及
びセンサ３０を含む反応器２６に配置される。ポリマ誘
電体層はＳｉＯ2 の誘電率を改善するために重量で十分
なポリマの百分率を含む。ポリマ誘電体層は、通常、重
量で少なくとも５％（かつ好ましくは１０％と５０％と
の間）の有機ポリマを含む。半導体ウェーハ１０は、例
えばウェーハを接地接続することにより、酸素プラズマ
発生器２８に対して負にバイアスし、陽イオンをウェー
ハに導く。本発明のアッシング・プロセスは、通常、例
えば液体窒素を使用して得られる約−４０℃と２０℃と
の間の低い温度で実施される。正に荷電された酸素プラ
ズマ発生器２８は、酸素プラズマを放出し、これが電場
により半導体ウェーハ１０に向かって引き付けられ、半
導体ウェーハ１０の表面を異方性酸素プラズマ３２に対
して露出する。センサ３０は、半導体ウェーハ１０のフ
ォトレジストのアッシングが完了した時を検出し、次い
で酸素プラズマ発生器２８をオフにする。センサ３０は
ＣＯ又はＣＯ2 検出器であってもよく、ＣＯ又はＣＯ2
の放出強度が低下したときは、遮断するように装置に信
号を出す。センサ３０は、半導体ウェーハ１０を過度に
アッシングさせないように、アッシング装置に対する終
点機能となる。
境を図２に示す。ポリマ誘電体層を含む半導体ウェーハ
１０は、酸素プラズマ発生器（酸素プラズマ源）２８及
びセンサ３０を含む反応器２６に配置される。ポリマ誘
電体層はＳｉＯ2 の誘電率を改善するために重量で十分
なポリマの百分率を含む。ポリマ誘電体層は、通常、重
量で少なくとも５％（かつ好ましくは１０％と５０％と
の間）の有機ポリマを含む。半導体ウェーハ１０は、例
えばウェーハを接地接続することにより、酸素プラズマ
発生器２８に対して負にバイアスし、陽イオンをウェー
ハに導く。本発明のアッシング・プロセスは、通常、例
えば液体窒素を使用して得られる約−４０℃と２０℃と
の間の低い温度で実施される。正に荷電された酸素プラ
ズマ発生器２８は、酸素プラズマを放出し、これが電場
により半導体ウェーハ１０に向かって引き付けられ、半
導体ウェーハ１０の表面を異方性酸素プラズマ３２に対
して露出する。センサ３０は、半導体ウェーハ１０のフ
ォトレジストのアッシングが完了した時を検出し、次い
で酸素プラズマ発生器２８をオフにする。センサ３０は
ＣＯ又はＣＯ2 検出器であってもよく、ＣＯ又はＣＯ2
の放出強度が低下したときは、遮断するように装置に信
号を出す。センサ３０は、半導体ウェーハ１０を過度に
アッシングさせないように、アッシング装置に対する終
点機能となる。
【００１７】プロセスのフローチャートを図３に示す。
半導体ウェーハ１０をバイアスしてプラズマの方向を確
立させ、次いで低温異方性プラズマ・アッシングを行
う。終点を検出すると（例えば、フォトレジストのアッ
シングが完了したとき）、このアッシングを停止する。
半導体ウェーハ１０をバイアスしてプラズマの方向を確
立させ、次いで低温異方性プラズマ・アッシングを行
う。終点を検出すると（例えば、フォトレジストのアッ
シングが完了したとき）、このアッシングを停止する。
【００１８】典型的な半導体ウェーハ１０上に新しいア
ッシング・プロセスの結果を図４に示す。図４ａは図１
ａに対して説明したものと同様の、新しいアッシング・
プロセスの前の半導体のバイア・プロファイルを示す。
図４ｂは、本発明のアッシング方法を実行した後のバイ
ア２４を示し、ポリマ誘電体層１８には損傷がない。
ッシング・プロセスの結果を図４に示す。図４ａは図１
ａに対して説明したものと同様の、新しいアッシング・
プロセスの前の半導体のバイア・プロファイルを示す。
図４ｂは、本発明のアッシング方法を実行した後のバイ
ア２４を示し、ポリマ誘電体層１８には損傷がない。
【００１９】図１及び図４に示す構造は変更されてもよ
い。図５は本発明によりアッシングすることができる他
の半導体ウェーハ１０の例を示す。他の半導体構造も低
温レジスト剥離プロセスによる効果がある。
い。図５は本発明によりアッシングすることができる他
の半導体ウェーハ１０の例を示す。他の半導体構造も低
温レジスト剥離プロセスによる効果がある。
【００２０】フォトレジストのアッシングを完了した
後、必要に応じて、更なるプロセス工程を実行する。例
えば、バイアを典型的には金属により充填して層間の相
互接続を形成する。
後、必要に応じて、更なるプロセス工程を実行する。例
えば、バイアを典型的には金属により充填して層間の相
互接続を形成する。
【００２１】本発明が必要とする低温（−２０℃〜２０
℃）においてアッシングを行うと、通常のアッシング技
術に比較して、アッシングを行うために必要とする時間
を増加させてしまう恐れがある。この増加を避けるため
に必要ならば、フラックス（ｆｌｕｘ）即ちイオン流を
変更してもよい。例えば、フラックスを増加させれば、
アッシング・プロセスの実行に必要な時間は短くなる。
℃）においてアッシングを行うと、通常のアッシング技
術に比較して、アッシングを行うために必要とする時間
を増加させてしまう恐れがある。この増加を避けるため
に必要ならば、フラックス（ｆｌｕｘ）即ちイオン流を
変更してもよい。例えば、フラックスを増加させれば、
アッシング・プロセスの実行に必要な時間は短くなる。
【００２２】従来のプロセスに対し、終点を有する低温
異方性プラズマ・アッシングを用いてレジストを剥離さ
せる本発明の新規な方法は、明確な利点が得られる。第
１に、異方性イオンがアッシングされるべきレジストを
含む平坦面に異方性イオンを衝突させ、同時に金属の表
面から残渣を清掃することができる。このアッシングは
異方性のものなので、側壁のポリマ誘電体材料に発生す
る損傷はごく僅かなものとなる。酸素の種（０+ ）が移
動する方向性により、側壁と酸素との反応が制限され
る。
異方性プラズマ・アッシングを用いてレジストを剥離さ
せる本発明の新規な方法は、明確な利点が得られる。第
１に、異方性イオンがアッシングされるべきレジストを
含む平坦面に異方性イオンを衝突させ、同時に金属の表
面から残渣を清掃することができる。このアッシングは
異方性のものなので、側壁のポリマ誘電体材料に発生す
る損傷はごく僅かなものとなる。酸素の種（０+ ）が移
動する方向性により、側壁と酸素との反応が制限され
る。
【００２３】第２に、終点機能は、好ましくない位置
に、この場合はバイアのポリマ誘電体層側壁に損傷が発
生する前に、アッシング・プロセスを停止させることを
可能にさせることである。この終点機能を獲得するため
にセンサを使用することは、任意選択的なものである
が、アッシング・プロセスに制御性を増加させる効果が
ある。
に、この場合はバイアのポリマ誘電体層側壁に損傷が発
生する前に、アッシング・プロセスを停止させることを
可能にさせることである。この終点機能を獲得するため
にセンサを使用することは、任意選択的なものである
が、アッシング・プロセスに制御性を増加させる効果が
ある。
【００２４】第３に、低温により、酸素プラズマにより
ポリマと誘電体層との間の反応を低減させることができ
る。この低温は分子の活動を緩慢にするので、より制御
性のあるアッシング・プロセスを可能にする。
ポリマと誘電体層との間の反応を低減させることができ
る。この低温は分子の活動を緩慢にするので、より制御
性のあるアッシング・プロセスを可能にする。
【００２５】本発明は他の材料、特に通常のアッシング
・プロセスに感応性のある材料にも効果がある。従来方
法により、レジストを除去する際にポリマ誘電体材料に
損傷を発生させることは望ましいことではなく、半導体
製造において多くの問題を発生させ、影響が大きいの
で、本発明は、特に、ポリマ誘電体材料を用いる半導体
ウェーハのアッシングに有用である。本発明の低温レジ
スト剥離プロセスは、ポリマ誘電体材料に対する損傷を
除去又は最小化させるものである。これに加え、本発明
のアッシング・プロセスは金属層上の自然発生の酸化物
を除去することもできる。
・プロセスに感応性のある材料にも効果がある。従来方
法により、レジストを除去する際にポリマ誘電体材料に
損傷を発生させることは望ましいことではなく、半導体
製造において多くの問題を発生させ、影響が大きいの
で、本発明は、特に、ポリマ誘電体材料を用いる半導体
ウェーハのアッシングに有用である。本発明の低温レジ
スト剥離プロセスは、ポリマ誘電体材料に対する損傷を
除去又は最小化させるものである。これに加え、本発明
のアッシング・プロセスは金属層上の自然発生の酸化物
を除去することもできる。
【００２６】本発明を複数の実施例を参照して説明した
が、この説明は限定的な意味で解釈されるべきではな
い。本発明の他の実施例と共に、種々の変形及び説明し
た実施例の組合わせは、説明を参照することにより当該
技術分野に習熟する者には明らかとなる。従って、請求
の範囲はこのような変形及び実施例を包含することを意
図するものである。
が、この説明は限定的な意味で解釈されるべきではな
い。本発明の他の実施例と共に、種々の変形及び説明し
た実施例の組合わせは、説明を参照することにより当該
技術分野に習熟する者には明らかとなる。従って、請求
の範囲はこのような変形及び実施例を包含することを意
図するものである。
【００２７】以上の説明に関して更に以下の項を開示す
る。
る。
【００２８】（１）基板を有する半導体ウェーハからレ
ジストを除去するレジスト除去方法において、前記基板
をポリマ誘電体層で被覆する工程と、前記ポリマ誘電体
層上に無機層を塗布する工程と、前記無機層上にレジス
ト層を塗布する工程と、前記レジスト層をパターニング
する工程と、前記無機層をエッチングする工程と、前記
レジストを異方性酸素プラズマによりアッシングする工
程とを含むレジスト除去方法。
ジストを除去するレジスト除去方法において、前記基板
をポリマ誘電体層で被覆する工程と、前記ポリマ誘電体
層上に無機層を塗布する工程と、前記無機層上にレジス
ト層を塗布する工程と、前記レジスト層をパターニング
する工程と、前記無機層をエッチングする工程と、前記
レジストを異方性酸素プラズマによりアッシングする工
程とを含むレジスト除去方法。
【００２９】（２）前記アッシング工程は−４０℃〜２
０℃の温度範囲で実行されることを特徴とする第１項記
載のレジスト除去方法。
０℃の温度範囲で実行されることを特徴とする第１項記
載のレジスト除去方法。
【００３０】（３）更に、前記アッシング工程を完了す
る時を検知する工程と、前記アッシング工程を停止させ
る工程とを含むことを特徴とする第１項記載のレジスト
除去方法。
る時を検知する工程と、前記アッシング工程を停止させ
る工程とを含むことを特徴とする第１項記載のレジスト
除去方法。
【００３１】（４）前記ポリマ誘電体層は、前記無機層
をエッチングした後であって、かつ前記レジストをエッ
チングする前に、エッチングされることを特徴とする第
１項記載のレジスト除去方法。
をエッチングした後であって、かつ前記レジストをエッ
チングする前に、エッチングされることを特徴とする第
１項記載のレジスト除去方法。
【００３２】（５）前記ポリマ誘電体層は重量で少なく
とも１０％のポリマを含むことを特徴とする第１項記載
のレジスト除去方法。
とも１０％のポリマを含むことを特徴とする第１項記載
のレジスト除去方法。
【００３３】（６）更に、基板をポリマ誘電体層により
被覆する工程の前に、前記基板上に金属層を堆積させる
工程を含むことを特徴とする第１項記載のレジスト除去
方法。
被覆する工程の前に、前記基板上に金属層を堆積させる
工程を含むことを特徴とする第１項記載のレジスト除去
方法。
【００３４】（７）半導体ウェーハからレジストを除去
するレジスト除去装置において、反応器と、前記反応器
内に配置したポリマ誘電体層を有するウェーハと、前記
反応器内に配置した酸素プラズマ発生器と、プラズマか
ら前記ウェーハに向かってイオンを異方性的に導くウェ
ーハ・バイアス装置とを含むレジスト除去装置。
するレジスト除去装置において、反応器と、前記反応器
内に配置したポリマ誘電体層を有するウェーハと、前記
反応器内に配置した酸素プラズマ発生器と、プラズマか
ら前記ウェーハに向かってイオンを異方性的に導くウェ
ーハ・バイアス装置とを含むレジスト除去装置。
【００３５】（８）更に、レジストが除去された時を検
出するために前記反応器内に配置されたセンサを有する
ことを特徴とする第７項記載のレジスト除去装置。
出するために前記反応器内に配置されたセンサを有する
ことを特徴とする第７項記載のレジスト除去装置。
【００３６】（９）前記レジスト除去装置は、前記セン
サがレジストの除去を完了したことを検出した時に遮断
されることを特徴とする第８項記載のレジスト除去装
置。
サがレジストの除去を完了したことを検出した時に遮断
されることを特徴とする第８項記載のレジスト除去装
置。
【００３７】（１０）前記酸素プラズマ発生器は前記反
応器の近傍に配置されていることを特徴とする第７項記
載のレジスト除去装置。
応器の近傍に配置されていることを特徴とする第７項記
載のレジスト除去装置。
【００３８】（１１）前記ウェーハは接地にバイアスさ
れていることを特徴とする第７項記載のレジスト除去装
置。
れていることを特徴とする第７項記載のレジスト除去装
置。
【００３９】（１２）更に、温度コントローラを有する
ことを特徴とする第７項記載のレジスト除去装置。
ことを特徴とする第７項記載のレジスト除去装置。
【００４０】（１３）前記温度コントローラは、前記レ
ジスト除去装置の動作温度を−４０℃と２０℃との間に
保持することを特徴とする第１２項記載のレジスト除去
装置。
ジスト除去装置の動作温度を−４０℃と２０℃との間に
保持することを特徴とする第１２項記載のレジスト除去
装置。
【００４１】（１４）半導体ウェーハからレジストを除
去するレジスト除去方法において、前記ウェーハをバイ
アスする工程と、前記レジストを異方性酸素プラズマに
よりアッシングする工程とを含むことを特徴とするレジ
スト除去方法。
去するレジスト除去方法において、前記ウェーハをバイ
アスする工程と、前記レジストを異方性酸素プラズマに
よりアッシングする工程とを含むことを特徴とするレジ
スト除去方法。
【００４２】（１５）前記アッシング工程は−４０℃か
ら２０℃までの範囲の温度で実施されることを特徴とす
る第１４項記載のレジスト除去方法。
ら２０℃までの範囲の温度で実施されることを特徴とす
る第１４項記載のレジスト除去方法。
【００４３】（１６）更に、前記アッシング工程を完了
する時を検知する工程と、前記アッシング工程を停止さ
せる工程とを含むことを特徴とする第１４項記載のレジ
スト除去方法。
する時を検知する工程と、前記アッシング工程を停止さ
せる工程とを含むことを特徴とする第１４項記載のレジ
スト除去方法。
【００４４】（１７）前記半導体ウェーハはポリマ誘電
体層を含むことを特徴とする第１４項記載のレジスト除
去方法。
体層を含むことを特徴とする第１４項記載のレジスト除
去方法。
【００４５】（１８）前記ポリマ誘電体層は重量で少な
くとも１０％のポリマを含むことを特徴とする第１７項
記載のレジスト除去方法。
くとも１０％のポリマを含むことを特徴とする第１７項
記載のレジスト除去方法。
【００４６】（１９）本発明は、低温で異方性プラズマ
を用いて半導体ウェーハからレジストを剥離する工程を
含む。酸素プラズマ発生器２８を含む反応器２６内に半
導体ウェーハ１０を配置する。酸素プラズマ発生器２８
は異方性酸素プラズマ３２を放出し、これをバイアスさ
れた半導体ウェーハ１０に向かって引き付け、この半導
体ウェーハ１０のフォトレジスト層２２は異方性酸素プ
ラズマ３２に対して露出した状態にある。センサ３０は
レジストのアッシングが完了した時を検出し、次いで酸
素プラズマ発生器２８を遮断する。
を用いて半導体ウェーハからレジストを剥離する工程を
含む。酸素プラズマ発生器２８を含む反応器２６内に半
導体ウェーハ１０を配置する。酸素プラズマ発生器２８
は異方性酸素プラズマ３２を放出し、これをバイアスさ
れた半導体ウェーハ１０に向かって引き付け、この半導
体ウェーハ１０のフォトレジスト層２２は異方性酸素プ
ラズマ３２に対して露出した状態にある。センサ３０は
レジストのアッシングが完了した時を検出し、次いで酸
素プラズマ発生器２８を遮断する。
【００４７】
【発明の効果】本発明の効果には、ポリマ誘電体層を損
傷させることなく、従来のレジスト除去方法の粗い効果
よりも感度の高い、ウェーハからレジストを除去する能
力が含まれる。本発明により、バイアの側壁の材料に発
生する損傷はごく僅かである。
傷させることなく、従来のレジスト除去方法の粗い効果
よりも感度の高い、ウェーハからレジストを除去する能
力が含まれる。本発明により、バイアの側壁の材料に発
生する損傷はごく僅かである。
【図１】半導体バイアの断面図上で通常のアッシング・
プロセスの効果を示す従来技術の図。
プロセスの効果を示す従来技術の図。
【図２】本発明を実施することが可能な典型的な環境を
示す図。
示す図。
【図３】本発明のプロセス工程のフローチャート。
【図４】半導体バイア上に本発明の効果を示す断面図。
【図５】他の半導体回路例の断面図。
【符号の説明】 １０ 半導体ウェーハ ２２ フォトレジスト層 ２４ バイア ２６ 反応器 ２８ 酸素プラズマ発生器 ３０ センサ
Claims (2)
- 【請求項１】 基板を有する半導体ウェーハからレジス
トを除去するレジスト除去方法において、 前記基板をポリマ誘電体層で被覆する工程と、 前記ポリマ誘電体層上に無機層を塗布する工程と、 前記無機層上にレジスト層を塗布する工程と、 前記レジスト層をパターニングする工程と、 前記無機層をエッチングする工程と、 前記レジストを異方性酸素プラズマによりアッシングす
る工程とを含むレジスト除去方法。 - 【請求項２】 半導体ウェーハからレジストを除去する
レジスト除去装置において、 反応器と、 前記反応器内に配置したポリマ誘電体層を有するウェー
ハと、 前記反応器内に配置した酸素プラズマ発生器と、 プラズマから前記ウェーハに向かってイオンを異方性的
に導くウェーハ・バイアス装置とを含むレジスト除去装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US242922 | 1994-05-16 | ||
| US08/242,922 US5453157A (en) | 1994-05-16 | 1994-05-16 | Low temperature anisotropic ashing of resist for semiconductor fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845914A true JPH0845914A (ja) | 1996-02-16 |
Family
ID=22916655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7115905A Pending JPH0845914A (ja) | 1994-05-16 | 1995-05-15 | 基板を有する半導体ウェーハからレジストを除去する方法及びレジスト除去装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5453157A (ja) |
| EP (1) | EP0683512A3 (ja) |
| JP (1) | JPH0845914A (ja) |
| KR (1) | KR950034478A (ja) |
| TW (1) | TW294834B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092287A (ja) * | 2001-09-19 | 2003-03-28 | Nec Corp | アッシング方法 |
Families Citing this family (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2751468A1 (fr) * | 1996-07-15 | 1998-01-23 | Lgelectronics | Procede d'attaque pour un dispositif presentant un materiau organique |
| US6165375A (en) | 1997-09-23 | 2000-12-26 | Cypress Semiconductor Corporation | Plasma etching method |
| TW425619B (en) * | 1999-06-14 | 2001-03-11 | Mosel Vitelic Inc | Process for removing photoresist by a photoresist remover using the adjustment of photoresist removing stop and the continuous sequenced arrangement of chips |
| US6346489B1 (en) * | 1999-09-02 | 2002-02-12 | Applied Materials, Inc. | Precleaning process for metal plug that minimizes damage to low-κ dielectric |
| US6873087B1 (en) * | 1999-10-29 | 2005-03-29 | Board Of Regents, The University Of Texas System | High precision orientation alignment and gap control stages for imprint lithography processes |
| US6451158B1 (en) * | 1999-12-21 | 2002-09-17 | Lam Research Corporation | Apparatus for detecting the endpoint of a photoresist stripping process |
| US6323121B1 (en) | 2000-05-12 | 2001-11-27 | Taiwan Semiconductor Manufacturing Company | Fully dry post-via-etch cleaning method for a damascene process |
| US6921615B2 (en) | 2000-07-16 | 2005-07-26 | Board Of Regents, The University Of Texas System | High-resolution overlay alignment methods for imprint lithography |
| WO2002006902A2 (en) | 2000-07-17 | 2002-01-24 | Board Of Regents, The University Of Texas System | Method and system of automatic fluid dispensing for imprint lithography processes |
| US6954275B2 (en) | 2000-08-01 | 2005-10-11 | Boards Of Regents, The University Of Texas System | Methods for high-precision gap and orientation sensing between a transparent template and substrate for imprint lithography |
| US8016277B2 (en) | 2000-08-21 | 2011-09-13 | Board Of Regents, The University Of Texas System | Flexure based macro motion translation stage |
| KR101031528B1 (ko) * | 2000-10-12 | 2011-04-27 | 더 보드 오브 리전츠 오브 더 유니버시티 오브 텍사스 시스템 | 실온 저압 마이크로- 및 나노- 임프린트 리소그래피용템플릿 |
| JP3770790B2 (ja) * | 2000-11-15 | 2006-04-26 | シャープ株式会社 | アッシング方法 |
| US6964793B2 (en) | 2002-05-16 | 2005-11-15 | Board Of Regents, The University Of Texas System | Method for fabricating nanoscale patterns in light curable compositions using an electric field |
| US7037639B2 (en) | 2002-05-01 | 2006-05-02 | Molecular Imprints, Inc. | Methods of manufacturing a lithography template |
| US6926929B2 (en) | 2002-07-09 | 2005-08-09 | Molecular Imprints, Inc. | System and method for dispensing liquids |
| US6932934B2 (en) | 2002-07-11 | 2005-08-23 | Molecular Imprints, Inc. | Formation of discontinuous films during an imprint lithography process |
| US6908861B2 (en) * | 2002-07-11 | 2005-06-21 | Molecular Imprints, Inc. | Method for imprint lithography using an electric field |
| US6900881B2 (en) | 2002-07-11 | 2005-05-31 | Molecular Imprints, Inc. | Step and repeat imprint lithography systems |
| US7019819B2 (en) | 2002-11-13 | 2006-03-28 | Molecular Imprints, Inc. | Chucking system for modulating shapes of substrates |
| US7077992B2 (en) | 2002-07-11 | 2006-07-18 | Molecular Imprints, Inc. | Step and repeat imprint lithography processes |
| US7027156B2 (en) | 2002-08-01 | 2006-04-11 | Molecular Imprints, Inc. | Scatterometry alignment for imprint lithography |
| US7070405B2 (en) | 2002-08-01 | 2006-07-04 | Molecular Imprints, Inc. | Alignment systems for imprint lithography |
| US7071088B2 (en) | 2002-08-23 | 2006-07-04 | Molecular Imprints, Inc. | Method for fabricating bulbous-shaped vias |
| US8349241B2 (en) | 2002-10-04 | 2013-01-08 | Molecular Imprints, Inc. | Method to arrange features on a substrate to replicate features having minimal dimensional variability |
| US6980282B2 (en) * | 2002-12-11 | 2005-12-27 | Molecular Imprints, Inc. | Method for modulating shapes of substrates |
| US6871558B2 (en) * | 2002-12-12 | 2005-03-29 | Molecular Imprints, Inc. | Method for determining characteristics of substrate employing fluid geometries |
| US7179396B2 (en) | 2003-03-25 | 2007-02-20 | Molecular Imprints, Inc. | Positive tone bi-layer imprint lithography method |
| US7396475B2 (en) | 2003-04-25 | 2008-07-08 | Molecular Imprints, Inc. | Method of forming stepped structures employing imprint lithography |
| US8211214B2 (en) | 2003-10-02 | 2012-07-03 | Molecular Imprints, Inc. | Single phase fluid imprint lithography method |
| US7090716B2 (en) | 2003-10-02 | 2006-08-15 | Molecular Imprints, Inc. | Single phase fluid imprint lithography method |
| US8076386B2 (en) | 2004-02-23 | 2011-12-13 | Molecular Imprints, Inc. | Materials for imprint lithography |
| US7906180B2 (en) | 2004-02-27 | 2011-03-15 | Molecular Imprints, Inc. | Composition for an etching mask comprising a silicon-containing material |
| WO2006037151A2 (en) * | 2004-10-08 | 2006-04-13 | Silverbrook Research Pty Ltd | Method of removing polymer coating from an etched trench |
| US7906058B2 (en) | 2005-12-01 | 2011-03-15 | Molecular Imprints, Inc. | Bifurcated contact printing technique |
| US7803308B2 (en) | 2005-12-01 | 2010-09-28 | Molecular Imprints, Inc. | Technique for separating a mold from solidified imprinting material |
| US7670530B2 (en) | 2006-01-20 | 2010-03-02 | Molecular Imprints, Inc. | Patterning substrates employing multiple chucks |
| KR101324549B1 (ko) | 2005-12-08 | 2013-11-01 | 몰레큘러 임프린츠 인코퍼레이티드 | 기판의 양면 패턴화를 위한 방법 및 시스템 |
| US8142850B2 (en) | 2006-04-03 | 2012-03-27 | Molecular Imprints, Inc. | Patterning a plurality of fields on a substrate to compensate for differing evaporation times |
| TW200801794A (en) | 2006-04-03 | 2008-01-01 | Molecular Imprints Inc | Method of concurrently patterning a substrate having a plurality of fields and a plurality of alignment marks |
| US8850980B2 (en) | 2006-04-03 | 2014-10-07 | Canon Nanotechnologies, Inc. | Tessellated patterns in imprint lithography |
| US7802978B2 (en) | 2006-04-03 | 2010-09-28 | Molecular Imprints, Inc. | Imprinting of partial fields at the edge of the wafer |
| US7547398B2 (en) | 2006-04-18 | 2009-06-16 | Molecular Imprints, Inc. | Self-aligned process for fabricating imprint templates containing variously etched features |
| US8012395B2 (en) | 2006-04-18 | 2011-09-06 | Molecular Imprints, Inc. | Template having alignment marks formed of contrast material |
| KR100871552B1 (ko) * | 2007-03-14 | 2008-12-01 | 동부일렉트로닉스 주식회사 | 이미지 센서의 제조방법 |
| US9721825B2 (en) | 2008-12-02 | 2017-08-01 | Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University | Method of providing a flexible semiconductor device and flexible semiconductor device thereof |
| US9991311B2 (en) | 2008-12-02 | 2018-06-05 | Arizona Board Of Regents On Behalf Of Arizona State University | Dual active layer semiconductor device and method of manufacturing the same |
| WO2010065457A2 (en) * | 2008-12-02 | 2010-06-10 | Arizona Board Of Regents, For And On Behalf Of Arizona State University | Method of providing a semiconductor device with a dielectric layer and semiconductor device thereof |
| US9601530B2 (en) | 2008-12-02 | 2017-03-21 | Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University | Dual active layer semiconductor device and method of manufacturing the same |
| WO2010065459A2 (en) * | 2008-12-02 | 2010-06-10 | Arizona Board Of Regents, For And On Behalf Of Arizona State University | Method of etching organosiloxane dielectric material and semiconductor device thereof |
| TW201117262A (en) | 2009-05-29 | 2011-05-16 | Univ Arizona | Method of providing a flexible semiconductor device at high temperatures and flexible semiconductor device thereof |
| WO2012021197A2 (en) | 2010-05-21 | 2012-02-16 | Arizona Board Of Regents, For And On Behalf Of Arizona State University | Method of manufacturing electronic devices on both sides of a carrier substrate and electronic devices thereof |
| WO2012021196A2 (en) | 2010-05-21 | 2012-02-16 | Arizona Board Of Regents, For And On Behalf Of Arizona State University | Method for manufacturing electronic devices and electronic devices thereof |
| CN102768476B (zh) * | 2012-07-26 | 2014-08-20 | 中微半导体设备(上海)有限公司 | 光刻胶的去除方法 |
| WO2017034644A2 (en) | 2015-06-09 | 2017-03-02 | ARIZONA BOARD OF REGENTS a body corporate for THE STATE OF ARIZONA for and on behalf of ARIZONA STATE UNIVERSITY | Method of providing an electronic device and electronic device thereof |
| US10381224B2 (en) | 2014-01-23 | 2019-08-13 | Arizona Board Of Regents On Behalf Of Arizona State University | Method of providing an electronic device and electronic device thereof |
| WO2015156891A2 (en) | 2014-01-23 | 2015-10-15 | Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University | Method of providing a flexible semiconductor device and flexible semiconductor device thereof |
| KR102466741B1 (ko) | 2014-05-13 | 2022-11-15 | 아리조나 보드 오브 리젠츠 온 비하프 오브 아리조나 스테이트 유니버시티 | 전자 디바이스를 제공하는 방법 |
| US10446582B2 (en) | 2014-12-22 | 2019-10-15 | Arizona Board Of Regents On Behalf Of Arizona State University | Method of providing an imaging system and imaging system thereof |
| US9741742B2 (en) | 2014-12-22 | 2017-08-22 | Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University | Deformable electronic device and methods of providing and using deformable electronic device |
| JP2019179889A (ja) * | 2018-03-30 | 2019-10-17 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59222929A (ja) * | 1983-06-02 | 1984-12-14 | Matsushita Electronics Corp | パタ−ン形成方法 |
| US4464460A (en) * | 1983-06-28 | 1984-08-07 | International Business Machines Corporation | Process for making an imaged oxygen-reactive ion etch barrier |
| JPS60262151A (ja) * | 1984-06-11 | 1985-12-25 | Nippon Telegr & Teleph Corp <Ntt> | 三層レジスト用中間層材料及びその利用方法 |
| US4661203A (en) * | 1985-06-28 | 1987-04-28 | Control Data Corporation | Low defect etching of patterns using plasma-stencil mask |
| JPS6321832A (ja) * | 1986-07-15 | 1988-01-29 | Mitsubishi Electric Corp | プラズマアツシング装置 |
| WO1988003703A1 (en) * | 1986-11-12 | 1988-05-19 | Hughes Aircraft Co | Multilayer resist structure |
| JPH0713960B2 (ja) * | 1986-12-23 | 1995-02-15 | 日本電気株式会社 | ドライエッチング装置 |
| US4869777A (en) * | 1988-12-16 | 1989-09-26 | Ibm Corporation | Method for selectively etching the materials of a composite of two materials |
| EP0394739A3 (de) * | 1989-04-24 | 1991-04-03 | Siemens Aktiengesellschaft | Verfahren zur masshaltigen Strukturübertragung mit einem Zweilagenresist |
| JPH03236231A (ja) * | 1990-02-14 | 1991-10-22 | Hitachi Ltd | 半導体集積回路製造装置 |
| US5312717A (en) * | 1992-09-24 | 1994-05-17 | International Business Machines Corporation | Residue free vertical pattern transfer with top surface imaging resists |
-
1994
- 1994-05-16 US US08/242,922 patent/US5453157A/en not_active Expired - Lifetime
-
1995
- 1995-05-05 EP EP95106830A patent/EP0683512A3/en not_active Withdrawn
- 1995-05-15 KR KR1019950011868A patent/KR950034478A/ko not_active Application Discontinuation
- 1995-05-15 JP JP7115905A patent/JPH0845914A/ja active Pending
- 1995-05-26 TW TW084105323A patent/TW294834B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092287A (ja) * | 2001-09-19 | 2003-03-28 | Nec Corp | アッシング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0683512A2 (en) | 1995-11-22 |
| US5453157A (en) | 1995-09-26 |
| EP0683512A3 (en) | 1997-11-19 |
| KR950034478A (ko) | 1995-12-28 |
| TW294834B (ja) | 1997-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0845914A (ja) | 基板を有する半導体ウェーハからレジストを除去する方法及びレジスト除去装置 | |
| JP4557479B2 (ja) | フォーミングガスプラズマを用いたフォトレジスト除去プロセス | |
| US6583067B2 (en) | Method of avoiding dielectric layer deterioration with a low dielectric constant | |
| US6187666B1 (en) | CVD plasma process to fill contact hole in damascene process | |
| US6797627B1 (en) | Dry-wet-dry solvent-free process after stop layer etch in dual damascene process | |
| US5437763A (en) | Method for formation of contact vias in integrated circuits | |
| US6458650B1 (en) | CU second electrode process with in situ ashing and oxidation process | |
| US6647994B1 (en) | Method of resist stripping over low-k dielectric material | |
| US6329280B1 (en) | Interim oxidation of silsesquioxane dielectric for dual damascene process | |
| US6645864B1 (en) | Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning | |
| US6554002B2 (en) | Method for removing etching residues | |
| US6413438B1 (en) | Method of forming via hole by dry etching | |
| US6348736B1 (en) | In situ formation of protective layer on silsesquioxane dielectric for dual damascene process | |
| US5252177A (en) | Method for forming a multilayer wiring of a semiconductor device | |
| US6861329B2 (en) | Method of manufacturing capacitor in semiconductor devices | |
| US11127683B2 (en) | Semiconductor structure with substantially straight contact profile | |
| US6660645B1 (en) | Process for etching an organic dielectric using a silyated photoresist mask | |
| KR100929625B1 (ko) | 반도체 소자의 다마신 패턴 형성방법 | |
| US6524973B2 (en) | Method for forming low dielectric constant layer | |
| KR100197116B1 (ko) | 반도체 소자의 다층금속배선 형성 방법 | |
| US6495472B2 (en) | Method for avoiding erosion of conductor structure during removing etching residues | |
| KR20100036449A (ko) | 반도체 소자의 제조방법 | |
| KR100796180B1 (ko) | 반도체 장치의 형성 방법 | |
| KR970006937B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100618794B1 (ko) | 반도체소자의 콘택홀 형성방법 |