JPH0844651A - 入力／出力装置に対する複数チャネル・パスを有する入力／出力制御システム - Google Patents
入力／出力装置に対する複数チャネル・パスを有する入力／出力制御システムInfo
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- JPH0844651A JPH0844651A JP7123430A JP12343095A JPH0844651A JP H0844651 A JPH0844651 A JP H0844651A JP 7123430 A JP7123430 A JP 7123430A JP 12343095 A JP12343095 A JP 12343095A JP H0844651 A JPH0844651 A JP H0844651A
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- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
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Abstract
(57)【要約】
【目的】 Ｉ／Ｏ装置に対するチャネル・パスの使用／
空き状況をテストする能力を増大したＩＯＰを付与する
ことによりチャネル・パス選択技術を改良したデータ処
理システム。 【構成】 データ処理システムは、１個以上のＩＯＰ
（Ｉ／Ｏプロセッサ）の制御下で複数のチャネルを介し
て複数のＩ／Ｏ装置と相互作用を行う１個以上のホスト
・プロセッサとホスト・メモリを有するホスト・コンピ
ュータから成る。各チャネルは、前に受けた作業を実行
するため既に使用中である時にＩ／Ｏ作業の指示を受け
るためのワン・ディープ待ち行列を付与される。Ｉ／Ｏ
装置が複数のチャネルを介して、上記ホスト・コンピュ
ータにアクセス可能な時、ＩＯＰに各チャネルの使用状
況／空き状況およびチャネルのワン・ディープ待ち行列
の満杯／空き状況を判定させることによりＩＯＰが増大
したチャネル・パス選択能力を付与される。これは各Ｉ
ＯＰの能力を増大させチャネル内の作業を開始させる
か、次のパス選択の判定を行うために最良のＩＯＰを選
択する。
空き状況をテストする能力を増大したＩＯＰを付与する
ことによりチャネル・パス選択技術を改良したデータ処
理システム。 【構成】 データ処理システムは、１個以上のＩＯＰ
（Ｉ／Ｏプロセッサ）の制御下で複数のチャネルを介し
て複数のＩ／Ｏ装置と相互作用を行う１個以上のホスト
・プロセッサとホスト・メモリを有するホスト・コンピ
ュータから成る。各チャネルは、前に受けた作業を実行
するため既に使用中である時にＩ／Ｏ作業の指示を受け
るためのワン・ディープ待ち行列を付与される。Ｉ／Ｏ
装置が複数のチャネルを介して、上記ホスト・コンピュ
ータにアクセス可能な時、ＩＯＰに各チャネルの使用状
況／空き状況およびチャネルのワン・ディープ待ち行列
の満杯／空き状況を判定させることによりＩＯＰが増大
したチャネル・パス選択能力を付与される。これは各Ｉ
ＯＰの能力を増大させチャネル内の作業を開始させる
か、次のパス選択の判定を行うために最良のＩＯＰを選
択する。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理システムに関
し、特に、ホスト・コンピュータによって入力／出力
（以後、Ｉ／Ｏと称する）装置を制御するために複数チ
ャネル・パスが有効なパス選択システムに関する。
し、特に、ホスト・コンピュータによって入力／出力
（以後、Ｉ／Ｏと称する）装置を制御するために複数チ
ャネル・パスが有効なパス選択システムに関する。
【０００２】
【従来の技術】本発明は、ＩＢＭ社製のデータ処理シス
テムＥＳ／９０００等での使用を意図したもので、この
データ処理システムはＩＢＭシステムＥＳＡ／３９０オ
ペレーション原理、ＳＡ２２-７２０１に定義されたア
ーキテクチャに従うように考えられている。
テムＥＳ／９０００等での使用を意図したもので、この
データ処理システムはＩＢＭシステムＥＳＡ／３９０オ
ペレーション原理、ＳＡ２２-７２０１に定義されたア
ーキテクチャに従うように考えられている。
【０００３】図１は、あるＩ／Ｏ装置にたいするタスク
指名作業の既存の方法を説明するためのブロック図であ
り、そのＩ／Ｏ装置とホスト・プロセッサで実行される
Ｉ／Ｏ命令に応じるホスト・コンピュータ間の複数チャ
ネル・パスを介して行われる。
指名作業の既存の方法を説明するためのブロック図であ
り、そのＩ／Ｏ装置とホスト・プロセッサで実行される
Ｉ／Ｏ命令に応じるホスト・コンピュータ間の複数チャ
ネル・パスを介して行われる。
【０００４】そのデータ処理システムは、１個以上の中
央処理装置（ＣＰＵ）１０およびホスト・メモリ１１を
有するホスト・プロセッサから成るホスト・コンピュー
タを有する。ホスト・メモリ１１は、プログラム命令に
よりアドレス可能な主記憶部１２とシステム記憶部１３
から成る。システム記憶部１３は種々の制御データを記
憶し、種々のハードウェア構成要素およびシステムのマ
イクロコードに対してのみ有効であり、プログラム命令
に対しては無効である。
央処理装置（ＣＰＵ）１０およびホスト・メモリ１１を
有するホスト・プロセッサから成るホスト・コンピュー
タを有する。ホスト・メモリ１１は、プログラム命令に
よりアドレス可能な主記憶部１２とシステム記憶部１３
から成る。システム記憶部１３は種々の制御データを記
憶し、種々のハードウェア構成要素およびシステムのマ
イクロコードに対してのみ有効であり、プログラム命令
に対しては無効である。
【０００５】このＩ／Ｏシステムは、通常、制御部（Ｃ
Ｕ）１５によって制御される複数のＩ／Ｏ装置１４を有
する。Ｉ／Ｏコントローラは複数のチャネル１６、複数
チャネル通信バッファ（ＭＣＢ）１７、１個以上のＩ／
Ｏプロセッサ（ＩＯＰ）１８を有している。ホスト・コ
ンピュータへのＩ／Ｏシステムの接続はバス・スイッチ
１９により行われ、システム制御エレメント（ＳＣＥ）
２０により制御される。
Ｕ）１５によって制御される複数のＩ／Ｏ装置１４を有
する。Ｉ／Ｏコントローラは複数のチャネル１６、複数
チャネル通信バッファ（ＭＣＢ）１７、１個以上のＩ／
Ｏプロセッサ（ＩＯＰ）１８を有している。ホスト・コ
ンピュータへのＩ／Ｏシステムの接続はバス・スイッチ
１９により行われ、システム制御エレメント（ＳＣＥ）
２０により制御される。
【０００６】基本的なＥＳ／９０００システムは、１個
のホスト・メモリ１１、ＣＰＵ１０、ＳＣＥ２０、バス
・スイッチ１９、ＭＣＢ１７、ＩＯＰ１８、およびチャ
ネル１６により構成させることが可能である。図１に示
すように、１システムは各々複数のＣＰＵ１０とＩＯＰ
１８を有する２つの系統で構成してもよい。この２つの
系統は互いに独立させても、１つのシステムとしてもよ
い。また、ライン２１は、ＣＵ１５が図１に示されるシ
ステムに関係のない自律システムと通信可能な状態を示
している。
のホスト・メモリ１１、ＣＰＵ１０、ＳＣＥ２０、バス
・スイッチ１９、ＭＣＢ１７、ＩＯＰ１８、およびチャ
ネル１６により構成させることが可能である。図１に示
すように、１システムは各々複数のＣＰＵ１０とＩＯＰ
１８を有する２つの系統で構成してもよい。この２つの
系統は互いに独立させても、１つのシステムとしてもよ
い。また、ライン２１は、ＣＵ１５が図１に示されるシ
ステムに関係のない自律システムと通信可能な状態を示
している。
【０００７】ＥＳＡ３９０アーキテクチャによれば、各
Ｉ／Ｏ装置はサブ・チャネル（ＳＣＨ）番号と呼ばれる
固有の番号を割当られている。割当装置数は６５５３６
個程度が可能である。Ｉ／Ｏ装置１４は、ＣＰＵ１０内
で実行されるＩ／Ｏ命令のＳＣＨ番号によって識別され
る。１個以上のＩＯＰ１８の各々はシステム記憶部１３
内に関連のＩＯＰ作業待ち行列を有する。Ｉ／Ｏ命令が
実行されると、関連のＩ／Ｏ装置のＳＣＨ番号によって
識別されるＩ／Ｏ作業要求がＩＯＰの作業待ち行列に記
憶させられる。そのＩＯＰは、先入れ先出しベースに基
づき作業待ち行列を検査する。
Ｉ／Ｏ装置はサブ・チャネル（ＳＣＨ）番号と呼ばれる
固有の番号を割当られている。割当装置数は６５５３６
個程度が可能である。Ｉ／Ｏ装置１４は、ＣＰＵ１０内
で実行されるＩ／Ｏ命令のＳＣＨ番号によって識別され
る。１個以上のＩＯＰ１８の各々はシステム記憶部１３
内に関連のＩＯＰ作業待ち行列を有する。Ｉ／Ｏ命令が
実行されると、関連のＩ／Ｏ装置のＳＣＨ番号によって
識別されるＩ／Ｏ作業要求がＩＯＰの作業待ち行列に記
憶させられる。そのＩＯＰは、先入れ先出しベースに基
づき作業待ち行列を検査する。
【０００８】各ＳＣＨはシステム記憶部１３内にサブチ
ャネル制御データ（ＳＣＤ）と呼ばれる関連のデータを
有する。ＩＯＰの作業待ち行列に記憶させたＳＣＨ番号
はＳＣＤのロケーションを識別する。本発明の目的で
は、ＳＣＤの制御データの一部分は１から８のチャネル
のパスＩＤ（ＣＨＰＩＤ）を有する。このＣＨＰＩＤ
は、チャネル１６を介してＣＵ１５およびＩ／Ｏ装置１
４への物理パスを識別する。図１に示すように、そし
て、特に２２で識別されたＣＵに関して、３本のチャネ
ル・パスが有効である。ＣＵ２２の装置のＳＣＤはＣＨ
ＰＩＤ−０、１２７、１２８を含む。このデータは、シ
ステムを開始すると同時にＳＣＤに記憶させられ、ま
た、ＩＯＰが選択したチャネル１６にＩ／Ｏ作業を送る
ためにパス選択を試みる時に、これらのチャネルの状況
を検査するためのローテーション・オーダを有する。
ャネル制御データ（ＳＣＤ）と呼ばれる関連のデータを
有する。ＩＯＰの作業待ち行列に記憶させたＳＣＨ番号
はＳＣＤのロケーションを識別する。本発明の目的で
は、ＳＣＤの制御データの一部分は１から８のチャネル
のパスＩＤ（ＣＨＰＩＤ）を有する。このＣＨＰＩＤ
は、チャネル１６を介してＣＵ１５およびＩ／Ｏ装置１
４への物理パスを識別する。図１に示すように、そし
て、特に２２で識別されたＣＵに関して、３本のチャネ
ル・パスが有効である。ＣＵ２２の装置のＳＣＤはＣＨ
ＰＩＤ−０、１２７、１２８を含む。このデータは、シ
ステムを開始すると同時にＳＣＤに記憶させられ、ま
た、ＩＯＰが選択したチャネル１６にＩ／Ｏ作業を送る
ためにパス選択を試みる時に、これらのチャネルの状況
を検査するためのローテーション・オーダを有する。
【０００９】データ処理システムの予想使用に基づき、
システム記憶部１３のある制御データが固定される。Ｉ
／Ｏ命令が実行される時にＳＣＨ番号の形で作業の指示
を受け取ることのできるＩＯＰ作業待ち行列を有する本
発明に対しては、チャネル１６のどれかが特定のＩＯＰ
１８、ＳＣＨに対するＣＨＰＩＤ、およびパス選択のた
めにＣＨＰＩＤが検査されるローテーション・オーダ等
によって制御される。
システム記憶部１３のある制御データが固定される。Ｉ
／Ｏ命令が実行される時にＳＣＨ番号の形で作業の指示
を受け取ることのできるＩＯＰ作業待ち行列を有する本
発明に対しては、チャネル１６のどれかが特定のＩＯＰ
１８、ＳＣＨに対するＣＨＰＩＤ、およびパス選択のた
めにＣＨＰＩＤが検査されるローテーション・オーダ等
によって制御される。
【００１０】ＩＯＰ１８がその作業待ち行列を検査し、
ＳＣＨ番号の存在により実行される作業を識別すると、
ＳＣＨのＳＣＤにアクセスする。パス選択の基本的な機
能はＣＨＰＩＤにより示された空きチャネルを捜すこと
である。パス選択をおこなう前に、ＳＣＨ番号により識
別されたＩ／Ｏ装置１４およびＣＵ１５の使用中／空き
状況（以下、単に使用状況と称する）を示す他の制御デ
ータを検査することによりＣＨＰＩＤはパス選択プロセ
スから削除される。これらのエレメントが前の活性化か
ら既に使用中であるなら、パス選択は修正される。
ＳＣＨ番号の存在により実行される作業を識別すると、
ＳＣＨのＳＣＤにアクセスする。パス選択の基本的な機
能はＣＨＰＩＤにより示された空きチャネルを捜すこと
である。パス選択をおこなう前に、ＳＣＨ番号により識
別されたＩ／Ｏ装置１４およびＣＵ１５の使用中／空き
状況（以下、単に使用状況と称する）を示す他の制御デ
ータを検査することによりＣＨＰＩＤはパス選択プロセ
スから削除される。これらのエレメントが前の活性化か
ら既に使用中であるなら、パス選択は修正される。
【００１１】ＩＯＰは、ＳＣＤにより示されたようにロ
ーテーション・オーダの次の順番のチャネルを選択する
試みがなされる。ＩＯＰが１つのチャネルを選択する試
みがなされる時、そのチャネルが使用中であるかチェッ
クする。そのチャネルが有効であるなら、ＩＯＰは、Ｉ
／Ｏ作業を行うようにそのチャネルに信号を送る。チャ
ネルが使用中なら、ＩＯＰは円形上申書状のローテーシ
ョン・オーダにおける次のパスを選択するように試み
る。複数ＩＯＰの場合では、各ＩＯＰは１グループのチ
ャネルに割当られ、その使用状況をテストすることがで
きる。次の順番のパスがこのＩＯＰグループに属してな
いなら、そのＩＯＰは、そのグループに属する次のチャ
ネル・パスを有するＩＯＰの作業待ち行列のＩ／Ｏ作業
を待機させる。このＩＯＰの作業待ち行列の前端にこの
要求が達すると、チャネル・パス選択プロセスが再度開
始する。Ｉ／Ｏ装置への全てのパスが使用状態にあり、
しかも、少なくとも１個のパスが使用中のチャネルを有
するなら、このＩＯＰはその作業待ち行列の終端にＩ／
Ｏ作業を加える。そのＩＯＰが再待機の要求に先だっ
て、その待ち行列における全ての要求をサービスする
と、Ｉ／Ｏ装置への空いているパスの捜査を再度試み、
また全チャネル選択プロセスが再度スタートする。
ーテーション・オーダの次の順番のチャネルを選択する
試みがなされる。ＩＯＰが１つのチャネルを選択する試
みがなされる時、そのチャネルが使用中であるかチェッ
クする。そのチャネルが有効であるなら、ＩＯＰは、Ｉ
／Ｏ作業を行うようにそのチャネルに信号を送る。チャ
ネルが使用中なら、ＩＯＰは円形上申書状のローテーシ
ョン・オーダにおける次のパスを選択するように試み
る。複数ＩＯＰの場合では、各ＩＯＰは１グループのチ
ャネルに割当られ、その使用状況をテストすることがで
きる。次の順番のパスがこのＩＯＰグループに属してな
いなら、そのＩＯＰは、そのグループに属する次のチャ
ネル・パスを有するＩＯＰの作業待ち行列のＩ／Ｏ作業
を待機させる。このＩＯＰの作業待ち行列の前端にこの
要求が達すると、チャネル・パス選択プロセスが再度開
始する。Ｉ／Ｏ装置への全てのパスが使用状態にあり、
しかも、少なくとも１個のパスが使用中のチャネルを有
するなら、このＩＯＰはその作業待ち行列の終端にＩ／
Ｏ作業を加える。そのＩＯＰが再待機の要求に先だっ
て、その待ち行列における全ての要求をサービスする
と、Ｉ／Ｏ装置への空いているパスの捜査を再度試み、
また全チャネル選択プロセスが再度スタートする。
【００１２】数々の問題が多数のチャネルを有しＩ／Ｏ
の高利用を行うシステムの原因となる。前記したパス選
択アルゴリズムは非常に高いＩＯＰ活性となる可能性が
あり、また、選択したチャネルにタスク指名したＩ／Ｏ
作業要求を得ないバスの使用となる可能性がある。ＩＯ
Ｐ作業待ち行列間でＩ／Ｏ作業を転送しなければなら
ず、またその待ち行列の終端にこの作業を加えることに
より、チャネルが「使用中」から「空き」に変わり得る
ウィンドウが簡単に紛失する可能性がある。コストの増
加を伴いＩＯＰを増やすことによってのみ、現在のパス
選択技術でこの問題を軽減できる。
の高利用を行うシステムの原因となる。前記したパス選
択アルゴリズムは非常に高いＩＯＰ活性となる可能性が
あり、また、選択したチャネルにタスク指名したＩ／Ｏ
作業要求を得ないバスの使用となる可能性がある。ＩＯ
Ｐ作業待ち行列間でＩ／Ｏ作業を転送しなければなら
ず、またその待ち行列の終端にこの作業を加えることに
より、チャネルが「使用中」から「空き」に変わり得る
ウィンドウが簡単に紛失する可能性がある。コストの増
加を伴いＩＯＰを増やすことによってのみ、現在のパス
選択技術でこの問題を軽減できる。
【００１３】
【発明が解決しようとする課題】本発明の主たる目的
は、Ｉ／Ｏ装置に対するチャネル・パスの使用／空き状
況をテストする能力を増大したＩＯＰを付与することに
よりデータ処理システムのチャネル・パス選択技術を改
良することである。
は、Ｉ／Ｏ装置に対するチャネル・パスの使用／空き状
況をテストする能力を増大したＩＯＰを付与することに
よりデータ処理システムのチャネル・パス選択技術を改
良することである。
【００１４】本発明の他の目的は、１個のＩ／Ｏ装置に
接続した１以上のチャネルの各々でのＩ／Ｏ作業にたい
するワン・ディープ・チャネル待ち行列を付与すること
によりデータ処理システムのチャネル・パス選択技術を
改良することである。
接続した１以上のチャネルの各々でのＩ／Ｏ作業にたい
するワン・ディープ・チャネル待ち行列を付与すること
によりデータ処理システムのチャネル・パス選択技術を
改良することである。
【００１５】本発明のさらに別の目的は、ＩＯＰに１個
のＩ／Ｏ装置に接続した１以上のチャネルの各々でのワ
ン・ディープ・チャネル待ち行列の満杯／空き状況を判
定させることにより、データ処理システムの複数ＩＯＰ
のチャネル・パス選択技術を改良することである。
のＩ／Ｏ装置に接続した１以上のチャネルの各々でのワ
ン・ディープ・チャネル待ち行列の満杯／空き状況を判
定させることにより、データ処理システムの複数ＩＯＰ
のチャネル・パス選択技術を改良することである。
【００１６】
【課題を解決するための手段】前記の目的は、１個以上
のＩＯＰ（Ｉ／Ｏプロセッサ）の制御下で複数のチャネ
ルを介して複数のＩ／Ｏ装置と相互作用を行う１個以上
のホスト・プロセッサとホスト・メモリを有するホスト
・コンピュータから成るデータ処理システムにて達成さ
れる。各チャネルは、前に受けた作業を実行するため既
に使用中である時にＩ／Ｏ作業の指示を受けるためのワ
ン・ディープ待ち行列を付与される。Ｉ／Ｏ装置が複数
のチャネルを介して、前記ホスト・コンピュータにアク
セス可能な時、ＩＯＰに各チャネルの使用中／空き状況
およびチャネルのワン・ディープ待ち行列の満杯／空き
状況を判定させることにより、ＩＯＰが増大したチャネ
ル・パス選択能力を付与される。これは各ＩＯＰの能力
を増大させチャネル内の作業を開始させるか、次のパス
選択の判定を行うために最良のＩＯＰを選択する。
のＩＯＰ（Ｉ／Ｏプロセッサ）の制御下で複数のチャネ
ルを介して複数のＩ／Ｏ装置と相互作用を行う１個以上
のホスト・プロセッサとホスト・メモリを有するホスト
・コンピュータから成るデータ処理システムにて達成さ
れる。各チャネルは、前に受けた作業を実行するため既
に使用中である時にＩ／Ｏ作業の指示を受けるためのワ
ン・ディープ待ち行列を付与される。Ｉ／Ｏ装置が複数
のチャネルを介して、前記ホスト・コンピュータにアク
セス可能な時、ＩＯＰに各チャネルの使用中／空き状況
およびチャネルのワン・ディープ待ち行列の満杯／空き
状況を判定させることにより、ＩＯＰが増大したチャネ
ル・パス選択能力を付与される。これは各ＩＯＰの能力
を増大させチャネル内の作業を開始させるか、次のパス
選択の判定を行うために最良のＩＯＰを選択する。
【００１７】
【実施例】図２において、ＣＰＵ１０によるＩ／Ｏ命令
の実行に関連したこの基本的なステップを説明すること
により本発明の背景を説明する。Ｉ／Ｏ命令を実行する
際のステップの詳細は前記したオペレーションの原理に
おいて定義したアーキテクチャに示されている。
の実行に関連したこの基本的なステップを説明すること
により本発明の背景を説明する。Ｉ／Ｏ命令を実行する
際のステップの詳細は前記したオペレーションの原理に
おいて定義したアーキテクチャに示されている。
【００１８】一般的に、Ｉ／Ｏ命令はＣＰＵ１０のＲ１
汎用レジスタ２３に含まれた固有のサブチャネル（ＳＣ
Ｈ）番号により識別されるＩ／Ｏ装置１４により実行さ
れる。
汎用レジスタ２３に含まれた固有のサブチャネル（ＳＣ
Ｈ）番号により識別されるＩ／Ｏ装置１４により実行さ
れる。
【００１９】Ｉ／Ｏ命令は「Start Subchannel （サブ
チャネル開始）」のようなオペレーション・コード２
４、および、前にプログラム制作したオペレーション要
求ブロック（ＯＲＢ）２６にたいする主記憶部１２をア
ドレスするＯＲＢアドレス２５を有する。ＯＲＢ２６は
１個以上のチャネル制御語（ＣＣＷ）を得るために主記
憶部１２をアドレスするチャネル・プログラム・アドレ
スを有する。ＣＣＷはＩ／Ｏ装置１４により実行される
べきオペレーションを有する。また、ＯＲＢ２６はその
オペレーションに関連するデータの主記憶部１２アドレ
スを有する。
チャネル開始）」のようなオペレーション・コード２
４、および、前にプログラム制作したオペレーション要
求ブロック（ＯＲＢ）２６にたいする主記憶部１２をア
ドレスするＯＲＢアドレス２５を有する。ＯＲＢ２６は
１個以上のチャネル制御語（ＣＣＷ）を得るために主記
憶部１２をアドレスするチャネル・プログラム・アドレ
スを有する。ＣＣＷはＩ／Ｏ装置１４により実行される
べきオペレーションを有する。また、ＯＲＢ２６はその
オペレーションに関連するデータの主記憶部１２アドレ
スを有する。
【００２０】図１に示したホスト・メモリ１１のシステ
ム記憶部１３は、データ処理システムの種々のユニット
のマイクロ・プログラムおよびハードウェア、あるい
は、そのどちらかによりアドレス可能な制御データのブ
ロックを数個有する。ＣＰＵ１０でのＩ／Ｏ命令の実行
は、どのようにＩ／Ｏオペレーションが行われるか指示
する複数の制御ブロックにアクセスすることも含む。
ム記憶部１３は、データ処理システムの種々のユニット
のマイクロ・プログラムおよびハードウェア、あるい
は、そのどちらかによりアドレス可能な制御データのブ
ロックを数個有する。ＣＰＵ１０でのＩ／Ｏ命令の実行
は、どのようにＩ／Ｏオペレーションが行われるか指示
する複数の制御ブロックにアクセスすることも含む。
【００２１】レジスタ２３内のＳＣＨ番号の意味は、対
応のＩ／Ｏ装置１４に関連した数個の特定した制御デー
タ・ブロックへのアクセスを最終的に規定する。図２で
は、これらの種々の制御ブロックは、ホスト・メモリ１
１のシステム記憶部１３に記憶させたサブチャネル制御
データ（ＳＣＤ）２７によって集合的に表される。６５
５３６個以下のサブチャネルを指定可能である。
応のＩ／Ｏ装置１４に関連した数個の特定した制御デー
タ・ブロックへのアクセスを最終的に規定する。図２で
は、これらの種々の制御ブロックは、ホスト・メモリ１
１のシステム記憶部１３に記憶させたサブチャネル制御
データ（ＳＣＤ）２７によって集合的に表される。６５
５３６個以下のサブチャネルを指定可能である。
【００２２】ＳＣＤ２７の制御データの一部を図２に示
し、ＳＣＨ２に関連させた。各ＳＣＨに割り当てた関連
のＩ／Ｏ装置を有するＳＣＨは、また、装置番号２８と
呼ばれるシステム固有のパラメータを有する。システム
・オペレータは通常、その割り当てられた装置番号２８
を使用してシステムと通信する。それゆえ、Ｉ／Ｏ装置
１４はＳＣＨ番号か装置番号２８により個別に識別され
る。
し、ＳＣＨ２に関連させた。各ＳＣＨに割り当てた関連
のＩ／Ｏ装置を有するＳＣＨは、また、装置番号２８と
呼ばれるシステム固有のパラメータを有する。システム
・オペレータは通常、その割り当てられた装置番号２８
を使用してシステムと通信する。それゆえ、Ｉ／Ｏ装置
１４はＳＣＨ番号か装置番号２８により個別に識別され
る。
【００２３】ＳＣＤ２７もＣＵ／リンク状況データ２９
および他の制御データ３０を有する。これは、リンク、
ＣＵ１５、装置１４の使用状況、特定のチャネル・パス
の捜査可能性／接続、および検討すべき他の情報に関す
る制御データにたいする集合的な用語である。ＳＣＨ番
号への参照、および関連のＳＣＤ２７へのアクセスも、
また、チャネル・プログラムのＣＣＷを位置決めする前
述のＯＲＢ２６を規定する。
および他の制御データ３０を有する。これは、リンク、
ＣＵ１５、装置１４の使用状況、特定のチャネル・パス
の捜査可能性／接続、および検討すべき他の情報に関す
る制御データにたいする集合的な用語である。ＳＣＨ番
号への参照、および関連のＳＣＤ２７へのアクセスも、
また、チャネル・プログラムのＣＣＷを位置決めする前
述のＯＲＢ２６を規定する。
【００２４】図２のＳＣＨ２のような各ＳＣＨのＳＣＤ
２７に含まれるのは、３１で示すように８つ以下のチャ
ネル・パスＩＤ（ＣＨＰＩＤ−０からＣＨＰＩＤ−７）
である。ＳＣＨ２が図１のＣＵ２２に付属のＩ／Ｏ装置
１４と関連づけられていれば、３つのＣＨＰＩＤが識別
される。すなわち、０、１２７、１２８。ＣＨＰＩＤ−
０、１２７、１２８の使用状況をテストする順序は、Ｃ
ＨＰＩＤ−０からＣＨＰＩＤ−２の中の配置順によって
特定される。つまり、テストは０、１２８、１２７の
順、あるいは他の順で行うことができる。
２７に含まれるのは、３１で示すように８つ以下のチャ
ネル・パスＩＤ（ＣＨＰＩＤ−０からＣＨＰＩＤ−７）
である。ＳＣＨ２が図１のＣＵ２２に付属のＩ／Ｏ装置
１４と関連づけられていれば、３つのＣＨＰＩＤが識別
される。すなわち、０、１２７、１２８。ＣＨＰＩＤ−
０、１２７、１２８の使用状況をテストする順序は、Ｃ
ＨＰＩＤ−０からＣＨＰＩＤ−２の中の配置順によって
特定される。つまり、テストは０、１２８、１２７の
順、あるいは他の順で行うことができる。
【００２５】図３はデータ処理システムのＩ／Ｏオペレ
ーションを制御するシステムで使用される制御データ、
およびその構造を示す概略図である。前述の図１、図２
に関する説明で規定した構造および制御データは、前述
の説明で使用された番号と同一のものを使用する。
ーションを制御するシステムで使用される制御データ、
およびその構造を示す概略図である。前述の図１、図２
に関する説明で規定した構造および制御データは、前述
の説明で使用された番号と同一のものを使用する。
【００２６】ＩＯＰ−２のような各ＩＯＰ１８は記憶部
３３を有するプログラム制御されたプロセッサ（ＰＲＯ
Ｃ）３２から成る。パス３４は前述したＭＣＢ１７へた
いするＰＲＯＣ３２と記憶部３３のアクセスを提供す
る。バス・スイッチ１９とパス３６を介したパス３５
が、システム記憶部１３に含まれる制御データへたいす
るＰＲＯＣ３２と記憶部３３のアクセスを提供する。こ
のデータ処理システムが図１に示すように２系統を有す
るなら、パス３７がもう一方の系統に所属するＭＣＢ１
７とシステム記憶部１３へのアクセスを提供する。
３３を有するプログラム制御されたプロセッサ（ＰＲＯ
Ｃ）３２から成る。パス３４は前述したＭＣＢ１７へた
いするＰＲＯＣ３２と記憶部３３のアクセスを提供す
る。バス・スイッチ１９とパス３６を介したパス３５
が、システム記憶部１３に含まれる制御データへたいす
るＰＲＯＣ３２と記憶部３３のアクセスを提供する。こ
のデータ処理システムが図１に示すように２系統を有す
るなら、パス３７がもう一方の系統に所属するＭＣＢ１
７とシステム記憶部１３へのアクセスを提供する。
【００２７】チャネル−１２７のような各チャネル１６
は記憶部３９とプログラム制御されたプロセッサ（ＰＲ
ＯＣ）３８を有する。その記憶部３９のアドレス可能な
位置に待ち行列４０が設けられ、その待ち行列４０は、
前の活性化から作業を行うために使用中となっているチ
ャネル１６により行われるべき作業の１指示を記憶する
という機能を有する。パス４１はＰＲＯＣ３８と記憶部
３９をＭＣＢ１７（詳細は後述する）へのアクセスを提
供する。パス４１は、また、ＭＣＢ１７，パス３５、バ
ス・スイッチ１９、ＳＣＥ２０、パス３６等を介して図
１の記憶部１１間の通信を行う。
は記憶部３９とプログラム制御されたプロセッサ（ＰＲ
ＯＣ）３８を有する。その記憶部３９のアドレス可能な
位置に待ち行列４０が設けられ、その待ち行列４０は、
前の活性化から作業を行うために使用中となっているチ
ャネル１６により行われるべき作業の１指示を記憶する
という機能を有する。パス４１はＰＲＯＣ３８と記憶部
３９をＭＣＢ１７（詳細は後述する）へのアクセスを提
供する。パス４１は、また、ＭＣＢ１７，パス３５、バ
ス・スイッチ１９、ＳＣＥ２０、パス３６等を介して図
１の記憶部１１間の通信を行う。
【００２８】図１のＣＰＵ１０および図２のように指定
されたあるＳＣＨ番号によりＩ／Ｏ命令が実施される
と、各ＩＯＰ１８にたいする作業指示手段が創出され
る。この作業指示手段は、図３ではＩＯＰ−１作業待ち
行列あるいはＩＯＰ−２作業待ち行列４２として示され
ており、実際上は図２で説明したＳＣＤ２７の先入れ先
出し待ち行列あるいはストリングである。前述のよう
に、作業待ち行列４２内のＳＣＨ番号の指定はＳＣＤ２
７に含まれる全ての制御データのシステム記憶部１３に
おけるアドレスの識別となる。ＳＣＤ２７のデータはＩ
ＯＰ１８のプログラムしたＰＲＯＣ３２、あるいはチャ
ネル１６のプログラムしたＰＲＯＣ３８に有効である。
されたあるＳＣＨ番号によりＩ／Ｏ命令が実施される
と、各ＩＯＰ１８にたいする作業指示手段が創出され
る。この作業指示手段は、図３ではＩＯＰ−１作業待ち
行列あるいはＩＯＰ−２作業待ち行列４２として示され
ており、実際上は図２で説明したＳＣＤ２７の先入れ先
出し待ち行列あるいはストリングである。前述のよう
に、作業待ち行列４２内のＳＣＨ番号の指定はＳＣＤ２
７に含まれる全ての制御データのシステム記憶部１３に
おけるアドレスの識別となる。ＳＣＤ２７のデータはＩ
ＯＰ１８のプログラムしたＰＲＯＣ３２、あるいはチャ
ネル１６のプログラムしたＰＲＯＣ３８に有効である。
【００２９】システム・プログラミングおよび、あるい
はシステム・デザインおよびシステム利用等はデータ処
理システムをどのように構成すべきか示す。図３におけ
るＩＯＰ−１あるいはＩＯＰ−２のような各ＩＯＰ１８
は出力翻訳表４３にアクセスし、ＩＯＰ記憶部３３に記
憶させることができる。出力翻訳表４３は、ＩＯＰ−１
あるいはＩＯＰ−２のどちらが、どのチャネル１６を介
して、どのＣＨＩＰＤを制御しているか規定している。
図２のＳＣＤ２７のＣＨＩＰＤ３１はチャネル番号０か
ら１２７を必ずしも均等化しない。ＩＯＰ１８がＣＨＩ
ＰＤの使用状況をチェックする際に、作業の指示を出力
翻訳表４３により示されるような別のＩＯＰに転送する
ことが要求される。
はシステム・デザインおよびシステム利用等はデータ処
理システムをどのように構成すべきか示す。図３におけ
るＩＯＰ−１あるいはＩＯＰ−２のような各ＩＯＰ１８
は出力翻訳表４３にアクセスし、ＩＯＰ記憶部３３に記
憶させることができる。出力翻訳表４３は、ＩＯＰ−１
あるいはＩＯＰ−２のどちらが、どのチャネル１６を介
して、どのＣＨＩＰＤを制御しているか規定している。
図２のＳＣＤ２７のＣＨＩＰＤ３１はチャネル番号０か
ら１２７を必ずしも均等化しない。ＩＯＰ１８がＣＨＩ
ＰＤの使用状況をチェックする際に、作業の指示を出力
翻訳表４３により示されるような別のＩＯＰに転送する
ことが要求される。
【００３０】複数チャネル通信バッファ（ＭＣＢ）１７
は、本発明の望ましい実施例で利用される図３に示す３
つの構成要素を有している。チャネル１６でＩＯＰ１８
によるＩ／Ｏ作業要求の実施を開始する手順はまだ説明
されていない。その手順が完了すると、ＩＯＰ１８はそ
の作業要求を実行するためにチャネル１６に関連したロ
ケーション４５でチャネル通信エリア（ＣＣＡ）４４に
アクセスする。ロケーション４５で形成されたエントリ
は、その実行を開始するＩＯＰの作業待ち行列４２から
得たＳＣＨ番号を識別する。
は、本発明の望ましい実施例で利用される図３に示す３
つの構成要素を有している。チャネル１６でＩＯＰ１８
によるＩ／Ｏ作業要求の実施を開始する手順はまだ説明
されていない。その手順が完了すると、ＩＯＰ１８はそ
の作業要求を実行するためにチャネル１６に関連したロ
ケーション４５でチャネル通信エリア（ＣＣＡ）４４に
アクセスする。ロケーション４５で形成されたエントリ
は、その実行を開始するＩＯＰの作業待ち行列４２から
得たＳＣＨ番号を識別する。
【００３１】ＩＯＰ１８がパスを選択し、出力翻訳表４
３を参照した命令を実行するためにチャネル１６を決定
し、そのチャネルに関連のＣＣＡ４４の位置における
（チャネル−１２７にたいするＳＣＨ２のような）ＳＣ
Ｈ番号を識別すると、ＩＯＰ１８はチャネル１６にその
事を発信する。チャネル−１２７のＰＲＯＣ３８は、パ
ス４１に関するＣＣＡ４４のロケーション４５からのＳ
ＣＨ２を識別する作業の指示を復活させる。チャネル−
１２７はＳＣＨ２指示を使用して、図２に示したＯＲＢ
情報２６を有するＳＣＨ２に関係したＳＣＤ２７から制
御情報を回収する。チャネル・プログラムから成るチャ
ネル制御語が、そのＯＲＢ２６により指示されたアドレ
スで開始するホスト・メモリ１１からアクセスをうけ
る。
３を参照した命令を実行するためにチャネル１６を決定
し、そのチャネルに関連のＣＣＡ４４の位置における
（チャネル−１２７にたいするＳＣＨ２のような）ＳＣ
Ｈ番号を識別すると、ＩＯＰ１８はチャネル１６にその
事を発信する。チャネル−１２７のＰＲＯＣ３８は、パ
ス４１に関するＣＣＡ４４のロケーション４５からのＳ
ＣＨ２を識別する作業の指示を復活させる。チャネル−
１２７はＳＣＨ２指示を使用して、図２に示したＯＲＢ
情報２６を有するＳＣＨ２に関係したＳＣＤ２７から制
御情報を回収する。チャネル・プログラムから成るチャ
ネル制御語が、そのＯＲＢ２６により指示されたアドレ
スで開始するホスト・メモリ１１からアクセスをうけ
る。
【００３２】本発明の望ましい実施例は「使用ベクト
ル」４６の形の使用中を示す手段を有し、その使用ベク
トル４６は各チャネル１６に関係させたバイナリ・ビッ
ト位置４７を有するレジスタから構成している。各チャ
ネル１６は、チャネルがＩ／Ｏ装置で新たな作業を開始
すると、また、チャネルがＩ／Ｏ装置から接続要求を受
け入れると、付随のビットをバイナリ１に変える。例え
ば、チャネル−１２７がＳＣＨ２に関連の実行を受け入
れると、チャネル−１２７に関連のバイナリ・ビット４
７をバイナリ１に変える。チャネル１６がＩ／Ｏ装置と
通信している限り、使用中ベクトル・ビット４７は１に
セットされたままである。チャネル１６がどのＩ／Ｏと
も通信してなければ、チャネルはその関連のビット４７
をバイナリ０に変える。まだ説明してないが、ＩＯＰ１
８によるパス選択プロセスは、使用中ベクトル４６のビ
ット位置４７のバイナリ状態を使用することになる。
ル」４６の形の使用中を示す手段を有し、その使用ベク
トル４６は各チャネル１６に関係させたバイナリ・ビッ
ト位置４７を有するレジスタから構成している。各チャ
ネル１６は、チャネルがＩ／Ｏ装置で新たな作業を開始
すると、また、チャネルがＩ／Ｏ装置から接続要求を受
け入れると、付随のビットをバイナリ１に変える。例え
ば、チャネル−１２７がＳＣＨ２に関連の実行を受け入
れると、チャネル−１２７に関連のバイナリ・ビット４
７をバイナリ１に変える。チャネル１６がＩ／Ｏ装置と
通信している限り、使用中ベクトル・ビット４７は１に
セットされたままである。チャネル１６がどのＩ／Ｏと
も通信してなければ、チャネルはその関連のビット４７
をバイナリ０に変える。まだ説明してないが、ＩＯＰ１
８によるパス選択プロセスは、使用中ベクトル４６のビ
ット位置４７のバイナリ状態を使用することになる。
【００３３】別のＩ／Ｏ作業要求に対するＩＯＰ１８に
よるパス選択プロセスは、全てのチャネル１６が指定さ
れたＳＣＨ番号にたいするＳＣＤ２７の全ての可能性が
あるＣＨＰＩＤ３１にたいして使用中であることを見つ
け出す。チャネル１６の構成要素の前述の説明は、チャ
ネル１６の記憶部３９内の待ち行列位置４０を含んでい
た。待ち行列４０の満杯あるいは空の状況は、チャネル
−１２７のような各チャネル１６に関連したバイナリ・
ビット位置４９から構成したＱ満杯ベクトル・レジスタ
４８により示される。ＩＯＰ１８が、チャネル−１２７
の待ち行列４０がチャネル−１２７に関連のＱ満杯ベク
トル・レジスタ４８の位置４９の状態を検査することに
より空であることを見い出すと、チャネル−１２７に関
連のＣＣＡ４４のロケーション４５のＳＣＨ番号を識別
するエントリを設けることにより、別のＳＣＨ番号に対
するチャネル−１２７による別の実行を開始することが
できる。ＩＯＰ１８により信号が発せられると、チャネ
ル−１２７はその待ち行列４０内にＳＣＨ番号を配置
し、Ｑ満杯ベクトル４８の位置４９のバイナリ状態をバ
イナリ１に変更する。チャネル−１２７がＳＣＨ２に対
する前の作業の実行を完了させると、待ち行列４０内の
ＳＣＨ番号に対する実行をスタートさせ、またＱ満杯ベ
クトル４８の位置４９のバイナリ状態をバイナリ０に変
更する。使用中ベクトル４６の位置４７は、待ち行列４
０から得たＳＣＨ番号に対する実行の完了、つまり、チ
ャネル−１２７が位置４９をバイナリ０に戻す時までバ
イナリ１にとどまる。
よるパス選択プロセスは、全てのチャネル１６が指定さ
れたＳＣＨ番号にたいするＳＣＤ２７の全ての可能性が
あるＣＨＰＩＤ３１にたいして使用中であることを見つ
け出す。チャネル１６の構成要素の前述の説明は、チャ
ネル１６の記憶部３９内の待ち行列位置４０を含んでい
た。待ち行列４０の満杯あるいは空の状況は、チャネル
−１２７のような各チャネル１６に関連したバイナリ・
ビット位置４９から構成したＱ満杯ベクトル・レジスタ
４８により示される。ＩＯＰ１８が、チャネル−１２７
の待ち行列４０がチャネル−１２７に関連のＱ満杯ベク
トル・レジスタ４８の位置４９の状態を検査することに
より空であることを見い出すと、チャネル−１２７に関
連のＣＣＡ４４のロケーション４５のＳＣＨ番号を識別
するエントリを設けることにより、別のＳＣＨ番号に対
するチャネル−１２７による別の実行を開始することが
できる。ＩＯＰ１８により信号が発せられると、チャネ
ル−１２７はその待ち行列４０内にＳＣＨ番号を配置
し、Ｑ満杯ベクトル４８の位置４９のバイナリ状態をバ
イナリ１に変更する。チャネル−１２７がＳＣＨ２に対
する前の作業の実行を完了させると、待ち行列４０内の
ＳＣＨ番号に対する実行をスタートさせ、またＱ満杯ベ
クトル４８の位置４９のバイナリ状態をバイナリ０に変
更する。使用中ベクトル４６の位置４７は、待ち行列４
０から得たＳＣＨ番号に対する実行の完了、つまり、チ
ャネル−１２７が位置４９をバイナリ０に戻す時までバ
イナリ１にとどまる。
【００３４】使用中状態の際に他のパスを選択するため
のアーキテクチャ要件は、ＳＣＨ番号が待ち行列４０に
記憶される時間をモニタするためにチャネル１６のＰＲ
ＯＣ３８を呼び出すことである。特定した時間が過ぎ、
しかも、この待ち行列化したＳＣＨ番号に対する実行が
開始されてないなら、チャネル１６はＳＣＨ番号をＣＣ
Ａ４４のそのロケーション４５に戻し、ＩＯＰ１８に信
号を送る。また、チャネル１６はＱ満杯ベクトル４８の
位置４９のバイナリ・ビットをバイナリ０にリセットす
る。これにより、ＩＯＰ１８が別のパス選択プロセスを
開始するのを可能にする。
のアーキテクチャ要件は、ＳＣＨ番号が待ち行列４０に
記憶される時間をモニタするためにチャネル１６のＰＲ
ＯＣ３８を呼び出すことである。特定した時間が過ぎ、
しかも、この待ち行列化したＳＣＨ番号に対する実行が
開始されてないなら、チャネル１６はＳＣＨ番号をＣＣ
Ａ４４のそのロケーション４５に戻し、ＩＯＰ１８に信
号を送る。また、チャネル１６はＱ満杯ベクトル４８の
位置４９のバイナリ・ビットをバイナリ０にリセットす
る。これにより、ＩＯＰ１８が別のパス選択プロセスを
開始するのを可能にする。
【００３５】この序文は本発明の前のパス選択プロセス
を説明したものである。初めに、ＩＯＰ１８は図３に示
された出力翻訳表４３の設定について、割り当てられた
チャネル１６の使用状態をテストすることができる。図
２のＣＨＰＩＤ３１は指定した円形上申書状のローテー
ション・オーダでテストされることになる。パス選択を
おこなうＩＯＰ１８が次のＣＨＩＰＤ３１を見つけ、ま
た、関連のチャネル１６が別のＩＯＰ１８によって制御
されたなら、ＳＣＨ番号が他のＩＯＰ１８のＩＯＰ作業
待ち行列４２の終端に入れられる。これは、チャネル１
６が使用中か否かを知ることなく行われる。
を説明したものである。初めに、ＩＯＰ１８は図３に示
された出力翻訳表４３の設定について、割り当てられた
チャネル１６の使用状態をテストすることができる。図
２のＣＨＰＩＤ３１は指定した円形上申書状のローテー
ション・オーダでテストされることになる。パス選択を
おこなうＩＯＰ１８が次のＣＨＩＰＤ３１を見つけ、ま
た、関連のチャネル１６が別のＩＯＰ１８によって制御
されたなら、ＳＣＨ番号が他のＩＯＰ１８のＩＯＰ作業
待ち行列４２の終端に入れられる。これは、チャネル１
６が使用中か否かを知ることなく行われる。
【００３６】従来のパス選択プロセスも、チャネル１６
での待ち行列４０内にＳＣＨ番号を入れることによるＳ
ＣＨ番号にたいする実行を開始するオプションを持たな
かった。パス選択に対する唯一の基準である使用状態を
用いて、２あるいはそれ以上のＩＯＰ１８が作業待ち行
列４２の先入れ先出し検査に基づいた状況を検査する前
にチャネル１６が再度使用中および空きとなることが可
能であった。本発明は、作業待ち行列４２から作業のＳ
ＣＨ番号指示を除去することによりＩＯＰ１８の能力を
向上させ、バスの利用を減少させて他のＩＯＰ１８との
通信の必要性を減少させる。
での待ち行列４０内にＳＣＨ番号を入れることによるＳ
ＣＨ番号にたいする実行を開始するオプションを持たな
かった。パス選択に対する唯一の基準である使用状態を
用いて、２あるいはそれ以上のＩＯＰ１８が作業待ち行
列４２の先入れ先出し検査に基づいた状況を検査する前
にチャネル１６が再度使用中および空きとなることが可
能であった。本発明は、作業待ち行列４２から作業のＳ
ＣＨ番号指示を除去することによりＩＯＰ１８の能力を
向上させ、バスの利用を減少させて他のＩＯＰ１８との
通信の必要性を減少させる。
【００３７】ＩＯＰ１８がスタートしてＩ／Ｏ作業要求
を起動させ、またチャネル・パス選択を開始する前に、
ＩＯＰ１８は、この命令で指定されたＳＣＨ番号のＳＣ
Ｄ２７のＣＵ／リンク／装置状況の情報２９を検査す
る。この情報は他のＩＯＰ１８およびチャネル１６のプ
ログラミングにより維持され、パス選択からどのＣＨＰ
ＩＤ３１をも削除し、したがって制御部１５あるいはＩ
／Ｏ装置１４を有するチャネル１６は別のＩ／Ｏ作業要
求で前もって使用中を見い出す。これらの制御部１５あ
るいは装置１４は他のチャネル１６あるいはデータ処理
システムで制御してもよい。
を起動させ、またチャネル・パス選択を開始する前に、
ＩＯＰ１８は、この命令で指定されたＳＣＨ番号のＳＣ
Ｄ２７のＣＵ／リンク／装置状況の情報２９を検査す
る。この情報は他のＩＯＰ１８およびチャネル１６のプ
ログラミングにより維持され、パス選択からどのＣＨＰ
ＩＤ３１をも削除し、したがって制御部１５あるいはＩ
／Ｏ装置１４を有するチャネル１６は別のＩ／Ｏ作業要
求で前もって使用中を見い出す。これらの制御部１５あ
るいは装置１４は他のチャネル１６あるいはデータ処理
システムで制御してもよい。
【００３８】チャネル１６が検査される円形ローテーシ
ョン・オーダは、図２のＳＣＤ２７内に示したＣＨＰＩ
Ｄ３１のＣＨＰＩＤ−０、ＣＨＰＩＤ−１、等と関連の
チャネル１６の配置順によって特定される。本発明によ
る新規な点は、どのＩＯＰ１８でも使用中ベクトル４６
により、どのチャネル１６の使用状態を検査できるこ
と、および、Ｑ満杯ベクトル４８によりどの待ち行列４
０の満杯／空き状況を検査できることである。また、こ
れは、図３に示したパス３７を介した図１に示したデー
タ処理システムのもう一方の系統に関連したＩＯＰ１８
にも有効である。
ョン・オーダは、図２のＳＣＤ２７内に示したＣＨＰＩ
Ｄ３１のＣＨＰＩＤ−０、ＣＨＰＩＤ−１、等と関連の
チャネル１６の配置順によって特定される。本発明によ
る新規な点は、どのＩＯＰ１８でも使用中ベクトル４６
により、どのチャネル１６の使用状態を検査できるこ
と、および、Ｑ満杯ベクトル４８によりどの待ち行列４
０の満杯／空き状況を検査できることである。また、こ
れは、図３に示したパス３７を介した図１に示したデー
タ処理システムのもう一方の系統に関連したＩＯＰ１８
にも有効である。
【００３９】ＩＯＰ１８は円形ローテーション・オーダ
に従い空きチャネル１６を捜す使用中ベクトル４６のチ
ャネル使用状態情報を介して捜索する。空きチャネルが
あれば、このＩＯＰはローテーション・オーダで初めに
来たものを選択し、以下に示した一方を行う。
に従い空きチャネル１６を捜す使用中ベクトル４６のチ
ャネル使用状態情報を介して捜索する。空きチャネルが
あれば、このＩＯＰはローテーション・オーダで初めに
来たものを選択し、以下に示した一方を行う。
【００４０】１．チャネル１６が出力翻訳表４３によっ
て示されたようなＩＯＰのグループの一部である場合、
ＩＯＰはチャネル１６に信号を出し、またＣＣＡ４４の
チャネルのロケーション４５における関連のＳＣＨ番号
を識別するエントリを設ける。 ２．チャネル１６がこのＩＯＰのグループの一部でなか
った場合、このＩＯＰは出力翻訳表４３によって示され
た空きチャネルを有するチャネル・グループを持つＩＯ
ＰのＩＯＰ作業待ち行列４２にこの要求を加える。
て示されたようなＩＯＰのグループの一部である場合、
ＩＯＰはチャネル１６に信号を出し、またＣＣＡ４４の
チャネルのロケーション４５における関連のＳＣＨ番号
を識別するエントリを設ける。 ２．チャネル１６がこのＩＯＰのグループの一部でなか
った場合、このＩＯＰは出力翻訳表４３によって示され
た空きチャネルを有するチャネル・グループを持つＩＯ
ＰのＩＯＰ作業待ち行列４２にこの要求を加える。
【００４１】装置に対して全てのチャネルが使用中の
時、ＩＯＰはＱ満杯ベクトル４８によって示されるワン
・ディープ待ち行列４０内の待ち行列化した要求を持た
ない前記ローテーション・オーダにおける第１チャネル
にたいする状況情報を調べる。空きチャネル待ち行列４
０があれば、そのＩＯＰはローテーション・オーダで初
めに来たものを選択し、以下に示した一方を行う。
時、ＩＯＰはＱ満杯ベクトル４８によって示されるワン
・ディープ待ち行列４０内の待ち行列化した要求を持た
ない前記ローテーション・オーダにおける第１チャネル
にたいする状況情報を調べる。空きチャネル待ち行列４
０があれば、そのＩＯＰはローテーション・オーダで初
めに来たものを選択し、以下に示した一方を行う。
【００４２】１．チャネルが出力翻訳表４３によって示
されたように通信可能であるチャネルのＩＯＰのグルー
プの一部である場合、ＩＯＰはＣＣＡ４４のチャネルの
ロケーション４５にＳＣＨ番号を配置し、またチャネル
１６がそのＳＣＨ番号をその待ち行列４０にフェッチす
るようにして、そのチャネルの待ち行列４０にその要求
を加える。 ２．チャネルが別のＩＯＰのグループの一部である場
合、空き待ち行列４０を有する他のＩＯＰのＩＯＰ作業
待ち行列４２にこのＳＣＨ番号を加える。
されたように通信可能であるチャネルのＩＯＰのグルー
プの一部である場合、ＩＯＰはＣＣＡ４４のチャネルの
ロケーション４５にＳＣＨ番号を配置し、またチャネル
１６がそのＳＣＨ番号をその待ち行列４０にフェッチす
るようにして、そのチャネルの待ち行列４０にその要求
を加える。 ２．チャネルが別のＩＯＰのグループの一部である場
合、空き待ち行列４０を有する他のＩＯＰのＩＯＰ作業
待ち行列４２にこのＳＣＨ番号を加える。
【００４３】ＳＣＨ番号および関連のＩ／Ｏ装置１４へ
の全てのチャネル１６が使用中であり、全てのチャネル
待ち行列４０が満杯であるなら、ＩＯＰ１８はそのＳＣ
Ｈ番号をそのＩＯＰ作業待ち行列４２に加え直す。
の全てのチャネル１６が使用中であり、全てのチャネル
待ち行列４０が満杯であるなら、ＩＯＰ１８はそのＳＣ
Ｈ番号をそのＩＯＰ作業待ち行列４２に加え直す。
【００４４】前記前のパス選択ステップ図４のフローチ
ャートに示されている。
ャートに示されている。
【００４５】各チャネル１６に、一つの位置の待ち行列
４０をもうけ、システムの全てのチャネルの使用状態お
よび待ち行列状態を各ＩＯＰ１８が調べることによっ
て、ＳＣＨにたいする作業を待ち行列化するためにより
多くの知的選択をなす事が可能である。データ処理シス
テムにおける複数のＩＯＰ間で行ったり来たりする非生
産的な通信は実質的に減少される。一つのＩＯＰ１８の
み必要とされるシステムでさえも、一つの位置の待ち行
列４０がチャネル１６に対するＩ／Ｏ作業要求の迅速処
理をかなり増大させる。
４０をもうけ、システムの全てのチャネルの使用状態お
よび待ち行列状態を各ＩＯＰ１８が調べることによっ
て、ＳＣＨにたいする作業を待ち行列化するためにより
多くの知的選択をなす事が可能である。データ処理シス
テムにおける複数のＩＯＰ間で行ったり来たりする非生
産的な通信は実質的に減少される。一つのＩＯＰ１８の
み必要とされるシステムでさえも、一つの位置の待ち行
列４０がチャネル１６に対するＩ／Ｏ作業要求の迅速処
理をかなり増大させる。
【００４６】図５は、ＭＣＢ１７におけるＱ満杯ベクト
ル４８にたいする必要性を削除した別のパス選択プロセ
スのフローチャートである。ＩＯＰ１８のＰＲＯＣ３２
のプログラミングは、図２に示した指定ＳＣＨ番号のＳ
ＣＤの他の制御データ３０のフィールドにアクセスする
ために変更される。新しいフィールドは８ビットのパス
・チェック済みフィールド５０で、この各ビットは８個
のＣＨＰＩＤ３１の一つを表し、また３ビットの次の待
ち行列カウンタ５１である。パス・チェック済みフィー
ルド５０は、パス選択プロセスの間にＣＨＰＩＤに関連
のチャネル１６が既に使用中であると認められたという
事を記録するために使用される。関連のＣＨＰＩＤ−０
からＣＨＰＩＤ−７のバイナリ・ビットはチャネルが使
用中と分かるとバイナリ「１」とされる。
ル４８にたいする必要性を削除した別のパス選択プロセ
スのフローチャートである。ＩＯＰ１８のＰＲＯＣ３２
のプログラミングは、図２に示した指定ＳＣＨ番号のＳ
ＣＤの他の制御データ３０のフィールドにアクセスする
ために変更される。新しいフィールドは８ビットのパス
・チェック済みフィールド５０で、この各ビットは８個
のＣＨＰＩＤ３１の一つを表し、また３ビットの次の待
ち行列カウンタ５１である。パス・チェック済みフィー
ルド５０は、パス選択プロセスの間にＣＨＰＩＤに関連
のチャネル１６が既に使用中であると認められたという
事を記録するために使用される。関連のＣＨＰＩＤ−０
からＣＨＰＩＤ−７のバイナリ・ビットはチャネルが使
用中と分かるとバイナリ「１」とされる。
【００４７】図５の５２で、ＩＯＰ１８は全てのパスが
試されたか判定するためにパス・チェック済みフィール
ド５０をチェックする。ＮＯであれば、円形ローテーシ
ョン・オーダにおける次のＣＨＰＩＤを５３で識別す
る。５４では、関連のチャネル１６がこのＩＯＰによっ
て制御されているか判定する。ＮＯであれば、ＳＣＨ番
号を、チャネル１６を制御するＩＯＰのＩＯＰ作業待ち
行列４２に入れる。チャネルがこのＩＯＰに従事してい
るなら、チャネル使用状況が図３の使用中ベクトル４６
を検査することによりチェックされる。チャネル１６が
使用中でなければ、ＳＣＨ番号を識別するエントリをＣ
ＣＡ４４の適切なロケーション４５に入れ、ＩＯＰ１８
によるチャネル１６へ信号を送ることにより実行が開始
する。これは図５の５６に示されている。
試されたか判定するためにパス・チェック済みフィール
ド５０をチェックする。ＮＯであれば、円形ローテーシ
ョン・オーダにおける次のＣＨＰＩＤを５３で識別す
る。５４では、関連のチャネル１６がこのＩＯＰによっ
て制御されているか判定する。ＮＯであれば、ＳＣＨ番
号を、チャネル１６を制御するＩＯＰのＩＯＰ作業待ち
行列４２に入れる。チャネルがこのＩＯＰに従事してい
るなら、チャネル使用状況が図３の使用中ベクトル４６
を検査することによりチェックされる。チャネル１６が
使用中でなければ、ＳＣＨ番号を識別するエントリをＣ
ＣＡ４４の適切なロケーション４５に入れ、ＩＯＰ１８
によるチャネル１６へ信号を送ることにより実行が開始
する。これは図５の５６に示されている。
【００４８】５５でチャネル１６が使用中と判断された
なら、ＩＯＰは５７でパス・チェック済みフィールド５
０に対応のバイナリ・ビットをセットし、５２に戻る。
全てのパスが試され、使用中であると認められたなら、
次の待ち行列カウンタ５１の状態を５８で使用してチャ
ネルを選択し、チャネル１６の待ち行列４０内の配置の
ためにＣＣＡ４４の適切なロケーション４５のＳＣＨ番
号を識別するエントリを受け取る。チャネル１６での待
ち行列をつくるためのＳＣＨ番号を受けるチャネルがこ
のＩＯＰに従事してないなら、６０でそのチャネルの制
御を有するＩＯＰのＩＯＰ作業待ち行列４２にＳＣＨ番
号を入れる。次の待ち行列カウンタ５１はＩＯＰにより
増加させる。この方法では、チャネル１６の待ち行列４
０内の配置に対するＳＣＨ番号を受けるためのチャネル
のランダム選択が作成される。次の待ち行列カウンタ５
１によって選択したチャネル１６が既にその待ち行列４
０にＳＣＨ番号を有するなら、待ち行列作成を行う試み
を拒絶する信号をそのＩＯＰに発信し、ＳＣＨ番号はそ
のチャネルに対するＣＣＡ４４のロケーション４５に入
れられる。
なら、ＩＯＰは５７でパス・チェック済みフィールド５
０に対応のバイナリ・ビットをセットし、５２に戻る。
全てのパスが試され、使用中であると認められたなら、
次の待ち行列カウンタ５１の状態を５８で使用してチャ
ネルを選択し、チャネル１６の待ち行列４０内の配置の
ためにＣＣＡ４４の適切なロケーション４５のＳＣＨ番
号を識別するエントリを受け取る。チャネル１６での待
ち行列をつくるためのＳＣＨ番号を受けるチャネルがこ
のＩＯＰに従事してないなら、６０でそのチャネルの制
御を有するＩＯＰのＩＯＰ作業待ち行列４２にＳＣＨ番
号を入れる。次の待ち行列カウンタ５１はＩＯＰにより
増加させる。この方法では、チャネル１６の待ち行列４
０内の配置に対するＳＣＨ番号を受けるためのチャネル
のランダム選択が作成される。次の待ち行列カウンタ５
１によって選択したチャネル１６が既にその待ち行列４
０にＳＣＨ番号を有するなら、待ち行列作成を行う試み
を拒絶する信号をそのＩＯＰに発信し、ＳＣＨ番号はそ
のチャネルに対するＣＣＡ４４のロケーション４５に入
れられる。
【００４９】図６および図７は、チャネル１６のＰＲＯ
Ｃ３８に必要な新しいプログラミングに基づいたチャネ
ル１６で行われるファンクションのフローチャートを示
す。プログラミングにおける変更は、チャネルにおける
待ち行列４０を操作するためにチャネル１６で必要な活
動、および待ち行列満杯ベクトル４８の関連の位置４９
に影響をあたえる。図７の別の方法について、待ち行列
満杯ベクトル４８の位置４９を操作するためには、チャ
ネル１６のプログラムはおこなわれない。
Ｃ３８に必要な新しいプログラミングに基づいたチャネ
ル１６で行われるファンクションのフローチャートを示
す。プログラミングにおける変更は、チャネルにおける
待ち行列４０を操作するためにチャネル１６で必要な活
動、および待ち行列満杯ベクトル４８の関連の位置４９
に影響をあたえる。図７の別の方法について、待ち行列
満杯ベクトル４８の位置４９を操作するためには、チャ
ネル１６のプログラムはおこなわれない。
【００５０】前記説明は本発明の望ましい実施例につい
て行ったものであり、前記説明に本発明が限定されるも
のではなく、本発明の精神と請求の範囲を逸脱すること
なく種々に変更することができる。
て行ったものであり、前記説明に本発明が限定されるも
のではなく、本発明の精神と請求の範囲を逸脱すること
なく種々に変更することができる。
【００５１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５２】（１）ホスト・プロセッサを有するホスト
・コンピュータとホスト・メモリ間の入力／出力（Ｉ／
Ｏ）操作を、そのホスト・プロセッサにより実行される
Ｉ／Ｏ命令の一部分として特定された固有の番号によ
り、また１個以上のチャネルを介してホスト・コンピュ
ータとの通信によりそれぞれ識別される１個以上のＩ／
Ｏ装置と通信して制御するためのシステムで、そのホス
ト・メモリは１個以上のＩ／Ｏ装置の各々と関連した制
御データを有する制御エリアを持ち、その制御データは
ホスト・コンピュータとＩ／Ｏ装置間で行われるべき操
作の識別および、そのＩ／Ｏ装置とホスト・コンピュー
タ間の物理的パスを確立するために有効な１個以上のチ
ャネルの識別（ＣＨＰＩＤ）を有するシステムにおい
て、現在進行中のＩ／Ｏ装置のための作業を完了した後
にＩ／Ｏ装置用のチャネルにより行われるべき作業の指
示を記憶するための各チャネルにおける待ち行列と、特
定されたＩ／Ｏ装置で行われるべき作業を指示し、それ
によりそのＩ／Ｏ装置に関連した制御エリアを識別する
ためのホスト・メモリの制御エリアにおける作業指示手
段で、その作業指示はＩ／Ｏ命令の実行に応じて前記ホ
スト・プロセッサにより前記作業指示手段に記憶させ、
各チャネルの使用状況を示す使用中表示手段と、チャネ
ルの前記待ち行列の使用状態を示す待ち行列状態手段
と、各チャネルに１つで、関連チャネル用の作業の指示
を記憶させる複数の位置を有するチャネル通信手段と、
ホスト・コンピュータに接続され、ホスト・コンピュー
タとＩ／Ｏ装置間で行われる作業の開始を制御するＩ／
Ｏ制御手段とから構成され、前記Ｉ／Ｏ制御手段は、前
記作業表示手段にアクセスし、それにより関連Ｉ／Ｏ装
置に制御データが関連づけられ、Ｉ／Ｏ装置にたいする
物理的パスを有するチャネルを決定する手段と、前記使
用中表示手段およびチャネルの空き状態を表示する前記
待ち行列状態手段に応じ、全てのチャネルが使用中な
ら、１チャネルは前記待ち行列を有し、Ｉ／Ｏ装置への
物理的パスを作り、有効な物理的パスのチャネルに関連
した前記チャネル通信手段位置に作業の指示を転送し、
また、前記作業指示手段から作業の指示を除去する開始
手段と、前記使用中表示手段といずれかのチャネルが無
効であることを示す前記待ち行列状態手段とによるＩ／
Ｏ装置への物理的パスに応じ、前記作業指示手段に作業
の指示を戻す手段等を有することを特徴とするシステ
ム。 （２）各チャネルは、１個以上のＩ／Ｏ装置および前記
チャネル通信手段に接続し、付随のＩ／Ｏ装置を制御す
る手段を有する実行制御手段と、チャネルに関連の前記
位置で前記チャネル通信手段からＩ／Ｏ装置にたいする
作業の指示をアクセスする手段とを有することを特徴と
する前記（１）に記載のシステム。 （３）前記作業指示手段は、ホスト・プロセッサからの
作業の指示を受けとり、記憶するための１つ以上の作業
待ち行列から構成され、前記Ｉ／Ｏ制御手段はさらに、
１以上のＩ／Ｏプロセッサ（ＩＯＰ）手段を有し、前記
各ＩＯＰ手段は前記作業待ち行列のある１つに関連づけ
られており、各ＩＯＰは特定のチャネルを制御すること
を特徴とする前記（２）に記載のシステム。 （４）前記ＩＯＰは、前記使用中表示手段に接続し、こ
のＩＯＰに関連した前記作業待ち行列の作業の指示によ
り識別されたＩ／Ｏ装置に関連した制御データのＣＨＰ
ＩＤにより識別された各チャネルの使用状況を判定し、
またその判定をチャネルの円形状ローテーション・オー
ダの形に作る手段と、前記円形状ローテーション・オー
ダの次のチャネルで、かつ前記ＩＯＰにより制御された
チャネルの空き状況に応じ、そのチャネルに関連した前
記位置における前記チャネル通信手段の作業の指示を記
憶する手段と、円形状ローテーション・オーダの次のチ
ャネルで、別のＩＯＰにより制御さらたチャネルの空き
状況に応じ、その別のＩＯＰの作業待ち行列の作業の指
示を記憶する手段、とを有することを特徴とする前記
（３）に記載のシステム。 （５）前記ＩＯＰは、前記待ち行列状態手段に接続し、
このＩＯＰの前記作業待ち行列の作業の指示により識別
されたＩ／Ｏ装置に関連した制御データのＣＨＰＩＤに
より識別された全てのチャネルの使用状況に応じ、この
ＣＨＰＩＤにより識別されたチャネルの待ち行列の識別
を判定する手段と、識別されたチャネルが前記ＩＯＰに
より制御される時、識別されたチャネルに関連した前記
位置の前記チャネル通信手段の作業の指示を記憶する手
段と、 識別されたチャネルが別のＩＯＰにより制御さ
れる時、別のＩＯＰの前記作業待ち行列の作業の指示を
記憶する手段とを、さらに有することを特徴とする前記
（４）に記載のシステム。 （６）前記使用中表示手段は、各チャネルに関連し、バ
イナリ状態はチャネルの使用状態を示すバイナリ・ビッ
ト位置を有し、前記待ち行列状態手段は、各チャネルに
関連したバイナリ・ビット位置から成り、そのバイナリ
状態はそのチャネルの満杯／空き状態を示す待ち行列満
杯ベクトル手段を有し、各チャネルの前記実行制御手段
は、前記使用中表示手段に接続し、作業の指示が実行の
ため前記チャネル通信手段からアクセスされ、また実行
が完了されると、前記使用中表示手段の前記バイナリ・
ビット位置のバイナリ状態を変更する手段と、前記待ち
行列満杯ベクトル手段に接続し、作業の指示がチャネル
の前記待ち行列に記憶させるための前記チャネル通信手
段からアクセスされ、また、作業の指示が前記チャネル
の待ち行列から除去される際に、前記待ち行列満杯ベク
トル手段の前記バイナリ・ビット位置のバイナリ状態を
変更する手段を有することを特徴とする前記（５）に記
載のシステム。 （７）前記待ち行列状態手段はＩ／Ｏ装置に関連した制
御データの次の待ち行列カウンタから成り、前記次の待
ち行列カウンタは制御データのＣＨＩＰＤに関連したチ
ャネルを識別し、その識別したチャネルの待ち行列の記
憶用の作業の指示を受け、前記ＩＯＰは、作業の指示を
受けるためチャネルを決定した後、前記次の待ち行列カ
ウンタを増加する手段を有し、各チャネルの前記実行制
御手段は、前記待ち行列の記憶部用の作業の指示を受け
て作動し、前記待ち行列の作業の指示の実行に応じ、作
業の指示を前記チャネル通信手段に戻す手段をさらに有
することを特徴とする前記（５）に記載のシステム。 （８）各チャネルの前記実行制御手段は、作業の指示が
前記待ち行列に記憶されると作動し、また、所定時間の
経過に応じ、前記チャネル通信手段の関連の前記ロケー
ションに作業の指示を戻し、かつ、関連のチャネルの前
記待ち行列の空き状態を示すため前記待ち行列満杯ベク
トルの前記バイナリ・ビット位置のバイナリ状態を変更
する手段を有することを特徴とする前記（６）に記載の
システム。
・コンピュータとホスト・メモリ間の入力／出力（Ｉ／
Ｏ）操作を、そのホスト・プロセッサにより実行される
Ｉ／Ｏ命令の一部分として特定された固有の番号によ
り、また１個以上のチャネルを介してホスト・コンピュ
ータとの通信によりそれぞれ識別される１個以上のＩ／
Ｏ装置と通信して制御するためのシステムで、そのホス
ト・メモリは１個以上のＩ／Ｏ装置の各々と関連した制
御データを有する制御エリアを持ち、その制御データは
ホスト・コンピュータとＩ／Ｏ装置間で行われるべき操
作の識別および、そのＩ／Ｏ装置とホスト・コンピュー
タ間の物理的パスを確立するために有効な１個以上のチ
ャネルの識別（ＣＨＰＩＤ）を有するシステムにおい
て、現在進行中のＩ／Ｏ装置のための作業を完了した後
にＩ／Ｏ装置用のチャネルにより行われるべき作業の指
示を記憶するための各チャネルにおける待ち行列と、特
定されたＩ／Ｏ装置で行われるべき作業を指示し、それ
によりそのＩ／Ｏ装置に関連した制御エリアを識別する
ためのホスト・メモリの制御エリアにおける作業指示手
段で、その作業指示はＩ／Ｏ命令の実行に応じて前記ホ
スト・プロセッサにより前記作業指示手段に記憶させ、
各チャネルの使用状況を示す使用中表示手段と、チャネ
ルの前記待ち行列の使用状態を示す待ち行列状態手段
と、各チャネルに１つで、関連チャネル用の作業の指示
を記憶させる複数の位置を有するチャネル通信手段と、
ホスト・コンピュータに接続され、ホスト・コンピュー
タとＩ／Ｏ装置間で行われる作業の開始を制御するＩ／
Ｏ制御手段とから構成され、前記Ｉ／Ｏ制御手段は、前
記作業表示手段にアクセスし、それにより関連Ｉ／Ｏ装
置に制御データが関連づけられ、Ｉ／Ｏ装置にたいする
物理的パスを有するチャネルを決定する手段と、前記使
用中表示手段およびチャネルの空き状態を表示する前記
待ち行列状態手段に応じ、全てのチャネルが使用中な
ら、１チャネルは前記待ち行列を有し、Ｉ／Ｏ装置への
物理的パスを作り、有効な物理的パスのチャネルに関連
した前記チャネル通信手段位置に作業の指示を転送し、
また、前記作業指示手段から作業の指示を除去する開始
手段と、前記使用中表示手段といずれかのチャネルが無
効であることを示す前記待ち行列状態手段とによるＩ／
Ｏ装置への物理的パスに応じ、前記作業指示手段に作業
の指示を戻す手段等を有することを特徴とするシステ
ム。 （２）各チャネルは、１個以上のＩ／Ｏ装置および前記
チャネル通信手段に接続し、付随のＩ／Ｏ装置を制御す
る手段を有する実行制御手段と、チャネルに関連の前記
位置で前記チャネル通信手段からＩ／Ｏ装置にたいする
作業の指示をアクセスする手段とを有することを特徴と
する前記（１）に記載のシステム。 （３）前記作業指示手段は、ホスト・プロセッサからの
作業の指示を受けとり、記憶するための１つ以上の作業
待ち行列から構成され、前記Ｉ／Ｏ制御手段はさらに、
１以上のＩ／Ｏプロセッサ（ＩＯＰ）手段を有し、前記
各ＩＯＰ手段は前記作業待ち行列のある１つに関連づけ
られており、各ＩＯＰは特定のチャネルを制御すること
を特徴とする前記（２）に記載のシステム。 （４）前記ＩＯＰは、前記使用中表示手段に接続し、こ
のＩＯＰに関連した前記作業待ち行列の作業の指示によ
り識別されたＩ／Ｏ装置に関連した制御データのＣＨＰ
ＩＤにより識別された各チャネルの使用状況を判定し、
またその判定をチャネルの円形状ローテーション・オー
ダの形に作る手段と、前記円形状ローテーション・オー
ダの次のチャネルで、かつ前記ＩＯＰにより制御された
チャネルの空き状況に応じ、そのチャネルに関連した前
記位置における前記チャネル通信手段の作業の指示を記
憶する手段と、円形状ローテーション・オーダの次のチ
ャネルで、別のＩＯＰにより制御さらたチャネルの空き
状況に応じ、その別のＩＯＰの作業待ち行列の作業の指
示を記憶する手段、とを有することを特徴とする前記
（３）に記載のシステム。 （５）前記ＩＯＰは、前記待ち行列状態手段に接続し、
このＩＯＰの前記作業待ち行列の作業の指示により識別
されたＩ／Ｏ装置に関連した制御データのＣＨＰＩＤに
より識別された全てのチャネルの使用状況に応じ、この
ＣＨＰＩＤにより識別されたチャネルの待ち行列の識別
を判定する手段と、識別されたチャネルが前記ＩＯＰに
より制御される時、識別されたチャネルに関連した前記
位置の前記チャネル通信手段の作業の指示を記憶する手
段と、 識別されたチャネルが別のＩＯＰにより制御さ
れる時、別のＩＯＰの前記作業待ち行列の作業の指示を
記憶する手段とを、さらに有することを特徴とする前記
（４）に記載のシステム。 （６）前記使用中表示手段は、各チャネルに関連し、バ
イナリ状態はチャネルの使用状態を示すバイナリ・ビッ
ト位置を有し、前記待ち行列状態手段は、各チャネルに
関連したバイナリ・ビット位置から成り、そのバイナリ
状態はそのチャネルの満杯／空き状態を示す待ち行列満
杯ベクトル手段を有し、各チャネルの前記実行制御手段
は、前記使用中表示手段に接続し、作業の指示が実行の
ため前記チャネル通信手段からアクセスされ、また実行
が完了されると、前記使用中表示手段の前記バイナリ・
ビット位置のバイナリ状態を変更する手段と、前記待ち
行列満杯ベクトル手段に接続し、作業の指示がチャネル
の前記待ち行列に記憶させるための前記チャネル通信手
段からアクセスされ、また、作業の指示が前記チャネル
の待ち行列から除去される際に、前記待ち行列満杯ベク
トル手段の前記バイナリ・ビット位置のバイナリ状態を
変更する手段を有することを特徴とする前記（５）に記
載のシステム。 （７）前記待ち行列状態手段はＩ／Ｏ装置に関連した制
御データの次の待ち行列カウンタから成り、前記次の待
ち行列カウンタは制御データのＣＨＩＰＤに関連したチ
ャネルを識別し、その識別したチャネルの待ち行列の記
憶用の作業の指示を受け、前記ＩＯＰは、作業の指示を
受けるためチャネルを決定した後、前記次の待ち行列カ
ウンタを増加する手段を有し、各チャネルの前記実行制
御手段は、前記待ち行列の記憶部用の作業の指示を受け
て作動し、前記待ち行列の作業の指示の実行に応じ、作
業の指示を前記チャネル通信手段に戻す手段をさらに有
することを特徴とする前記（５）に記載のシステム。 （８）各チャネルの前記実行制御手段は、作業の指示が
前記待ち行列に記憶されると作動し、また、所定時間の
経過に応じ、前記チャネル通信手段の関連の前記ロケー
ションに作業の指示を戻し、かつ、関連のチャネルの前
記待ち行列の空き状態を示すため前記待ち行列満杯ベク
トルの前記バイナリ・ビット位置のバイナリ状態を変更
する手段を有することを特徴とする前記（６）に記載の
システム。
【００５３】
【発明の効果】ＩＯＰに１個のＩ／Ｏ装置に接続した１
以上のチャネルの各々でのワン・ディープ・チャネル待
ち行列の満杯／空き状況を判定させることにより、デー
タ処理システムの複数ＩＯＰのチャネル・パス選択技術
が改良される。
以上のチャネルの各々でのワン・ディープ・チャネル待
ち行列の満杯／空き状況を判定させることにより、デー
タ処理システムの複数ＩＯＰのチャネル・パス選択技術
が改良される。
【図１】本発明の環境を形成するデータ処理システムの
ブロック図である。
ブロック図である。
【図２】本発明を実行するための図１のデータ処理シス
テムのシステム・メモリ内の種々の制御ブロックを示す
ブロック図である。
テムのシステム・メモリ内の種々の制御ブロックを示す
ブロック図である。
【図３】本発明を実行する際に利用される使用中ベクト
ルと待ち行列ベクトルを示したブロック図である。
ルと待ち行列ベクトルを示したブロック図である。
【図４】図３の構造を使用する本発明の望ましい実施例
を実行するため用いられるステップのデータ・フロー図
である。
を実行するため用いられるステップのデータ・フロー図
である。
【図５】図３に示した使用中ベクトルへの全アクセスを
有さず、かつ、待ち行列ベクトルを有さない本発明の別
の実施例を実施するために用いられるステップのデータ
・フロー図である。
有さず、かつ、待ち行列ベクトルを有さない本発明の別
の実施例を実施するために用いられるステップのデータ
・フロー図である。
【図６】ワン・ディープ待ち行列において作業を実行す
るため成すべき作業の指示を再活性するために、チャネ
ルにより行われるステップのデータ・フロー図である。
るため成すべき作業の指示を再活性するために、チャネ
ルにより行われるステップのデータ・フロー図である。
【図７】チャネルのワン・ディープ待ち行列において実
行する作業の指示を再活性するために、チャネルにより
行われるステップのデータ・フロー図である。
行する作業の指示を再活性するために、チャネルにより
行われるステップのデータ・フロー図である。
１０ 中央処理装置 １１ ホスト・メモリ １２ 主記憶部 １３ システム記憶部 １４ Ｉ／Ｏ装置 １５ 制御部 １６ チャネル １７ 複数チャネル通信バッファ １８ Ｉ／Ｏプロセッサ １９ バス・スイッチ ２０ システム制御エレメント ２３ 汎用レジスタ ２４ オペレーション・コード ２５ ＯＲＢアドレス ２６ オペレーション要求ブロック（ＯＲＢ） ２７ サブチャネル制御データ ３２ プログラム制御したプロセッサ（ＰＲＯＣ） ３３ 記憶部 ３４ パス ３５ パス ３６ パス ３７ パス ３８ ＰＲＯＣ ３９ 記憶部 ４０ 待ち行列 ４１ パス
フロントページの続き (72)発明者 スティーブン・ガードナー・グラッセン アメリカ合衆国12589 ニューヨーク州、 ウォールキル、シェルウッド・ドライブ ６ (72)発明者 マルテン・ジャン・ハルマ アメリカ合衆国12570 ニューヨーク州、 プークァグ、ヒルサイド・ロード、ボック ス・24エー、アール・アール２ (72)発明者 サンドラ・ケイ・リャン アメリカ合衆国55906 ミネソタ州、ロチ ェスター、ベイルド・レーン・エヌ・イー 925
Claims (8)
- 【請求項１】ホスト・プロセッサを有するホスト・コン
ピュータとホスト・メモリ間の入力／出力（Ｉ／Ｏ）操
作を、そのホスト・プロセッサにより実行されるＩ／Ｏ
命令の一部分として特定された固有の番号により、また
１個以上のチャネルを介してホスト・コンピュータとの
通信によりそれぞれ識別される１個以上のＩ／Ｏ装置と
通信して制御するためのシステムで、そのホスト・メモ
リは１個以上のＩ／Ｏ装置の各々と関連した制御データ
を有する制御エリアを持ち、その制御データはホスト・
コンピュータとＩ／Ｏ装置間で行われるべき操作の識別
および、そのＩ／Ｏ装置とホスト・コンピュータ間の物
理的パスを確立するために有効な１個以上のチャネルの
識別（ＣＨＰＩＤ）を有するシステムにおいて、 現在進行中のＩ／Ｏ装置のための作業を完了した後にＩ
／Ｏ装置用のチャネルにより行われるべき作業の指示を
記憶するための各チャネルにおける待ち行列と、 特定されたＩ／Ｏ装置で行われるべき作業を指示し、そ
れによりそのＩ／Ｏ装置に関連した制御エリアを識別す
るためのホスト・メモリの制御エリアにおける作業指示
手段で、その作業指示はＩ／Ｏ命令の実行に応じて前記
ホスト・プロセッサにより前記作業指示手段に記憶さ
せ、 各チャネルの使用状況を示す使用中表示手段と、 チャネルの前記待ち行列の使用状態を示す待ち行列状態
手段と、 各チャネルに１つで、関連チャネル用の作業の指示を記
憶させる複数の位置を有するチャネル通信手段と、 ホスト・コンピュータに接続され、ホスト・コンピュー
タとＩ／Ｏ装置間で行われる作業の開始を制御するＩ／
Ｏ制御手段とから構成され、 前記Ｉ／Ｏ制御手段は、前記作業表示手段にアクセス
し、それにより関連Ｉ／Ｏ装置に制御データが関連づけ
られ、Ｉ／Ｏ装置にたいする物理的パスを有するチャネ
ルを決定する手段と、 前記使用中表示手段およびチャネルの空き状態を表示す
る前記待ち行列状態手段に応じ、全てのチャネルが使用
中なら、１チャネルは前記待ち行列を有し、Ｉ／Ｏ装置
への物理的パスを作り、有効な物理的パスのチャネルに
関連した前記チャネル通信手段位置に作業の指示を転送
し、また、前記作業指示手段から作業の指示を除去する
開始手段と、 前記使用中表示手段といずれかのチャネルが無効である
ことを示す前記待ち行列状態手段とによるＩ／Ｏ装置へ
の物理的パスに応じ、前記作業指示手段に作業の指示を
戻す手段等を有することを特徴とするシステム。 - 【請求項２】各チャネルは、１個以上のＩ／Ｏ装置およ
び前記チャネル通信手段に接続し、付随のＩ／Ｏ装置を
制御する手段を有する実行制御手段と、 チャネルに関連の前記位置で前記チャネル通信手段から
Ｉ／Ｏ装置にたいする作業の指示をアクセスする手段と
を有することを特徴とする請求項１に記載のシステム。 - 【請求項３】前記作業指示手段は、ホスト・プロセッサ
からの作業の指示を受けとり、記憶するための１つ以上
の作業待ち行列から構成され、 前記Ｉ／Ｏ制御手段はさらに、１以上のＩ／Ｏプロセッ
サ（ＩＯＰ）手段を有し、前記各ＩＯＰ手段は前記作業
待ち行列のある１つに関連づけられており、各ＩＯＰは
特定のチャネルを制御することを特徴とする請求項２に
記載のシステム。 - 【請求項４】前記ＩＯＰは、 前記使用中表示手段に接続し、このＩＯＰに関連した前
記作業待ち行列の作業の指示により識別されたＩ／Ｏ装
置に関連した制御データのＣＨＰＩＤにより識別された
各チャネルの使用状況を判定し、またその判定をチャネ
ルの円形状ローテーション・オーダの形に作る手段と、 前記円形状ローテーション・オーダの次のチャネルで、
かつ前記ＩＯＰにより制御されたチャネルの空き状況に
応じ、そのチャネルに関連した前記位置における前記チ
ャネル通信手段の作業の指示を記憶する手段と、 円形状ローテーション・オーダの次のチャネルで、別の
ＩＯＰにより制御さらたチャネルの空き状況に応じ、そ
の別のＩＯＰの作業待ち行列の作業の指示を記憶する手
段、とを有することを特徴とする請求項３に記載のシス
テム。 - 【請求項５】前記ＩＯＰは、 前記待ち行列状態手段に接続し、このＩＯＰの前記作業
待ち行列の作業の指示により識別されたＩ／Ｏ装置に関
連した制御データのＣＨＰＩＤにより識別された全ての
チャネルの使用状況に応じ、このＣＨＰＩＤにより識別
されたチャネルの待ち行列の識別を判定する手段と、 識別されたチャネルが前記ＩＯＰにより制御される時、
識別されたチャネルに関連した前記位置の前記チャネル
通信手段の作業の指示を記憶する手段と、 識別された
チャネルが別のＩＯＰにより制御される時、別のＩＯＰ
の前記作業待ち行列の作業の指示を記憶する手段とを、
さらに有することを特徴とする請求項４に記載のシステ
ム - 【請求項６】前記使用中表示手段は、各チャネルに関連
し、バイナリ状態はチャネルの使用状態を示すバイナリ
・ビット位置を有し、 前記待ち行列状態手段は、各チャネルに関連したバイナ
リ・ビット位置から成り、そのバイナリ状態はそのチャ
ネルの満杯／空き状態を示す待ち行列満杯ベクトル手段
を有し、 各チャネルの前記実行制御手段は、 前記使用中表示手段に接続し、作業の指示が実行のため
前記チャネル通信手段からアクセスされ、また実行が完
了されると、前記使用中表示手段の前記バイナリ・ビッ
ト位置のバイナリ状態を変更する手段と、 前記待ち行列満杯ベクトル手段に接続し、作業の指示が
チャネルの前記待ち行列に記憶させるための前記チャネ
ル通信手段からアクセスされ、また、作業の指示が前記
チャネルの待ち行列から除去される際に、前記待ち行列
満杯ベクトル手段の前記バイナリ・ビット位置のバイナ
リ状態を変更する手段を有することを特徴とする請求項
５に記載のシステム。 - 【請求項７】前記待ち行列状態手段はＩ／Ｏ装置に関連
した制御データの次の待ち行列カウンタから成り、前記
次の待ち行列カウンタは制御データのＣＨＩＰＤに関連
したチャネルを識別し、その識別したチャネルの待ち行
列の記憶用の作業の指示を受け、 前記ＩＯＰは、作業の指示を受けるためチャネルを決定
した後、前記次の待ち行列カウンタを増加する手段を有
し、 各チャネルの前記実行制御手段は、前記待ち行列の記憶
部用の作業の指示を受けて作動し、前記待ち行列の作業
の指示の実行に応じ、作業の指示を前記チャネル通信手
段に戻す手段をさらに有することを特徴とする請求項５
に記載のシステム。 - 【請求項８】各チャネルの前記実行制御手段は、作業の
指示が前記待ち行列に記憶されると作動し、また、所定
時間の経過に応じ、前記チャネル通信手段の関連の前記
ロケーションに作業の指示を戻し、かつ、関連のチャネ
ルの前記待ち行列の空き状態を示すため前記待ち行列満
杯ベクトルの前記バイナリ・ビット位置のバイナリ状態
を変更する手段を有することを特徴とする請求項６に記
載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/279,581 US5548791A (en) | 1994-07-25 | 1994-07-25 | Input/output control system with plural channel paths to I/O devices |
| US279581 | 1994-07-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844651A true JPH0844651A (ja) | 1996-02-16 |
| JP3140939B2 JP3140939B2 (ja) | 2001-03-05 |
Family
ID=23069583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07123430A Expired - Lifetime JP3140939B2 (ja) | 1994-07-25 | 1995-05-23 | 入力／出力装置に対する複数チャネル・パスを有する入力／出力制御システム |
Country Status (3)
| Country | Link |
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| US (1) | US5548791A (ja) |
| JP (1) | JP3140939B2 (ja) |
| DE (1) | DE19522807A1 (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20071215 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 9 |
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Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 9 |
|
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Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131215 Year of fee payment: 13 |
|
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