JPH084258B2 - トランシーバ用ターミネータ - Google Patents
トランシーバ用ターミネータInfo
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- JPH084258B2 JPH084258B2 JP62506910A JP50691087A JPH084258B2 JP H084258 B2 JPH084258 B2 JP H084258B2 JP 62506910 A JP62506910 A JP 62506910A JP 50691087 A JP50691087 A JP 50691087A JP H084258 B2 JPH084258 B2 JP H084258B2
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- Japan
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- transmission line
- transceiver
- switch means
- transceiver device
- signal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/1407—Artificial lines or their setting
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 技術分野 この発明は送信線を介して第２のトランシーバ装置か
らデータ信号を送受信する第１トランシーバ装置用ター
ミネータに関する。前記ターミネータは前記送信線に接
続され前記第２のトランシーバ装置にデータ信号を送信
するようにした送信手段と、前記送信線に接続され前記
第２のトランシーバ装置からデータ信号を受信するよう
にした受信手段と、前記送信線に接続されその送信特性
を改良するターミネーション抵抗とを含む。
らデータ信号を送受信する第１トランシーバ装置用ター
ミネータに関する。前記ターミネータは前記送信線に接
続され前記第２のトランシーバ装置にデータ信号を送信
するようにした送信手段と、前記送信線に接続され前記
第２のトランシーバ装置からデータ信号を受信するよう
にした受信手段と、前記送信線に接続されその送信特性
を改良するターミネーション抵抗とを含む。
この発明は特に前記第１のトランシーバ装置がCMOS装
置の場合に適用を有する。
置の場合に適用を有する。
背景技術 1981年６月30日に公開された日本特許出願第56−7955
1号はバス送信線に接続され、その２つの端にターミネ
ーション抵抗を設けた複数の装置を開示している。そこ
に開示されているターミネーション抵抗は終端装置の中
でも外でもよい。ターミネーション抵抗は適当なインピ
ーダンス・マッチングを行うことができ、送信線の発振
を防止する。ターミネーション抵抗を送信線の両端に設
けると、電圧レベルの変化を送信装置から受信装置に急
速に伝搬することができるという利点を有する。しか
し、送信装置が十分なDC電流を流して両方のターミネー
ション抵抗をドライブしなければならないという欠点を
有する。この問題は多数の送信線をドライブしなければ
ならない場合、更に重要になる。従って、64本又はそれ
以上の送信線をドライブするべき場合、相当大きなDC電
流が要求される。
1号はバス送信線に接続され、その２つの端にターミネ
ーション抵抗を設けた複数の装置を開示している。そこ
に開示されているターミネーション抵抗は終端装置の中
でも外でもよい。ターミネーション抵抗は適当なインピ
ーダンス・マッチングを行うことができ、送信線の発振
を防止する。ターミネーション抵抗を送信線の両端に設
けると、電圧レベルの変化を送信装置から受信装置に急
速に伝搬することができるという利点を有する。しか
し、送信装置が十分なDC電流を流して両方のターミネー
ション抵抗をドライブしなければならないという欠点を
有する。この問題は多数の送信線をドライブしなければ
ならない場合、更に重要になる。従って、64本又はそれ
以上の送信線をドライブするべき場合、相当大きなDC電
流が要求される。
発明の開示 この発明の目的は上記の欠点を除去したトランシーバ
装置用ターミネータを提供することである。
装置用ターミネータを提供することである。
従って、この発明によると、前記ターミネーション抵
抗と前記送信線との間に接続された前記ターミネーショ
ン抵抗が前記送信線に接続された第１の閉状態と前記タ
ーミネーション抵抗が前記送信線に接続されない第２の
開状態とを有するスイッチ手段と、前記スイッチ手段に
接続され前記受信手段が前記第２のトランシーバ装置か
らのデータを受信しているときのセット期間中前記第１
の閉状態に前記スイッチ手段をセットするようにした制
御手段とを含むトランシーバ用ターミネータを提供す
る。
抗と前記送信線との間に接続された前記ターミネーショ
ン抵抗が前記送信線に接続された第１の閉状態と前記タ
ーミネーション抵抗が前記送信線に接続されない第２の
開状態とを有するスイッチ手段と、前記スイッチ手段に
接続され前記受信手段が前記第２のトランシーバ装置か
らのデータを受信しているときのセット期間中前記第１
の閉状態に前記スイッチ手段をセットするようにした制
御手段とを含むトランシーバ用ターミネータを提供す
る。
図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発
明の実施例を説明する。この１枚の図はこの発明のター
ミネータを含むCMOSトランシーバ装置と、ECLトランシ
ーバ装置と、データを送信する送信線とを含む送信シス
テムを含み、前記CMOSトランシーバ装置はこの発明のタ
ーミネータを含む。
明の実施例を説明する。この１枚の図はこの発明のター
ミネータを含むCMOSトランシーバ装置と、ECLトランシ
ーバ装置と、データを送信する送信線とを含む送信シス
テムを含み、前記CMOSトランシーバ装置はこの発明のタ
ーミネータを含む。
発明を実施するための最良の形態 図はこの発明を実施する送信回路の回路図である。そ
の送信回路は、例えば、ECL集積回路12からデータを受
信し及びそこにデータを送信するCMOS集積回路装置10を
含む。送信バスはその１本が14として図に示すような複
数の送信線を含むことができる。
の送信回路は、例えば、ECL集積回路12からデータを受
信し及びそこにデータを送信するCMOS集積回路装置10を
含む。送信バスはその１本が14として図に示すような複
数の送信線を含むことができる。
CMOS装置10は送受信回路又はトランシーバ回路16を含
む。トランシーバ回路16はCMSO回路からのデータ・ビッ
トを受信するDoutピン18とCMOS集積回路装置10にデータ
・ビットを供給するDin端子20とを含む。
む。トランシーバ回路16はCMSO回路からのデータ・ビッ
トを受信するDoutピン18とCMOS集積回路装置10にデータ
・ビットを供給するDin端子20とを含む。
送信回路16は夫々１対の出力ドライバ・トランジスタ
25,26のゲートに接続されている１対の送信出力Ａ及び
Ｂを持つ。出力ドライバ・トランジスタ25,26は典型的
にはECL電圧レベルのため、又は他の終端システム電圧
のための典型的な出力ドライバである。出力端子Ａはソ
ースが電圧VAに接続されドレインがターミネータ回路用
の出力ノード28に接続されているＰチャンネルに電界効
果トランジスタ（FET）であるトランジスタ25のゲート
に接続される。出力端子Ｂはソースが電圧VBBに接続さ
れドレインが出力ノード28に接続されているＮチャンネ
ルFETであるトランジスタ26のゲートに接続される。出
力ノード28は入力／出力端子32のパッケージ・ピンを介
して送信線14の一端に接続される。パッケージ・ピンの
インダクタンスはインダクタンスL1で表わされ、典型的
には15ナノヘンリの値を有する。端子Ａが“ロー”のと
きはトランジスタ25は“オン”であり、端子Ｂが“ハ
イ”のときはトランジスタ26はターンオンされる。従っ
て、両端子A,Bが“ロー”のときはノード28の出力は
“ハイ”であり、出力A,Bが“ハイ”のときはノード28
は“ロー”である。端子Ａが“ハイ”であり、端子Ｂが
“ロー”のときはトランジスタ25,26はオフされ、出力
ノード28はフローティング状態である。
25,26のゲートに接続されている１対の送信出力Ａ及び
Ｂを持つ。出力ドライバ・トランジスタ25,26は典型的
にはECL電圧レベルのため、又は他の終端システム電圧
のための典型的な出力ドライバである。出力端子Ａはソ
ースが電圧VAに接続されドレインがターミネータ回路用
の出力ノード28に接続されているＰチャンネルに電界効
果トランジスタ（FET）であるトランジスタ25のゲート
に接続される。出力端子Ｂはソースが電圧VBBに接続さ
れドレインが出力ノード28に接続されているＮチャンネ
ルFETであるトランジスタ26のゲートに接続される。出
力ノード28は入力／出力端子32のパッケージ・ピンを介
して送信線14の一端に接続される。パッケージ・ピンの
インダクタンスはインダクタンスL1で表わされ、典型的
には15ナノヘンリの値を有する。端子Ａが“ロー”のと
きはトランジスタ25は“オン”であり、端子Ｂが“ハ
イ”のときはトランジスタ26はターンオンされる。従っ
て、両端子A,Bが“ロー”のときはノード28の出力は
“ハイ”であり、出力A,Bが“ハイ”のときはノード28
は“ロー”である。端子Ａが“ハイ”であり、端子Ｂが
“ロー”のときはトランジスタ25,26はオフされ、出力
ノード28はフローティング状態である。
トランジスタ30,31から成る受信インバータは導体34
を介して入力／出力端子32に接続されるゲートを有す
る。トランジスタ30,31は入力のためのECL電圧レベルを
トランシーバ回路16の入力端子Ｃに変換するように設計
される。トランジスタ30はソースがVDDに接続されドレ
インは入力端子Ｃに接続されている入力導体36に接続さ
れているＰチャンネルFETである。トランジスタ31はソ
ースが電圧VSSに接続されドレインが導体36に接続され
ているＮチャンネルFETである。ターミネーション抵抗R
T1はトランジスタ38により回路にスイッチインされ及び
回路からスイッチアウトされる。トランジスタ38はその
ゲートが導体40によりトランシーバ回路10のエネーブル
出力Ｄに接続されているＮチャンネルFETである。トラ
ンジスタ38のソースはターミネーション抵抗RT1の一端
に接続され、そのドレインは導体34,35を介してターミ
ネーション回路の入力／出力端子32に接続される。ター
ミネーション抵抗RT1の他端は電源VBBに接続される。
を介して入力／出力端子32に接続されるゲートを有す
る。トランジスタ30,31は入力のためのECL電圧レベルを
トランシーバ回路16の入力端子Ｃに変換するように設計
される。トランジスタ30はソースがVDDに接続されドレ
インは入力端子Ｃに接続されている入力導体36に接続さ
れているＰチャンネルFETである。トランジスタ31はソ
ースが電圧VSSに接続されドレインが導体36に接続され
ているＮチャンネルFETである。ターミネーション抵抗R
T1はトランジスタ38により回路にスイッチインされ及び
回路からスイッチアウトされる。トランジスタ38はその
ゲートが導体40によりトランシーバ回路10のエネーブル
出力Ｄに接続されているＮチャンネルFETである。トラ
ンジスタ38のソースはターミネーション抵抗RT1の一端
に接続され、そのドレインは導体34,35を介してターミ
ネーション回路の入力／出力端子32に接続される。ター
ミネーション抵抗RT1の他端は電源VBBに接続される。
送信線14の他端はターミネーション抵抗で終端され、
その他端はVBBに接続される。ECL回路12は42で略図され
たトランスミッタとECLレシーバ44を形成する。ECL電流
スイッチとを含む。ECLトランスミッタ42及びECLレシー
バ44は典型的なECL電圧レベルで送信線14を介しデータ
・ビットを送受信する典型的な構造のものであるからこ
れ以上説明するのは差ひかえる。
その他端はVBBに接続される。ECL回路12は42で略図され
たトランスミッタとECLレシーバ44を形成する。ECL電流
スイッチとを含む。ECLトランスミッタ42及びECLレシー
バ44は典型的なECL電圧レベルで送信線14を介しデータ
・ビットを送受信する典型的な構造のものであるからこ
れ以上説明するのは差ひかえる。
下記にターミネーション回路の典型的なパラメータの
値を示す。
値を示す。
VA＝−0.8ボルト VBB＝−2.0ボルト VSS＝−3.3ボルト VDD＝接地 トランジスタ25,26,38のターンオン抵抗は夫夫約５Ω
であり、送信線14及びターミネーション抵抗RT1及びRT2
のインピーダンスは夫々約50Ωである。
であり、送信線14及びターミネーション抵抗RT1及びRT2
のインピーダンスは夫々約50Ωである。
典型的に導体50の送受信（T/R）信号はCMOS集積回路
装置10の中か又はそこの回路の外部か適当なロジックに
よって供給され、トランシーバ回路16の送信状態を反映
するか又は制御する。エネーブル出力Ｄは送信線14から
の各データ・ビットの受信時間の典型的な20％の設定期
間の間トランジスタ38をターンオンするよう可能化す
る。従って、ターミネーション抵抗RT1は送信線14を介
してECL装置12からCMOS10にデータ・ビットの先端を受
信するに十分な時間だけ導通する必要がある。その余の
時間では、トランジスタ38はターミネーション抵抗RT1
がドライブされないようにオープンに維持される。それ
はその入力がT/R信号を受信する導体50に接続されてお
り、出力がトランシーバ回路16のエネーブル端子Ｄに接
続されている単安定マルチバイブレータ又はワンショッ
ト装置48によって行うことができる。従って、T/R信号
が可能化された後の設定期間中、エネーブル出力端子Ｄ
は可能化されてトランジスタ38をターンオンし、ターミ
ネーション抵抗RT1を回路にスイッチする。
装置10の中か又はそこの回路の外部か適当なロジックに
よって供給され、トランシーバ回路16の送信状態を反映
するか又は制御する。エネーブル出力Ｄは送信線14から
の各データ・ビットの受信時間の典型的な20％の設定期
間の間トランジスタ38をターンオンするよう可能化す
る。従って、ターミネーション抵抗RT1は送信線14を介
してECL装置12からCMOS10にデータ・ビットの先端を受
信するに十分な時間だけ導通する必要がある。その余の
時間では、トランジスタ38はターミネーション抵抗RT1
がドライブされないようにオープンに維持される。それ
はその入力がT/R信号を受信する導体50に接続されてお
り、出力がトランシーバ回路16のエネーブル端子Ｄに接
続されている単安定マルチバイブレータ又はワンショッ
ト装置48によって行うことができる。従って、T/R信号
が可能化された後の設定期間中、エネーブル出力端子Ｄ
は可能化されてトランジスタ38をターンオンし、ターミ
ネーション抵抗RT1を回路にスイッチする。
CMOS集積回路装置10はECL回路装置12に対する送信バ
スの複数の送信線を接続することを要求するだけ多くの
トランシーバ回路16及び入力／出力端子を含めることが
できる。ターミネーション抵抗RT1は物理的にはCMOS集
積回路装置10の内部に置いてよいが、インダクタL1によ
って表わされているパッケージ・ピン・インダクタンス
によって回路装置10から分離されないだろう。この設計
は50オーム送信線及び関連するターミネーション抵抗に
限定されず、送信線のいかなるインピーダンス値でも適
用可能である。その上、選ばれる電圧レベルは終端送信
システムのいかなる電圧レベルのためにも使用すること
ができる。
スの複数の送信線を接続することを要求するだけ多くの
トランシーバ回路16及び入力／出力端子を含めることが
できる。ターミネーション抵抗RT1は物理的にはCMOS集
積回路装置10の内部に置いてよいが、インダクタL1によ
って表わされているパッケージ・ピン・インダクタンス
によって回路装置10から分離されないだろう。この設計
は50オーム送信線及び関連するターミネーション抵抗に
限定されず、送信線のいかなるインピーダンス値でも適
用可能である。その上、選ばれる電圧レベルは終端送信
システムのいかなる電圧レベルのためにも使用すること
ができる。
フロントページの続き (72)発明者 ミルビー，グレゴリー ハワード アメリカ合衆国 92111 カリフオルニア, サンデイエゴ マウント アケイデイア ブールヴアード 3712 (72)発明者 ロステツク，ポール マイクル アメリカ合衆国 92127 カリフオルニア サンデイエゴ，カベラ プレース 11480 (72)発明者 サンウオー，イクオ ジミー アメリカ合衆国 92069 カリフオルニア サンマーカス，レイスバーク ストリー ト 939 (56)参考文献 米国特許3755690（ＵＳ，Ａ)
Claims (1)
- 【請求項１】送信線（14）を介して第２のトランシーバ
装置（12）にデータ信号を送信し、前記トランシーバ装
置（12）からデータ信号を受信するようにした第１のト
ランシーバ装置（10）用のトランシーバ用ターミネータ
であって、 前記送信線（14）に接続され前記第２のトランシーバ装
置（12）にデータ信号を送信するトランスミッタ手段
（25、26）と、 前記送信線（14）に接続され前記第２のトランシーバ装
置（12）からデータ信号を受信するレシーバ手段（30、
31）と、 ターミネーション抵抗（RT1）と、 前記ターミネーション抵抗（RT1）と前記送信線（14）
の間に接続されたスイッチ手段（38）であって、前記ス
イッチ手段（38）が閉じたとき前記ターミネーション抵
抗（RT1）と前記送信線（14）が導通し、前記スイッチ
手段（38）が開いたとき前記ターミネーション抵抗（R
T1）と前記送信線（14）が開放となる前記スイッチ手段
（38）と、 前記レシーバ手段（30、31）が前記第２のトランシーバ
装置（12）からデータを受信する受信時間の内の一部分
の設定された時間中信号を発生する制御手段（48）であ
って、制御信号（T/R）が示すトランスミッション・ス
テータスに応答して前記信号を発生する、前記スイッチ
手段（38）と接続した前記制御手段（48）、 からなり、前記制御手段（48）が前記信号を発生中前記
スイッチ手段（38）は開いた状態から閉じた状態に変化
し、その後スイッチ手段（38）は開いた状態にもどる、
トランシーバ用ターミネータ
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/929,122 US4713827A (en) | 1986-11-10 | 1986-11-10 | Terminator for a cmos transceiver device |
| US929,122 | 1986-11-10 | ||
| PCT/US1987/002718 WO1988003731A1 (en) | 1986-11-10 | 1987-10-19 | Terminator for a transceiver device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01501275A JPH01501275A (ja) | 1989-04-27 |
| JPH084258B2 true JPH084258B2 (ja) | 1996-01-17 |
Family
ID=25457354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62506910A Expired - Fee Related JPH084258B2 (ja) | 1986-11-10 | 1987-10-19 | トランシーバ用ターミネータ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4713827A (ja) |
| EP (1) | EP0289560B1 (ja) |
| JP (1) | JPH084258B2 (ja) |
| CA (1) | CA1273692A (ja) |
| DE (1) | DE3778350D1 (ja) |
| WO (1) | WO1988003731A1 (ja) |
Families Citing this family (27)
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